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KR930011437A - 전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로 - Google Patents

전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로 Download PDF

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KR930011437A
KR930011437A KR1019920021720A KR920021720A KR930011437A KR 930011437 A KR930011437 A KR 930011437A KR 1019920021720 A KR1019920021720 A KR 1019920021720A KR 920021720 A KR920021720 A KR 920021720A KR 930011437 A KR930011437 A KR 930011437A
Authority
KR
South Korea
Prior art keywords
input
output
transistors
pull
transistor
Prior art date
Application number
KR1019920021720A
Other languages
English (en)
Inventor
엠. 케오운 수산
엘. 야브로우 로이
Original Assignee
존 엠. 클락
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락
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Abstract

BICMOS TTL 출력 버퍼 회로에 있어서, 바이폴라 출력 풀업 및 풀다운 트랜지스터(Q3,Q4,Q5)는 출력(VOUT)에서 전류를 발생시키고 싱크시킨다.
위상 반전시 트랜지스터(Q2,N4)는 활성 2상태 모드 동작시 입력(VIN)에 인가되는 데이타 신호에 응답하여 각각의 도통 상태를 제어하기 위해 상기 바이폴라 출력 풀업 및 풀다운 트랜지스터에 연결되어 있다. CMOS 3상태 트랜지스터(P1,P2,P4,N2)는 3상태 이네이블 입력(OE)에 인가되는 3상태 이네이블신호에 응답하여 상기 출력(VOUT)에서 불활성 3상태 모드를 구현하도록 3상태 회로를 형성한다.
정적 입력 전류(ICCI)전력 소모를 감소시키기 위하여, 입력 전력 스위치 CMOS 트랜지스터(N1,N4,P1A)는 입력 전류 경로를 거쳐 고전위 전력 레일(VCCI)에 연결되어 있다.
상기 입력 전력 스의치 CMOS 트랜지스터(N1,N4,P1A)의 제어 게이트 노드는 상기 활성 모드시 상기 입력(VIN)에 인가되는 데이타 신호에 응답하여 입력 전류(ICC)가 발생되는 것을 제어하여서 전력 소모를 감소시키도록 상기 입력(VIN)에 연결되어 있다. 바람직한 실시예에서는, 입력 전력 스위치 CMOS 트랜지스터(N4)는 교체용으로 상기 출력 풀업 및 풀다운 트랜지스터(Q3,Q4,Q5)사이에 연결되어 있으며 상기 입력(VIN)에 연결된 게이트 노드를 갖는 출력 버퍼 회로의 위상 반전기 트랜지스터를 포함한다. 2중 CMOS 위상 반전기 트랜지스터(N4,N3)는 또한 출력(VOUT) 및 출력 풀다운 트랜지스터(Q5)사이에 존재하는 가속화 피드백 회로에 연결된 제2의 2중 CMOS 위상 반전기 트랜지스터(N3)를 갖고 있다.

Description

전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(BICM0S) 트랜지스터 트랜지스터 논리(TTL)회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 선행기술의 3 상태 BICMOS TTL 출력 버퍼 회로에 대한 개략적인 회로 다이어그램.
제2도는 본 발명에 따라 전력 소모를 감소시키기 위하여 데이타 경로에 입력 전력 스위치 상보형 금속 산화물 반도체(CM0S)트랜지스터를 합체한 반전형 3상태 BICMOS TTL 출력 버퍼 회로에 대한 개략적인 회로 다이어그램.
제2a도는 전력 소모를 감소시키는 기능을 갖는 비반전형 3상태 BICMOS TTL 출력 버퍼 회로를 제공하도록 변형된 제2도의 회로일부에 대한 개략적인 부분 회로 다이어그램.
제3도는 본 발명에 따른 2중 CMOS 위상 반전기 트랜지스터를 갖는 3상태 BICMOS TTL 출력 버퍼 회로에 대한 개략적인 회로 다이어그램.

Claims (1)

  1. 출력(VOUT)에서 전류를 발생시키고 싱크(sink)시키는 바이폴라 출력 풀업 및 풀다운 트랜지스터(Q3,Q4,Q5) 및 출력 버퍼 회로 동작의 활성 모드시 입력(VIN)에 인가되는 고전위 레벨 및 저전위 레벨의 데이타 신호에 응답하여 각각의 도통상태를 제어하도록 상기 바이폴라 출력 풀업 및 풀다운 트랜지스터에 연결된 위상 반전기 트랜지스터를 갖는 BICMOS TTL출력 버퍼 회로에 있어서, 상기 입력(VIN)에 연결된 제어 게이트노드를 지니며, 상기 출력 버퍼 회로로 입력 전류(ICC)가 발생되는 것을 제어하도록 고전위 전력 레일(VCCI)에 연결된 1차 전류경로를 지니고, 상기 활성 모드시 상기 입력(VIN)에 인가되는 데이타신호에 응답하여 입력 전류(ICC)를 감소시키는 입력 전력 스위치 CMOS 트랜지스터(N1,N4,P1A)를 포함하는 개선된 BICMOS TTL출력 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021720A 1991-11-20 1992-11-19 전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로 KR930011437A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/796,455 US5218243A (en) 1991-11-20 1991-11-20 Bicmos ttl output buffer circuit with reduced power dissipation
US91-796,455 1991-11-20

Publications (1)

Publication Number Publication Date
KR930011437A true KR930011437A (ko) 1993-06-24

Family

ID=25168228

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920021720A KR930011437A (ko) 1991-11-20 1992-11-19 전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로

Country Status (4)

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US (1) US5218243A (ko)
EP (1) EP0543261A1 (ko)
JP (1) JP3209812B2 (ko)
KR (1) KR930011437A (ko)

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Also Published As

Publication number Publication date
JP3209812B2 (ja) 2001-09-17
EP0543261A1 (en) 1993-05-26
US5218243A (en) 1993-06-08
JPH05268053A (ja) 1993-10-15

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