KR920001397B1

KR920001397B1 - Structure of trench epitaxial transistor cell and its manufacturing method

Info

Publication number: KR920001397B1
Application number: KR1019880017981A
Authority: KR
Inventors: 이천희
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1988-12-30
Filing date: 1988-12-30
Publication date: 1992-02-13
Also published as: JPH02290064A; KR900011023A

Abstract

The method for manufacturing trench epitaxial transistor cells comprises the steps of forming a trench capacitor and growing a field oxide layer thereon for isolating the devices to form a epitaxial layer (P-epi) by using a selective crystal growing process; forming a MOS transistor structure on the epitaxial layer; linking the storage electrode (N+-poly) of the trench capacitor to the N+-source/drain electrodes of the transistor; forming an N-well region on the epitaxial layer (P-epi) and forming a P+-S/D electrode by using a P+-S/D mask to form a CMOS transistor. The n+-poly and n+-S/D electrodes are automatically connected by using the selective crystal growth method.

Description

Structure of Trench Epitaxial Transistor Cell and Manufacturing Method Thereof

제1도는 기존의 4M DRAM BSE(Buried Storage Electrode) 셀 구조의 단면도.1 is a cross-sectional view of a conventional 4M DRAM Burried Storage Electrode (BSE) cell structure.

제2도는 기존의 4M DRAM SPT(Substrate Plate Trench) 셀 구조의 단면도.2 is a cross-sectional view of a conventional 4M DRAM substrate plate cell structure.

제3도는 본 발명에 의해 제도된 트렌치 에피택셜 트랜지스터 셀(Trench Epitaxial Transistor Cell : TETC) 구조의 단면도[(d)]와, 이 구조의 제조공정을 설명하기 위한 셀구조의 단면도.[(a), (b), (c)]3 is a cross-sectional view [(d)] of a trench epitaxial transistor cell (TETC) structure drawn by the present invention, and a cross-sectional view of a cell structure for explaining the manufacturing process of this structure. , (b), (c)]

제4도는 본 발명의 TETC의 레이아웃 단면도[(a)]와, 각각의 층을 설명하기 위한 단면도.[(b)]4 is a layout sectional view [(a)] of the TETC of the present invention, and a sectional view for explaining each layer. [(B)].

본 발명은 고집적 기억소자를 개발하기 위한 기본소자의 구조와 이의 제조방법에 관한 것이다.The present invention relates to a structure of a basic device and a method of manufacturing the same for developing a highly integrated memory device.

ITIC(one transistor one capacitor) DRAM인 기업소자의 개발방향은, 셀의 면적을 줄이기 위해서, 평면위에 캐패시터를 형성하는 방법으로 부터 트렌치를 이용한 매립형 캐패시터와 다층 폴리실리콘을 이용한 스택(stacked) 캐패시터를 형성하는 방법으로 변화되었다.In order to reduce the area of a cell, the direction of development of an enterprise element, an ITIC (one transistor one capacitor) DRAM, is to form a buried capacitor using a trench and a stacked capacitor using a multilayer polysilicon from a method of forming a capacitor on a plane. The way was changed.

그러나 앞으로는 고집적 및 고속화를 위해서 새로운 셀 구조, 써브 미크론(Submicron) 공정기술개발 및 BiMOS 공정기술이 도입될 추세이다.In the future, however, new cell structures, submicron process technologies, and BiMOS process technologies will be introduced for high integration and speed.

제1도는 현재 가장 많이 개발되고 있는 4M DRAM의 기본 BSE 셀의 단면도이다. 이러한 구조는 셀의 면적을 줄이고 캐패시터 용량을 증가시키기 위해 트렌치 공정기술을 사용하였다. 정보 저장전극(n⁺-폴리)를 기판과 분리시켜서 DRAM에서 가장 문제로 되었던 소프트에러(soft error), 즉, ∝-입자 문제를 극복 하였고, 기억시간(vetension time)을 크게 하였다. 또한, 기판을 플레이트 전극으로 사용하기 위해 P⁺기판 위에 P-epi 웨이퍼를 사용하였다.1 is a cross-sectional view of a basic BSE cell of 4M DRAM which is most developed at present. This structure uses trench processing techniques to reduce cell area and increase capacitor capacity. The information storage electrode (n ⁺ -poly) was separated from the substrate to overcome the soft error (ie, p-particle) problem, which was the biggest problem in DRAM, and to increase the vetension time. In addition, a P-epi wafer was used on the P ⁺ substrate to use the substrate as a plate electrode.

그러나, 전송 MOSFET의 소오스 전극과 정보 저장전극 사이를 연결하기 위해 브릿지 폴리(bridge poly)가 필요하게 되므로 공정이 복잡하고 셀의 크기를 10μ²이하로 줄이기가 어렵다. 제2도는 종래 기술의 SPT 셀 구조의 단면도로서, P⁺-기판에 P-epi 웨이퍼를 사용하여 기본 셀을 제조하였고, 트렌치(trench)를 형성한 다음에 소자 격리공정을 하였다.However, since a bridge poly is needed to connect the source and information storage electrodes of the transfer MOSFET, the process is complicated and it is difficult to reduce the size of the cell to 10 μ ² or less. 2 is a cross-sectional view of a conventional SPT cell structure, in which a basic cell is manufactured using a P-epi wafer on a P ⁺ -substrate, a trench is formed, and a device isolation process is performed.

제1도와 비교해 볼때 n-우물에 기본 셀을 제조함으로써 표면 누설전류와 소프트 에러를 크게 향상시켰으나, 제1도의 셀 구조와 마찬가지로 셀의 크기를 축소시키는데는 한계가 있다. 그러므로, 본 발명의 목적은 n⁺-폴리와 n⁺-S/D(소오스/드레인)전극을 선택적인 결정 성장 방법에 의해 자동 연결시킴으로써 종래 기술의 단점을 제거시키어 공정이 단축되고 셀크기를 크게 줄이는 셀의 구조 및 이의 제조방법을 제공하는 것이다.Compared with FIG. 1, the surface leakage current and the soft error are greatly improved by fabricating the base cell in the n-well, but there is a limit in reducing the size of the cell as in the cell structure of FIG. It is therefore an object of the present invention is n ⁺ - and n ⁺ poly -S / D (source / drain) electrode by a selective crystal growth method by the automatic connection and shortens the process sikieo eliminate the disadvantages of the prior art increase the cell size It is to provide a structure of the cell and the manufacturing method thereof.

이하, 본 발명의 양호한 실시예를 도시한 제3도 및 제4도를 참조하여 본 발명에 대해서 상세하게 기술하겠다. 제3a도는 N⁺-폴리를 트렌치에 채운 다음 평면화시킨 공정까지의 셀 구조의 단면도를 도시한 것이다. 여기까지의 공정을 간단히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4 showing preferred embodiments of the present invention. Figure 3a shows a cross-sectional view of the cell structure from the process of filling the N ⁺ -poly into the trench and then planarizing it. Briefly, the process up to this point is as follows.

우선 P형 실리콘 웨이퍼 평면에 트렌치 마스크를 사용하여 식각할 영역을 정한다. 다음에는 건식 식각기술을 사용하여 정해진 영역의 실리콘을 약 4-5㎛ 깊이로 식각한 후 식각된 부분의 표면에 붕소나 비소를 주입하여 P⁺영역을 형성한다. P⁺는 캐패시터의 플레이트 전극으로서 사용되므로 공핍층이 형성되지 않도록 10¹⁹㎝^-3정도 주입한다.First, an area to be etched is determined using a trench mask on the P-type silicon wafer plane. Next, using a dry etching technique, silicon of a predetermined region is etched to a depth of about 4-5 μm and boron or arsenic is implanted into the surface of the etched portion to form a P ⁺ region. Since P ⁺ is used as a plate electrode of the capacitor, it is injected about 10 ¹⁹ cm ^-3 so that no depletion layer is formed.

그 다음에는 캐패시터 산화물을 150Å 두께로 성장시킨 후 n⁺-폴리를 증착시키고, 다시 역-식각(back etching)함으로써 웨이퍼 표면을 평면화시킨다. 그 다음으로 표면의 산화물을 제거시키면 제3a도의 구조로 된다.Next, the capacitor oxide is grown to 150 microns thick, then n ⁺ -poly is deposited and back-etched again to planarize the wafer surface. Next, the oxide on the surface is removed to form the structure of FIG. 3a.

제3b도는 산화막(SiO₂) 격리후 P-epi층을 성장하기 까지의 공정을 단면도로 도시한 것이다. 소자 격리방법은 우선 LOCOS(Local Oxidation of Silicom)공정으로 1000Å 두께로 버퍼 산화막을 성장시킨 후 2000Å 두께로 질화막(Si₃N₄)을 증착시킨다.FIG. 3b is a cross-sectional view of the process from the oxide film (SiO ₂ ) isolation to the growth of the P-epi layer. In the isolation method, first, a buffer oxide layer is grown to a thickness of 1000 mW by LOCOS (Local Oxidation of Silicom) process, and a nitride film (Si ₃ N ₄ ) is deposited to a thickness of 2000 mW.

그 다음에는 소자격리 마스크를 사용하여 산화막 격리영역을 정한다. 즉, 산화막 격리영역의 질화막을 제거시킨다. P-우물 영역에서 격리 소자의 문턱 전압(threshold voltage)을 증가시키기 위해 붕소를 주입한다. 그 다음으로 산화막(필드산화물)을 8000Å 두께로 성장시킨 후 질화막과 버퍼산화막을 제거시킨다. 그 다음에는 붕소가 주입된 P-epi층을 성장시킨다. 이때 산화막 위에서는 에피택셜층이 생성되지 않고, 산화 막이 없는 활성영역에서는 에피층이 형성된다.Next, an oxide isolation region is defined using an isolation mask. That is, the nitride film of the oxide isolation region is removed. Boron is implanted to increase the threshold voltage of the isolation device in the P-well region. Next, an oxide film (field oxide) is grown to 8000Å thickness and then the nitride film and the buffer oxide film are removed. Next, a P-epi layer implanted with boron is grown. At this time, no epitaxial layer is formed on the oxide film, and an epitaxial layer is formed in the active region without the oxide film.

이때 n⁺-폴리위에서는 n⁺-폴리 실리콘에 있는 인(phospovus)이 확산되어 n⁺-epi층이 형성되며, 단결 정층 위에서는 P-epi층이 형성된다. 여기서 n⁺-epi층은 다시 트랜지스터의 n⁺-S/D 형성공정에서 서로 접착하게 되어 n⁺-폴리와 n⁺-S/D는 n⁺-epi를 통하여 자동적으로 연결하게 된다. 그 다음에는 N-우물 영역을 다시 정하여 인을 주입한다.The n ⁺ - Poly above is n ⁺ - is (phospovus) in the polysilicon is the n ⁺ diffusion -epi layer is formed on the united jeongcheung is formed of a P-epi layer. Where n ⁺ -epi layer is again bonded to each other in the n ⁺ -S / D process of forming the transistor n ⁺ - and n ⁺ poly -S / D becomes automatically connected to each other via the n ⁺ -epi. Next, phosphorus is injected by resetting the N-well region.

제3c도는 게이트, 소오스 및 드레인을 정한 뒤의 셀 구조의 단면도를 도시한 것이다. 이 단계에서는 게이트 산화막을 250Å 두께로 성장시킨 후 n⁺-폴리(워드라인)을 4000Å 두께로 증착시킨다. 그 다음에는 게이트 마스크를 사용하여 워드라인 영역을 정한 후 인을 주입하여 n⁺-S/D 전극을 형성한다. 이때 n⁺-폴리는 n⁺-epi층을 통하여 n⁺-S/D와 자동적으로 연결된다. 또한 P⁺-S/D 전극은 P⁺-S/D 마스크를 사용하여 정한다.3C shows a cross-sectional view of the cell structure after defining the gate, source and drain. In this step, the gate oxide film is grown to 250 mW, and n ⁺ -poly (word line) is deposited to 4000 mW. Next, after defining the word line region using a gate mask, phosphorus is implanted to form n ⁺ -S / D electrodes. The n ⁺ - poly is automatically connected to the n ⁺ -S / D and through the n ⁺ layer -epi. The P ⁺ -S / D electrode is also determined using a P ⁺ -S / D mask.

제3d도는 제3a도 내지 제3c도를 참조하여 기술한 공정을 거친 후, CVD(화학증착)산화물을 1㎛ 두께로 증착시킨 다음 접촉마스크를 이용하여 접촉개방 시킨 후 금속라인(비트라인)을 정함으로써 완성된 본 발명의 TETC 셀의 단면도를 도시한 것이다.FIG. 3d is a process described with reference to FIGS. 3a to 3c, and then a CVD (chemical vapor deposition) oxide is deposited to a thickness of 1 μm, and then contact-opened using a contact mask, and then a metal line (bit line) is formed. The cross-sectional view of the TETC cell of the present invention completed by the drawing is shown.

제4a도는 절첩식(folded) 비트라인 구조로 설계된 본 발명의 TETC 셀의 레이아웃(layout)을 도시한 도면이고 제4b도는 각각의 마스크의 숨겨진 부분(예 : 트렌치, 활성영역, 셀)을 표시하여 실제크기를 볼 수 있게 도시한 도면이다.FIG. 4a shows a layout of the TETC cell of the present invention designed in a folded bitline structure, and FIG. 4b shows hidden portions (eg trenches, active regions, cells) of each mask. The figure shows the actual size.

이상 기술한 바와 같은 본 발명의 TETC 구조는 기존의 셀과 비교할때 n⁺-폴리와 n⁺-S/D 전극을 선택적인 결정 성장 방법에 의해 자동연결시킴으로써 공정이 단축되고 셀 크기를 크게 감소시켰다. 또한, 비트라인의 스텝 커버리지(step coverage)가 좋으며, LOCOS 공정에서 나타는 버즈 비크(bird′s beak) 현상을 감소시키는 장점이 있다.TETC structure of the present invention as described above technique is n ⁺ as compared to the conventional cells, was reduced step by automatically connected by the poly and n ⁺ -S / D electrode selective crystal growth method and a significant reduction of cell size . In addition, the step coverage of the bit line is good, and there is an advantage of reducing the bird's beak phenomenon in the LOCOS process.

Claims

As shown in Fig. 3d Claim after forming a trench in a semiconductor substrate (P- substrate) to form a P ⁺ region and a capacitor oxide in the trench wall, N ⁺ - buried the poly to form the capacitor for information storage inside the trench, the surface After growing the field oxide, the epitaxial layer (P-epi) is formed by using a selective crystal growth method, and then a switching transistor is formed on the epitaxial layer, where n ⁺ -S / D and a capacitor are stored in the transistor. A trench epitaxial transistor cell structure characterized in that the electrodes n ⁺ -poly are automatically connected.

The trench epitaxial transistor cell structure according to claim 1, wherein an epitaxial layer is formed by a selective crystal growth method after forming a device isolation field oxide film like the switching transistor, and configured in the epitaxial layer (epi).

Forming a trench capacitor on the semiconductor substrate (P-substrate), growing a field oxide for isolation of an element, and then forming an epitaxial layer (P-epi) by a selective crystal growth method, and the epitaxial layer (P). (epi), a process of manufacturing a MOS transistor, a process of connecting the storage electrodes N ⁺ -poly and N ⁺ -S / D of the trench capacitor, a process of forming an N-well in the P-epi layer, P ⁺ - A method for manufacturing a trench epitaxial transistor cell, comprising a CMOS process by an S / D forming process.