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KR920009745B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR920009745B1
KR920009745B1 KR1019890009055A KR890009055A KR920009745B1 KR 920009745 B1 KR920009745 B1 KR 920009745B1 KR 1019890009055 A KR1019890009055 A KR 1019890009055A KR 890009055 A KR890009055 A KR 890009055A KR 920009745 B1 KR920009745 B1 KR 920009745B1
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Abstract

내용 없음.

Description

[발명의 명칭]
반도체장치의 제조방법
도면의 간단한 설명
제1도는 본 발명의 1 실시에에 대한 반도체장치의 제조방법을 설명하기 위한 단면도.
제2도는 종래의 반도체장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 2 : 게이트절연막
3, 5 : 다결정실리콘막 4, 6, 9 : 실리콘산화막
7a, 7b : n-형불순물확산층 8a, 8b : n+형불순물확산층
10 : 텅스텐막
[발명의 상세한 설명]
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 LDD구조의 MOS티랜지스터에 사용되는 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 미세화된 n채널형 MOS트랜지스터는 드레인 영역에 대한 전계집중을 완화시키기 위해 LDD구조를 이용하고 있는바, 이 LDD구조는 게이트전극근방의 드레인영역에 접해서 저농도의 불순물확산층을 설치한 것으로, 제2도에 LDD구조의 n채널형 MOS트랜지스터의 일례를 나타냈다. 이 MOS트랜지스터는 p형실리콘기판(21)의 표면에 소오스 도는 드레인영역으로 작용하는 n+형불순물확산층(22a, 22b)이 형성되어 있고, 또 이n+형불순물확산층(22a, 22b)에 접해서 전계완화용의 n-향불순물확산층(23a, 23b)이 형성되어 있으며, 이들 n-형불순물확산층(23a, 23b)간의 챈널영역상에는 게이트절연막(24)을 매개해서 게이트전극(25)이 형성되어 있다.
이와같은 구조에서는 n+형불순물확산층(22a, 22b : 드레인 영역)의 게이트전극(25)근방에 설치된 전계완화용 n+형불순물확산층(23a, 23b)에 의해 드레인 영역에 대한 전계집중을 완하시켜 핫캐리어(hot carrier)의 발생량을 감소시킬 수 있다.
그러나 상기 LDD구조의 MOS트랜지스터는 단위 핫캐리어당의 특성열화량이 크고, 핫캐리어의 발생량의 절감에 대응되게 신뢰성을 향상시킬 수 없다는 결점이 있었다(이에 대해서는 1984년 3월 발생 “IEEEELECTRON DEVICE LETTERS,”VOL.EDL-5, NO.3, 71-74페이지에 기재되어 있다).
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 미세화를 방해하지 않으면서 핫캐리어의 발생량을 절감시킬 수 있게 되어 신뢰성을 향상시킬 수 있도록 된 반도체장치의 제조방법을 제공하는데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1도전형의 반도체기판의 주표면에 소정 간격으로 분리해서 소오스 또는 드레인영역으로 작용하는 제2도전형의 제1 및 제 2 분순물확산층을 형성하고, 이 제1 및 제 2 불순물확산층간의 상기 반도체기판의 주표면에 드레인영역으로서 작용하는 상기 제1 및 제 2 불순물확산층과는 접하면서 상기 제1 및 제 2 불순물확산층보다도 저농도로 되어 있는 제2도전형 및 제3 및 제 4 불순물확산층을 형성하며, 또 상기 제1 및 제 2 불순물확산층간의 상기 반도체 기판상에 게이트절연막을 매개해서 상기 제3 및 제 4 불순물확산층을 완전히 덮도록 게이트전극을 형성하는 공정을 구비하여 이루어져 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 저농도의 불순물확산층상에 게이트전극을 형성할 수 있기 때문에 핫캐리어의 발생량을 절감할 수 있음과 더불어 그에 따라 신뢰성을 향상시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1 실시예를 상세히 설명한다.
제1a도 내지 제1f도는 본 발명에 따른 n채널형 MOS트랜지스터의 제조방법을 나타낸 것으로, 먼저 p형 실리콘 기판(1)에 LOCOS법을 이용해서 소자분리영역을 형성한 후, 제1a도에 나타낸 바와같이, 상기 소자분리영역에 의해 분리된 소자영역에 있어서 상기 실리콘기판(1)의 표면에 막두께가 200Å정도인 게이트절연막(2)을 형성한 다음, 이 게이트절연막(2)상에 인이 도우프인 다결정실리콘막(3)을 막두께가 4000Å정도로 되도록 퇴적형상한다. 여기서 이다결정실리콘막(3)은 불순물이 도우프되어 있지 않을 것을 퇴적형성한 후, 예컨대 PCCl3확산법을 이용해서 인을 도우프해도 된다. 그후 포토리소그래피기술을 이용해서 상기 다결정실리콘막 3)을 패턴닝한다.
다음에 제1b도에 나타낸 바와같이, 상기 다결정실리콘막(3)의 표면을 열산화해서 막두게가 200Å정도인 실리콘산화막(4)을 형성한 다음 상기 다결정실리콘막(3) 및 실리콘산화막(4)을 마스크로 사용해서 인을 가속전압이 약 40KeV, 도우즈량이 약 2×1013cm-2인 조건으로 이온주입한다. 그후 전체면에 인이 도우프인 다결정실리콘막(5)을 막두께가 4000Å정도가 되도록 퇴적형성한다. 여기서 이다결정실리콘막(5)도 불순물이 도우프되어 있지 않은 것을 퇴적형성한 후, 예컨대 POCl3확산법을 이용해서 인을 도우프해도 된다. 그후 전체면을 열산화해서 상기 다결정실리콘막(5)의 표면에 실리콘산화막(6)을 막두께가 2000Å정도가 되도록 형성하게 되는데, 상기 확산공정이 열이열(熱履歷)에 의해 상기 실리콘기판(1)의 표면영역에는 전계완화용의 N-형불순물확산층(7a, 7b)이 형성된다.
다음에 제1c도에 나타낸 바와같이 RIE등의 이방성 에칭기술을 이용해서 상기 다결정실리콘막(5) 및 실리콘산화막(6)을 차례로 에칭함으로서 상기 다결정실리콘막(5) 및 실리콘산화막(6)이 상기 다셜정실리콘막(3)의 측벽부에만 잔존하게 된다.
다음에 제1d도에 나타낸 바와같이 상기 다결정실리콘막(3, 5) 및 실리콘산화막(4, 6)을 마스크로 사용해서 비소를 가속전압이 약 40KeV, 도우즈량이 약 5× 1015cm-2의 조건으로 이온주입한 후, 약 900℃의 산소분위기중에서 30분정도 열산화함으로써 상기 이온주입영역을 활성화시켜서 n+형불순물확산층(8a, 8b)을 형성함과 더불어 상기 다결정실리콘막(5)의 노출부분에 실리콘산화막(9)이 형성된다.
다음에 제1e도에 나타낸 바와같이 RIE등의 이방성 에칭기술을 이용하여 에칭을 수행하여 상기 n+형불순물확산층(8a, 8b)표면 및 다결정실리콘막(3, 5)상부면을 노출시킨 다음 제1f도에 나타낸 바와같이 고융점 금속, 예컨대 텅스텐의 선택성장법을 이용해서 텅스텐막(10)을 상기 N+형불순물확산층(8a, 8b)표면 및 다결정실리콘막(3, 5)상부면에 선택적으로 형성한다. 이때 상기 텅스텐막(10)은 상기 실리콘산화막(4)보다도 두꺼운 막두께 (예컨대 2000Å)로 함으로써 상기 다결정실리콘막(3)과 상기 다결정실리콘막(3)과 상기 다결정실리콘막(5)을 상기 텅스텐막(10)으로 연결시키게 되어 n챈널형 MOS트랜지스터가 완성된다.
이와같은 반도체장치의 제조방법에 의하면, 전계완화용의 n-형불순물확산층상에도 게이트전극을 설치할 수 있기 때문에 핫캐리어를 절감시켜서 신뢰성을 향상시킬 수 있고, 또 본 발명에 의한 MOS트랜지스터의 전류구동능력을 높일 수 있게 된다.
또 상기 실시예에서는 드레인영역과 소오스영역의 양쪽에만 전계완화용의 n-형불순물확산층을 형성하였지만, 드레인영역에만 형성해도 되고, 또 다결정실리콘막상에 고융점금속(텡스엔막)을 선택성장시켜 게이트전극을 형성하였지만, 이 고융점금속은 열처리를 가하여 고융점금속실리사이드(텅스텐실리사이드)로 전환하여도 마찬가지의 효과를 얻을 수 있다. 또 본 발명은 n챈널형 MOS트랜지스터에 한정되지 않고 P챈널형 MOS트랜지스터에도 적용할 수 있다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 미세화를 방해하지 않으면서 핫캐리어의 발생량을 절감시켜서 신뢰성을 향상시킬 수 있는 반도체장치의 제조장법을 제공할 수 있다.

Claims (2)

  1. 제1도전형의 반도체영역(1)의 주표면에 게이트절연막(2)을 형성하는 공정과, 이 게이트절연막(2)상에 제2도전층(3)을 형성해서 패턴닝하는 공정, 상기 패턴닝한 제1도전층(을)마스크로 사용해서 상기 반도체영역(1)에다 불순물을 이온주입함으로써 제2도전형의 제1 및 제 2 불순물확산층(7a, 7b)을 형성하는 공정, 상기 제1도전층(3)상에 제 1 절연층(4)을 형성하는 공정, 전체면에 제2도전층(5)을 형성하는 공정, 전체면에 제2도전층(6)을 형성하는 공정, 이방성에칭을 수행해서 상기 패턴닝한 제1도전층(3)의 측벽에 존재하는 제 1 절연층(4)의 측벽에만 상기 제2도전층(5)과 상기 제 2 절연층(6)의 적층만을 잔존시키는 공정, 상기 제1도전층(3)과 제 1 절연층(4), 제2도전층(5) 및 제 2 절연층(6)을 마스크로 사용해서 상기 반도체영역을 (1)에다 불순물을 이온주입함으로써 상기 제1 및 제 2 불순물확산층(7a, 7b)보다 고농도인 제2도전형인 제3 및 제 4 불순물확산층(8a, 8b)을 형성하는 공정, 상기 노출된 제2도전층(5)상에 제 3 절연층(9)을 형성하는 공정, 이방성에칭을 수행하여 상기 반도체영역(1)의 주표면에 평행하게 설치되어 있는 제1도전층(3)과 제2도전층(5)을 노출시키는 공정 및, 상기 노출된 제1 및 제2도전층(3,5)을 연결시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제3도전층(10)을 고융점금속 또는 고융점금속실리사이드로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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