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KR900016859A - 바이나리 연산기(binary operator) - Google Patents

바이나리 연산기(binary operator) Download PDF

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Publication number
KR900016859A
KR900016859A KR1019890005208A KR890005208A KR900016859A KR 900016859 A KR900016859 A KR 900016859A KR 1019890005208 A KR1019890005208 A KR 1019890005208A KR 890005208 A KR890005208 A KR 890005208A KR 900016859 A KR900016859 A KR 900016859A
Authority
KR
South Korea
Prior art keywords
circuit
signal
input
carry
transfer
Prior art date
Application number
KR1019890005208A
Other languages
English (en)
Other versions
KR920003517B1 (en
Inventor
겐스게 고또
하지메 구보사와
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
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Filing date
Publication date
Priority claimed from JP63097754A external-priority patent/JP2563467B2/ja
Priority claimed from JP63110889A external-priority patent/JP2563473B2/ja
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR900016859A publication Critical patent/KR900016859A/ko
Application granted granted Critical
Publication of KR920003517B1 publication Critical patent/KR920003517B1/ko

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Abstract

내용 없음.

Description

바이나리 연산기(binary operator)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 바아나리 연산기의 제1실시예를 나타내는 개통도.
제5도는 본 발명에 의한 바아나리 연산기의 제2실시예를 나타내는 개통도.
제6도는 본 발명의 제1실시예에 의한 병렬전가산기의 64비트 ALU에 대한 응용일예를 나타내는 개통도.
제7a도는 제6도에 보인 병렬 전가산기의 CSA회로의 개통도.
제7b도는 제7a도에 보인 CSA회로의 제1예의 회로도.

Claims (50)

  1. 2n-비트 바이나리 데이타(A,B)를 수신하고 또한 각종 디지트의 캐리전달신호(P1)와 캐리발생신호(G1)를 발생시키며, 상기 2n-비트 바이나리 데이타(A,B)는 예정된 수의 비트 블록으로 분할되며, 상기 분할된 블록들의 각 데이타는 대응하는 캐리전달신호(P1)와 캐리발생신호(G1)를 근거하여 다수의 블록 가산기들에 의해 병렬로 처리되며, 또한 실합신호(F1)는 상기 2n-비트 바이나리 데이타(A,B)의 산술합을 계산함으로서 출력되는 캐리전달신호 및 캐리발생신호 발생수단(100)를 갖는 바이나리 연산기에서, 상기 캐리전달신호 및 캐리발생신호 발생수단(100)에 연결되며 또한 상기 블록 가산기들내의 각종 디지트들의 캐리전달신호(PM∼Pi-1)와 캐리발생신호(GM∼Gi-1)를 수신하여 계산함으로서 누적 캐리발생신호(BGi-1＊)를 발생시키기 위한 누적 캐리발생신호 발생수단(107)과, 상기 캐리전달신호 및 캐리발생신호 발생수단(100), 상기 누적 캐리전달신호 발생수단(106) 및 상기 누적 캐리발생신호 발생수단(107)에 연결되며 또한 각종 디지트들의 캐리전달수단(P1), 상기 누적 캐리전달신호 발생신호(BGi-1＊)상기 누적 캐리 발생수단(107)로 부터의 누적 캐리 발생 신호 발생신호(BGi-1*)그리고 실 캐리신호(CM-1)를 수신하여 그들을 계산함으로서 실합신호(F1)를 발생시키기 위한 실합신호 발생수단(108)을 포함하는 것이 특징인 바이나리 연산기.
  2. 제1항에 있어서, i-번째 디지트의 상기 실합신호 발생수단(108)은 상기 i-번째 디지트의 캐리전달신호 (P1) ; (i-1)번째 디지트의 누적 캐리전달신호(BPi-1＊), 상기 (i-1)번째 디지트의 누적 캐리발생신호(BGi-1＊) 그리고 하위 디지트로부터 그것이 속하는 블록 가산기까지 전진된 실 캐리신호(CM-1)를 계산함으써 상기 i-번째 디지트의 실합신호(F1)를 발생시키는 것이 특징인 바이나리 연산기.
  3. 제1항에서, 상기 바이나리 연산기는 다수의 캐리선택 가산기회로(101a)를 포함하며, 상기 캐리선택가산기(101a-1)회로 각각은 상기 누적 캐리전달신호 발생수단(106), 상기 누적 캐리발생신호 발생수단(107) 및 CMOS 트랜지스터들을 사용하여 논리 게이트 회로들의 조합으로 제조되는 상기 실합신호 발생수단(108)을 포함하는 것이 특징인 바이나리 연산기.
  4. 제3항에서, 상기 누적 캐리전달신호 발생수단(106)은 4-입력 NAND 회로(161)과 인버터 회로(162)를 포함하며, 상기 NAND 회로(161)의 4입력들은 캐리전달신호(P0∼P3)을 공급받으며, 상기 NAND회로(161)의 출력은 상기 인버터 회로(162)의 입력에 연결되며, 상기 인버터 회로(162)는 누적 캐리전달신호(BP3')을 출력시키는 것이 특징인 바이나리 연산기.
  5. 제3항에서, 상기 누적 캐리발생신호 발생수단(107)은 인버터 회로(171), 2
    입력 NAND 회로(172), 3-입력 NAND 회로(173) 그리고 제1 및 제2 4-입력 NAND 회로(174,175)를 포함하며, 상기 인버터 회로(171)의 입력은 캐리발생신호(G3)을 공급받으며, 상기 2-입력 NAND 회로(172)의 제1입력은 캐리발생신호(G2)를, 상기 2-입력 NAND 회로(172)의 제2입력은 캐리전달신호(P3)를, 상기 3-입력 NAND회로(173)의 제1입력은 캐리발생신호(G1)를, 상기 3-입력 NAND회로(173)의 제2 및 제3입력은 캐리 전달신호(P2,P3)를, 상기 제1 4-입력 NAND회로(174)의 제1입력은 캐리 발생신호(G0)를, 그리고 상기 제1 4-입력 NAND회로(174)의 제3 및 제4입력들은 캐리 전달신호(P1∼P3)를 공급받으며, 상기 인버터회로(171), 상기 2-입력 NAND회로(172), 상기 3-입력 NAND회로(173) 및 상기 제1 4-입력 NAND회로(174)의 출력들은 상기 제2 4-입력 NAND회로(175)의 4-입력들에 연결되며 또한 상기 제2 4-입력 NAND회로(175)는 누적캐리 발생신호(BG3 ＊)을 출력시키는 것이 특징인 바이나리 연산기.
  6. 제3항에서, 상기 실합신호 발생수단(108)은 NOR회로(181)과 제1 및 제2 EOR회로(182,183)을 포함하며, 상기 NOR회로(181)의 제1입력은 반전 실 캐리신호를 공급받으며, 또한 상기 NOR 회로(181)의 제2입력은 반전 누적 캐리전달신호를 공급받으며, 상기 제1 EOR회로(182)의 출력은 상기 제2 EOR회로(183)의 제1입력에 연결되며 또한 상기 NOR회로(181)는 상기 제2 EOR회로(183)의 제2입력에 연결되고 그리고 상기 제2 EOR회로(183)는 실합신호(F3)을 출력시키는 것이 특징인 바이나리 연산기.
  7. 제1항에서, 상기 실합신호 발생수단(108)은 EOR회로(1811), ENOR회로(1812), 제1 및 제2이송게이트회로(1813,1814) 그리고 인버터회로(1815)를 포함하며, 상기 EOR회로(1812)의 제1입력은 누적캐리전달신호(BPi-1＊)을, 상기 ENOR회로(1812)의 제1입력은 누적캐리 발생신호(BGi-1＊)을 그리고 상기 ENOR회로(1812)의 제2입력은 캐리 전달신호(P1)를 각각 공급받으며, 상기 EOR회로(1811)의 출력은 상기 제1이송게이트회로(1813)의 입력에 연결되며 또한 상기 ENOR회로(1812)의 출력은 상기 EOR회로(1811)의 제2입력과 상기 제2이송게이트회로(1814)의 입력에 연결되며, 상기 제1이송게이트회로(1813)의 제1제어게이트와 상기 제2이송게이트회로(1814)의 제2제어게이트는 실캐리신호(CM-1)를 공급받도록 연결되며, 상기 제1이송게이트(1813)의 제2제어게이트와 상기 제2이송게이트회로(1814)의 제1제어게이트는 반전 실 캐리신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로(1813,1814)의 출력들은 상기 인버터회로(1815)의 입력에 공통으로 연결되며, 상기 인버터회로(1815)는 실합신호(F1)를 출력시키는 것이 특징인 바이나리 연산기.
  8. 제1항에서, 상기 실합신호 발생수단(108)은 NOR회로(1821), 인버터회로(1822), 제1 및 제2이송게이트회로(1823,1824), 그리고 ENOR회로(1825)를 포함하며, 상기 NOR회로(1821)의 제1입력은 누적캐리 전달신호(BPi-1＊)를 공급받으며, 상기 NOR회로(1821)의 제2입력과 상기 인버터회로(1822)의 입력은 누적캐리 발생신호(BGi-1＊)를 공급받도록 연결되며, 상기 NOR회로(1821)의 출력은 상기 제1이송게이트회로(1823)의 입력에 연결되며, 또한 상기 인버터회로(1822)의 출력은 상기 제2이송게이트회로(1824)의 제2제어게이트는 실캐리신호(CM-1)를 공급받도록 연결되며, 상기 제1이송게이트회로(1823)의 제2제어게이트와 상기 제2이송게이트회로(1824)의 제1제어게이트는 반전 실캐리신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로(1823,1824)의 출력들은 상기 ENOR회로(1825)의 제1입력에 공통 연결되며, 또한 상기 ENOR회로(1825)의 제2입력은 캐리 전달신호(P1)를 공급받으며 또한 상기 ENOR회로(1825)는 실합신호(F1)를 출력시키는 것이 특징인 바이나리 연산기.
  9. 제1항에서 상기 실합신호 발생수단(108)은 AND회로(1831), NOR회로(1832) 및 ENOR회로(1833)을 포함하며, 상기 AND회로(1831)의 제1입력은 누적캐리 전달신호(BPi-1＊)를 공급받으며, 상기 AND회로(1831)의 제2입력은 실캐리신호CM-1)를 공급받으며, 그리고 상기 AND회로(1831)의 출력은 상기 NOR회로(1832)의 제1입력에 연결되며, 상기 NOR회로(1832)의 제2입력은 누적캐리 발생신호(BGi-1＊)를 공급받으며 상기 ENOR회로(1833)의 제1입력은 캐리 전달신호(P1)를 공급받으며, 또한 상기 NOR회로(1832)의 출력은 상기 ENOR회로(1833)의 제2입력에 연결되며 그리고 상기 ENOR회로(1833)는 실합신호(F1)를 출력시키는 것이 특징인 바이나리 연산기.
  10. 제1항에서 상기 실합신호 발생수단(108)은 NAND회로(1841), EOR회로(1842) 및 ENOR회로(1843)을 포함하며, 상기 NAND회로(1841)의 제1입력은 실캐리신호(CM-1)을 그리고 상기 NAND회로(1841)의 제2입력은 누적캐리 전달신호(BPi-1＊)를 공급받으며, 상기 EOR회로(1842)의 제1입력은 누적캐리 발생신호(BGi-1＊)를 공급받으며, 또한 상기 EOR회로(1842)의 제2입력은 캐리 전달신호(P1)를 공급받으며, 상기 NAND회로(1841)의 출력은 상기 ENOR회로(1843)의 제1입력에 연결되며 또한 상기 EOR회로(1842)의 출력은 상기 ENOR회로(1843)의 제2입력에 연결되며, 그리고 상기 ENOR회로(1843)는 실합신호(F1)를 출력시키는 것이 특징인 바이나리 연산기.
  11. 제1항에서, 상기 실합신호 발생수단(108)은 NAND회로(1851), EOR회로(1852), 제1, 제2 및 제3 인버터회로(1853∼1854) 그리고 제1 및 제2의 상호 연결된 이송게이트회로 및 인버터회로를 포함하는 것이 특징인 바이나리 연산기.
  12. 제1항에서, 상기 누적캐리 전달신호 발생수단(106)은 이송게이트회로 및 인버터회로가 상호 연결된 체인회로를 포함하는 것이 특징인 바이나리 연산기.
  13. 제1항에서, 상기 누적캐리 발생신호 발생수단(107)은 이송게이트회로 및 인버터회로가 상호연결된 체인회로를 포함하는 것이 특징인 바이나리 연산기.
  14. 2n-비트 바이나리 데이타(A,B)를 수신하고 또한 각종 디지트의 바로우 전달신호(P1)와 바로우 발생신호(G1)를 발생시키며, 상기 2n-비트 바이나리 데이타(A,B)는 예정된 수의 비트블록으로 분할되며, 상기 분할된 블록들의 각 데이타는 대응하는 바로우 전달신호(P1) 및 바로우 발생신호(G1)를 근거하여 다수의 블록 가산기들에 의해 병렬로 처리되며, 또한 실차신호(F1)는 상기 2n-비트 바이나리 데이타(A,B)의 산술차를 계산함으로서 출력되는 바로우 전달신호 및 바로우 발생신호 발생수단(200)을 갖는 바이나리 연산기에서, 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200)에 연결되며 또한 상기 블록 가산기들내의 각종 디지트들의 바로우 전달신호(PM∼P1-1)를 수신하여 계산함으로서 누적바로우 전달신호(BPi-1＊)를 발생시키기 위한 누적바로우 전달신호 발생수단(206)과, 상기 바로우 전달신호 및 바로우 발생신호 발생수단에 연결되며 또한 상기 블록 가산기들내의 각종 디지트들의 바로우 전달신호(PM∼P1-1)와 바로우 발생신호(GM∼G1-1)를 수신하여 계산함으로서 누적 바로우 발생신호(BGi-1＊),를 발생시키기 위한 누적 바로우 발생신호 발생수단(207)과, 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200), 상기 누적 바로우 발생신호 발생수단(206) 및 상기 누적 바로우 발생신호 발생수단(207)에 연결되며 또한 각종 디지트들의 바로우 전달신호(P1), 상기 누적 바로우 전달신호 발생수단(206)으로부터의 누적 바로우 전달신호(BPi-1＊) 그리고 실바로우신호(GM-1)를 수신하여 그들을 계산함으로서 실차신호(F1)를 발생시키기 위한 실차신호 발생수단(208)을 포함하는 것이 특징인 바이나리 연산기.
  15. 제14항에서, i-번째 디지트의 상기 실차신호 발생수단(208)은 상기 i-번째 디지트의 바로우 전달신호(P1) ; (i-1)번째 디지트의 누적 바로우 전달신호(BPi-1＊), 상기 (i-1)번째 디지트의 누적 바로우 발생신호(BGi-1＊) 그리고 하위 디지트로부터 그것이 속하는 블록가산기까지 전진된 실바로우신호(CM-1)를 계산함으로서 상기 i-번째 디지트의 실차신호(F1)를 발생시키는 것이 특징인 바이나리 연산기.
  16. 제14항에서, 상기 바이나리 연산기는 다수의 바로우 선택감산기 회로를 포함하며, 상기 바로우 선택감산기 회로 각각은 상기 누적 바로우 전달신호 발생수단(206), 상기 누적 바로우 발생신호 발생수단(207) 및 CMOS 트랜지스터들을 사용하여 논리게이트 회로들의 조합으로 제조되는 상기 실차신호 발생수단(208)을 포함하는 것이 특징인 바이나리 연산기.
  17. 제16항에서, 상기 누적 바로우 전달신호 발생수단(206)은 4-입력 NAND회로와 인버터회로를 포함하며, 상기 NAND회로의 4입력들은 바로우 전달신호를 공급받으며, 상기 NAND회로의 출력은 상기 인버터회로의 입력에 연결되며, 상기 인버터회로는 누적 바로우 전달신호를 출력시키는 것이 특징인 바이나리 연산기.
  18. 제16항에서, 상기 누적 바로우 발생신호 발생수단(207)은 2-입력 NAND회로, 3-입력 NAND회로 그리고 제1 및 제2 4-입력 NAND회로를 포함하며, 상기 인버터회로의 입력은 바로우 발생신호를 공급받으며, 상기 2-입력 NAND회로의 제1입력은 바로우 발생신호들, 상기 2-입력 NAND회로의 제2입력은 바로우 전달신호를, 상기 3-입력 NAND회로의 제1입력은 바로우 발생신호를, 상기 3-입력 NAND회로의 제2 및 제3입력은 바로우 전달신호(P2,P3)를, 상기 제1 4-입력 NAND회로의 제1입력은 바로우 발생신호를, 그리고 상기 제1 4-입력 NAND회로의 제3 및 제4입력들은 바로우 전달신호를 공급받으며, 상기 인버터회로, 상기 2-입력 NAND회로, 상기 3-입력 NAND회로 및 상기 제1 4-입력 NAND회로의 출력들은 상기 제2 4-입력 NAND회로의 4입력들에 연결되며, 또한 상기 제2 4-입력 NAND회로는 누적 바로우 발생신호를 출력시키는 것이 특징인 바이나리 연산기.
  19. 제16항에서, 상기 실차신호 발생수단(208)은 NOR회로와, EOR회로 및 ENOR회로를 포함하며, 상기 NOR회로의 제1입력은 반전 실바로우신호를 공급받으며, 또한 상기 NOR회로의 제2입력은 반전 누적 바로우 전달신호를 공급받으며, 상기 EOR회로의 제1입력은 바로우 전달신호를 그리고 제2입력은 누적 바로우 발생신호를 공급받으며, 상기 제1EOR회로의 출력은 상기 ENOR회로의 제1입력에 연결되며 또한 상기 NOR회로의 출력은 상기 ENOR회로의 제2입력에 연결되고 그리고 상기 ENOR회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  20. 제14항에서, 상기 실차신호 발생수단(208)은 제1 및 제2 EOR회로, 제1 및 제2이송게이트회로 그리고 인버터회로를 포함하며, 상기 제1 EOR회로의 제1입력은 누적 바로우 전달신호를, 상기 제2 EOR회로의 제1입력은 누적 바로우 발생신호를 그리고 상기 제2 EOR회로의 제2입력은 바로우 전달신호를 각각 공급받으며, 상기 제1 EOR회로의 출력은 상기 제1 이송게이트회로의 입력에 연결되며 또한 상기 제2 EOR회로의 출력은 상기 제1 EOR회로의 제2입력과 상기 제2이송게이트회로의 입력에 연결되며, 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2이송게이트회로의 제1제어게이트는 반전 실바로우신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로의 출력들은 상기 인버터회로의 입력에 공통으로 연결되며, 상기 인버터회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  21. 제14항에서, 상기 실차신호 발생수단(208)은 NOR회로, 인버터회로, 제1 및 제2이송게이트회로 그리고 EOR회로를 포함하며, 상기 NOR회로의 제1입력은 누적 바로우 전달신호를 공급받으며, 상기 NOR회로의 제2입력과 상기 인버터회로의 입력은 누적 바로우 발생신호를 공급받도록 연결되며, 상기 NOR회로의 출력은 상기 제1이송게이트회로의 입력에 연결되며, 또한 상기 인버터회로의 출력은 상기 제2이송게이트회로의 입력에 연결되며, 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트는 실바로우신호를 공급받도록 연결되며, 상기 제1이송게이트회로의 제2제어게이트와 상기 제2이송게이트회로의 제1제어게이트는 반전 실바로우신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로의 출력들은 상기 EOR회로의 제1입력에 공통연결되며, 또한 상기 EOR회로의 제2입력은 바로우 전달신호를 공급받으며 또한 상기 EOR회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  22. 제14항에서, 상기 실차신호 발생수단(208)은 AND회로, NOR회로 및 EOR회로를 포함하며, 사익 AND회로의 제1입력은 상기 AND회로의 출력은 상기 NOR회로의 제1입력에 연결되며 상기 NOR회로의 제2입력은 누적 바로우 발생신호를 공급받으며, 상기 EOR회로의 제1입력은 바로우 전달신호를 공급받으며 또한 상기 NOR회로의 출력은 상기 EOR회로의 제2입력에 연결되며 그리고 상기 EOR회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  23. 제14항에서 상기 실차신호 발생수단(208)은 NAND회로, 제1 및 제2 EOR회로를 포함하며, 상기 NAND회로의 제1입력은 실바로우신호를 그리고 상기 NAND회로의 제2입력은 누적 바로우 전달신호를 공급받으며 상기 제1 EOR회로의 제1입력은 누적 바로우 발생신호를 공급받으며 또한 상기 제1 EOR회로의 제2입력은 바로우 전달신호를 공급받으며 상기 NAND회로의 출력은 상기 제2 EOR회로의 제1입력에 연결되며 또한 상기 제1 EOR회로의 출력은 상기 제2 EOR회로의 제2입력에 연결되며 그리고 상기 제2 EOR회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  24. 제14항에서, 상기 실차신호 발생수단은 NAND회로, ENOR회로, 제1, 제2 및 제3인버터회로 그리고 제1 및 제2이송게이트회로들을 포함하며, 상기 NAND회로의 제1입력은 실바로우신호를 공급받으며, 또한 상기 NAND회로의 제2입력은 누적 바로우 전달신호를 공급받으며 상기 ENOR회로의 제1입력은 누적 바로우 발생신호를 공급받으며, 또한 상기 ENOR회로의 제2입력은 바로우 전달신호를 공급받으며, 상기 NAND회로의 출력은 상기 제1인버터회로의 입력, 상기 제1이송게이트회로의 제2제어게이트 및 상기 제2이송게이트회로의 제1제어게이트에 공통 연결되며 상기 ENOR회로의 출력은 상기 제2인버터회로의 입력과 상기 제1이송게이트회로의 입력에 공통 연결되며, 상기 제1인버터회로의 출력은 상기 제1이송게이트의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트에 공통연결되며, 상기 제2인버터회로의 출력은 상기 제2이송게이트회로의 입력에 연결되며 상기 제1 및 제2이송게이트의 출력들은 상기 제3인버터회로의 입력에 공통 연결되며 그리고 상기 제3인버터회로는 실차신호를 출력시키는 것이 특징인 바이나리 연산기.
  25. 제14항에서, 상기 누적 바로우 전달신호 발생수단(206)은 이송게이트회로와 인버터회로가 상호연결된 체인회로를 포함하는 것이 특징인 바이나리 연산기.
  26. 제14항에서, 상기 누적 바로우 발생신호 발생수단(207)은 이송게이트회로와 인버터회로가 상호연결된 체인회로를 포함하는 것이 특징인 바이나리 연산기.
  27. 2n-비트 바이나리 데이타(A,B)를 수신하여 각종 디지트의 캐리 전달신호(P1) 및 캐리 발생신호(G1)를 발생시키기 위한 캐리 전달신호 및 캐리 발생신호 발생수단(100)과, 상기 캐리 전달신호 및 캐리발생신호 발생수단(100)에 연결되어 있어 그로부터 캐리 전달신호(PM∼P1) 및 캐리 발생신호(GM∼G1)와 실캐리신호(GM-1)를 수신하여, 상기 2n-비트 바이나리 데이타(A,B)를 예정된 수의 비트블록들로 분할하고, 상기 분할된 블록들의 각 데이타에 대응하는 캐리 전달신호(PM∼P1) 및 캐리 발생신호(GM∼G1)를 근거로 하여 병렬로 처리하고 그리고 상기 2n-비트 바이나리 데이타(A,B)의 산술합을 계산함으로서 실합신호(F1)를 발생시키기 위한 블록가산 수단(101)과, 상기 캐리 전달신호 및 캐리 발생신호 발생수단(100)에 연결되어 있어 그로부터 캐리 전달신호(PM'∼PM-1) 및 캐리 발생신호(GM'∼GM-1)를 수신하여 상기 분할된 블록들에 대응하여 캐리 전달신호(PM'∼PM-1) 및 캐리 발생신호(GM'∼G|M-1)에 의해 블록캐리 전달신호(BPM'∼BPM-1)및 블록캐리 발생신호(BGM'∼BGM-1)를 발생시키기 위한 블록캐리 전달신호 및 블록캐리 발생신호 발생수단(103)과, 상기 블록캐리 전달신호 및 블록캐리 발생신호 발생수단(103)에 연결되어 있어, 그로부터 블록캐리 전달신호(BPM'∼BPM-1) 및 블록캐리 발생신호(BGM'∼BGM-1)를 수신하여 블록캐리 전달신호(BPM'∼BPM-1) 및 블록캐리 발생신호(BGM'∼BGM-1)에 의해 누적 블록캐리 전달신호(CPM-1＊) 및 누적 블록캐리 발생신호(CGM-1＊)를 발생시키기 위한 누적 블록캐리 전달신호 및 누적 블록캐리 발생신호 발생수단(116)과, 그리고 상기 누적 블록캐리 전달신호 및 누적 블록캐리 발생신호 발생수단(116)과 상기 블록 가산수단(101)에 연결되어 있으며, 상기 수단(116)으로부터의 누적 블록캐리 발생신호 발생수단(116)과 상기 블록 가산수단(101)에 연결되어 있으며, 상기 수단(116)으로부터의 누적 블록캐리 전달신호(CM'-1＊) 및 누적 블록캐리 발생신호(CGM'-1＊) 와 캐리신호(CM'-m')를 수신하고 수신된 그 신호들에 의해 실캐리신호(CM'-1)을 발생시키기 위한 실캐리신호 발생수단(117)을 포함하는 것이 특징인 바이나리 연산기.
  28. 제27항에서, 상기 블록 가산수단(101)은 상기 실캐리신호 발생수단으로부터 출력된 캐리신호가 ＂0＂과 ＂1＂인 경우에 추정합 신호들을 발생시키며 또한 상기 실캐리신호 발생수단(117)으로부터 실캐리신호(CM-1)의 내용에 따라 상기 추정합 신호들 중 하나를 선택하는 것이 특징인 바이나리 연산기.
  29. 제27항에서, 상기 바이나리 연산기는 다수의 블록 룩어헤드 캐리발생회로(105a)를 포함하며, 상기 블록 룩어헤드 캐리발생회로(105a-1) 각각은 상기 누적 블록캐리 전달신호 및 누적 블록캐리 발생신호 발생수단(116)과 CMOS 트랜지스터들을 사용하여 논리게이트회로와 이송게이트회로의 조합으로 제조되는 상기 실캐리신호 발생수단(117)을 포함하는 것이 특징인 바이나리 연산기.
  30. 제29항에서, 상기 실캐리신호 발생수단(117)은 NOR회로(1171), 제1 및 제2인버터회로(1172,1173) 그리고 제1 및 제2이송게이트회로(1174,1175)를 포함하며, 상기 제1인버터회로(1172)의 입력과 상기 NOR회로(1171)의 제1입력은 누적 블록캐리발생신호(CG15＊)를 공급받도록 연결되며 상기 NOR회로(1171)의 제2입력은 누적 블록캐리 전달신호(CG15＊)를 공급받으며, 상기 제1인버터회로(1172)의 출력은 상기 제1이송게이트회로(1174)의 입력에 연결되며 또한 상기 NOR회로(1171)의 출력은 상기 제2이송게이트 회로(1175)의 입력에 연결되며 상기 제1이송게이트회로(1174)의 제1제어게이트 및 상기 제2이송게이트 회로(1175)의 제2제어게이트는 반전 실캐리신호를 공급받도록 연결되며 상기 제1이송게이트회로(1174)의 제2제어게이트 및 상기 제2이송게이트회로(1175)의 제1제어게이트는 실캐리신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로(1174,1175)의 출력들은 상기 제2인버터회로(1173)의 입력에 공통 연결되며, 그리고 상기 제2인버터회로(1173)는 실캐리신호(C15)를 출력시키는 것이 특징인 바이나리 연산기.
  31. 제29항에서, 상기 블록 룩어헤드 캐리 발생기회로(105a)는 AND회로(1511), NOR회로(1512) 및 인버터회로(1513)를 포함하며 상기 AND회로(1511)의 제1입력은 실캐리신호(CM'-m')를 공급받으며 상기 AND회로(1511)의 제2입력은 누적블록 캐리 전달신호(CP1＊)를 공급받으며 또한 상기 AND회로(1511)의 출력은 상기 NOR회로(1512)의 제1입력에 연결되며, 상기 NOR회로(1512)의 제2입력은 누적 블록캐리발생신호(CG1＊)을 공급받으며 상기 NOR회로(1512)의 출력은 상기 인버터회로(1513)의 입력에 연결되며, 그리고 상기 인버터회로(1513)는 실캐리신호(G1)를 출력시키는 것이 특징인 바이나리 연산기.
  32. 제29항에서, 상기 블록 룩어헤드 캐리 발생회로(105a)는 NOR회로(1521), 제1 및 제2인버터회로(1522,1523) 그리고 제1 및 제2이송게이트회로(1524,1525)를 포함하며 상기 NOR회로(1521)의 제1입력은 누적 블록 캐리 전달신호(CP1＊)를 공급받으며 상기 NOR회로(1521)의 제2입력과 상기 제1인버터회로(1522)의 입력은 누적블록 캐리 발생회로(CG1＊)을 공급받으며 상기 NOR회로(1521)의 출력은 상기 제1이송게이트(1524)의 입력에 연결되며, 또한 상기 제1인버터회로(1522)의 출력은 상기 제2이송게이트회로(1525)의 입력에 연결되며 상기 제1이송게이트회로(1524)의 제1제어게이트와 상기 제2이송게이트(1525)의 입력에 연결되며 상기 제1이송게이트회로(1524)의 제1제어게이트와 상기 제2이송게이트(1525)의 제2제어게이트는 실캐리신호(CM'-m')를 공급받도록 연결되며 상기 제1이송게이트회로(1524)의 제2제어게이트 및 상기 제2이송게이트회로(1525)의 제1제어게이트는 반전 실캐리신호를 공급받도록 연결되며 상기 제1 및 제2이송게이트회로(1524,1525)의 출력들은 상기 제2인버터회로(1523)의 입력에 공통연결되며 그리고 상기 제2인버터회로(1523)은 실캐리신호(C1)를 출력시키는 것이 특징인 바이나리 연산기.
  33. 제29항에서, 상기 블록 룩 어헤드 캐리 발생회로(105a)는 EOR회로(1531), 제1 및 제2인버터회로(1532,1533) 그리고 제1 및 제2이송게이트회로(1534,1535)를 포함하며 상기 EOR회로(1531)의 제1입력은 누적블록 캐리 전달신호(CP1＊)를 공급받으며 또한 상기 EOR회로(1531)의 출력은 상기 제1이송게이트회로(1534)의 입력에 연결되며 상기 제1인버터회로(1532)의 입력은 누적블록 캐리 발생신호CG1 *을 공급받으며 또한 상기 제1인버터회로(1532)의 출력과 상기 EOR회로(1531)의 제2입력은 상기 제2이송게이트회로(1535)의 입력에 공통 연결되며 상기 제1이송게이트회로(1534)의 제1제어게이트와 상기 제2이송게이트회로(1535)의 제2제어게이트는 실캐리신호 (CM'-m')를 공급받도록 연결되며 상기 제1이송게이트회로(1534)의 제2제어게이트 및 상기 제2이송게이트(1535)의 제1제어게이트는 반전 실캐리신호를 공급받도록 연결되며 상기 제1 및 제2이송게이트회로(1534,1535)의 출력들은 상기 제2인버터회로(1533)의 입력에 공통 연결되며 또한 상기 제2인버터회로(1533)는 실캐리신호(C1)를 출력시키는 것이 특징인 바이나리 연산기.
  34. 제29항에서, 상기 블록 룩어헤드 캐리 발생기회로(105a)는 NAND회로(1541)와 ENOR회로(1542)를 포함하며 상기 NAND회로(1541)의 제1입력은 실캐리신호(CM'-m')를 공급받으며 또한 상기 NAND회로(1541)의 제2입력은 누적블록 캐리 전달신호(CP1＊)를 공급받으며 상기 NAND회로(1541)의 출력은 상기 ENOR회로(1542)의 제1입력에 연결되며 또한 상기 ENOR회로(1542)의 제2입력은 누적블록 캐리 발생신호(CG1＊)를 공급받으며 그리고 상기 ENOR회로(1542)는 실캐리신호(C1)를 출력시키는 것이 특징인 바이나리 연산기.
  35. 제29항에서, 상기 블록 룩어헤드 캐리 발생기회로(105a)는 NAND회로(1551), 제1,제2 및 제3인버터회로(1552∼1554) 그리고 제1 및 제2이송게이트회로(1555,1556)를 포함하며, 상기 NAND회로(1551)의 제1입력은 실캐리신호(CM'-m')를 공급받으며 또한 상기 NAND회로(1551)의 제2입력은 누적블록 캐리 전달신호(CP1＊)를 공급받으며 상기 NAND회로(1551)의 출력은 상기 제1인버터회로(1552)의 입력 또한 상기 제1이송게이트회로(1555)의 제2제어게이트 및 상기 제2이송게이트회로(1556)의 제1제어게이트에 연결되며 상기 제1인버터회로(1552)의 출력은 상기 제1이송게이트회로(1555)의 제1제어게이트와 연결되며 상기 제2이송게이트회로(1556)의 제2제어게이트와 연결되며 상기 제2인버터회로(1553)의 입력과 상기 제1이송게이트회로(1556)의 입력은 누적블록 캐리 발생신호(CG1＊)를 공급받도록 연결되며 상기 제2인버터회로(1553)의 출력은 상기 제2이송게이트회로(1556)의 입력에 연결되며 상기 제1 및 제2이송게이트회로(1555,1556)의 출력들은 상기 제3인버터회로(1554)의 입력에 공통연결되며 그리고 상기 제3인버터회로(1554)는 실캐리신호(Ci)를 출력시키는 것이 특징인 바이나리 연산기.
  36. 제29항에서, 상기 블록 룩어헤드 캐리 발생기회로(105a)는 제1 및 제2이송게이트회로(1561,1562)와 인버터회로(1563)를 포함하며, 상기 제1이송게이트회로(1561)의 입력은 반전 실캐리신호)를 공급받으며 상기 제2이송게이트회로(1562)의 입력은 반전 누적블록 캐리 발생신호(CG1＊)를 공급받으며, 상기 제1이송게이트회로(1561)의 제1제어게이트와 상기 제2이송게이트회로(1562)의 제2제어게이트는 누적블록 캐리 전달신호(CP1＊)를 공급받도록 연결되며 상기 제1이송게이트회로(1561)의 제2제어게이트와 상기 제2이송게이트(1562)의 제1제어게이트는 반전 누적블록 캐리 전달신호(CP1＊)를 공급받도록 연결되며 상기 제1 및 제2이송게이트회로(1561,1562)의 출력들은 상기 인버터회로(1563)의 입력에 공통연결되며, 그리고 상기 인버터회로(1563)는 실캐리신호(Ci)를 출력시키는 것이 특징인 바이나리 연산기.
  37. 제27항에서, 상기 바이나리 연산기는 이송게이트회로와 인버터회로가 상호연결된 체인회로로 제조된 다수의 블록 룩어헤드 캐리 발생기회로(105b)를 포함하는 것이 특징인 바이나리 연산기.
  38. 제27항에서, 상기 바이나리 연산기는 하나 이상의 단으로 구성되는 다수의 블록 룩어헤드 캐리 발생기회로(105c,105d)를 포함하는 것이 특징인 바이나리 연산기.
  39. 2n-비트 바이나리 데이타(A,B)를 수신하여 각종 디지트들의 바로우 전달신호(P1)와 바로우 발생신호(G1)를 발생시키기 위한 바로우 전달신호 및 바로우 발생신호 발생수단(200)과, 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200)에 연결되며 또한 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200)로부터 바로우 전달신호(PM,P1) 및 바로우 발생신호(GM,G1)와 실바로우신호(C|M-1)를 수신하여 상기 2n-비트 바이나리 데이타(A,B)의 산출차를 계산함으로서 실차신호(F1)를 발생시키기 위한 블록 감산수단(201)과, 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200)에 연결되며 또한 상기 수단(200)으로부터 바로우전달신호(PM,Pm-1) 및 바로우 발생신호(GM,Gm-1)를 수신하여 상기 분할된 블록들의 각 데이타에 대응하는 바로우 전달신호(PM,Pm-1) 및 바로우 발생신호(GM,Gm-1)에 의해 블록 바로우전달신호(BPM,BPm-1) 및 블록 바로우 발생신호(BGM,BGm-1)를 발생시키기 위한 블록 바로우 전달신호 및 블록 바로우 발생신호 발생수단(203)과, 상기 바로우 전달신호 및 바로우 발생신호 발생수단(200)에 연결되며 또한 상기 블록 바로우 전달신호 및 블록 바로우 발생신호 발생수단(203)으로부터 블록 바로우 전달신호(BPM,BPm-1) 및 블록 바로우 발생신호(BGM,BGm-1)를 수신하여 그 수신신호에 의해 누적블록 바로우 전달신호(CPM-1＊)와 누적블록 바로우 발생신호(CGM-1＊)를 발생시키기 위한 누적블록 바로우 전달신호 및 누적블록 바로우 발생신호 발생수단(216)과, 그리고 상기 누적블록 바로우 전달신호 및 누적블록 바로우 발생신호(216)과, 상기 블록 감산수단(201)에 연결되며 또한 상기 수단(216)으로부터 누적블록 바로우 전달신호(CPM-1＊) 및 누적 블록 바로우 발생신호(CGM-1＊)와 바로우신호(CM'-m')를 수신하여 그 수신된 신호들에 의해 실 바로우신호(CM-1)를 발생시키기 위한 실바로우신호 발생수단(217)을 포함하는 것이 특징인 바이나리 연산기.
  40. 제39항에서, 상기 블록 감산수단(201)은 상기 실 바로우 신호 발생수단으로부터 출력된 바로우 신호가 ＂0＂과 ＂1＂인 경우에 주정차 신호들을 발생시키며 또한 상기 실 바로우 신호 발생수단(217)으로부터의 실바로우 신호(CM-1)의 내용에 따라 상기 추정차 신호들중 하나를 선택하는 것이 특징인 바이나리 연산기.
  41. 제39항에서, 상기 바이나리 연산기는 다수의 블록 룩어헤드 바로우 발생기회로(105a)를 포함하며, 상기 블록 룩어헤드 바로우 발생기회로(105a-1) 각각은 CMOS 트랜지스터들을 사용하여 논리 게이트회로들과 이송게이트회로들의 조합으로 제조되는 상기 실바로우신호 발생수단(217)과 상기 누적블록 바로우 전달신호 및 누적블록 바로우 발생신호 발생수단(216)을 포함하는 것이 특징인 바이나리 연산기.
  42. 제41항에서, 상기 실바로우신호 발생수단(217)은 NOR회로, 제1 및 제2인버터회로 그리고 제1 및 제2이송게이트회로를 포함하며, 상기 제1인버터회로의 입력과 상기 NOR회로의 제1입력은 누적블록 바로우 발생신호를 공급받도록 연결되며, 상기 NOR회로의 제2입력은 누적블록 바로우 전달신호를 공급받으며, 상기 제1인버터회로의 출력은 상기 제1이송게이트회로의 입력에 연결되며 또한 상기 NOR회로의 출력은 상기 제2이송게이트회로의 입력에 연결되며, 상기 제1이송게이트회로의 제1제어게이트 및 상기 제2이송게이트회로의 제2제어게이트는 반전 실바로우신호를 공급받도록 연결되며, 상기 제1이송게이트회로의 제2제어게이트 및 상기 제2이송게이트회로의 제1제어게이트는 실바로우신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트 회로의 출력들은 상기 제2인버터회로의 입력에 공통연결되며, 그리고 상기 제2인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  43. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 AND회로, NOR회로 및 인버터회로를 포함하며, 상기 AND회로의 제1입력은 실바로우신호를 공급받으며, 상기 AND회로의 제2입력은 누적블록 바로우 전달신호를 공급받으며, 또한 상기 AND회로의 출력은 상기 NOR회로의 제1입력에 연결되며, 상기 NOR회로의 제2입력은 누적블록 바로우 발생신호를 공급받으며, 상기 NOR회로의 출력은 상기 인버터회로의 입력에 연결되며, 그리고 상기 인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  44. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 NOR회로, 제1 및 제2인버터회로 그리고 제1 및 제2이송게이트회로를 포함하며, 상기 NOR회로의 제1입력은 누적블록 바로우 전달신호를 공급받으며, 상기 NOR회로의 제2입력과 상기 제1인버터회로의 입력은 누적블록 바로우 발생신호를 공급받으며, 상기 NOR회로의 출력은 상기 제1이송게이트회로의 입력에 연결되며, 또한 상기 제1인버터회로의 출력은 상기 제2이송게이트회로의 입력에 연결되며, 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트는 실바로우 신호를 공급받도록 연결되며, 상기 제1이송게이트회로의 제2제어게이트 및 상기 제2이송게이트회로의 제1제어게이트는 반전 실바로우신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로의 출력들은 상기 제2인버터회로의 입력에 공통 연결되며, 그리고 상기 제2인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  45. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 EOR회로, 제1 및 제2인버터회로 그리고 제1 및 제2이송게이트회로를 포함하며, 상기 EOR회로의 제1입력은 누적블록 바로우 전달신호를 공급받으며 또한 상기 EOR회로의 출력은 상기 제1이송게이트회로의 입력에 연결되며, 상기 제1인버터회로의 입력은 누적블록 바로우 발생신호를 공급받으며 또한 상기 제1인버터회로의 출력과 상기 EOR회로의 제2입력은 상기 제2이송게이트회로의 입력에 공통연결되며, 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트는 실바로우신호를 공급받도록 연결되며, 상기 제1이송게이트의 제2제어게이트 및 상기 제2이송게이트회로의 제1제어게이트는 반전 실바로우신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트회로의 출력들은 상기 제2인버터회로의 입력에 공통연결되며 또한 상기 제2인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  46. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 NAND회로와 ENOR회로를 포함하며 상기 NAND회로의 제1입력은 실바로우신호를 공급받으며 또한 상기 NAND회로의 제2입력은 누적블록 바로우 전달신호를 공급받으며, 상기 NAND회로의 출력은 상기 ENOR회로의 제1입력에 연결되며 또한 상기 ENOR회로의 제2입력은 누적블록 바로우 발생신호를 공급받으며, 그리고 상기 ENOR회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  47. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 NAND회로, 제1,제2 및 제3인버터회로 그리고 제1 및 제2이송게이트회로를 포함하며, 상기 NAND회로의 제1입력은 실바로우신호를 공급받으며 또한 상기 NAND회로의 제2입력은 누적블록 바로우 전달신호를 공급받으며, 상기 NAND회로의 출력은 상기 제1인버터회로의 입력과 상기 제1이송게이트회로의 제2제어게이트 및 상기 제2이송게이트회로의 제1제어게이트에 연결되며, 상기 제1인버터회로의 출력은 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트에 연결되며, 상기 제2인버터회로의 입력과 상기 제1이송게이트회로의 입력은 누적블록 바로우 발생신호를 공급받도록 연결되며, 상기 제2인버터회로의 출력은 상기 제2이송게이트회로의 입력에 연결되며, 상기 제1및 제2이송게이트회로의 출력들은 상기 제3인버터회로의 입력에 공통연결되며 그리고 상기 제3인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  48. 제41항에서, 상기 블록 룩어헤드 바로우 발생기회로(105a)는 제1 및 제2이송게이트회로와 인버터회로를 포함하며, 상기 제1이송게이트회로의 입력은 반전 실바로우신호르 공급받으며, 상기 제2이송게이트회로의 입력은 반전 누적블록 바로우 발생신호를 공급받으며, 상기 제1이송게이트회로의 제1제어게이트와 상기 제2이송게이트회로의 제2제어게이트는 누적블록 바로우 전달신호를 공급받도록 연결되며, 상기 제1이송게이트회로의 제2제어게이트와 상기 제2이송게이트회로의 제1제어게이트는 반전 누적블록 바로우 전달신호를 공급받도록 연결되며, 상기 제1 및 제2이송게이트 회로의 출력들은 상기 인버터회로의 입력에 공통연결되며, 그리고 상기 인버터회로는 실바로우신호를 출력시키는 것이 특징인 바이나리 연산기.
  49. 제39항에서, 상기 바이나리 연산기는 이송게이트회로와 인버터회로가 상호 연결된 체인회로로 제조된 다수의 블록 룩어헤드 바로우 발생기회로(105b)를 포함하는 것이 특징인 바이나리 연산기.
  50. 제39항에서, 상기 바이나리 연산기는 하나 이상의 단으로 구성되는 다수의 블록 룩어헤드 바로우 발생기회로(105c,105d)를 포함하는 것이 특징인 바이나리 연산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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