Claims (16)
반도체 집적 회로 소자용 지연회로로서, (a) 입력 신호를 수신하여 이 입력신호에 응답해서 충방전을 선택적으로 실행함으로써 가변 출력 전압을 발생시키는 제1회로 수단과 ; (b) 상기 소자의 전원 전압을 수신하여 이 전원 전압을 분할함으로써 소정의 일정한 전위를 가진 전압을 참조 전압으로서 발생시키는 제2신호 수단과 ; (c) 각기 상기 제1 및 제2회로 수단에 결합되어 제1 및 제2입력을 가지며, 상기 제1회로 수단의 상기 출력 전압을 상기 참조 전압과 비교하는 제3신호 수단과 ; (d) 상기 입력 신호를 수신하여 상기 제3회로 수단으로부터 상기 제2회로 수단을 전기적으로 분리시키기 위해 상기 입력 신호에 응답해서 스위칭 동작을 수행하는 제4회로 수단과 ; (e) 상기 제3회로 수단이 제2회로 수단과 분리되는 동안, 상기 참조 전압을 상기 제3회로 수단의 상기 제2입력으로 유지시키는 제5회로 수단을 구비하는 것을 특징으로 하는 반도체 직접 회로 소자용 지연회로.A delay circuit for a semiconductor integrated circuit device, comprising: (a) first circuit means for receiving an input signal and selectively executing charge and discharge in response to the input signal to generate a variable output voltage; (b) second signal means for receiving a power supply voltage of said element and dividing this power supply voltage to generate a voltage having a predetermined constant potential as a reference voltage; (c) third signal means coupled to said first and second circuit means, respectively, having first and second inputs and comparing said output voltage of said first circuit means with said reference voltage; (d) fourth circuit means for receiving the input signal and performing a switching operation in response to the input signal to electrically separate the second circuit means from the third circuit means; and (e) a fifth circuit means for holding said reference voltage at said second input of said third circuit means while said third circuit means is separated from said second circuit means. Delay circuit.
제1항에 있어서, 상기 제2회로 수단은 소정의 분할 비율로 상기 전원 전압을 분할시키도록 제1 및 제2저항으로 구성된 직렬회로를 구비하는 것을 특징으로 하는 저연회로.2. The low smoke circuit according to claim 1, wherein said second circuit means comprises a series circuit composed of first and second resistors for dividing said power supply voltage at a predetermined division ratio.
제2항에 있어서, 상기 제4회로 수단은 상기 입력 신호에 응답해서 전기 상태를 변화시키도록 상기 제1 및 제2저항 사이에 트랜지스터 수단을 구비하는 것을 특징으로 하는 지연회로.3. A delay circuit as claimed in claim 2, wherein said fourth circuit means comprises transistor means between said first and second resistors to change an electrical state in response to said input signal.
제3항에 있어서, 상기 트랜지스터 수단이 비전도성 상태로 될 때 상기 제1 및 제2저항을 상기 제3회로 수단으로부터 전기적으로 분리되는 것을 특징으로 하는 지연회로.4. A delay circuit as set forth in claim 3, wherein said first and second resistors are electrically isolated from said third circuit means when said transistor means is brought into a nonconductive state.
제4항에 있어서, 상기 트랜지스터 수단은 서로 결합된 게이트 전극을 가진 두 트랜지스터의 직렬 회로를 구비하는 것을 특징으로 하는 지연회로.5. A delay circuit as claimed in claim 4, wherein said transistor means comprises a series circuit of two transistors having gate electrodes coupled to each other.
제5항에 있어서, 상기 제4회로 수단은 상기 두 트랜지스터에 대해 공통적으로 결합된 게이트 전극에 결합되는 인버터를 추가로 구비함으로써 상기 입력 신호가 상기 인버터에서 상기 두 트랜지스터에 대해 공통적으로 결합된 게이트 전극까지 공급되는 것을 특징으로 하는 지연회로.6. The gate electrode of claim 5, wherein said fourth circuit means further comprises an inverter coupled to a gate electrode commonly coupled to said two transistors such that said input signal is commonly coupled to said two transistors in said inverter. Delay circuit, characterized in that supplied until.
제6항에 있어서, 상기 제5회로 수단은 상기 제3회로 수단의 제2입력에 결하된 캐패시터를 구비하는 것을 특징으로 하는 지연회로.7. The delay circuit as claimed in claim 6, wherein said fifth circuit means comprises a capacitor connected to a second input of said third circuit means.
(a) 입력 신호를 수신하여 이 입력 신호에 응답해서 출력 전압을 발생시키는 것을 충방전 회로 수단과 ; (b) 전원 전압을 수신하여 일정한 전위 레벨을 구비하는 참조 전압을 제공하기 위한 상기 전원 전압을 분할하여 상기 제1결점에 직렬로 결합되는 제1 및 제2저항을 가진 전압 분배기 수단과 ; (c) 제1신호 라인에서 상기 충방전 회로 수단까지 결합된 부호 반전 입력과 제2신호 라인에서 상기 전압 분배기 수단까지 결합된 비부호 반전 입력을 구비하고 상기 충방전 회로 수단의 상기 출력전압을 상기 참조 전압과 비교하는 비교기 수단과 ; (d) 상기 전압 분배기 수단에 장착되어 상기 입력 신호를 수신하여 상기 제1 및 제2저항을 전기적으로 분리시키고 상기 제2신호 라인을 제1 및 제2저항으로부터 분리시키기 위해 상기 입력 신호에 응답하여 선택적으로 비전도성 상태로 되어 상기 제2신호 라인이 전기적으로 부동 상태로 되는 스위치 회로 수단과 ; (e) 상기 제2신호 라인에 결합되어 상기 스위치 회로 수단이 전도성 상태로 될때 충전시키기 위해 상기 참조전압을 수용시켜 상기 제2신호 라인상에 상기 참조 전압을 유지시키는 전압 유지 수단을 구비하는 것을 특징으로 하는 지연회로.(a) charge and discharge circuit means for receiving an input signal and generating an output voltage in response to the input signal; (b) voltage divider means having first and second resistors coupled in series to said first fault by dividing said power supply voltage for receiving a power supply voltage and providing a reference voltage having a constant potential level; (c) a sign inverting input coupled from the first signal line to the charge / discharge circuit means and an unsigned inverted input coupled from the second signal line to the voltage divider means and the output voltage of the charge / discharge circuit means Comparator means for comparing with a reference voltage; (d) mounted to the voltage divider means to receive the input signal to electrically separate the first and second resistors and to separate the second signal line from the first and second resistors in response to the input signal. Switch circuit means for selectively entering a nonconductive state such that the second signal line is electrically floating; (e) voltage retaining means coupled to said second signal line to receive said reference voltage for charging when said switch circuit means becomes conductive and retaining said reference voltage on said second signal line; Delay circuit.
제8항에 있어서, 상기 스위치 회로 수단은 상기 제1저항과 상기 제2신호 라인사이에 설치된 제1트랜지스터와; 상기 제2신호 라인과 상기 제2저항사이에 설치된 제2트랜지스터를 구비하는데 상기 제1 및 제2트랜지스터가 동시에 비전도성 상태로 되는 것을 특징으로 하는 지연회로.9. The apparatus of claim 8, wherein the switch circuit means comprises: a first transistor provided between the first resistor and the second signal line; And a second transistor provided between the second signal line and the second resistor, wherein the first and second transistors are simultaneously in a non-conductive state.
제9항에 있어서, (f) 상기 스위치 회로 수단에 결합되어 상기 입력 신호의 레벨에서 변동이 발생하기전 소정의 시간 간격동안에만 상기 스위치 회로수단이 전도성 상태로 되는 제어 수단을 추가로 구비하는 것을 특징으로 하는 지연회로.10. The apparatus of claim 9, further comprising: (f) a control means coupled to the switch circuit means such that the switch circuit means becomes conductive only for a predetermined time interval before a change in the level of the input signal occurs. Delay circuit characterized in.
제10항에 있어서, 상기 충방전 회로 수단은 상기 제1신호 라인에 결합되어 충전 동작을 실행시키기 위해 상기 전원 전압을 선택적으로 수신하는 제1캐패시터와, 상기 제1캐패시터에 선택적으로 결합된 제3저항을 구비하는데, 상기 제1캐패시터는 상기 제3저항을 지나 방전되는 것을 특징으로 하는 지연회로.11. The apparatus of claim 10, wherein the charge / discharge circuit means is coupled to the first signal line to selectively receive the power supply voltage to perform a charging operation, and a third capacitor selectively coupled to the first capacitor. And a resistor, wherein the first capacitor is discharged past the third resistor.
제11항에 있어서, 상기 전압 유지 수단은 상기 제2신호 라인에 결합된 제2신호 캐패시터를 구비하는 것을 특징으로 하는 지연회로.12. The delay circuit of claim 11, wherein said voltage holding means comprises a second signal capacitor coupled to said second signal line.
제12항에 있어서, 상기 제2캐패시터는 상기 제1캐패시터의 용량 대 상기 제1신호 라인의 기생용량 비율이 상기 제2캐패시터의 용량 대 상기 제2신호 라인의 기생 용량 비율과 같도록 측정된 특정한 용량을 구비하는 것을 특징으로 하는 지연회로.13. The method of claim 12, wherein the second capacitor has a particular measured value such that the ratio of the capacitance of the first capacitor to the parasitic capacitance of the first signal line is equal to the ratio of the capacitance of the second capacitor to the parasitic capacitance of the second signal line. A delay circuit comprising a capacitor.
제13항에 있어서, 상기 제1 및 제2트랜지스터들은 서로 결합된 게이트 전극을 구비하고, 상기 스위치 회로 수단은 상기 제1 및 제2트랜지스터의 상기 게이트 전극과 결합된 인버터를 추가로 구비하며, 상기 입력신호는 상기 인버터에서 상기 제1 및 제2트랜지스터의 상기 게이트 전극까지 공급되는 것을 특징으로 하는 지연회로.The method of claim 13, wherein the first and second transistors have gate electrodes coupled to each other, and the switch circuit means further includes an inverter coupled with the gate electrodes of the first and second transistors. And an input signal is supplied from the inverter to the gate electrodes of the first and second transistors.
제14항에 있어서, 상기 제어 수단은 상기 인버터와 상기 제1 및 제2트랜지스터의 상기 게이트 전극 사이에 설치된 AND게이트 회로를 구비하는 것을 하는 지연회로.15. The delay circuit of claim 14, wherein said control means comprises an AND gate circuit provided between said inverter and said gate electrodes of said first and second transistors.
제15항에 있어서, 상기 비교기 수단은 CMOS전류 미러형 차동 증폭기를 구비하는 것을 특징으로 하는 지연회로.16. The delay circuit of claim 15, wherein the comparator means comprises a CMOS current mirror differential amplifier.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.