KR860003524Y1 - 마이크로 프로세서의 리세트 회로 - Google Patents

Abstract

내용 없음.

Description

마이크로 프로세서의 리세트 회로

제1도는 본 고안의 회로도.

제2도는 본 고안의 각부 타이밍 챠트.

제3도는 종래의 마이크로 프로세서의 리세트회로.

* 도면의 주요부분에 대한 부호의 설명

1 : 부하이상 비교부 2 : 스위칭부

3 : 리세트부

본 고안은 마이크로 프로세서의 리세트 회로에서 전원과 부하의 이상시 동시에 리세트 동작을 진행하는 리세트 회로에 관한 것이다.

현재까지 알려진 마이크로 프로세서의 리세트 방식은 제3도와 같은 하드웨어적 구성으로 된 것이 있으나, 이는 단순히 일정전압치 이상, 이하의 전위치를 검출하여 마이크로 프로세서를 리세트 시키도록 하고 있고, 부하의 이상 발생시는 마이크로 프로세서의 프로 그램으로 처리하거나 기계적 장치로 제어 시키므로써 이들을 별도 운용시켜야 한다는 단점과 마이크로 프로세서의 소프트 웨어를 점유해야 하므로 전체적인 프로그램의 내용이 확장된다는 단점이 있었다.

본 고안은 종래의 이러한 불편에 착안하여 안출한 것인데, 이는 간단한 하드웨어적 회로 구성에 의해 전원의 이상이나 부하의 이상 상태시에 동시에 리세트 작용을 하므로써 이러한 회로의 이용 가치를 현저히 상승시킬 목적이 있는 것이다.

이하에서 이를 상세히 설명하면 다음과 같다. 제1도와 같이 기준저항(R₂)을 반전단자(-), 저항(R₀)을 비반전단자(+)로한 연산증폭기(OP)로 부하이상 비교부(1)를 구성하고, 이의 출력은 제너(Dz)를 거쳐 저항(R₃, R₄), 트랜지스터(T₁)의 스위칭부(2)에 연결한다.

상기 스위칭부(2)의 트랜지스터(TR) 출력은 저항(R₅, R₆), 다이오드(D₁), 컨덴서(C₁)로된 리세트부(3)를 거쳐 마이크로 프로세서의 리세트단에 연결하여서된 구성이다.

미설명부호 R₁는 바이어스 저항이다.

이러한 본 고안은 전원 입력계에 이상이 없을 경우는 부하 이상 비교부(1)의 연산증폭기(OP), 비반전단지(+)에 입력논리 "L"입력이 가해져서 그 출력이 논리 "L"로 되어 제너(Dz)에 잡혀진 전원이 스위칭부(2)의 트랜지스터(TR)를 언(ON)시켜서 리세트부(3)의 저항(R₀)양단에 전압이 나타나고 마이크로 프로세서 리세트단에 리세트 펄스를 가한다.

이때는 제2(b)도와 같다.

만약, 이 상태에서 부하에 이상이 있을때는 제2(c)도와 같은 파형이 비교부(1)의 연산 증폭기(OP)비반전단자(+)에 논리 "H"가 나타나 이의 출력논리가 제2(d)도와 같이 "H"가 되고 이에따라 스위칭부(2) 트랜지스터(TR)는 오프된다.

상기 트랜지스터(TR)의 오프 동작으로 저항(R₆) 양단은 "O"전위가 되어 마이크로 프로세서의 리세트 입력단은 제2(e)도와 같이 리세트 펄스가 가해지는 것이다, 또 전원(VCC)이 오프될때도 스위칭부(2) 트랜지스터(TR)가 자도오프되어 리세트 동작을 수행한다.

이러한 본 고안은 부하의 이상시나 전원의 오프시에 마이크로 프로세서의 리세트 동작을 동시에 처리할 수 있으므로 이러한 회로의 제작상의 단순화와 마이크로 프로세서의 소프트웨어를 확장시킬 필요가 없어 이용가치를 상승시킨 유익한 특징이 있는 것이다.

Claims (1)

1. 부하의 이상 신호에 대응한 출력을 발생시키는 비교부(1)와 이에 의해 제어되는 스위칭부(2) 및 이 스위칭부(2)에 의해 제어되는 리세트부(3)를 구비하여서 됨을 특징으로하는 마이크로 프로세서의 리세트 회로.