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KR850000160A - 시분할 다중화 스위칭 시스템 및 그 방법 - Google Patents

시분할 다중화 스위칭 시스템 및 그 방법 Download PDF

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KR850000160A
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알. 씨. 윈터
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Abstract

내용 없음.

Description

시분할 다중화 스위칭 시스템 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 서로 다른 비트속도를 가지고 시다중화된 디지탈 신호를 스위칭하는 시스템의 블록선도.
제2도는 이러한 시스템의 한 모듈에 대한 신호 메모리의 개략적인 설계도.
제3도는 서브레이트와 전속 채널을 전송하는데 사용된 디지탈 반송파 신호의 한 프레임에 대한 데이타 포맷 설계도.
제4도는 한 디지탈선 제어기에 대한 상세한 세부선도.

Claims (10)

  1. 입력 디지탈 반송파 선으로 옮겨진 원시 채널에서 출력디지탈 반송파 선으로 옮겨진 수신처 채널까지 다속도 디지탈화된 바이트형 신호를 스위칭하고, 상기 각 원시채널은 소정된 바이트속도를 갖는 시분한 다중화 스위칭 시스템에 있어서, 타이밍 신호를 발생하는 수단을 구비하여 디지탈 반송파 타이밍에 대한 간격을 정하고 상기 타이밍 신호에 응답하는 수단을 구비하여 순차 어드레스 신호를 발생하고, 상기 타이밍 신호에 응답하는 디지탈 선 제어기(DLC) 수단을 구비하여 상기 입력 디지탈 반송파선으로부터 나온 바이트 구조형 입력신호를 DLC 출력신호로 어셈블하여 바이트 구조형 입력신호를 상기 출력 디지탈반송파 선에 분배하고, 원시채널의 바이트 속도에 의해 규정된 시간간격에 대한 각 원시채널용 상기 바이트 구조형 신호중 최소한 한 바이트 이상을 스토아하는 용량을 가진 신호메모리 수단을 구비하고, 제어메모리수단을 구비하여 상기 입력디지탈 반송파선에서 각 원시채널용 신호메모리 어드레스 중 최소한 한 어드레스 이상을 스토아하여 신호메모리어드레싱 신호를 발생하고, 상기 신호메모리 수단은 상기 신호메모리 어드레싱신호와 상기 순차 어드레스 신호에 응답하여 상기 DLC 출력신호의 연속 바이트를 스토아하고 DLC 상기 입력신호의 연속 바이트를 발생시키는 것을 특징으로 하는 시분할 다중화 스위칭 시스템.
  2. 상기 입력 및 출력 디지탈 반송파 선 각각은 소정된 수의 전속채널을 전달하고 타이밍 신호 발생용 상기 수단은 전속 채널과 프레임과 부분 수퍼프레임을 규정하는 타이밍 간격을 발생하는데 적합한 제1항의 스위칭 시스템에 있어서, 상기 타이밍 신호에 응답하는 수단을 구비하여 상기 입력디지탈 반송파 선상에서 신호의 프레임 동기를 얻고, 수단을 구비하여 상기 입력디지탈 반송파 선상에서 전속채널에 대한 부분 수퍼프레임용 간격을 규정하는 상기 타이밍 신호에 관해서 프레임옵셋크기를 측정하여 상기 크기를 나타내는 프레임 옵셋신호를 발생하고, 상기 프레임 옵셋신호에 응답하는 처리기 수단을 구비하여 상기 제어메모리 수단에서 상기 신호메모리 어드레스를 발생하여 기억하는 것을 특징으로 하는 시분할 다중화 스위칭 시스템.
  3. 제2항의 스위칭 시스템에 있어서, 상기 처리기 수단은 상기 프레임 옵셋크기를 보상하도록 조정된 신호메모리 어드레스를 발생시키는데 적합하고, 상기 DLC수단은 상기 신호메모리 어드레스 신호에 응답하여 상기 신호 기억수단에 의해 발생된 상기 DLC입력신호에 응답하여 부분 수퍼프레임을 규정하는 상기 타이밍 신호와 등기화된 상기 바이트 구조형 DLC 입력신호를 상기 출력 디지탈 선상의 상기 전속채널에 분배하는 것을 특징으로 하는 시분할 다중화 스위칭 시스템.
  4. 제2항의 스위칭 시스템에 있어서, 상기 제어메모리 수단은 상기 순차 어드레스 신호에 응답하여 상기 신호메모리 어드레싱 신호를 발생하는 것을 특징으로 하는 시분할 다중화 스위칭 시스템.
  5. 제4항의 스위칭 시스템에 있어서, 상기 수단이 순차 어드레스 신호를 발생하는 각 전속채널의 서브레이트의 일치를 스토아하여 상응하는 전속채널로부터의 바이트가 상기 신호메모리 수단에 스토아되어지는 각 시간마다 서브레이트 일치 출력신호를 발생시키는 수단과, 상기 타이밍신호와 상기 서브레이트 일치 출력신호에 응답하여 상기 순차 어드레스 신호를 발생하는 수단을 구비하는 것을 특징으로 하는 시분할 다중화 스위칭 시스템.
  6. 입력 디지탈 반송파선으로 옮겨진 원시 채널에서 출력 디지탈 반송파 선으로 옮겨진 수신처 채널까지 다속도 디지탈화된 바이트 구조형 신호를 스위칭하고, 상기 원시 및 수신처 채널 각각은 소정된 바이트 속도와 상기 채널을 억세스하는 연관되어 지정된 시간 간격을 갖는 시분할 다중화된 스위칭 시스템에서 상기 입력 디지탈 반송파선의 상기 원시 서브레이트 채널 중 제1채널에서 상기 출력 디지탈 반송파선의 상기 수신처 서브레이트 채널 중 제2채널까지 신호를 스위칭하고, 상기 제1원시 및 제2수신처 서브레이트 채널은 소정된 바이트 속도로 동작하는 방법에 있어서, 상기 제1서브레이트 채널의 일치와 연관된 영역에서 상기 제2서브레이트 채널의 일치를 스토아하고, 상기 제1서브레이트 채널을 억세스하도록 지정된 시간과 상기 제1서브레이트 채널의 일치와 연관된 상기 영역에서 상기 제2서브레이트 채널의 상기 일치를 판독하고, 상기 제1서브레이트 채널을 억세스하도록 지정된 상기 시간과 상기 소정된 바이트 속도로 규정된 시간 간격에 대한 상기 제2서브레이트 채널의 상기 일치에 의해 규정된 영역에서 상기 제1서브레이트 채널로부터의 입력 바이트를 스토아하고, 상기 제2서브레이트 채널의 상기 일치에 의하여 규정된 상기 영역과 상기 제2서브레이트 채널을 억세스하도록 지정된 시간에서 상기 제1서브레이트 채널로 스토아된 상기 입력 바이트를 판독하고, 상기 제1서브레이트 채널로 스토아된 상기 입력 바이트를 상기 제2서브레이트 채널로 전송하는 단계를 구비하는 것을 특징으로 하는 시분한 다중화 스위칭 방법.
  7. 제6항의 방법에 있어서, 상기 소정의 바이트 속도로 규정된 상기 시간 간격은 상기 소정의 바이트 속도의 인터바이트간격의 배율인 것을 특징으로 하는 시분할 다중화 스위칭 방법.
  8. 제6항의 방법에 있어서, 상기 소정의 바이트 속도로 규정된 상기 시간간격은 상기 소정의 바이트 속도의 인터바이트 간격인 것을 특징으로 하는 시분할 다중화 스위칭 방법.
  9. 원시 및 수신처 채널이 전속 채널상으로 전달되는 제2항의 방법에 있어서, 상기 제2서브레이트 채널의 프레임 옵셋을 측정하고, 상기 프레임 옵셋에 따라 상기 제2서브레이트 채널의 상기 스토아된 일치를 변형하는 단계를 구비하는 것을 특징으로 하는 시분할 다중화 스위칭 방법.
  10. 제9항의 방법에 있어서, 각 전속채널의 서브레이트의 지시를 스토아하는 단계를 구비하고, 상기 제1서브레이트 채널로부터의 입력 바이트를 판독하는 상기 단계에 있어서, 상기 제2서브레이트 채널의 일치로 규정된 기억어드레스와 상기 제2서브레이트 채널을 전달하는 전속채널의 서브레이트의 기억된 지시를 발생하고, 상기 기억 어드레스에서 상기 제1서브레이트 채널로부터의 입력바이트를 판독하는 것을 특징으로 하는 시분할 다중화 스위칭 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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