KR830002708B1

KR830002708B1 - Clock Signal Distribution Circuit Adjustment Method

Info

Publication number: KR830002708B1
Application number: KR1019800001093A
Authority: KR
Inventors: 다쯔로오 요시무라
Original assignee: 후지쯔 가부시기 가이샤; 고바야시 다이 유우
Priority date: 1980-03-15
Filing date: 1980-03-15
Publication date: 1983-12-08
Also published as: KR830002279A

Abstract

내용 없음.No content.

Description

Clock Signal Distribution Circuit Adjustment Method

제1도 내지 제4도는 어느 것이나 본 발명의 실시예에 관한 것으로써,1 to 4 are all related to the embodiment of the present invention,

제1도는 프린트기판의 구성을 표시하는 개략도.1 is a schematic diagram showing the configuration of a printed board.

제2도는 부하 LSI의 내부의 일부 실시예 회로도.2 is a circuit diagram of some embodiments inside of a load LSI.

제3(a)도는 부하 LSI의 내부의 일부에 대한 다른 실시예 회로도.3 (a) is another embodiment circuit diagram of a portion of the interior of a load LSI.

제3(b)도는 제3(a)도의 각부에서 발생하는 일련의 동작파형도.FIG. 3 (b) is a series of operating waveform diagrams generated at each part of FIG. 3 (a).

제4도는 본 발명의 위상 조정방법을 설명하기 위한 일부 개략도.4 is a partial schematic view illustrating the phase adjusting method of the present invention.

제5도는 종래의 위상 조정방법에 따른 오실로스코우프의 표시화면을 나타내는 도면.5 is a diagram showing a display screen of an oscilloscope according to a conventional phase adjusting method.

본 발명은 디지탈 전자장치, 특히 대형고속의 컴퓨터등에 있어서, 클록신호의 분배장치 및 클록신호의 위상 조절방식에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a distribution device for clock signals and a phase adjustment method for clock signals in digital electronic devices, particularly large high-speed computers.

최근지디탈 전자장치의 동작속도의 고속화는 근래 점차적으로 진보되어 클록신호의 주기는 10나노초(nano second) (나노는 10의 마이노스 9승)이하의 것이 요구되며, 펄스폭도 1내지 2나노초로 되는것이 요구된다. 그것에 따라 각 회로에 분배되는 클록신호간의 위상차도 1나노초 이하의 정밀도로 조절될 필요가 있다. 본 발명은 이러한 고속, 고정밀도의 클록신호의 분배회로장치 및 위상 조정방식을 제공하는 것이다.In recent years, the speed of operation of digital electronic devices has been gradually improved, and the clock signal period is required to be 10 nanoseconds or less (10 nanoseconds of 9 powers), and the pulse width is 1 to 2 nanoseconds. Is required. Accordingly, the phase difference between the clock signals distributed to each circuit also needs to be adjusted with an accuracy of 1 nanosecond or less. The present invention provides such a high speed, high precision clock signal distribution circuit arrangement and phase adjustment method.

종래의 클록신호 분배회로 시스템은 단지 입되력는 클록신호의 환아율(fanouts)수를 증가시켜 분배하는 것뿐 이었다. 즉, 각부하회로에서 필요로 하는 클록펄스 파형(주기 및 펄스폭)은 클록 발생원에서 발생되며, 분배회로에 의해 다수의 신호로 나누어져 부하로 쓰이는회로, 예를들면, 플립플롭회로나 래치회로따위에 직접 공급되는 것이었다. 종래의 분배회로는 통상의 논리게이트 소자가 형성되어있으므로 파형 형성효과는 생기지만 클록신호의 펄스폭이나 주기를 변하게하는 것은 어느것도 이루어지지 않는다. 그러나 작은 펄스폭 및 작은주기의 클록신호가 요구되는 경우, 만일 클록발생원 자체에서 그와 같은 파형을 생성하면, 그 파형은 전송로나 분배회로에서 파형을 불규칙하게 하거나 신호의 올라감과 내려감에 대한 지연차이에 기인한 펄스폭이 원하지 않는 변화를하여 결국 전부하에 대하에 정확한 클록신호의 공급을 곤란하게 한다. 그래서 본 발명의 분배방식에서는 부하회로 근방의 펄스폭을 소망의 소펄스폭으로 단축하는 쵸퍼회로를 설치하여 전송로중에서의 파형불규칙(덩어리)등의 영향을 받지 않게끔하고 있다. 또 주기의 단축을 위해서도 부하회로 근방에 주파수체배 회로를 설치하여 대처하고 있다.The conventional clock signal distribution circuit system merely inputs and distributes by increasing the number of fanouts of the clock signal. That is, the clock pulse waveforms (period and pulse width) required by each load circuit are generated at the clock generation source, and are divided into a plurality of signals by the distribution circuit and used as loads, for example, flip-flop circuits or latch circuits. It was to be supplied directly. In the conventional distribution circuit, since the conventional logic gate element is formed, the waveform forming effect is generated, but nothing is changed to change the pulse width or the period of the clock signal. However, if a clock signal of small pulse width and small period is required, if such a waveform is generated by the clock source itself, the waveform may have irregularities in the transmission line or distribution circuit, or delay delays in raising and lowering the signal. The pulse width due to the unwanted change makes it difficult to supply an accurate clock signal under full load. Therefore, in the distribution method of the present invention, a chopper circuit is provided in which the pulse width in the vicinity of the load circuit is shortened to the desired small pulse width so that it is not affected by waveform irregularities (lumps) in the transmission path. In order to shorten the cycle, a frequency multiplying circuit is provided near the load circuit to deal with it.

또 전 부하회로의 입력단자에서의 클록신호의 위상을 서로 합치 하게하기 위하여 클록발생원으로 부터 부하회로까지의 전송로는 동일한 신회지연시간을 가질필요가 있다. 종래의 위상합치법에서는, 2개의 부하단자의 신호를 동일한 길이의 케이블로 2채널 오실로스 코우프에 접속하고, 오실로스 코우프의 표시화면상에서 파형의 위상이 서로 합치하게끔 조정을 한다. 그러나 클록신호의 주기가 나노초로되면 케이블길이의 조그마한 차이나 오실로스코우프내에서의 위상조정 정밀도가 문제되어 충주한 위상합치를 어렵게한다.In addition, in order to match the phases of the clock signals at the input terminals of all the load circuits, the transmission path from the clock source to the load circuit needs to have the same new delay time. In the conventional phase matching method, signals of two load terminals are connected to a two-channel oscilloscope by a cable of the same length, and adjusted so that the phases of the waveforms coincide with each other on the display screen of the oscilloscope. However, if the period of the clock signal is nanoseconds, a small difference in the cable length or the accuracy of phase adjustment in the oscilloscope may be a problem, making it difficult to match the phase match.

본 발명에서는 전송로의 입력단자와 출력단자가 역위상으로 되게끔 클록분배회로를 구성하므로써 입력단자와, 출력단자를 일정길이의 선로로 단락시켜 발진을 야기하여 그 발진주파수를 카운타로 계측 하면서 소정의 주파수로 되게끔 전송로 지연량을 조정한다. 카운타의 정밀도는 나노초단위까지 충분한 것을 얻으며 또 디지탈표시되므 로조정작업이 용이하다.In the present invention, by configuring the clock distribution circuit so that the input terminal and the output terminal of the transmission path are in reverse phase, the input terminal and the output terminal are shorted to a line of a predetermined length to cause oscillation, and the oscillation frequency is measured by a counter. Adjust the channel delay to be The counter's precision is obtained up to nanoseconds and is digitally displayed for easy adjustment.

이하 도면에 의거하에 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제1도 내지 제4도는 본 발명의 일실시예를 표시하고, 제5도는 종래의 조정방식에 의한 오실로스코우프의 표시도를 표시하고 있으며, 제1도에 있어서 프린트기판(1)은 주기파(2)에 코넥타(3)을 통해서 접속되어있으며, 프린트기판(1)상에는 다수의 부하 접적회로소자(LSI)(4)가 실장되어있다. 중앙부에는 클록분배의 LSI(5)가 설치되어 각 LSI(4)에 대하여 같은 길이의 프린트 배선(6)으로 클록을 분배한다. 클록분배용 LSI(5)에 대하여는 클록발생원(7)에서 주기판(2), 접속단자(31), 프린트배선(8)을 통해서 클록1 to 4 show one embodiment of the present invention, and FIG. 5 shows a display diagram of an oscilloscope according to a conventional adjustment method. In FIG. 1, the printed circuit board 1 shows a periodic wave. (2) is connected via a connector 3, and a plurality of load integrated circuit elements (LSI) 4 are mounted on the printed circuit board 1. The central portion is provided with a clock distribution LSI 5 to distribute the clock to the printed wirings 6 of the same length for each LSI 4. The clock distribution LSI 5 is clocked through the main board 2, the connection terminal 31, and the printed wiring line 8 at the clock generation source 7.

상술된 바처럼 클록신호의 펄스폭이 수나노초 이하일때 클록발생원(7)에서 각 부하의 LSI(4)까지의 전송로에서는 파형불규칙 덩어리 등에 기인해 정확한 펄스폭을 유지하며 전송하는 것이 대단히 곤란하다. 상기 결점을 제거하기 위해 본 발명에서는 클록발생원으로 부터의 펄스의 충격비를 약 50%가 되도록 선택하고, 각 LSI(4)의 내부에 쵸퍼회로를 설치하여 소망의 펄스폭으로 함으로서 상술된 클록신호를 LSI(4)의 내부의 각 래치회로에 분배하게끔 하고 있다,As described above, in the transmission path from the clock generation source 7 to the LSI 4 of each load when the pulse width of the clock signal is several nanoseconds or less, it is very difficult to transmit while maintaining the accurate pulse width due to waveform irregularities. . In order to eliminate the above drawbacks, the present invention selects the impact ratio of the pulse from the clock generation source to be about 50%, and installs a chopper circuit inside each LSI 4 so as to have a desired pulse width. Is distributed to each latch circuit inside the LSI (4).

제2도는 LSI(4)의 내부회로의 일부를 표시하고 있으며 (10)은 쵸퍼회로, (11)은 래치회로이다. (12)내지 (14)는 단일 입력의 NOR게이트 (또는 인버터)이며 (15)는 2입력의 NOR회로이다. 이 쵸퍼회로(10)는 클록 입력단자에 인가되는 펄스신호의 내려가는 순간부터 그 펄스폭이 3개의 NOR게이트 (12)내지 (14)까지의 지연시간의 합과 동일한 정의펄스를 발생한다.2 shows a part of the internal circuit of the LSI 4, where 10 is a chopper circuit and 11 is a latch circuit. (12) to (14) are single input NOR gates (or inverters), and (15) are two input NOR circuits. The chopper circuit 10 generates a positive pulse whose pulse width is equal to the sum of the delay times from the three NOR gates 12 to 14 from the moment when the pulse signal applied to the clock input terminal goes down.

만일 전송로(케이블 또는 배선)나 분배회로중의 게이트회로에 있어서, 펄스신호의 올라가는 지연과 내려가는 지연이 서로 같거나, 또는 부분마다 같지는 않지만 전체로써 균등하게 분배되면 펄스폭이 변화하는 일은 없을 것이다. 그러나 실제의 부품 및 소자에는 그것의 특성에 있어서는 반드시 시간지연에 대한 불규칙이 있으며 이 불규칙이 대체로 펄스폭과 같은 정도로 될때 극단적인 경우에는 펄스가 소실되는 경우도 있을 수 있다. 이와 같은 경우, 제2도에 도시된 것처럼 전송로중에서는 약 50%정도의 충경비에서 충분한 펄스폭을 지닌 클록신호를 전송하고, 부하회로인 LSI(4)내에서는 바라는 펄스폭을 형성하므로써 해결된다.In a transmission path (cable or wiring) or gate circuit in a distribution circuit, the pulse width will not change if the ascending and descending delays of the pulse signal are equal to each other or evenly distributed throughout, but equally as a whole. . However, the actual parts and devices have irregularities with respect to time delay in their characteristics, and in extreme cases, the pulses may be lost when the irregularities are generally about the same as the pulse width. In this case, it is solved by transmitting a clock signal with a sufficient pulse width in the transmission path of about 50% in the transmission path as shown in FIG. 2 and forming a desired pulse width in the load circuit LSI 4. do.

또다시 고속의 클록신호가 요구되는 경우에는 제3도와 같이 부하 LSI(4)의 내부의 클록신호를 주파수 체배함으로서 얻어진다. 제3(a)도에 있어서 입력단자(A)로 부터의 OR-NOR게이트(41)에 의해 정, 부 위상으로 나누어져 각기 단자 B 및 C를 거쳐 각기 단자 B 및 C를 거쳐 쵸퍼회로(42),(43)에 입력된다. 각 쵸퍼회로(42),(43)의 구성 및 동작은 제2도의 쵸퍼회로(10)와 같다. 양쵸퍼회로(42) 및 (43)으로부터의 출력을 2입력 NOR게이트(44)의 단자 D 및 E에 입력하면, 그 출력에는 입력단자 A에 대한 입력의 2배When a high speed clock signal is required again, it is obtained by multiplying the clock signal inside the load LSI 4 as shown in FIG. In FIG. 3 (a), the positive and negative phases are divided by the OR-NOR gate 41 from the input terminal A, and the chopper circuit 42 is passed through the terminals B and C, respectively, through the terminals B and C. (43). The configuration and operation of the chopper circuits 42 and 43 are the same as those of the chopper circuit 10 of FIG. When the outputs from both chopper circuits 42 and 43 are input to terminals D and E of the two-input NOR gate 44, the output is twice the input to the input terminal A.

제4도는 본 발명의 클록신호의 위상조정을 위한 회로 배치를 도시하고 있다. 이 그림에서는 프린트 기판(1)에 있어서, 코넥타 단자(31)부터 클록분배용 LSI(5), 프린트배선(9)을 통해서 코넥타 단자(32)까지의 지연시간을 일정의 수치와 동일하게 하는 동작을 설명한다. 제4도에 있어서 주기체(2)는 제1도의 주기판과(2)는 별개의 위상조정 전용의 것이며 프린트 배선(25)가 설치되어있다. (16)내지 (24)는 모두가 1입력의 NOR게이트회로이며 NOR게이트 (18)이상의 게이트는 나무형태로 접속되어 분수기를 확대하4 shows a circuit arrangement for phase adjustment of a clock signal of the present invention. In this figure, the delay time from the connector terminal 31 to the connector terminal 32 through the clock distribution LSI 5 and the print wiring 9 in the printed circuit board 1 is equal to a predetermined value. The operation to perform will be described. In FIG. 4, the main body 2 is separate from the main board 2 of FIG. 1 for exclusive phase adjustment, and the printed wiring 25 is provided. (16) to (24) are all one-input NOR gate circuits, and the gates of NOR gates 18 and above are connected in a tree form to enlarge the fountain.

입력단자로부터 각 출력단자까지의 NOR게이트 단수는 모두 기수단이며, 입력에 따라서 출력이 역위상되게끔 되어있다. 이와 같은 클록 분배용 LSI(5)를 갖는 프린트기판(1)이 위상조정용 주기판(2')에 접속될때 주기판(2')의 프린트 배선(25)에 의해 프린트기판(1)의 프린트 배선(8) 및 (9)를 통해서 분배용 LSI(5)의 입출력이 단락되어 발진을 일으킨다. 이 루프상전송로의 상승펄스 지연시간과 하강펄스지연시간과의 합이 발진주기로된다. 클록분배용 LSI(5)는 모두 동일의 NOR게이트 회로로 구성되어 있으므로The number of NOR gate stages from the input terminal to each output terminal is the default means, and the output is reversed according to the input. When the printed circuit board 1 having such a clock distribution LSI 5 is connected to the phase adjusting main board 2 ', the printed wiring 8 of the printed board 1 is connected by the printed wiring 25 of the main board 2'. ) And (9) cause the input / output of the distribution LSI 5 to be short-circuited to cause oscillation. The sum of the rising pulse delay time and the falling pulse delay time of the transmission path on the loop is the oscillation period. Since the clock distribution LSIs 5 are all composed of the same NOR gate circuit,

또 코넥타단자 (31)로 부터 (32)까지의 지연시간을 소망치로 조정할 때에는 그 소망치에 대응하는 주파수치로 되게끔 지연시간이 조정된다,When the delay time from the connector terminals 31 to 32 is adjusted by the desired value, the delay time is adjusted so as to be the frequency value corresponding to the desired value.

제4도의 실시예에서는 지연시간의 조정은 클록분배 회로의 전송로에 설치한 디스크리트 와이어(26)의 길이를 바구어 조정한다. 프린트 배선(8)을 통해서 LSI(5)에 입력된 클록신호는 NOR게이트(16),(17)을 지나서 버퍼된 후 일단 외부핀에 출력되고 디스크 리트와이어(26)을 지나 다시 LSI(5)안으로 돌아와 나무 형태로 접속된 NOR게이트에 주어진다. 이 디스크리트 와이어(26(의 길이를 길게하면 지연시간은 길어진다. 지연시간의 조정은 이와같은 디스크리트 와아어에 의한 방법뿐만이 아니다. 예를들면 NOR게이트(17)과 (18)과의 사이에 단수가 다른 다수의 NOR게이트에 대한 직렬 접속부를 설치하여 놓고 외부에서 어느것을 선택적으로 쓸것인가를 지정할 수 있다.In the embodiment of FIG. 4, the delay time is adjusted by adjusting the length of the discrete wire 26 provided in the transmission path of the clock distribution circuit. The clock signal input to the LSI 5 through the printed wiring 8 is buffered through the NOR gates 16 and 17, and then output to the external pin once and then through the discrete wire 26 to the LSI 5 again. It is given back to the NOR gate connected in tree form. The longer the length of the discrete wire 26 (the longer the delay time is. The adjustment of the delay time is not only a method by such a discrete ware. For example, the number of stages between the NOR gates 17 and 18 is reduced. Can set up serial connections for multiple different NOR gates and specify which ones to use externally.

디스크리트와이어(26)는 제4도와 같이 NOR게이트군의 중간에서 빼내어 설치하는 것이 반드시 필요치 않으며 프린트 배선(8)의 중간에 설치하면 분배용 LSI(5)의 핀수가 2개나 절약된다. 그러나 한장의 프린트 기판(1)위에 복수의 클록분배용 LSI(5)를 설치할 경우 각 클록분배용 LSI(5)가 디스크리트와이어에 의해 프린트배선(8)에서 분기되면, 제1의 LSI(5)에 관하여 그 제1의 디스크리트와이어의 길이를 조정한 후 제2의 LSI(5)에 관하여 조정함으로서 그 제2의 디스크리트와이어의 길이를 변하게되면 처음의 제1의 LSI(5)의 조정이 방해된다.The discrete wires 26 do not necessarily need to be removed from the middle of the NOR gate group as shown in FIG. 4, and the number of pins of the distribution LSI 5 is saved by two in the middle of the printed wiring 8. However, when a plurality of clock distribution LSIs 5 are provided on one printed board 1, when each clock distribution LSI 5 is branched from the print wiring 8 by the discrete wires, the first LSI 5 If the length of the second discrete wire is changed by adjusting the length of the first discrete wire with respect to the second LSI 5, then the adjustment of the first first LSI 5 is hindered. .

따라서 복수의 클록분배용 LSI(5)를 병렬로 사용할 경우에는 제4도와 같이 일단 NOR게이트(16),(17)에 의해 입력클록신호를 버퍼하도록하여 디스크리트와이어(34)에 인가한다. 또 프린트배선(9)의 길이는 프린트 배선(6)의 길이와는 반드시 동일하지 않아도 좋다. 또 프린트 배선(9)를 조정전용으로 하지는 않으나 부하 LSI(4)에 대한 클록분배에 공용하여도 좋다. 그럴 경우 클록분배용 LSI(5)의 출력단부터 부하 LSI(4)까지의 와이어의 길이는 프린트 배선(6)과 같이하는것이 당연하다.Therefore, when a plurality of clock distribution LSIs 5 are used in parallel, as shown in FIG. 4, the NOR gates 16 and 17 buffer the input clock signal and apply them to the discrete wires 34. FIG. In addition, the length of the printed wiring 9 may not necessarily be the same as the length of the printed wiring 6. The printed wirings 9 are not dedicated to adjustment, but may be shared for clock distribution to the load LSI 4. In this case, it is natural that the length of the wire from the output terminal of the clock distribution LSI 5 to the load LSI 4 is the same as that of the printed wiring 6.

제5도는 종래 방식의 위상합치의 경우가 도시된 오실로스코우프의 표시화면을 가리킨다. 그림에 있어서(51)은 표시화면, (52)는 척도, (53)은 클록발생원(7)의 단자에서 인도되는 입력 펄스의 상승을 표시하는 도형, (54)는 지연을 측정할려고하는 점에서 끌려간 입력펄스의 상승을 표시하고 있다. 이에 척도(52)전체는 20나노초이며 최소눈금은 은 400피코초(Picoseconds)로 된다. 따라서 목시오차를 생각하면 측정밀도는 대략 ±200피코초일 것이다.5 shows a display screen of an oscilloscope in which a case of conventional phase matching is shown. In the figure (51) is a display screen, (52) is a scale, (53) is a figure indicating the rise of the input pulse delivered from the terminal of the clock source 7, (54) is to measure the delay The rising edge of the input pulse is displayed. The entirety of the scale 52 is 20 nanoseconds and the minimum scale is 400 picoseconds of silver. Thus, considering visual errors, the measurement density would be approximately ± 200 picoseconds.

이것에 대하여 본 발명에 있어서는 발진주파수가 계수되어 있는데 이 발진주파수 계수기는 20나노초에 대해 10^-6정도의 정밀도를 극히 통상적으로 갖추고 있기 때문에 10^-2피코초 정도의 고정밀도가 쉽게 얻어지게되는 것이다.또 제1도에 있어서 주기판(2)에는 일반적으로 복수의 프린트기판(1)이 설치되지만 그런경우 클록발생원(7)로 부터 각 프린트기판(1)의 코넥타 단지(31)까지의 모든 배선의 길이는 모두 같이 하는것이 당연하다.On the other hand, in the present invention, the oscillation frequency is counted, and since the oscillation frequency counter has a very general accuracy of about 10 ^-6 for 20 nanoseconds, a high precision of about 10 ^-2 picoseconds is easily obtained. In FIG. 1, the main board 2 is generally provided with a plurality of printed boards 1, in which case all wirings from the clock generator 7 to the connector jar 31 of each printed board 1 are provided. Of course, the length of all together.

또 프린트 배선(9)는 주기판(2)에 설치된 경우에는 프린트 배선(26)과 코넥타단자(33)을 통해서 종단저항 R과 함께 종결된다. 또한 제1도에서 표시된 것과 같은 클록분배 시스템을 복수로 접속하는 것도 가능하다. 즉 클록발생원(7)으로 부터 주기판(2)를 통해서 제1의 프린트기판에 클록신호를 공급하고 이 제1의 프린트 기판중에는 프린트 기판내부에 클록분배 회로가 설치되어, 이 프린트 기판내부의 클록분배신호는 주기판(2)를 다시 경유하여 제2의 복수의 프린트 기판(1)에 분배배되는데 이것은 제1도와 같이 각 프린트 기판중의 분배회로(5)에 따라 각 부하 LSI(4)에 분배되게끔 하여도 좋다. 이 경우 상기 제1의 프린트 기판중의 프린트기판 내부에 분배회로의 각 출력단으로부터, 제2의 각 프린트기판(1)의 입력단까지의 배선의 길이는 동일하여야 한다. 그리하여 이 제1의 프린트 기판에 있어서의 입력단으로 부터 각 출력단 까지의 지연시간의 조정에 있어서는 제4도에서 표시한 방법이 적용되는 것은 말할 나위가 없다.When the printed wirings 9 are provided in the main board 2, the printed wirings 9 are terminated together with the terminating resistor R through the printed wirings 26 and the connector terminal 33. It is also possible to connect a plurality of clock distribution systems as shown in FIG. That is, the clock signal is supplied from the clock generation source 7 to the first printed circuit board through the main board 2, and among the first printed circuit boards, a clock distribution circuit is provided inside the printed circuit board, and the clock distribution inside the printed circuit board is provided. The signal is distributed to the second plurality of printed boards 1 via the main board 2 again, which is distributed to each load LSI 4 according to the distribution circuit 5 in each printed board as shown in FIG. You may do it. In this case, the length of the wiring from each output end of the distribution circuit to the input end of each of the second printed circuit boards in the printed circuit board of the first printed board should be the same. Thus, it goes without saying that the method shown in Fig. 4 is applied to the adjustment of the delay time from the input end to each output end in the first printed board.

이상 상술한 바와 같이 본 발명에서는 분배 전송로상에서 충격비를 50%의 파형으로하고 부하회로의 근방에 쵸퍼회로 또는 주파수 체배회로를 설치하여 펄스폭이 극히 작은 분배회로의 입출력단을 단락하여 발진시키고, 그 발진 주파수를 졔측하는 것으로 인하여 위상합치를 간단히 또한 정도 좋게 하는것을 가능케하는 것이다.As described above, in the present invention, the oscillation ratio is 50% on the distribution transmission path, and a chopper circuit or a frequency multiplication circuit is provided near the load circuit to short-circuit the input / output terminals of the distribution circuit with the smallest pulse width and oscillate. By measuring the oscillation frequency, it is possible to make the phase matching simple and good enough.

Claims

Adjustment to bring the delay time from the input 31 terminal of the clock signal distribution circuit 5 to each output terminal to the clock signal from the clock signal generation source 7 into a plurality of load circuits in accordance with a predetermined numerical value. In the scheme, the clock signal distribution circuit has a variable means 26 for delay time and is configured to reverse the signals 6 and 9 of the output stage with respect to the signal of the input stage 31, In the adjustment, the input terminal and the output terminal are shorted along the lines 9 and 25 having a predetermined delay time to cause oscillation, and the delay time varying means 26 is adjusted so that the oscillation wave becomes a predetermined value. The adjustment method of the clock signal distribution circuit (5) characterized by the above-mentioned.