KR20240163860A - 이미지 센싱 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 상기 입사광에 대응되는 픽셀 신호를 생성하는 유닛 픽셀들을 포함하며, 상기 유닛 픽셀들 각각은 기판의 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역, 상기 웰탭 영역의 일측에 위치하며, 제 1 광전 변환 영역, 제 1 픽셀 트랜지스터, 제 1 플로팅 디퓨전 영역 및 제 1 전송 게이트를 포함하는 제 1 서브 픽셀, 및 상기 웰탭 영역의 반대편 일측에 위치하며, 제 2 광전 변환 영역, 제 2 픽셀 트랜지스터, 제 2 플로팅 디퓨전 영역 및 제 2 전송 게이트를 포함하는 제 2 서브 픽셀을 포함할 수 있다.
Description
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
CMOS 이미지 센싱 장치는 간단한 방식으로 구동 가능하고, 단일칩에 집적할 수 있기 때문에 소형화가 용이하며, 집적도가 높아 소비 전력이 매우 낮다는 장점이 있다. 또한, CMOS 공정 기술을 사용하여 제조할 수 있기 때문에 낮은 제조 단가를 가져 최근에는 CMOS 이미지 센싱 장치가 널리 이용되고 있다.
본 발명의 실시예는 전송 트랜지스터의 전송 효율을 향상시킬 수 있는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 상기 입사광에 대응되는 픽셀 신호를 생성하는 유닛 픽셀들을 포함할 수 있으며, 상기 유닛 픽셀들 각각은 기판의 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역, 상기 웰탭 영역의 일측에 위치하며, 제 1 광전 변환 영역, 제 1 픽셀 트랜지스터, 제 1 플로팅 디퓨전 영역 및 제 1 전송 게이트를 포함하는 제 1 서브 픽셀, 및 상기 웰탭 영역의 반대편 일측에 위치하며, 제 2 광전 변환 영역, 제 2 픽셀 트랜지스터, 제 2 플로팅 디퓨전 영역 및 제 2 전송 게이트를 포함하는 제 2 서브 픽셀을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 광전하들을 생성하는 제 1 광전 변환 영역, 상기 제 1 광전 변환 영역과 수직 방향으로 중첩되게 위치하는 제 1 전송 게이트, 상기 제 1 광전 변환 영역의 중심부와 상기 제 1 전송 게이트 사이에 위치하는 제 1 플로팅 디퓨전 영역 및 상기 제 1 광전 변환 영역, 제 1 전송 게이트 및 제 1 플로팅 디퓨전 영역을 둘러싸며, 제 1 유닛 픽셀 영역을 정의하는 제 1 분리구조를 포함할 수 있으며, 상기 제 1 전송 게이트는 일측면이 부분적으로 상기 제 1 광전 변환 영역의 중심부 쪽으로 돌출된 제 1 돌출부를 포함할 수 있다.
본 발명의 실시예는 이미지 센싱 장치의 동작 특성을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 이미지 센싱 장치는 전송 트랜지스터의 전송 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 도 1에 도시된 유닛 픽셀 그룹의 구조를 예시적으로 보다 상세하게 보여주는 평면도.
도 3은 도 2에 도시된 유닛 픽셀들 중 어느 하나의 구조를 예시적으로 보다 상세하게 보여주는 평면도.
도 4a는 도 3에서 X1-X1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 4b는 도 3에서 X2-X2′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 4c는 도 3에서 X3-X3′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 5는 도 3에서 Y1-Y1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 전송 게이트들의 평면 구조들을 예시적으로 보여주는 도면들.
도 2는 도 1에 도시된 유닛 픽셀 그룹의 구조를 예시적으로 보다 상세하게 보여주는 평면도.
도 3은 도 2에 도시된 유닛 픽셀들 중 어느 하나의 구조를 예시적으로 보다 상세하게 보여주는 평면도.
도 4a는 도 3에서 X1-X1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 4b는 도 3에서 X2-X2′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 4c는 도 3에서 X3-X3′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 5는 도 3에서 Y1-Y1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 전송 게이트들의 평면 구조들을 예시적으로 보여주는 도면들.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 로우 드라이버(row driver, 200), 상관 이중 샘플러(correlated double sampler, CDS, 300), 아날로그-디지털 컨버터(analog digital converter, ADC, 400), 출력 버퍼(output buffer, 500), 컬럼 드라이버(column driver, 600) 및 타이밍 컨트롤러(timing controller, 700)를 포함할 수 있다. 여기서, 이미지 센싱 장치의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(100)는 2차원으로 배열된 복수의 유닛 픽셀 그룹들(PXGs)을 포함할 수 있다. 각 유닛 픽셀 그룹(PXG)은 입사광을 광전변환하여 촬영 객체에 대응되는 이미지 신호를 생성하기 위한 전기적 신호(픽셀 신호)를 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 예를 들어, 각 유닛 픽셀 그룹(PXG)은 2×2 구조로 인접하게 배치된 4개의 유닛 픽셀들을 포함할 수 있다. 복수의 유닛 픽셀들은 유닛 픽셀 단위로 또는 픽셀 그룹 단위로 픽셀 신호를 생성할 수 있다.
각 유닛 픽셀은 입사광을 광전변환하여 광전하를 생성하는 광전 변환 영역 및 광전 변환 영역에서 생성된 광전하를 전송받아 저장하는 플로팅 디퓨전 영역을 포함할 수 있다. 일 실시 예에서, 복수의 유닛 픽셀들 각각은 하나의 유닛 픽셀 내에서 서로 분리되게 위치하여 각각이 서로 독립적으로 광전변환을 수행하는 복수개의 광전 변환 영역들 및 광전 변환 영역들에 일대일 대응되게 위치하는 복수개의 플로팅 디퓨전 영역들을 포함할 수 있다. 각 유닛 픽셀 그룹(PXG)에 포함된 플로팅 디퓨전 영역들은 도전 라인을 통해 서로 연결될 수 있다.
픽셀 어레이(100)는 로우 선택신호, 리셋 신호 및 전송 신호와 같은 구동 신호들을 로우 드라이버(200)로부터 제공받을 수 있다. 유닛 픽셀들은 구동 신호가 수신되면 활성화되어 로우 선택신호, 리셋 신호 및 전송 신호에 대응되는 동작을 수행할 수 있다.
로우 드라이버(200)는 타이밍 컨트롤러(700)와 같은 제어 회로로부터 제공되는 제어 신호들에 근거하여 유닛 픽셀들을 로우 단위로 구동시킬 수 있다. 로우 드라이버(200)는 픽셀 어레이(100)의 적어도 하나의 로우 라인에 연결된 적어도 하나의 유닛 픽셀들을 선택할 수 있다. 로우 드라이버(200)는 복수의 로우 라인들 중 적어도 하나의 로우 라인을 선택하기 위한 로우 선택 신호를 생성할 수 있다. 선택된 로우 라인의 유닛 픽셀들에서 생성된 픽셀 신호들은 상관 이중 샘플러(300)에 출력될 수 있다.
상관 이중 샘플러(300)는 상관 이중 샘플링(CDS: correlated double sampling) 방식을 사용하여 유닛 픽셀들의 원치 않는 오프셋(offset) 값들을 제거할 수 있다. 예를 들어, 상관 이중 샘플러(300)는 입사광에 의해 생성된 광전하가 센싱 노드(플로팅 디퓨전 노드)에 축적되기 전후에 얻어진 유닛 픽셀들의 출력 전압들을 비교하여 유닛 픽셀들의 원치 않는 오프셋 값들을 제거할 수 있다. 이를 통해, 노이즈 성분이 없이 입사광에 의해서만 생성된 픽셀 신호를 얻을 수 있다. 상관 이중 샘플러(300)는 타이밍 컨트롤러(700)로부터 제공된 클럭 신호에 근거하여 기준 신호의 전압 레벨과 복수의 컬럼 라인들을 통해 픽셀 어레이(100)로부터 수신되는 픽셀 신호의 전압 레벨을 순차적으로 샘플링 및 홀딩할 수 있다. 상관 이중 샘플러(300)는 기준 신호와 픽셀 신호를 상관 이중 샘플링(CDS) 신호로서 아날로그-디지털 컨버터(400)에 출력할 수 있다.
아날로그-디지털 컨버터(400)는 상관 이중 샘플러(300)로부터 수신되는 CDS 신호를 디지털 신호로 변환할 수 있다. 아날로그-디지털 컨버터(400)는 램프-비교 타입 아날로그-디지털 컨버터를 포함할 수 있다. 아날로그-디지털 컨버터(400)는 타이밍 컨트롤러(700)로부터 제공되는 램프 신호와 상관 이중 샘플러(300)로부터 제공되는 CDS 신호를 서로 비교하여 비교 신호를 생성할 수 있다. 아날로그-디지털 컨버터(400)는 타이밍 컨트롤러(70)로부터 제공되는 램프 신호에 근거하여 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 출력 버퍼(500)에 출력할 수 있다.
출력 버퍼(500)는 아날로그-디지털 컨버터(300)로부터 제공되는 각각의 컬럼 단위의 데이터를 타이밍 컨트롤러(700)의 제어에 따라 일시 저장할 수 있다. 출력 버퍼(500)는 이미지 센싱 장치와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 드라이버(600)는 타이밍 컨트롤러(700)의 제어에 따라 출력 버퍼(500)의 컬럼을 선택하고, 선택된 출력 버퍼(500)의 컬럼에 일시 저장된 데이터를 순차적으로 출력할 수 있다. 컬럼 드라이버(600)는 타이밍 컨트롤러(700)로부터 어드레스 신호가 수신되면, 그 어드레스 신호에 근거하여 컬럼 선택 신호를 생성하여 출력 버퍼(500)의 컬럼을 선택함으로써, 선택된 출력 버퍼(500)의 컬럼으로부터의 영상 데이터가 출력 신호로서 출력되도록 제어할 수 있다.
타이밍 컨트롤러(700)는 로우 드라이버(200), 아날로그-디지털 컨버터(400), 출력 버퍼(500) 및 컬럼 드라이버(600)의 동작들을 제어하기 위한 신호들을 생성할 수 있다. 타이밍 컨트롤러(700)는 이미지 센싱 장치의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 드라이버(200), 컬럼 드라이버(600), 아날로그-디지털 컨버터(400) 및 출력 버퍼(500)에 제공할 수 있다. 실시예에 따라, 타이밍 컨트롤러(700)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 도 1에 도시된 유닛 픽셀 그룹의 구조를 예시적으로 보다 상세하게 보여주는 평면도이다.
도 2를 참조하면, 각 유닛 픽셀 그룹(PXG)은 4개의 유닛 픽셀들(PX1 ~ PX4)을 포함할 수 있다. 유닛 픽셀들(PX1 ~ PX4)은 제 1 방향(예를 들어, X 방향) 및 제 1 방향과 교차되는 제 2 방향(예를 들어, Y 방향)으로 인접하게 배치될 수 있다. 예를 들어, 각 유닛 픽셀 그룹(PXG)은 2×2 구조로 배치된 유닛 픽셀들(PX1 ~ PX4)을 포함할 수 있다.
유닛 픽셀들(PX1 ~ PX4)은 픽셀분리구조(ISO1)에 의해 물리적으로 완전히 분리되는 고립형 픽셀(full isolated pixel)일 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX4) 각각은 인접하는 유닛 픽셀들과 광전변환영역(112a, 112b), 플로팅 디퓨젼 영역(FD1, FD2), 픽셀 트랜지스터들(PXT1, PXT2) 및 웰탭 영역(TAP)을 물리적으로 공유하지 않을 수 있다. 여기서, 물리적으로 공유되지 않는다는 것은, 하나의 광전변환영역, 하나의 플로팅 디퓨전 영역 또는 하나의 트랜지스터는 하나의 유닛 픽셀 내에만 포함될 수 있을 뿐 인접하는 2 이상의 유닛 픽셀들에 걸쳐서 형성되지 않음을 의미할 수 있다. 유닛 픽셀들(PX1 ~ PX4)은 BSI(Back Side Illumination) 구조로 형성될 수 있다.
픽셀분리구조(ISO1)는 기판이 식각된 트렌치 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 이때, 트렌치형 분리구조는 DTI(Deep Trench Isolation) 구조, 또는 DTI 구조와 STI(Shallow Trench Isolation) 구조가 결합된 구조를 포함할 수 있다.
서로 다른 유닛 픽셀들에 속한 소자들 간의 전기적인 연결은 기판 상부에 형성되는 도전 라인들(예를 들어, 메탈 라인들)을 통해 이루어질 수 있다.
유닛 픽셀 그룹(PXG) 내에서, 유닛 픽셀들(PX1 ~ PX4) 각각은 동일한 구조로 형성될 수 있으며, 제 1 방향 및 제 2 방향으로 인접하게 위치하는 유닛 픽셀들은 서로 대칭되는 구조로 형성될 수 있다. 이러한 유닛 픽셀들(PX1 ~ PX4) 각각은 2개의 광전 변환 영역들(112a, 112b)을 포함하는 2PD(2 photodiode) 구조를 포함할 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX4) 각각은 2개의 광전 변환 영역들(112a, 112b), 2개의 플로팅 디퓨전 영역들(FD1, FD2), 2개의 전송 게이트들(TG1, TG2), 2개의 픽셀 트랜지스터들(PXT1, PXT2) 및 하나의 웰탭(well tap) 영역(TAP)을 포함할 수 있다.
픽셀 트랜지스터들(PXT1, PXT2)은 소스 팔로워 트랜지스터(source follower transistor), 선택 트랜지스터(select transistor), 리셋 트랜지스터(reset transistor), 컨버젼 게인 트랜지스터(conversion gain transistor) 및 더미 트랜지스터(dummy transistor) 중 어느 하나로 이용될 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX3) 각각에서, 제 1 픽셀 트랜지스터들(PXT1)은 소스 팔로워 트랜지스터로 이용되고, 제 2 픽셀 트랜지스터들(PXT2)은 선택 트랜지스터로 이용될 수 있다. 그리고, 유닛 픽셀(PX4)에서, 제 1 픽셀 트랜지스터(PXT1)는 리셋 트랜지스터로 이용되고, 제 2 픽셀 트랜지스터(PXT2)는 더미 트랜지스터 또는 공통 플로팅 디퓨젼 노드(CFD)의 캐패시턴스를 조절하기 위한 컨버젼 게인 트랜지스터로 이용될 수 있다.
유닛 픽셀들(PX1 ~ PX4) 각각에서, 픽셀 트랜지스터들(PXT1, PXT2), 전송 게이트들(TG1, TG2) 및 플로팅 디퓨전 영역들(FD1, FD2)은 대응되는 광전 변환 영역(112a, 112b)과 수직 방향으로 중첩되게 위치할 수 있다. 예를 들어, 제 1 픽셀 트랜지스터(PXT1), 제 1 전송 게이트(TG1) 및 제 1 플로팅 디퓨전 영역(FD1)은 제 1 광전 변환 영역(112a)과 수직 방향으로 중첩되게 위치할 수 있다. 그리고, 제 2 픽셀 트랜지스터(PXT2), 제 2 전송 게이트(TG2) 및 제 2 플로팅 디퓨전 영역(FD2)은 제 2 광전 변환 영역(112b)과 수직 방향으로 중첩되게 위치할 수 있다.
각 유닛 픽셀(PX1 ~ PX4)에서, 기판 내 웰(well) 영역에 바이어스 전압을 인가하기 위한 웰탭 영역(TAP)은 해당 유닛 픽셀의 중앙부에 위치할 수 있다. 이처럼, 웰탭 영역(TAP)이 유닛 픽셀의 중앙부에 위치함으로써 각 유닛 픽셀 내에서의 웰 포텐셜(well potential)이 보다 균일화될 수 있다.
유닛 픽셀들(PX1 ~ PX4) 각각에서, 플로팅 디퓨전 영역들(FD1, FD2)은 대응되는 픽셀 트랜지스터(PXT1, PXT2)와 전송 게이트(TG1, TG2) 사이에 위치할 수 있다. 각 픽셀 그룹(PXG)에서, 8개의 플로팅 디퓨전 영역들(FD1, FD2)은 도전 라인을 통해 전기적으로 공통 연결되어 공통 플로팅 디퓨전 노드(CFD)를 형성할 수 있다. 공통 플로팅 디퓨전 노드(CFD)는 소스 팔로워 트랜지스터로 이용되는 픽셀 트랜지스터들의 게이트와 도전 라인을 통해 전기적으로 연결될 수 있다.
도 3은 도 2에 도시된 유닛 픽셀들 중 어느 하나의 구조를 예시적으로 보다 상세하게 보여주는 평면도이다.
유닛 픽셀들(PX1 ~ PX4)은 서로 동일한 구조로 형성될 수 있다. 따라서, 이하의 설명에서는 유닛 픽셀들(PX1 ~ PX4) 중 대표적으로 하나의 유닛 픽셀(PX1)에 대해서만 설명한다.
도 3을 참조하면, 유닛 픽셀(PX1)은 픽셀분리구조(ISO1)에 의해 픽셀 그룹(PXG) 내서 인접한 다른 유닛 픽셀들(PX2 ~ PX4) 및 인접한 다른 픽셀 그룹의 유닛 픽셀들(미도시)과 물리적으로 분리된 고립형 픽셀일 수 있다. 픽셀분리구조(ISO1)는 기판이 식각된 트렌치 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 예를 들어, 픽셀분리구조(ISO1)는 DTI(Deep Trench Isolation) 구조를 포함할 수 있다.
유닛 픽셀(PX1)은 제 1 서브 픽셀(PXa), 제 2 서브 픽셀(PXb) 및 웰탭 영역(TAP)을 포함할 수 있다.
제 1 서브 픽셀(PXa)은 유닛 픽셀(PX1) 내에서 제 2 방향으로 웰탭 영역(TAP)의 일측에 위치할 수 있다. 제 1 서브 픽셀(PXa)은 제 1 광전 변환 영역(112a), 제 1 플로팅 디퓨전 영역(FD1), 제 1 전송 게이트(TG1) 및 제 1 픽셀 트랜지스터(PXT1)를 포함할 수 있다. 제 1 플로팅 디퓨전 영역(FD1), 제 1 전송 게이트(TG1) 및 제 1 픽셀 트랜지스터(PXT1)는 제 1 광전 변환 영역(112a)과 수직 방향으로 중첩되게 위치할 수 있다.
제 1 광전 변환 영역(112a)은, 평면상에서 볼 때, 제 1 서브 픽셀(PXa)과 같은 형태로 제 1 방향의 길이가 제 2 방향의 길이보다 긴 형태로 형성될 수 있다. 제 1 플로팅 디퓨전 영역(FD1), 제 1 전송 게이트(TG1) 및 제 1 픽셀 트랜지스터(PXT1)는 제 1 광전 변환 영역(112a) 위에서 제 1 방향을 따라 일렬로 배치될 수 있다. 이때, 제 1 플로팅 디퓨전 영역(FD1)은 제 1 픽셀 트랜지스터(PXT1)와 제 1 전송 게이트(TG1) 사이에 위치할 수 있다. 또한, 제 1 플로팅 디퓨전 영역(FD1)은, 평면상에서 볼 때, 제 1 광전 변환 영역(112a)의 중심부와 제 1 전송 게이트(TG1) 사이에 위치할 수 있다. 이때, 제 1 광전 변환 영역(112a)의 중심부는 제 1 광전 변환 영역(112a)의 상부면에서 중심부를 의미할 수 있다.
제 1 광전 변환 영역(112a)은 입사광을 광전변환하여 광전하를 생성할 수 있으며, 제 1 전송 게이트(TG1)는 제 1 광전 변환 영역(112a)에서 생성된 광전하들을 전송 신호에 근거하여 제 1 플로팅 디퓨전 영역(FD1)으로 전송할 수 있다.
제 1 픽셀 트랜지스터(PXT1)는 제 1 광전 변환 영역(112a)의 중심부와 중첩되게 위치할 수 있으며, 제 1 전송 게이트(TG1)는 제 1 픽셀 트랜지스터(PXT1)의 일측에서 제 1 광전 변환 영역(112a)의 끝부분(도 3에서는 오른쪽 끝부분)과 중첩되게 위치할 수 있다. 이때, 제 1 전송 게이트(TG1)는 양측면들 중 제 1 픽셀 트랜지스터(PXT1)와 인접한 측면의 가운데 부분이 제 1 픽셀 트랜지스터(PXT1) 쪽으로 돌출된 돌출부를 포함할 수 있다. 즉, 제 1 전송 게이트(TG1)는, 평면상에서 볼 때, 제 1 광전 변환 영역(112a)의 중심부 쪽으로 돌출된 돌출부를 포함할 수 있다. 일반적으로, 광전 변환 영역에서 정전 용량이 가장 큰 영역은 중심부이다. 따라서, 제 1 전송 게이트(TG1)는 제 1 광전 변환 영역(112a)의 끝부분과 중첩되게 위치하되, 제 1 광전 변환 영역(112a)의 중심부와 근접하도록 제 1 전송 게이트(TG1)의 일부분(예를 들어, 중앙부)이 제 1 광전 변환 영역(112a)의 중심부 쪽으로 돌출되게 형성됨으로써 제 1 전송 게이트(TG1)의 전송 효율이 향상될 수 있다.
제 1 플로팅 디퓨전 영역(FD1)은 제 1 전송 게이트(TG1)가 돌출되는 쪽에 위치, 즉, 평면상으로 볼 때, 제 1 광전 변환 영역(112a)의 중심부와 제 1 전송 게이트(TG1) 사이에 위치함으로써 제 1 전송 게이트(TG1)의 돌출부를 감싸도록 형성될 수 있다. 이를 통해, 제 1 전송 게이트(TG1)와 제 1 플로팅 디퓨전 영역(FD1) 간의 접촉 면적이 넓어져 제 1 전송 게이트(TG1)의 전송 효율이 더욱 향상될 수 있다. 제 1 플로팅 디퓨전 영역(FD1)은 N형 불순물들(N+)을 포함할 수 있다.
제 1 픽셀 트랜지스터(PXT1)는 제 1 방향으로 제 1 플로팅 디퓨전 영역(FD1)과 일정 거리 이격되게 위치할 수 있으며, 게이트(DG) 및 접합 영역들(S/D)을 포함할 수 있다. 제 1 픽셀 트랜지스터(PXT1)는 소스 팔로워 트랜지스터 또는 선택 트랜지스터로 사용될 수 있다.
제 2 서브 픽셀(PXb)은 유닛 픽셀(PX1) 내에서 제 2 방향으로 웰탭 영역(TAP)의 다른 일측에 위치할 수 있다. 예를 들어, 제 1 서브 픽셀(PXa)과 제 2 서브 픽셀(PXb)은 웰탭 영역(TAP)을 기준으로 제 2 방향으로 서로 대칭되게 위치할 수 있다. 제 2 서브 픽셀(PXb)은 제 2 광전 변환 영역(112b), 제 2 플로팅 디퓨전 영역(FD2), 제 2 전송 게이트(TG2) 및 제 2 픽셀 트랜지스터(PXT2)를 포함할 수 있다. 제 2 플로팅 디퓨전 영역(FD2), 제 2 전송 게이트(TG2) 및 제 2 픽셀 트랜지스터(PXT2)는 제 2 광전 변환 영역(112b)과 수직 방향으로 중첩되게 위치할 수 있다.
제 2 서브 픽셀(PXb)의 제 2 광전 변환 영역(112b), 제 2 플로팅 디퓨전 영역(FD2), 제 2 전송 게이트(TG2) 및 제 2 픽셀 트랜지스터(PXT2)는 상술한 제 1 서브 픽셀(PXa)에서의 제 1 광전 변환 영역(112a), 제 1 플로팅 디퓨전 영역(FD1), 제 1 전송 게이트(TG1) 및 제 1 픽셀 트랜지스터(PXT1)와 실질적으로 같은 구조로 배치될 수 있으며 실질적으로 같은 크기로 형성될 수 있다. 따라서, 제 2 광전 변환 영역(112b), 제 2 플로팅 디퓨전 영역(FD2), 제 2 전송 게이트(TG2) 및 제 2 픽셀 트랜지스터(PXT2)의 배치 구조에 대한 설명은 생략한다.
제 2 광전 변환 영역(112b)은 제 1 광전 변환 영역(112a)과 물리적으로 분리되어 독립적으로 광전변환을 수행할 수 있다. 제 2 광전 변환 영역(112b)에서 생성된 광전하들은 제 2 전송 게이트(TG1)에 의해 제 2 플로팅 디퓨전 영역(FD2)으로 전송될 수 있다. 제 2 픽셀 트랜지스터(PXT2)는 선택 트랜지스터 또는 소스 팔로워 트랜지스터로 사용될 수 있다. 예를 들어, 제 1 픽셀 트랜지스터(PXT1)가 소스 팔로워 트랜지스터로 사용되면, 제 2 픽셀 트랜지스터(PXT2)는 선택 트랜지스터로 사용될 수 있다.
제 1 서브 픽셀(PXa)과 제 2 서브 픽셀(PXb) 사이에는 서브픽셀 분리구조들(ISO2)이 형성될 수 있다. 서브픽셀 분리구조들(ISO2)은 제 1 방향으로 웰탭 영역(TAP)의 양측에 위치할 수 있다. 서브픽셀 분리구조들(ISO2)은 기판이 식각된 트렌치 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 서브픽셀 분리구조(ISO2)는 픽셀분리구조(ISO1) 보다 낮은 깊이로 형성된 DTI 구조 또는 STI 구조를 포함할 수 있다.
웰탭 영역(TAP)은 기판 내 웰(well) 영역에 바이어스 전압을 인가하기 위한 것으로, 고농도의 P형 불순물(P+) 영역을 포함할 수 있다. 웰탭 영역(TAP)은 유닛 픽셀(PX1)의 중앙부에 위치할 수 있다. 예를 들어, 웰탭 영역(TAP)은 제 1 서브 픽셀(PXa)과 제 2 서브 픽셀(PXb) 사이에서 서브픽셀 분리구조들(ISO2) 사이의 영역에 위치할 수 있다. 이처럼, 웰탭 영역(TAP)이 유닛 픽셀(PX1)의 중앙부에 위치함으로써 유닛 픽셀(PX1) 내에서의 웰 포텐셜(well potential)을 균일하게 할 수 있다.
유닛 픽셀(PX1) 내에서, 픽셀 트랜지스터들(PXT1, PXT2), 플로팅 디퓨전 영역들(FD1, FD2) 및 웰탭 영역(TAP)은 고농도의 불순물들(예를 들어, P형 불순물들)을 포함하는 정션형 분리(junction isolation) 구조에 의해 전기적으로 분리될 수 있다. 또는 픽셀 트랜지스터들(PXT1, PXT2), 플로팅 디퓨전 영역들(FD1, FD2) 및 웰탭 영역(TAP)은 STI 구조에 의해 분리될 수도 있다.
도 3에서는, 제 1 서브 픽셀(PXa)과 제 2 서브 픽셀(PXb)이 유닛 픽셀(PX1) 내에서 제 2 방향으로 대칭되면서 이격되게 위치하는 경우가 예시적으로 도시되었으나, 제 1 방향으로 대칭되면서 이격되게 위치할 수도 있다.
도 4a 내지 도 4c는 각각 도 3에서 X1-X1′, X2-X2′, X3-X3′ 절취선에 따른 단면의 모습들을 예시적으로 보여주는 단면도들이며, 도 5는 도 3에서 Y1-Y1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도이다.
도 4a 내지 도 4c 및 도 5를 참조하면, 기판(110)은 제 1 면 및 제 1 면과 대향되는 제 2 면을 포함할 수 있으며, 유닛 픽셀(PX1)은 픽셀분리구조(ISO1)에 의해 이웃한 유닛 픽셀들과 물리적으로 분리될 수 있다. 픽셀분리구조(ISO1)는 DTI 구조를 포함할 수 있으며, 기판(110)을 관통하도록 형성될 수 있다. 유닛 픽셀(PX1)은 빛이 입사되는 면(제 1 면)의 반대쪽에 구동 소자들(PXT1, PXT2, TG1, TG2)이 형성되는 BSI(Back Side Illumination) 구조를 포함할 수 있다. 픽셀분리구조(ISO1)는 제 2 면에서부터 제 1 면 쪽으로 식각된 트렌치에 절연물이 매립된 FDTI(Front Deep Trench Isolation) 구조를 포함할 수 있다.
유닛 픽셀(PX1) 내에서, 서브 유닛 픽셀들(PXa, PXb)의 광전 변환 영역들(112a, 112b)은 서브픽셀 분리구조들(ISO2)에 의해 물리적으로 분리될 수 있다. 서브픽셀 분리구조들(ISO2)은 픽셀분리구조(ISO1) 보다 낮은 깊이로 형성된 DTI 구조 또는 STI 구조를 포함할 수 있다. 서브픽셀 분리구조(ISO2)는 기판을 관통하지 않도록 형성될 수 있다.
제 1 광전 변환 영역(112a)은 제 1 서브 유닛 픽셀(PXa) 영역에서 기판(110)의 하부 영역(lower portion)에 형성될 수 있으며, 제 2 광전 변환 영역(112b)은 제 1 서브 유닛 픽셀(PXa) 영역에서 기판(110)의 하부 영역(lower portion)에 형성될 수 있다. 이때, 수광 효율을 높이기 위해, 광전 변환 영역들(112a, 112b)은 해당 서브 유닛 픽셀(PXa, PXb)에서 기판(110)의 하부 영역에 가능한 넓게 형성될 수 있다. 예를 들어, 제 1 광전 변환 영역(112a)은 수직 방향으로 제 1 플로팅 디퓨전 영역(FD1), 제 1 전송 게이트(TG1) 및 제 1 픽셀 트랜지스터(PXT1)와 수직 방향으로 중첩되게 기판(110)의 하부 영역에 형성될 수 있다. 제 2 광전 변환 영역(112b)은 수직 방향으로 제 2 플로팅 디퓨전 영역(FD2), 제 2 전송 게이트(TG2) 및 제 2 픽셀 트랜지스터(PXT2)와 수직 방향으로 중첩되게 기판(110)의 하부 영역에 형성될 수 있다. 광전 변환 영역들(112a, 112b)은 N형 불순물 영역을 포함할 수 있다.
전송 게이트들(TG1, TG2)은 전송 신호에 근거하여 광전 변환 영역들(112a, 112b)과 플로팅 디퓨전 영역들(FD1, FD2) 사이에 수직 채널(CH_V1, CH_V2)을 형성하여 광전 변환 영역들(112a, 112b)에서 생성된 광전하들을 대응되는 플로팅 디퓨전 영역들(FD1, FD2)에 전송할 수 있다. 예를 들어, 제 1 전송 게이트(TG1)는 수직 채널(CH_V1)을 통해 제 1 광전 변환 영역(112a)과 제 1 플로팅 디퓨전 영역(FD1)을 수직 방향으로 연결하는 리세스형 게이트를 포함할 수 있다. 제 2 전송 게이트(TG2)는 수직 채널(CH_V2)을 통해 제 2 광전 변환 영역(112b)과 제 2 플로팅 디퓨전 영역(FD2)을 수직 방향으로 연결하는 리세스형 게이트를 포함할 수 있다.
전송 게이트들(TG1, TG2)과 플로팅 디퓨전 영역들(FD1, FD2) 사이에는 게이트 절연막(미도시)이 형성될 수 있다. 설명의 편의를 위해, 본 실시예에서의 전송 게이트들(TG1, TG2)은 게이트 절연막을 포함하는 것으로 정의된다.
유닛 픽셀(PX1) 내에서, 픽셀 트랜지스터들(PXT1, PXT2), 플로팅 디퓨전 영역들(FD1, FD2) 및 웰탭 영역(TAP)은 소자분리영역(114)에 의해 전기적으로 분리될 수 있다. 이러한 소자분리영역(114)은 기판(110)의 상부 영역(upper portion)에 불순물들이 주입된 정션형 분리(junction isolation) 구조를 포함할 수 있다. 예를 들어, 소자분리구조(114)는 기판(110)의 상부면과 접하며 상부면으로부터 일정 깊이만큼 P 타입의 불순물들이 주입된 불순물 영역을 포함할 수 있다.
기판(110)의 하부 영역에 전체적으로 광전 변환 영역(112a, 112b)이 형성되고 리세스형 전송 게이트(TG1, TG2)를 이용하여 광전 변환 영역(112a, 112b)의 광전하들을 플로팅 디퓨전 영역(FD1, FD2)으로 전달하는 고립형 픽셀 구조에서는, 기판(110)에 트렌치 구조가 존재되는 경우, 그러한 트렌치 구조는 암전류(Dark Current) 및 핫 픽셀(Hot Pixel) 발생의 원인이 될 수 있다.
따라서, 본 실시예에서는 유닛 픽셀(PX1) 내에서 소자들(PXT1, PXT2, FD1, FD2, TAP)을 분리시키기 위한 수단으로서, 기판(110)을 식각한 트렌치형 분리 구조를 이용하지 않고 대신에 기판(110)에 불순물을 주입한 정션형 분리 구조(114)를 이용함으로써 암전류 및 핫 픽셀의 발생을 최소화할 수 있다.
특히, 본 실시예에서는 픽셀 트랜지스터들(PXT1, PXT2)이 형성되는 공간을 마련하기 위해 전송 게이트들(TG1, TG2)은 서브 픽셀들(PXa, PXb)의 한쪽 끝부분에 위치하되, 전송 게이트들(TG1, TG2)의 일측면에서 일부분(가운데 부분)이 광전 변환 영역들(112a, 112b)의 중심부 쪽으로 돌출되게 형성될 수 있다. 이처럼, 전송 게이트들(TG1, TG2)의 일부분이 광전 변환 영역들(112a, 112b)에서 정전 용량이 큰 중심부에 근접하도록 함으로써 전송 게이트들(TG1, TG2)의 전송 효율이 향상될 수 있다. 또한, 플로팅 디퓨전 영역들(FD1, FD2)이 전송 게이트들(TG1, TG2)의 돌출부를 감싸도록 형성됨으로써 플로팅 디퓨전 영역들(FD1, FD2)과 전송 게이트들(TG1, TG2) 사이의 접촉면이 넓어져 수직 채널(CH_V1, CH_V2) 영역이 확장될 수 있다. 이를 통해 전송 게이트들(TG1, TG2)의 전송 효율이 더욱 향상될 수 있다.
픽셀 트랜지스터들(PXT1, PXT2)은 소자분리구조(114)에 의해 플로팅 디퓨전 영역(FD1, FD2)과 전기적으로 분리될 수 있다. 픽셀 트랜지스터들(PXT1, PXT2)의 게이트들(DG, SG)은 플라나(planar) 게이트 타입으로 기판(110)의 제 2 면 위에 형성될 수 있다.
웰탭 영역(TAP)은 기판(110)의 웰(well) 영역에 바이어스 전압을 인가하기 위한 영역으로, 소자분리구조(114) 및 웰 영역 보다 고농도로 P 타입 불순물들(P+)이 주입된 불순물 영역을 포함할 수 있다. 웰탭 영역(TAP)은 유닛 픽셀(PX1)의 중앙부에서 서브픽셀 분리구조들(ISO2) 사이에 위치할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 전송 게이트들의 평면 구조들을 예시적으로 보여주는 도면들이다.
도 6a를 참조하면, 전송 게이트들(TG1′, TG2′)의 돌출부는 벌브(bulb) 형태로 둥글게 형성됨으로써, 상술한 도 3에서의 전송 게이트들(TG1, TG2)에 비해, 플로팅 디퓨전 영역들(FD1, FD2)과 전송 게이트들(TG1′, TG2′) 사이의 접촉면이 더 넓어져 수직 채널(CH_V1, CH_V2) 영역이 더 확장되도록 할 수 있다.
또한, 도 6b를 참조하면, 전송 게이트들(TG1″, TG2″)의 돌출부는 다단 구조로 돌출되게 형성됨으로써, 상술한 도 3에서의 전송 게이트들(TG1, TG2)에 비해, 플로팅 디퓨전 영역들(FD1, FD2)과 전송 게이트들(TG1″, TG2″) 사이의 접촉면이 더 넓어져 수직 채널(CH_V1, CH_V2) 영역이 더 확장되도록 할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
112a, 112b: 광전 변환 영역
TG1, TG2: 전송 게이트
FD1, FD2: 플로팅 디퓨전 영역
PXT1, PXT2: 픽셀 트랜지스터
ISO1: 픽셀분리구조
ISO2: 서브픽셀 분리구조
TG1, TG2: 전송 게이트
FD1, FD2: 플로팅 디퓨전 영역
PXT1, PXT2: 픽셀 트랜지스터
ISO1: 픽셀분리구조
ISO2: 서브픽셀 분리구조
Claims (20)
- 입사광을 광전변환하여 상기 입사광에 대응되는 픽셀 신호를 생성하는 유닛 픽셀들을 포함하며,
상기 유닛 픽셀들 각각은
기판의 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역;
상기 웰탭 영역의 일측에 위치하며, 제 1 광전 변환 영역, 제 1 픽셀 트랜지스터, 제 1 플로팅 디퓨전 영역 및 제 1 전송 게이트를 포함하는 제 1 서브 픽셀; 및
상기 웰탭 영역의 반대편 일측에 위치하며, 제 2 광전 변환 영역, 제 2 픽셀 트랜지스터, 제 2 플로팅 디퓨전 영역 및 제 2 전송 게이트를 포함하는 제 2 서브 픽셀을 포함하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 웰탭 영역은
상기 유닛 픽셀의 중앙부에 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 서브 픽셀은
상기 제 1 픽셀 트랜지스터, 상기 제 1 플로팅 디퓨전 영역 및 상기 제 1 전송 게이트가 상기 제 1 광전 변환 영역과 수직 방향으로 중첩되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 3에 있어서,
상기 제 1 픽셀 트랜지스터는 상기 제 1 광전 변환 영역의 중심부와 중첩되게 위치하며,
상기 제 1 전송 게이트는 상기 제 1 픽셀 트랜지스터의 일측에서 상기 제 1 광전 변환 영역의 끝부분과 중첩되게 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서,
상기 제 1 픽셀 트랜지스터, 상기 제 1 플로팅 디퓨전 영역 및 상기 제 1 전송 게이트는 제 1 방향을 따라 일렬로 배치되며,
상기 제 1 플로팅 디퓨전 영역은 상기 제 1 픽셀 트랜지스터와 상기 제 1 전송 게이트 사이에 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 제 1 전송 게이트는
양측면들 중 상기 제 1 픽셀 트랜지스터와 인접한 측면의 일부분이 상기 제 1 픽셀 트랜지스터 쪽으로 돌출된 돌출부를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 6에 있어서, 상기 제 1 플로팅 디퓨전 영역은
상기 돌출부를 감싸는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 6에 있어서, 상기 돌출부는
벌브 형태로 돌출되거나 다단 구조로 돌출되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 전송 게이트는
상기 제 1 서브 픽셀의 일측 끝부분에서 상기 제 1 광전 변환 영역과 수직 방향으로 중첩되게 위치하며, 양측면들 중 일측면의 일부분이 상기 제 1 광전 변환 영역의 중심부 쪽으로 돌출된 돌출부를 포함하는 이미지 센싱 장치. - 청구항 9에 있어서, 상기 돌출부는
벌브 형태로 돌출되거나 다단 구조로 돌출되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 서브 픽셀과 상기 제 2 서브 픽셀은
상기 웰탭 영역을 기준으로 서로 대칭되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 유닛 픽셀은
상기 제 1 서브 픽셀과 상기 제 2 서브 픽셀 사이에서 상기 웰탭 영역의 양측에 위치하는 서브픽셀 분리구조들을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 입사광을 광전변환하여 광전하들을 생성하는 제 1 광전 변환 영역;
상기 제 1 광전 변환 영역과 수직 방향으로 중첩되게 위치하는 제 1 전송 게이트;
상기 제 1 광전 변환 영역의 중심부와 상기 제 1 전송 게이트 사이에 위치하는 제 1 플로팅 디퓨전 영역; 및
상기 제 1 광전 변환 영역, 제 1 전송 게이트 및 제 1 플로팅 디퓨전 영역을 둘러싸며, 제 1 유닛 픽셀 영역을 정의하는 제 1 분리구조를 포함하며,
상기 제 1 전송 게이트는 일측면이 부분적으로 상기 제 1 광전 변환 영역의 중심부 쪽으로 돌출된 제 1 돌출부를 포함하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 제 1 플로팅 디퓨전 영역은
상기 제 1 돌출부를 감싸는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 제 1 돌출부는
벌브 형태로 돌출되거나 다단 구조로 돌출되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서,
상기 제 1 유닛 픽셀 영역 내에서 상기 제 1 광전 변환 영역과 대칭되게 위치하며, 입사광을 광전변환하여 광전하들을 생성하는 제 2 광전 변환 영역;
상기 제 2 광전 변환 영역과 수직 방향으로 중첩되게 위치하며, 일측면이 부분적으로 상기 제 2 광전 변환 영역의 중심부 쪽으로 돌출된 제 2 돌출부를 포함하는 제 2 전송 게이트; 및
상기 제 2 광전 변환 영역의 중심부와 상기 제 2 전송 게이트 사이에 위치하며, 상기 제 2 돌출부를 감싸는 제 2 플로팅 디퓨전 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 16에 있어서,
상기 제 1 유닛 픽셀 영역 내에서 상기 제 1 광전 변환 영역과 상기 제 2 광전 변환 영역 사이에 위치하는 제 2 분리구조들; 및
상기 제 2 분리 구조들 사이에 위치하는 웰탭 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 16에 있어서, 상기 제 2 돌출부는
벌브 형태로 돌출되거나 다단 구조로 돌출되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서,
상기 제 1 광전 변환 영역의 중심부와 수직 방향으로 중첩되게 위치하는 제 1 픽셀 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 19에 있어서, 상기 제 1 전송 게이트는
상기 제 1 픽셀 트랜지스터의 일측에서 상기 제 1 광전 변환 영역의 끝부분과 중첩되게 위치하는 것을 특징으로 하는 이미지 센싱 장치.
Publications (1)
| Publication Number | Publication Date |
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| KR20240163860A true KR20240163860A (ko) | 2024-11-19 |
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