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KR20240161781A - Transistor structure with multiple vertical thin bodies - Google Patents

Transistor structure with multiple vertical thin bodies Download PDF

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KR20240161781A
KR20240161781A KR1020240059956A KR20240059956A KR20240161781A KR 20240161781 A KR20240161781 A KR 20240161781A KR 1020240059956 A KR1020240059956 A KR 1020240059956A KR 20240059956 A KR20240059956 A KR 20240059956A KR 20240161781 A KR20240161781 A KR 20240161781A
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gate
convex structure
layer
region
conductive layer
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Application number
KR1020240059956A
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Korean (ko)
Inventor
차오-춘 루
펑-우 전
웬-시엔 투
리-핑 황
Original Assignee
인벤션 앤드 콜라보레이션 라보라토리, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 인벤션 앤드 콜라보레이션 라보라토리, 아이엔씨. filed Critical 인벤션 앤드 콜라보레이션 라보라토리, 아이엔씨.
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Abstract

트랜지스터 구조는 바디, 게이트 구조물, 소스 영역 및 드레인 영역을 포함한다. 바디는 단일 볼록 구조물을 갖고, 볼록 구조물은 제1 반도체 물질로 이루어지며, 트렌치가 단일 볼록 구조물에 형성된다. 게이트 구조물은 게이트 전도성 층과 게이트 유전층을 가지며, 게이트 전도성 층은 단일 볼록 구조물 위에 걸쳐 있고, 게이트 전도성 층의 부분이 트렌치에 채워진다. 소스 영역은 단일 볼록 구조물의 제1 단부와 접촉한다. 드레인 영역은 단일 볼록 구조물의 제2 단부와 접촉한다. 트랜지스터 구조의 on 전류(ion)와 off 전류(ioff)의 비율은 106보다 작지 않다. The transistor structure includes a body, a gate structure, a source region, and a drain region. The body has a single convex structure, the convex structure is made of a first semiconductor material, and a trench is formed in the single convex structure. The gate structure has a gate conductive layer and a gate dielectric layer, the gate conductive layer extends over the single convex structure, and a portion of the gate conductive layer fills the trench. The source region contacts a first end of the single convex structure. The drain region contacts a second end of the single convex structure. The ratio of the on current (ion) to the off current (ioff) of the transistor structure is not less than 106.

Description

다수의 수직형 얇은 바디를 갖는 트랜지스터 구조{TRANSISTOR STRUCTURE WITH MULTIPLE VERTICAL THIN BODIES}{TRANSISTOR STRUCTURE WITH MULTIPLE VERTICAL THIN BODIES}

본 발명은 트랜지스터 구조에 관한 것으로, 특히 다수의 수직형 얇은 반도체 바디(vertical thin semiconductor body)(또는 "VTB")를 갖는 트랜지스터 구조에 관한 것으로서, VTB를 갖는 트랜지스터 구조는 한편으로는 트랜지스터의 OFF 상태 동안 누설 전류 경로를 효과적으로 감소시킬 수 있을 뿐만 아니라 트랜지스터의 ON 상태 동안 전도 전류(conduction current)를 극적으로 향상시킨다.The present invention relates to a transistor structure, and more particularly to a transistor structure having a plurality of vertical thin semiconductor bodies (or "VTBs"), wherein the transistor structure having the VTBs can effectively reduce a leakage current path during an OFF state of the transistor on the one hand, and also dramatically improve a conduction current during an ON state of the transistor.

실리콘 집적 회로(integrated circuit, IC)의 모놀리식 집적은 2021년에 다이(die)에 500억 개 이상의 트랜지스터 구현을 달성했으며, 이는 VLSI(Very Large Scale Integration, 다이에 수백만 개 이상의 트랜지스터가 있음)로부터 GSI(Gigabit-Scale Integration, 즉 다이에 수십억 개 이상의 트랜지스터를 달성)의 시대로 명명된다. 다이 상의 트랜지스터의 집적 용량을 훨씬 더 높게 만드는 이러한 성과는 PPAC(Performance, Power, Area, and Cost)가 크게 향상된 더욱 강력한 마이크로 시스템을 가능하게 하여, 중앙 처리 유닛(central processing unit, CPU), 그래픽 처리 유닛(graphics processing unit, GPU), 필드 프로그래밍 가능한 게이트 어레이(field programmable gate array, FPGA), 시스템 온 칩(system on a chip, SOC), 정적 랜덤 액세스 메모리(static random-access memory, SRAM), 동적 램덤 액세스 메모리(dynamic random access memory, DRAM) 등과 같은 강력한 칩을 많이 만들어 내며, 이는 기하급수적인 경제 성장을 창출하기 위한 기반을 형성한 무어의 법칙을 지속적으로 지원하기 위해 시스템 성장을 향상시킨다. Monolithic integration of silicon integrated circuits (ICs) has achieved more than 50 billion transistors per die in 2021, marking the era of transitioning from Very Large Scale Integration (VLSI, with millions of transistors per die) to Gigabit-Scale Integration (GSI, with billions of transistors per die). These achievements in increasing the density of transistors on a die enable more powerful microsystems with greatly improved PPAC (Performance, Power, Area, and Cost), resulting in many more powerful chips such as central processing units (CPUs), graphics processing units (GPUs), field programmable gate arrays (FPGAs), systems on a chip (SOCs), static random-access memory (SRAM), and dynamic random access memory (DRAM), which enhance system growth to continue to support Moore's Law, which has formed the foundation for exponential economic growth.

경제 규모의 빠른 성장을 촉진하는 신규 애플리케이션을 성장시키기 위해 GSI로부터 생성된 높은 생산성으로, 다이에 더 많은 트랜지스터를 통합해야 한다는 요구가 매우 높다. 따라서 반도체 업계는 TSI(Tera-Scale Integration), 즉 수조 개 이상의 트랜지스터를 칩을 위한 다이에 집적하는 방향으로 나아가기 위해 최선의 노력을 다할 것으로 예상된다. 따라서 이러한 TSI 과제를 충족하기 위해 트랜지스터를 획기적으로 개선하는 방법에는 더 나은 PPAC를 사용하여 근본적으로 변경된 일부 트랜지스터 구조의 발명과 엔지니어링 개선이 필요하다. 예를 들어, 칩이 다이에 1조 개의 트랜지스터를 집적한다면, 각 트랜지스터가 약 0.5pA(Ampere의 약어)의 대기 전류(또는 Ioff라고 함)를 달성하도록 설정되면, 총 1조 개의 트랜지스터에서 다이의 Ioff가 0.5A에 접근한다.With the high productivity generated from GSI to grow new applications that drive rapid growth in economic scale, there is a strong demand to integrate more transistors on the die. Therefore, the semiconductor industry is expected to make every effort to move towards TSI (Tera-Scale Integration), that is, integrating trillions of transistors on the die for a chip. Therefore, the way to dramatically improve transistors to meet this TSI challenge requires the invention of some fundamentally changed transistor structures using better PPACs, as well as engineering improvements. For example, if a chip integrates one trillion transistors on the die, and each transistor is set to achieve a standby current (or Ioff) of about 0.5 picoampere (pA), then the Ioff of the die will approach 0.5 A for a total of one trillion transistors.

그러나 20nm 미만 기술을 사용하는 최첨단 트랜지스터는 0.5pA의 Ioff를 거의 달성할 수 없으며; FinFET 또는 Tri-gate 설계와 같은 다양한 트랜지스터 구조를 사용하더라도 일부 Ioff는 5~10pA만큼 클 수 있다. 디바이스 크기를 지속적으로 축소시키고 Ioff(예: 1pA 미만)를 감소시키는 방법이 핵심 과제이다.However, state-of-the-art transistors using sub-20nm technology can hardly achieve an Ioff of 0.5pA; even when using various transistor structures such as FinFET or Tri-gate designs, some Ioff can be as large as 5–10pA. How to continuously shrink the device size and reduce the Ioff (e.g., to less than 1pA) is a key challenge.

핀(fin) 구조물로서 형성된 활성 영역(active region)이 있는 최첨단 전계 효과 트랜지스터(Field-Effect Transistor, FinFET)의 예가 도 1에 도시되어 있다. 절연체 또는 유전체 층(예: 산화물, 산화물/질화물 또는 일부 고유전율(high-k) 유전체 등) 위에 일부 전도성 재료(예: 금속, 폴리실리콘 또는 폴리사이드 등)를 사용하는 트랜지스터의 게이트 구조물(5)이 핀 구조물 또는 3차원 볼록한 실리콘 표면 상에 형성된다. NMOS 트랜지스터를 예로 들면, p형 기판(또는 p웰)에 고농도 n형 도펀트를 주입하여 2개의 분리된 n+/p 접합(junction) 에어리어(area)가 생성되는 이온 주입(ion-implantation)과 열 어닐링(thermal annealing)을 더한 기술에 의해 형성된 소스 영역(11)과 드레인 영역(12)이 있다. 또한, 고농도로 도핑된 n+/p 접합 이전에 충격 이온화 및 핫 캐리어(hot carrier) 주입을 줄이기(lessen) 위해, 이온 주입과 열 어닐링을 더한 기술에 의해 고농도로 도핑된 n+ 소스/드레인 영역 전에 저농도로 도핑된 드레인(lightly doped drain, LDD) 영역(13)을 형성하는 것이 일반적이며, 이러한 이온 주입과 열적 어닐링을 더한 기술은 도 1에 도시된 바와 같이 종종 LDD 영역(13)이 게이트 구조물 아래로 침투하게 한다. 따라서, LDD 영역(13) 사이의 유효 채널(14)의 길이가 불가피하게 단축된다.An example of a state-of-the-art field-effect transistor (FinFET) having an active region formed as a fin structure is illustrated in Fig. 1. The gate structure (5) of the transistor using some conductive material (e.g., metal, polysilicon or polycide) on an insulator or dielectric layer (e.g., oxide, oxide/nitride or some high-k dielectric etc.) is formed on the fin structure or on a three-dimensional convex silicon surface. In the case of an NMOS transistor as an example, there are source regions (11) and drain regions (12) formed by a technique of ion implantation plus thermal annealing, in which a high concentration of n-type dopant is injected into a p-type substrate (or p-well) to create two separate n+/p junction areas. In addition, in order to lessen impact ionization and hot carrier injection prior to the heavily doped n+/p junction, it is common to form a lightly doped drain (LDD) region (13) prior to the heavily doped n+ source/drain region by a technique combining ion implantation and thermal annealing, and this technique combining ion implantation and thermal annealing often causes the LDD region (13) to penetrate under the gate structure, as illustrated in FIG. 1. Therefore, the length of the effective channel (14) between the LDD regions (13) is inevitably shortened.

반면, 제조 공정 기술의 발전은 수평 치수 및 수직 치수 모두에서 디바이스의 기하학적 구조를 축소하는 것에 의해 지속적으로 빠르게 발전하고 있다(예: Lamda(λ)라고 하는 최소 피처(feature) 크기가 28nm에서 5nm 또는 3nm로 축소됨). 그러나 이러한 FinFET 또는 Tri-gate 기하학적 스케일링으로 인해 다음과 같은 많은 문제가 발생하거나 더욱 악화된다:On the other hand, the advancement of manufacturing process technology continues to rapidly advance by shrinking the device geometry in both horizontal and vertical dimensions (e.g., the minimum feature size, called Lambda (λ), is shrinking from 28 nm to 5 nm or 3 nm). However, this FinFET or Tri-gate geometric scaling creates or worsens many problems, including:

(1) 디바이스 게이트 길이가 축소됨에 따라, OFF 상태 전류(Ioff)를 감소시키기가 점점 더 어려워지고 있다. 더 높은 누설 전류 경로(단면인 도 2의 점선 직사각형 영역(16))는 핀 구조물의 표면을 따라서 형성되는 것이 아니라 핀 구조물 내에 형성된다. 이러한 누설 전류 경로는 도 3에 도시된 바와 같이 평가되고 시뮬레이션되었다. 도 3의 (a)는 TCAD(Technology Computer-Aided Design) 시뮬레이션 하의 3D FinFET 구조이고, 도 3의 (b)는 도 3의 (a)의 빨간 점 직사각형(18)에 대응하는 3D FinFET 구조의 단면도이며, 도 3의 (c)는 OFF 상태 전류 분포(2014년 6월 제6호 61권 전자 디바이스에 대한 IEEE 트랜잭션 "테이퍼형(직사각형 대비) FinFET의 전류 흐름 형상이 일함수 변화로 인한 임계 전압 변화에 미치는 영향"을 참조)이다.(1) As the device gate length shrinks, it becomes increasingly difficult to reduce the OFF-state current (Ioff). Higher leakage current paths (the dotted rectangular region (16) in the cross-section of FIG. 2) are formed not along the surface of the fin structure but within the fin structure. These leakage current paths have been evaluated and simulated as illustrated in FIG. 3. FIG. 3(a) is a 3D FinFET structure under a Technology Computer-Aided Design (TCAD) simulation, FIG. 3(b) is a cross-sectional view of the 3D FinFET structure corresponding to the red dot rectangle (18) in FIG. 3(a), and FIG. 3(c) is the OFF-state current distribution (see "Effect of Current Flow Geometry in Tapered (Versus Rectangular) FinFETs on Threshold Voltage Shift Due to Work Function Variation," IEEE Transactions on Electronic Devices, Vol. 61, No. 6, June 2014).

(2) 디바이스 크기가 축소됨에 따라, 게이트, 스페이서(spacer) 및 이온 주입 형성을 사용하는 기존의 자체 정렬 방법만 따르는 것에 의해 LDD 접합 에지(edge)(또는 소스/드레인 에지)를 완벽한 위치로 게이트 구조물의 에지에 정렬하는 것이 점점 더 어려워지고 있다. 또한, 이온 주입 손상을 제거하기 위한 열처리 공정은 다양한 에너지 소스를 이용한 급속 열 어닐링(Rapid Thermal Annealing) 방법 또는 다른 열 처리와 같은 고온 처리 기술이 뒷받침되어야 한다. 이로 인해 발생하는 한 가지 문제는 누설 전류를 감소시키기 위해, 최소화되어야 한다는 사실에도 불구하고 GIDL(gate-Induced drain Leakage) 누설 전류를 제어하기 어렵다는 것이며; 또 다른 문제는 유효 채널 길이를 제어하기 어려워서 SCE(short channel effect)가 거의 최소화되지 않는다는 것이다. GIDL을 더 잘 제어할 수 있도록 게이트 구조물 에지에 대한 소스/드레인 에지 사이의 상대적 위치(relative position)를 조정하는 것이 어렵다.(2) As the device size shrinks, it becomes increasingly difficult to perfectly align the LDD junction edge (or source/drain edge) to the edge of the gate structure by only following the conventional self-alignment method using gate, spacer and ion implantation formation. In addition, the thermal treatment process to remove the ion implantation damage must be supported by high-temperature treatment techniques such as rapid thermal annealing using various energy sources or other thermal treatments. One problem caused by this is that it is difficult to control the gate-induced drain leakage (GIDL) leakage current, even though it should be minimized to reduce the leakage current; another problem is that it is difficult to control the effective channel length, so that the short channel effect (SCE) is hardly minimized. It is difficult to adjust the relative position between the source/drain edges to the gate structure edge so as to better control the GIDL.

(3) LDD 구조(또는 NMOS의 n+/p 접합 또는 PMOS의 p+/n 접합)를 형성하기 위한 이온 주입은 실리콘 표면의 상단(top)에서 기판까지 바로 직선으로 이온을 삽입하기 위해 충격(bombardment)과 같은 작용을 하므로, 도펀트 농도(concentration)가 더 높은 도핑 농도를 갖는 상단 표면에서 더 낮은 도핑 농도를 갖는 접합 영역까지 수직으로 불균일하게 분포되어 있기 때문에, 소스 영역 및 드레인 영역에서 채널 및 기판-바디 영역까지 결함이 낮은 균일한 재료 계면을 생성하기가 어렵다.(3) Since ion implantation to form an LDD structure (or an n+/p junction of NMOS or a p+/n junction of PMOS) acts like bombardment to insert ions in a straight line from the top of the silicon surface to the substrate, it is difficult to create a uniform material interface with low defects from the source and drain regions to the channel and substrate-body regions because the dopant concentration is vertically unevenly distributed from the top surface with a higher doping concentration to the junction region with a lower doping concentration.

(4) 디바이스 크기가 7nm, 5nm 또는 3nm로 축소됨에 따라, NMOS 트랜지스터의 핀 구조물의 높이(예: 40~100nm)가 NMOS 트랜지스터의 핀 구조물의 폭(예: 3~10nm)보다 훨씬 크므로, 핀 구조물이 취약하거나 후속 공정(예: 소스/드레인 형성, 게이트 형성 등) 중에 붕괴될 수도 있다.(4) As the device size shrinks to 7 nm, 5 nm, or 3 nm, the height of the fin structure of the NMOS transistor (e.g., 40 to 100 nm) becomes much larger than the width of the fin structure of the NMOS transistor (e.g., 3 to 10 nm), so the fin structure may be vulnerable or may collapse during subsequent processes (e.g., source/drain formation, gate formation, etc.).

따라서 본 발명에서는 위에 언급된 기존의 트랜지스터의 단점을 해결하기 위해 신규 3D 트랜지스터 구조를 개시하며, 예를 들어 신규 3D 트랜지스터 구조는 Ioff 전류를 10~100배까지 감소시킬 수 있다.Therefore, the present invention discloses a novel 3D transistor structure to solve the above-mentioned shortcomings of the existing transistor, and for example, the novel 3D transistor structure can reduce the Ioff current by 10 to 100 times.

본 발명의 실시예는 트랜지스터 구조를 제공한다. 트랜지스터 구조는 바디(body), 소스 영역(source region) 및 게이트(gate) 구조물을 포함한다. 바디는 단일 볼록(convex) 구조물을 갖고, 볼록 구조물은 제1 반도체 재료로 이루어지며, 트렌치(trench)가 단일 볼록 구조물에 형성된다. 게이트 구조물은 게이트 전도성 층(conductive layer)과 게이트 유전체 층(dielectric layer)을 가지며, 게이트 전도성 층은 단일 볼록 구조물 위에 걸쳐 있고, 게이트 전도성 층의 일부는 트렌치에 채워져 있다. 소스 영역은 단일 볼록 구조물의 제1 단부(end)와 접촉한다. 드레인 영역(drain region)은 단일 볼록 구조물의 제2 단부와 접촉한다. 트랜지스터 구조의 ON 전류(Ion)와 Off 전류(Ioff)의 비율은 106 보다 작지 않다.An embodiment of the present invention provides a transistor structure. The transistor structure includes a body, a source region, and a gate structure. The body has a single convex structure, the convex structure is made of a first semiconductor material, and a trench is formed in the single convex structure. The gate structure has a gate conductive layer and a gate dielectric layer, the gate conductive layer extends over the single convex structure, and a portion of the gate conductive layer fills the trench. The source region contacts a first end of the single convex structure. The drain region contacts a second end of the single convex structure. A ratio of an ON current (Ion) to an OFF current (Ioff) of the transistor structure is not less than 10 6 .

본 발명의 일 측면에 따르면, 트랜지스터 구조의 Ion/Ioff 비율은 약 1~10×106이다.According to one aspect of the present invention, the Ion/Ioff ratio of the transistor structure is about 1 to 10×10 6 .

본 발명의 일 측면에 따르면, 볼록 구조물은 게이트 전도성 층에 의해 덮인 제1 외부 측벽 및 제2 외부 측벽을 포함하고, 볼록 구조물은 트렌치에서의 제1 내부 측벽 및 제2 내부 측벽을 더 포함하며; 제1 내부 측벽 또는 제2 내부 측벽의 길이는 제1 외부 측벽 또는 제2 외부 측벽의 길이보다 짧다.According to one aspect of the present invention, the convex structure includes a first outer sidewall and a second outer sidewall covered by a gate conductive layer, and the convex structure further includes a first inner sidewall and a second inner sidewall in a trench; and a length of the first inner sidewall or the second inner sidewall is shorter than a length of the first outer sidewall or the second outer sidewall.

본 발명의 일 측면에 따르면, 트렌치의 바닥 표면 및 측벽은 게이트 유전체 층에 의해 덮여 있고, 단일 볼록 구조물 외부의 게이트 전도성 층의 바닥은 트렌치에 채워진 게이트 전도성 층의 부분의 바닥보다 낮다.According to one aspect of the present invention, the bottom surface and sidewalls of the trench are covered by a gate dielectric layer, and a bottom of the gate conductive layer outside the single convex structure is lower than a bottom of a portion of the gate conductive layer filled in the trench.

본 발명의 일 측면에 따르면, 단일 볼록 구조물은 2개의 수직형 얇은 바디(vertical thin body)를 포함하고, 게이트 유전체 층은 게이트 전도성 층과 2개의 수직형 얇은 바디 사이에 배치되며, 하나의 수직형 얇은 바디의 폭은 3nm보다 크지 않다.According to one aspect of the present invention, a single convex structure includes two vertical thin bodies, a gate dielectric layer is disposed between the gate conductive layer and the two vertical thin bodies, and a width of one vertical thin body is not greater than 3 nm.

본 발명의 일 측면에 따르면, 트랜지스터 구조는 제1 오목부(concave) 및 제2 오목부를 더 포함한다. 제1 오목부는 소스 영역을 수용한다. 제2 오목부는 드레인 영역을 수용한다. 제1 오목부의 측벽과 제2 오목부의 측벽은 STI 영역에 의해 둘러싸여 있으며(surrounded); 소스 영역의 에지는 2개의 수직형 얇은 바디와 접촉하고, 드레인 영역의 에지는 2개의 수직형 얇은 바디와 접촉한다.According to one aspect of the present invention, the transistor structure further includes a first concave and a second concave. The first concave accommodates a source region. The second concave accommodates a drain region. Sidewalls of the first concave and sidewalls of the second concave are surrounded by STI regions; an edge of the source region contacts two vertical thin bodies, and an edge of the drain region contacts two vertical thin bodies.

본 발명의 일 측면에 따르면, 소스 영역은 LDD 영역, 고농도로 도핑된 영역(heavily doped region) 및 금속 영역을 포함한다. LDD 영역은 2개의 수직형 얇은 바디와 접촉한다. 고농도로 도핑된 영역은 LDD 영역으로부터 측방향으로(laterally) 연장된다. 금속 영역은 고농도로 도핑된 영역의 상단 표면(top surface) 및 측벽과 접촉한다.According to one aspect of the present invention, the source region includes an LDD region, a heavily doped region, and a metal region. The LDD region is in contact with two vertical thin bodies. The heavily doped region extends laterally from the LDD region. The metal region is in contact with a top surface and a sidewall of the heavily doped region.

본 발명의 다른 실시예는 트랜지스터 구조를 제공한다. 트랜지스터 구조는 바디, 게이트 구조물, 소스 영역 및 드레인 영역을 포함한다. 바디는 원래의 표면을 가지는 볼록 구조물을 가지며, 바디는 반도체 재료로 이루어지며, 볼록 구조물은 다수의 전도성 채널을 갖는다. 소스 영역은 볼록 구조물의 제1 단부와 접촉한다. 드레인 영역은 볼록 구조물의 제2 단부와 접촉한다. 게이트 영역은 게이트 전도성 층을 가지며, 게이트 전도성 층은 볼록 구조물 위에 걸쳐 있고, 게이트 전도성 층의 제1 부분은 볼록 구조물에 있으면서 원래의 표면 아래에 있으며, 게이트 전도성 층의 제2 부분은 원래의 표면 위에 있다. 트랜지스터 구조의 SS(subthreshold slop)는 74보다 크지 않다.Another embodiment of the present invention provides a transistor structure. The transistor structure includes a body, a gate structure, a source region, and a drain region. The body has a convex structure having an original surface, the body is made of a semiconductor material, and the convex structure has a plurality of conductive channels. The source region contacts a first end of the convex structure. The drain region contacts a second end of the convex structure. The gate region has a gate conductive layer, the gate conductive layer extending over the convex structure, a first portion of the gate conductive layer being in the convex structure and below the original surface, and a second portion of the gate conductive layer being over the original surface. The transistor structure has a subthreshold slop (SS) of not greater than 74.

본 발명의 일 측면에 따르면, 트랜지스터의 SS는 71~74 사이이다.According to one aspect of the present invention, the SS of the transistor is between 71 and 74.

본 발명의 일 측면에 따르면, 게이트 전도성 층의 제2 부분의 길이는 게이트 전도성 층의 제1 부분의 길이보다 길고, 볼록 구조물에서 그리고 제1 단부와 제2 단부 사이에 트렌치가 형성되고, 게이트 전도성 층의 제1 부분이 트렌치에 채워진다.According to one aspect of the present invention, the length of the second portion of the gate conductive layer is longer than the length of the first portion of the gate conductive layer, a trench is formed in the convex structure and between the first end and the second end, and the first portion of the gate conductive layer is filled in the trench.

본 발명의 일 측면에 따르면, 볼록 구조물은 위쪽으로 연장되는 2개의 얇은 바디를 포함하고, 각각의 얇은 바디는 얇은 바디의 측벽을 따라 2개의 전도성 채널을 포함하며, 게이트 전도성 층의 제1 부분으로 채워진 트렌치는 2개의 얇은 바디 사이에 있다.According to one aspect of the present invention, a convex structure comprises two thin bodies extending upwardly, each thin body comprising two conductive channels along a sidewall of the thin body, and a trench filled with a first portion of a gate conductive layer is located between the two thin bodies.

본 발명의 일 측면에 따르면, 트랜지스터 구조는 볼록 구조물 위에 걸쳐 있는 게이트 유전체 층을 더 포함하고, 게이트 전도성 층의 제1 부분은 트렌치 내에서 게이트 유전체 층에 의해 둘러싸여 있으며, 게이트 전도성 층은 트렌치의 바닥과 4개의 측벽을 따라 게이트 유전체 층에 의해 둘러싸여 있다.According to one aspect of the present invention, the transistor structure further includes a gate dielectric layer overlying the convex structure, a first portion of the gate conductive layer is surrounded by the gate dielectric layer within a trench, and the gate conductive layer is surrounded by the gate dielectric layer along a bottom and four sidewalls of the trench.

본 발명의 일 측면에 따르면, 트렌치의 바닥 바로 아래에는 바디의 반도체 재료가 있고, 트렌치의 바닥을 따라 있는 게이트 유전체 층은 바디의 반도체 재료와 직접 접촉한다.According to one aspect of the present invention, a semiconductor material of the body is located directly below the bottom of the trench, and a gate dielectric layer along the bottom of the trench is in direct contact with the semiconductor material of the body.

본 발명의 일 측면에 따르면, 트랜지스터 구조는 볼록 구조물의 측벽을 클램핑(clamp)하는 격리 벽(isolation wall) 및 격리 벽을 둘러싸는 STI 층을 더 포함한다. According to one aspect of the present invention, the transistor structure further includes an isolation wall clamping a sidewall of the convex structure and an STI layer surrounding the isolation wall.

본 발명의 다른 실시예는 트랜지스터 구조를 제공한다. 트랜지스터 구조는 반도체 바디, 게이트 전도성 층, 게이트 유전체 층, 소스 영역 및 드레인 영역을 포함한다. 반도체 바디는 단일 볼록 구조물을 갖는다. 게이트 전도성 층 및 게이트 유전체 층은 단일 볼록 구조물 위에 걸쳐 있으며, 단일 볼록 구조물은 적어도 4개의 위쪽으로 연장되는 도체-산화물-반도체 계면(conductor-oxide-semiconductor interface)을 포함한다. 소스 영역은 단일 볼록 구조물의 제1 단부와 접촉한다. 드레인 영역은 단일 볼록 구조물의 제2 단부와 접촉한다. 트랜지스터 구조의 Ion은 90uA보다 작지 않다.Another embodiment of the present invention provides a transistor structure. The transistor structure includes a semiconductor body, a gate conductive layer, a gate dielectric layer, a source region, and a drain region. The semiconductor body has a single convex structure. The gate conductive layer and the gate dielectric layer extend over the single convex structure, and the single convex structure includes at least four upwardly extending conductor-oxide-semiconductor interfaces. The source region contacts a first end of the single convex structure. The drain region contacts a second end of the single convex structure. The Ion of the transistor structure is not less than 90 uA.

본 발명의 일 측면에 따르면, 트랜지스터 구조의 Ioff는 90pA보다 크지 않다.According to one aspect of the present invention, the Ioff of the transistor structure is not greater than 90 pA.

본 발명의 일 측면에 따르면, 단일 볼록 구조물은 2개의 위쪽으로 연장되는 얇은 바디를 포함하고, 각각의 위쪽으로 연장되는 얇은 바디는 2개의 위쪽으로 연장되는 도체-산화물-반도체 계면을 포함하며, 2개의 위쪽으로 연장되는 얇은 바디를 분리하기 위해 단일 볼록 구조물에 트렌치가 형성된다.According to one aspect of the present invention, a single convex structure comprises two upwardly extending thin bodies, each of the upwardly extending thin bodies comprising two upwardly extending conductor-oxide-semiconductor interfaces, and a trench is formed in the single convex structure to separate the two upwardly extending thin bodies.

본 발명의 일 측면에 따르면, 적어도 4개의 위쪽으로 연장되는 도체-산화물-반도체 계면은 서로 수평으로 시프트되고, 2개의 위쪽으로 연장되는 바디 사이에는 STI 영역이 없다.According to one aspect of the present invention, at least four upwardly extending conductor-oxide-semiconductor interfaces are shifted horizontally with respect to each other, and there is no STI region between two upwardly extending bodies.

본 발명의 일 측면에 따르면, 트랜지스터 구조의 문턱 전압(Vth)은 330mv~360mv 사이이다.According to one aspect of the present invention, the threshold voltage (Vth) of the transistor structure is between 330 mV and 360 mV.

본 발명의 일 측면에 따르면, 스페이서는 게이트 전도성 층 옆에 있으며 단일 볼록 구조물의 상단 표면 및 측벽 위에 걸쳐 있다.According to one aspect of the present invention, the spacer is adjacent to the gate conductive layer and extends over the top surface and sidewalls of the single convex structure.

본 발명의 이러한 목적 및 기타 목적은 다양한 도면 및 그림에 도시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 분명해질 것이다.These and other objects of the present invention will become apparent to those skilled in the art after reading the following detailed description of preferred embodiments illustrated in the various drawings and figures.

도 1은 종래 기술에 따른 FinFET를 예시하는 다이어그램이다.
도 2는 핀 구조물 내에 형성된 더 높은 누설 전류 경로를 예시하는 다이어그램이다.
도 3은 TCAD(Technology Computer-Aided Design) 시뮬레이션 하의 3D FinFET 구조, 3D FinFET 구조의 단면도 및 OFF 상태 전류 분포를 예시하는 다이어그램이다.
도 4a는 본 발명의 일 실시예에 따른 수직형 얇은 바디 전계 효과 트랜지스터(VTBFET)의 제조 방법을 예시하는 흐름도이다.
도 4b, 도 4c, 도 4d, 도 4e는 도 4a를 예시하는 다이어그램이다.
도 5는 패드-산화물 층이 성장되고, 패드-질화물 층이 증착되며, 트렌치가 형성되는 것을 예시하는 다이어그램이다.
도 6은 p형 웰 상에 산화물 스페이서가 증착되고, 산화물 스페이서 상에 질화물 스페이서가 증착되는 것을 예시하는 다이어그램이다.
도 7은 STI(Shallow Trench Isolation)가 형성되고 얇은 질화물 층이 증착되는 것을 예시하는 다이어그램이다.
도 8은 활성 영역 위의 게이트 영역과 격리 영역이 정의되는 것을 예시하는 다이어그램이다.
도 9는 포토리소그래피(PR) 마스크가 제거되는 것을 예시하는 다이어그램이다.
도 10은 SiCOH 스페이서-2가 형성되고, SiCOH-2를 기반으로 트렌치를 형성하는 것을 예시하는 다이어그램이다.
도 11은 열산화물이 성장되어 트렌치를 채워서 중앙 폴을 형성하고, 이어서 중앙 폴 위에 질화물 캡이 형성되는 것을 예시하는 다이어그램이다.
도 12는 핀 형상을 생성하기 위해 노출된 STI가 에칭백되는 것을 예시하는 다이어그램이다.
도 13은 중앙 폴 관련 에어리어에서 질화물 캡과 SiCOH 스페이서-2를 제거하는 것을 예시하는 다이어그램이다.
도 14는 중앙 폴 관련 에어리어의 패드-산화물 층과 핀 형상을 덮고 있는 산화 스페이서가 제거되고, 게이트 영역에 대응하는 STI도 에칭되는 것을 예시하는 다이어그램이다.
도 15는 중앙 폴이 제거되고 트렌치-2가 드러나는 것을 예시하는 다이어그램이다.
도 16은 게이트 유전체가 형성되고 게이트 전도성 재료가 게이트 영역에 증착되는 것을 예시하는 다이어그램이다.
도 17은 캡 층이 증착된 다음 STI가 에칭되는 것을 예시하는 다이어그램이다.
도 18은 패드-질화물 층과 패드-산화물 층이 에칭 제거되고, STI의 일부가 에칭백되며, 산화물-2 스페이서와 질화물-2 스페이서가 게이트 구조물의 에지에 형성되는 것을 예시하는 다이어그램이다.
도 19는 열 산화 공정을 사용하여 산화물-3 층을 성장시키고, CVD를 사용하여 질화물을 증착하고 질화물을 에칭백하여, 일부 노출된 실리콘 에어리어가 에칭 제거되어 소스 및 드레인을 위한 얕은 트렌치가 생성되는 것을 예시하는 다이어그램이다.
도 20은 텅스텐 층이 증착된 다음, TiN 층이 텅스텐 층 위에 증착되는 것을 예시하는 다이어그램이다.
도 21은 산화물-3V 층의 일부가 에칭되어 실리콘 측벽이 드러나고, 그런 다음 n형 LDD, n+ 도핑된 소스 및 n+ 도핑된 드레인이 형성되며, 그 다음 TiN 층, 텅스텐 층이 증착되는 것을 예시하는 다이어그램이다.
도 22는 n+ 도핑된 소스 및 n+ 도핑된 드레인 위에 랜딩 패드가 형성되는 것을 도시하는 도면이다.
도 23은 기존의 FinFET와 본 발명의 VTBFET에 대한 Ion의 TCAD 시뮬레이션 결과를 예시하는 다이어그램이다.
도 24는 기존의 FinFET와 본 발명의 VTBFET에 대한 Ioff의 TCAD 시뮬레이션 결과를 예시하는 다이어그램이다.
도 25는 기존의 FinFET와 본 발명의 VTBFET 사이의 구조적 차이를 도시한다.
도 26a 및 도 26b는 본 발명의 제1 실시예에 따른 신규 수직형 얇은 바디 전계 효과 트랜지스터(NuVTBFET)의 제조 방법을 예시하는 흐름도를 도시한다.
도 27, 도 28, 도 29, 도 30, 도 31은 Fin 구조 위에 게이트 에어리어를 정의하는 것을 예시하는 다이어그램이다.
도 32, 도 33은 소스 영역과 드레인 영역을 형성하는 것을 예시하는 다이어그램이다.
도 34, 도 35, 도 36, 도 37은 게이트 에어리어에 게이트 구조물을 형성하는 것을 예시하는 다이어그램이다.
도 38, 도 39는 일함수 금속의 상단 부분과 텅스텐 층에 의해 연결되는 3개의 수직 게이트 전도성 부분을 갖는 VTBFET를 예시하는 다이어그램이다.
Figure 1 is a diagram illustrating a FinFET according to prior art.
Figure 2 is a diagram illustrating a higher leakage current path formed within the fin structure.
Figure 3 is a diagram illustrating a 3D FinFET structure under a TCAD (Technology Computer-Aided Design) simulation, a cross-sectional view of the 3D FinFET structure, and an OFF-state current distribution.
FIG. 4a is a flowchart illustrating a method for manufacturing a vertical thin-body field-effect transistor (VTBFET) according to one embodiment of the present invention.
Figures 4b, 4c, 4d, and 4e are diagrams illustrating Figure 4a.
Figure 5 is a diagram illustrating the growth of a pad-oxide layer, deposition of a pad-nitride layer, and formation of a trench.
Figure 6 is a diagram illustrating that an oxide spacer is deposited on a p-type well and a nitride spacer is deposited on the oxide spacer.
Figure 7 is a diagram illustrating the formation of a shallow trench isolation (STI) and the deposition of a thin nitride layer.
Figure 8 is a diagram illustrating how the gate region and isolation region are defined over the active region.
Figure 9 is a diagram illustrating the removal of a photolithography (PR) mask.
Figure 10 is a diagram illustrating the formation of SiCOH spacer-2 and the formation of trenches based on SiCOH-2.
Figure 11 is a diagram illustrating that thermal oxide is grown to fill the trench to form a central pole, followed by the formation of a nitride cap over the central pole.
Figure 12 is a diagram illustrating the exposed STI being etched back to create a pin shape.
Figure 13 is a diagram illustrating the removal of the nitride cap and SiCOH spacer-2 in the central pole related area.
Figure 14 is a diagram illustrating that the pad-oxide layer and the oxide spacer covering the fin shape in the central pole-related area are removed, and the STI corresponding to the gate area is also etched.
Figure 15 is a diagram illustrating the center pole being removed, revealing trench-2.
Figure 16 is a diagram illustrating that a gate dielectric is formed and a gate conductive material is deposited in the gate region.
Figure 17 is a diagram illustrating that the cap layer is deposited and then the STI is etched.
Figure 18 is a diagram illustrating that the pad-nitride layer and the pad-oxide layer are etched away, a portion of the STI is etched back, and an oxide-2 spacer and a nitride-2 spacer are formed at the edge of the gate structure.
FIG. 19 is a diagram illustrating growing an oxide-3 layer using a thermal oxidation process, depositing nitride using CVD, and etching back the nitride so that some exposed silicon areas are etched away to create shallow trenches for the source and drain.
Figure 20 is a diagram illustrating that a tungsten layer is deposited and then a TiN layer is deposited over the tungsten layer.
Figure 21 is a diagram illustrating that a portion of the oxide-3V layer is etched to expose the silicon sidewalls, and then an n-type LDD, an n+ doped source and an n+ doped drain are formed, followed by deposition of a TiN layer and a tungsten layer.
FIG. 22 is a drawing showing that a landing pad is formed on an n+ doped source and an n+ doped drain.
Figure 23 is a diagram illustrating the TCAD simulation results of Ion for a conventional FinFET and a VTBFET of the present invention.
Figure 24 is a diagram illustrating the TCAD simulation results of Ioff for a conventional FinFET and a VTBFET of the present invention.
Figure 25 illustrates the structural difference between a conventional FinFET and a VTBFET of the present invention.
FIGS. 26a and 26b illustrate a flow chart illustrating a method for manufacturing a novel vertical thin-body field-effect transistor (NuVTBFET) according to a first embodiment of the present invention.
Figures 27, 28, 29, 30, and 31 are diagrams illustrating defining a gate area on a Fin structure.
Figures 32 and 33 are diagrams illustrating the formation of a source region and a drain region.
Figures 34, 35, 36, and 37 are diagrams illustrating formation of a gate structure in a gate area.
Figures 38 and 39 are diagrams illustrating a VTBFET having three vertical gate conductive portions connected by a top portion of work function metal and a tungsten layer.

도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22를 참조하며, 도 4a는 본 발명의 일 실시예에 따른 수직형 얇은 바디 전계 효과 트랜지스터(vertical thin body field-effect transistor, VTBFET)의 제조 방법을 예시하는 흐름도이며, 도 4a의 VTBFET의 제조 방법은 VTBFET가 더 낮은 대기 전류, 더 낮은 게이트 유도 드레인 누설(gate-induced drain leakage, GIDL) 전류 및 더 낮은 단채널 효과(short channel effect, SCE)를 갖도록 할 수 있으며, VTBFET의 활성 영역 또는 좁은 볼록 구조물을 클램핑하기 위한 솔리드 펜스 벽(solid fence wall)을 형성할 수 있다. VTBFET(N형을 예로 사용)의 제조 방법의 세부 단계는 다음과 같다.Referring to FIGS. 4a, 4b, 4c, 4d, 4e, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, and 22, FIG. 4a is a flow chart illustrating a method for manufacturing a vertical thin body field-effect transistor (VTBFET) according to an embodiment of the present invention, and the method for manufacturing the VTBFET of FIG. 4a can enable the VTBFET to have lower quiescent current, lower gate-induced drain leakage (GIDL) current, and lower short channel effect (SCE), and a solid fence for clamping an active area or a narrow convex structure of the VTBFET. A solid fence wall can be formed. The detailed steps of the manufacturing method of VTBFET (using N-type as an example) are as follows.

단계(10): 시작한다.Step (10): Start.

단계(20): 반도체 기판(200)에 기반하여, 활성 영역을 정의하고 다수의 전류 전도성 채널 또는 다수의 수직형 얇은 바디를 갖는 볼록 구조물을 형성한다. Step (20): Based on a semiconductor substrate (200), an active region is defined and a convex structure having a plurality of current-conducting channels or a plurality of vertical thin bodies is formed.

단계(30): VTBFET의 게이트 구조물을 형성한다.Step (30): Forming the gate structure of the VTBFET.

단계(40): VTBFET의 소스 영역과 드레인 영역을 형성한다.Step (40): Form the source region and drain region of the VTBFET.

단계(50): 종료한다.Step (50): End.

도 4b, 도 4c 및 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15를 참조한다. 단계(20)는 다음을 포함할 수 있다:Referring to FIGS. 4b, 4c and 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 and 15, step (20) may include:

단계(102): 패드-산화물 층(204)을 성장시키고 패드-질화물 층(206)을 증착한다.Step (102): Grow a pad-oxide layer (204) and deposit a pad-nitride layer (206).

단계(104): 포토리소그래픽 마스크로 활성 영역을 정의하고, 활성 영역 외부의 반도체 재료(예: 실리콘)의 부분을 제거하여 볼록 구조물을 형성한다.Step (104): An active area is defined using a photolithographic mask, and a portion of a semiconductor material (e.g., silicon) outside the active area is removed to form a convex structure.

단계(106): 활성 영역을 둘러싸는 질화물 스페이서(306)(또는 산화물 스페이서(304) 및 질화물 스페이서(306))를 증착하고, 질화물 스페이서(306)(또는 산화물 스페이서(304) 및 질화물 스페이서(306))를 에칭백한다.Step (106): Depositing a nitride spacer (306) (or an oxide spacer (304) and a nitride spacer (306)) surrounding the active region, and etching back the nitride spacer (306) (or an oxide spacer (304) and a nitride spacer (306)).

단계(108): 산화물 층을 증착하고 CMP(chemical mechanical polishing) 기술을 사용하여 과잉 산화물 층을 제거하여, STI(shallow trench insulator) 영역(402)을 형성한다.Step (108): An oxide layer is deposited and the excess oxide layer is removed using a chemical mechanical polishing (CMP) technique to form a shallow trench insulator (STI) region (402).

단계(110): 얇은 질화물 층(802)을 증착한다.Step (110): Depositing a thin nitride layer (802).

단계(112): 포토리소그래픽(PR) 마스크(902)를 활용하여 활성 영역과 STI 영역(402) 위에 걸쳐 게이트 영역을 정의하고, 게이트 영역에 대응하는 얇은 질화물 층(802)과 패드-질화물 층(206)을 에칭하여 제거한다(etch away).Step (112): A gate region is defined over the active region and the STI region (402) using a photolithographic (PR) mask (902), and a thin nitride layer (802) and a pad-nitride layer (206) corresponding to the gate region are etched away.

단계(114): 포토리소그래픽 마스크(902)를 제거하며, 여기서 중앙 폴 관련 에어리어는 활성 영역 내에 정의된다.Step (114): The photolithographic mask (902) is removed, wherein the central pole related area is defined within the active area.

단계(116): SiCOH 층(또는 산화물/질화물 층의 조합)을 증착하여 SiCOH 스페이서-2(1102)를 형성한다.Step (116): A SiCOH layer (or a combination of oxide/nitride layers) is deposited to form a SiCOH spacer-2 (1102).

단계(118): SiCOH 스페이서-2(1102) 및 얇은 질화물 층(802)에 기반하여, 이방성 에칭 기술을 활용하여 볼록 구조물에 오목부(또는 트렌치)(1202)를 형성한다.Step (118): Based on the SiCOH spacer-2 (1102) and the thin nitride layer (802), a concave portion (or trench) (1202) is formed in the convex structure using an anisotropic etching technique.

단계(120): 유전체 층(예: 열 산화물)을 중앙 폴(1302)로 형성하여 오목부(1202)를 채운다.Step (120): A dielectric layer (e.g., thermal oxide) is formed into a central pole (1302) to fill the recess (1202).

단계(122): 질화물 층-3을 증착하고 질화물 층-3을 에칭백하여 질화물 캡(cap)(1402)을 형성한다.Step (122): Deposit nitride layer-3 and etch back the nitride layer-3 to form a nitride cap (1402).

단계(124): 노출된 STI(402)를 에칭백하여 볼록 구조물을 정의된 게이트 영역에 생성한다.Step (124): The exposed STI (402) is etched back to create a convex structure in the defined gate area.

단계(126): 중앙 폴 관련 에어리어에 가까운 질화물 캡(1402) 및 SiCOH 스페이서-2(1102), 얇은 질화물 층(802) 그리고 질화물 스페이서(306)를 제거한다.Step (126): Remove the nitride cap (1402) and SiCOH spacer-2 (1102), the thin nitride layer (802) and the nitride spacer (306) close to the central pole related area.

단계(128): 중앙 폴 관련 에어리어에 가까운 패드-산화물 층(204), 산화물 스페이서(304) 및 중앙 폴(1302)을 제거한다.Step (128): Remove the pad-oxide layer (204), oxide spacer (304) and central pole (1302) close to the center pole related area.

도 4d 및 도 16, 도 17, 도 18을 참조한다. 단계(30)는 다음을 포함할 수 있다:Referring to FIG. 4d and FIG. 16, FIG. 17 and FIG. 18, step (30) may include:

단계(130): 게이트 영역에 게이트 유전체(1502)를 형성한다.Step (130): Forming a gate dielectric (1502) in the gate region.

단계(132): 게이트 영역에 게이트 전도성 재료(1504)를 증착한 다음, 게이트 전도성 재료(1504)를 에칭백한다.Step (132): A gate conductive material (1504) is deposited in the gate area, and then the gate conductive material (1504) is etched back.

단계(134): 캡 층(1506)을 형성하고 CMP 기술에 의해 캡 층(1506)을 연마한다.Step (134): A cap layer (1506) is formed and the cap layer (1506) is polished using CMP technology.

단계(136): STI(402)를 에칭백한다.Step (136): Etching back STI (402).

단계(138): 패드-질화물 층(206)과 패드-산화물 층(204)을 에칭하여 OHS를 드러낸다(reveal).Step (138): Etching the pad-nitride layer (206) and the pad-oxide layer (204) to reveal the OHS.

단계(140): 게이트 전도성 재료(1504)의 에지와 캡 층(1506)의 에지에 산화물-2 스페이서(1802) 및 질화물-2 스페이서(1804)를 형성한다.Step (140): An oxide-2 spacer (1802) and a nitride-2 spacer (1804) are formed at the edge of the gate conductive material (1504) and the edge of the cap layer (1506).

도 4e 및 도 19, 도 20, 도 21, 도 22를 참조한다. 단계(40)는 다음을 포함할 수 있다:Referring to FIG. 4e and FIG. 19, FIG. 20, FIG. 21, FIG. 22, step (40) may include:

단계(142): 노출된 실리콘을 에칭하여 제거한다.Step (142): Etch and remove the exposed silicon.

단계(144): 산화물-3 층(1002)을 열적으로 성장시킨다.Step (144): Thermally grow the oxide-3 layer (1002).

단계(146): 질화물 층(1904)을 형성한다.Step (146): Forming a nitride layer (1904).

단계(148): 텅스텐 층(1906)을 형성한다.Step (148): Forming a tungsten layer (1906).

단계(150): TiN 층(1908)을 형성한다.Step (150): Forming a TiN layer (1908).

단계(152): 산화물-3 층(1002)의 일 부분을 에칭하여 제거한다.Step (152): A portion of the oxide-3 layer (1002) is removed by etching.

단계(154): n형 저농도로 도핑된 드레인(lightly doped drain, LDD)(2004, 2006)을 형성한 다음, n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)을 형성한다.Step (154): An n-type lightly doped drain (LDD) (2004, 2006) is formed, followed by forming an n+ doped source (2008) and an n+ doped drain (2010).

위의 제조 방법을 구체적으로 설명하면 다음과 같다. 설명을 위해 NMOS 트랜지스터를 사용하여, p형 반도체 기판(200)에 설치된, 잘 설계(well-designed) 도핑된 p형 웰(well)(202)로 시작하며(여기서 본 발명의 다른 실시예에서는 P형 웰(202)로 시작하기 보다는 p형 반도체 기판(200)으로 시작할 수 있음), 일 예에서, p형 웰(202)은 OHS로부터 약 500nm 두께로 카운트된 상단 표면을 갖는다. 또한, 예를 들어, p형 반도체 기판(200)은 1×10^16 도펀트/cm^3에 가까운 농도를 갖는다. 실제 도펀트 농도는 최종 양산 최적화를 통해 결정된다.Hereinafter, the above manufacturing method will be described in detail. For the purpose of illustration, using an NMOS transistor, a well-designed doped p-type well (202) is started with a p-type semiconductor substrate (200) installed in a p-type semiconductor substrate (200) (in other embodiments of the present invention, the p-type well (202) may be started with the p-type semiconductor substrate (200) rather than the p-type well (202). In one example, the p-type well (202) has a top surface counted from the OHS to be about 500 nm thick. In addition, for example, the p-type semiconductor substrate (200) has a concentration close to 1×10^16 dopant/cm^3. The actual dopant concentration is determined through final mass production optimization.

단계(102)에서는 도 5의 (a)에 도시된 바와 같이, OHS 위에 잘 설계된 두께로 패드-산화물 층(204)을 성장시키고, 패드-산화물 층(204)의 상단 표면에 잘 설계된 두께로 패드-질화물 층(206)을 증착한다.In step (102), as shown in (a) of FIG. 5, a pad-oxide layer (204) is grown on the OHS with a well-designed thickness, and a pad-nitride layer (206) is deposited on the top surface of the pad-oxide layer (204) with a well-designed thickness.

단계(104)에서는 도 5의 (a)에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 사용하여 이방성 에칭 기술로 VTBFET에 대한 활성 영역을 정의하며, 여기서 이방성 에칭 기술은 향후 STI(shallow trench isolation) 요구를 위해 활성 영역 외부의 반도체 재료(예: 실리콘)의 일부를 제거하여 트렌치(예: 약 300nm 깊이)를 생성함으로써, 활성 영역의 볼록 구조물도 생성된다. 또한, 도 5의 (b)는 도 5의 (a)에 대응하는 평면도이며, 여기서 도 5의 (a)는 도 5의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (104), as illustrated in (a) of FIG. 5, an active region for a VTBFET is defined by an anisotropic etching technique using a photolithography masking technique, wherein the anisotropic etching technique removes a portion of a semiconductor material (e.g., silicon) outside the active region to create a trench (e.g., about 300 nm deep) for future shallow trench isolation (STI) requirements, thereby also creating a convex structure in the active region. In addition, (b) of FIG. 5 is a plan view corresponding to (a) of FIG. 5, wherein (a) of FIG. 5 is a cross-sectional view taken along a line in the X direction illustrated in (b) of FIG.

단계(106)에서는 도 6의 (a)에 도시된 바와 같이, 활성 영역의 에지에 산화물 스페이서(304)를 증착하고, 그런 다음 산화물 스페이서(304)에 질화물 스페이서(306)를 증착(또는 활성 영역의 에지에 질화물 스페이서(306)만 증착)하며, 이방성 에칭 기술을 사용하여 산화물 스페이서(304)의 상단 표면과 질화물 스페이서(306)의 상단 표면을 OHS까지의 레벨로 만들기 위해 산화물 스페이서(304) 및 질화물 스페이서(306)를 에칭백하며, 여기서 산화물 스페이서(304) 및 질화물 스페이서(306)는 활성 영역 외부에 있다. 따라서 여기서 중요한 점은 산화물 스페이서(304)와 질화물 스페이서(306)(또는 단지 질화물 스페이서(306))가 활성 영역 또는 좁은 볼록 구조물, 특히 볼록 구조물의 측벽을 클램핑하기 위해 솔리드 펜스 벽을 형성한다는 것이다. 솔리드 펜스 벽은 VTBFET의 소스/드레인 또는 게이트를 형성하는 동안 좁은 볼록부 또는 핀 구조물이 붕괴되는 것을 방지하기 위해, 단일 층(예: 질화물 스페이서(306)) 또는 다른 복합 층(예: 산화물 스페이서(304) 및 질화물 스페이서(306))일 수 있다.In step (106), as illustrated in (a) of FIG. 6, an oxide spacer (304) is deposited on the edge of the active region, and then a nitride spacer (306) is deposited on the oxide spacer (304) (or only the nitride spacer (306) is deposited on the edge of the active region), and an anisotropic etching technique is used to etch back the oxide spacer (304) and the nitride spacer (306) to make the top surface of the oxide spacer (304) and the top surface of the nitride spacer (306) up to the level of the OHS, wherein the oxide spacer (304) and the nitride spacer (306) are outside the active region. Therefore, the important point here is that the oxide spacer (304) and the nitride spacer (306) (or just the nitride spacer (306)) form a solid fence wall to clamp the active region or the narrow convex structure, especially the sidewall of the convex structure. The solid fence wall can be a single layer (e.g., the nitride spacer (306)) or other composite layers (e.g., the oxide spacer (304) and the nitride spacer (306)) to prevent the narrow convex portion or the fin structure from collapsing while forming the source/drain or gate of the VTBFET.

단계(108)에서는 도 7의 (a)에 도시된 바와 같이, 두꺼운 산화물 층을 증착하여 활성 영역을 둘러싸는 트렌치를 완전히 채우고, CMP 기술을 사용하여 과잉 산화물 층을 제거하여 STI 영역(402)을 형성하며, 여기서 STI 영역(402)의 상단 표면은 패드-질화물 층(206)의 상단 표면까지의 레벨에 있다. 다시, STI 영역(402)은 VTBFET의 소스/드레인 또는 게이트를 형성하는 동안 좁은 볼록 구조물이 붕괴되는 것을 방지하기 위해, 활성 영역 또는 좁은 볼록 구조물, 특히 볼록 구조물의 측벽을 추가로 에워싸거나(encompass) 클램핑한다.In step (108), as illustrated in (a) of FIG. 7, a thick oxide layer is deposited to completely fill the trench surrounding the active region, and the excess oxide layer is removed using a CMP technique to form an STI region (402), wherein the top surface of the STI region (402) is at a level with the top surface of the pad-nitride layer (206). Again, the STI region (402) additionally surrounds or clamps the active region or the narrow convex structure, particularly the sidewalls of the convex structure, to prevent the narrow convex structure from collapsing during formation of the source/drain or gate of the VTBFET.

단계(110)에서는 도 7의 (a)에 도시된 바와 같이, 패드-질화물 층(206) 및 STI 영역(402) 위에 얇은 질화물 층(802)을 증착한다. 또한, 도 7의 (b)는 도 7의 (a)에 대응하는 평면도이며, 여기서, 도 7의 (a)는 도 7의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (110), a thin nitride layer (802) is deposited over the pad-nitride layer (206) and the STI region (402), as illustrated in (a) of FIG. 7. In addition, (b) of FIG. 7 is a plan view corresponding to (a) of FIG. 7, wherein (a) of FIG. 7 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG.

단계(112)에서는 도 8의 (a)에 도시된 바와 같이, 포토리소그래픽(PR) 마스크(902)를 활용하여 활성 영역 및 STI 영역(402) 위에 걸쳐 게이트 영역을 정의함으로써, 게이트 영역에 대응하는 얇은 질화물 층(802) 및 패드-질화물 층(206)이 제거되어 오목부(904)를 생성한다. 또한, 도 8의 (b)는 도 8의 (a)에 대응하는 평면도이고, 여기서 도 8의 (a)는 도 8의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 8의 (c)는 도 8의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (112), as illustrated in (a) of FIG. 8, a photolithographic (PR) mask (902) is used to define a gate region over the active region and the STI region (402), so that a thin nitride layer (802) and a pad-nitride layer (206) corresponding to the gate region are removed to generate a recess (904). In addition, (b) of FIG. 8 is a plan view corresponding to (a) of FIG. 8, wherein (a) of FIG. 8 is a cross-sectional view taken along the X-direction cut line illustrated in (b) of FIG. 8, and (c) of FIG. 8 is a cross-sectional view taken along the Y-direction cut line illustrated in (b) of FIG.

단계(114)에서는 도 9의 (a)에 도시된 바와 같이, 포토리소그래피(PR) 마스크(902)를 제거한다. 따라서, VTBFET의 게이트 영역에 대한 얇은 질화물 층(802) 및 패드-질화물 층(206)을 따라 매끄러운(smooth) 에지가 달성되고, 중앙 폴 관련 에어리어도 활성 영역 내에 정의된다. 또한, 도 9의 (b)는 도 9의 (a)에 대응하는 평면도이고, 여기서, 도 9의 (a)는 도 9의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (114), the photolithography (PR) mask (902) is removed, as illustrated in (a) of FIG. 9. Accordingly, a smooth edge is achieved along the thin nitride layer (802) and the pad-nitride layer (206) for the gate region of the VTBFET, and a central pole-related area is also defined within the active region. In addition, (b) of FIG. 9 is a plan view corresponding to (a) of FIG. 9, wherein (a) of FIG. 9 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG.

단계(116)에서는 도 10의 (a)에 도시된 바와 같이, SiCOH 층(또는 산화물/질화물 층의 조합)은 중앙 폴 관련 에어리어 내에 증착되고 에칭백되어 SiCOH 스페이서-2(1102)를 형성한다(예를 들어, SiCOH 스페이서-2(1102)의 폭은 1~3nm일 수 있음). 도 10의 (b)에 도시된 바와 같이, 중앙 폴 관련 에어리어 내부의 4개의 주변 에지 상에 SiCOH 스페이서-2(1102)가 있고, SiCOH 스페이서-2(1102)는 아래의 원래의 실리콘 영역을 보호하며, 이는 향후 생성된 중앙 폴 상의 실리콘의 주변 링(Surrounding Ring)(또는 주변 Si 링)이 되며, 이는 SRS-CP라고 명명된다.In step (116), as illustrated in (a) of FIG. 10, a SiCOH layer (or a combination of oxide/nitride layers) is deposited and etched back within the central pole-related area to form a SiCOH spacer-2 (1102) (for example, the width of the SiCOH spacer-2 (1102) may be 1 to 3 nm). As illustrated in (b) of FIG. 10, there are SiCOH spacers-2 (1102) on four peripheral edges within the central pole-related area, and the SiCOH spacer-2 (1102) protects the original silicon region underneath, which becomes a surrounding ring of silicon (or surrounding Si ring) on the central pole generated in the future, which is named SRS-CP.

단계(118)에서는 도 10의 (a)에 도시된 바와 같이, SiCOH 스페이서-2(1102)와 얇은 질화물 층(802)에 기반하여, 이방성 에칭 기술을 사용하여 중앙 폴 관련 에어리어에서 패드-산화물 층(204)과 기판(200)의 반도체 재료를 에칭하여, 노출된 실리콘 영역에 약 50~80nm(예: 75nm)의 깊이를 갖는 오목부(또는 트렌치)(1202)를 형성한다. 즉, SiCOH 스페이서-2(1102)와 얇은 질화물 층(802)은 중앙 폴 관련 에어리어에서 노출된 패드-산화물 층(204)이 제거될 수 있도록 마스크 역할을 하며, 중앙 폴 관련 에어리어에서 노출된 실리콘를 대략 75nm 깊이로 제거하여, 중앙 폴 관련 에어리어에 오목부(1202)를 생성한다. SiCOH 스페이서-2(1102)는 생성될 SRS-CP를 보호하는 어닝(awning) 역할을 한다. 또한, 도 10의 (b)는 도 10의 (a)에 대응하는 평면도이고, 여기서, 도 10의 (a)는 도 10의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 10의 (c)는 도 10의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (118), as illustrated in (a) of FIG. 10, based on the SiCOH spacer-2 (1102) and the thin nitride layer (802), an anisotropic etching technique is used to etch the semiconductor material of the pad-oxide layer (204) and the substrate (200) in the central pole-related area, thereby forming a recess (or trench) (1202) having a depth of about 50 to 80 nm (e.g., 75 nm) in the exposed silicon region. That is, the SiCOH spacer-2 (1102) and the thin nitride layer (802) act as a mask so that the exposed pad-oxide layer (204) in the central pole-related area can be removed, and the exposed silicon in the central pole-related area is removed to a depth of about 75 nm, thereby creating the recess (1202) in the central pole-related area. The SiCOH spacer-2 (1102) acts as an awning to protect the SRS-CP to be generated. In addition, (b) of FIG. 10 is a plan view corresponding to (a) of FIG. 10, wherein (a) of FIG. 10 is a cross-sectional view taken along the X-direction cutting line shown in (b) of FIG. 10, and (c) of FIG. 10 is a cross-sectional view taken along the Y-direction cutting line shown in (b) of FIG.

단계(120)에서는 도 11의 (a)에 도시된 바와 같이, 유전체 층을 형성(예를 들어, 열산화물 단시간 성장 또는 화학 기상 증착(chemical vapor deposition, CVD)을 수행)하여 오목부(1202)를 중앙 폴(1302)로 채우며, 또는 중앙 산화물 극 또는 컬럼 폴(column pole, CP)로 불린다.In step (120), as shown in (a) of FIG. 11, a dielectric layer is formed (e.g., by performing thermal oxide short-time growth or chemical vapor deposition (CVD)) to fill the recess (1202) with a central pole (1302), also called a central oxide pole or column pole (CP).

단계(122)에서는 도 11의 (a)에 도시된 바와 같이, 질화물 층-3을 증착하고 질화물 층-3을 에칭백하여 중앙 폴(1302) 위에 질화물 캡(1402)을 형성하여 중앙 폴(1302)을 보호한다. 또한, 도 11의 (b)는 도 11의 (a)에 대응하는 평면도이고, 여기서, 도 11의 (a)는 도 11의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 11의 (c)는 도 11의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (122), as illustrated in (a) of FIG. 11, a nitride layer-3 is deposited and the nitride layer-3 is etched back to form a nitride cap (1402) over the central pole (1302) to protect the central pole (1302). In addition, (b) of FIG. 11 is a plan view corresponding to (a) of FIG. 11, wherein (a) of FIG. 11 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG. 11, and (c) of FIG. 11 is a cross-sectional view taken along the Y-direction cutting line illustrated in (b) of FIG.

단계(124)에서는 도 12의 (a)에 도시된 바와 같이, 노출된 STI 영역(402)을 약 50~80nm 깊이만큼 에칭하여 정의된 게이트 영역에 수직 볼록 구조물을 생성하고, 정의된 게이트 영역의 STI 영역(402)을 약 75nm 에칭하여 볼록한 높이를 형성하며, 일 예에서 볼록한 높이는 p형 웰(202)의 원래의 수평 표면(original horizontal surface, OHS)으로부터 중앙 폴(1302)의 바닥까지 계산된 중앙 폴(1302)의 높이와 동일하거나 실질적으로 동일하다. 또한, 도 12의 (b)는 도 12의 (a)에 대응하는 평면도이고, 여기서, 도 12의 (a)는 도 12의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (124), as illustrated in (a) of FIG. 12, the exposed STI region (402) is etched to a depth of about 50 to 80 nm to create a vertical convex structure in the defined gate region, and the STI region (402) of the defined gate region is etched to a depth of about 75 nm to form a convex height, in one example, the convex height is equal to or substantially equal to the height of the central pole (1302) calculated from the original horizontal surface (OHS) of the p-type well (202) to the bottom of the central pole (1302). In addition, (b) of FIG. 12 is a plan view corresponding to (a) of FIG. 12, wherein (a) of FIG. 12 is a cross-sectional view taken along the Y-direction cutting line illustrated in (b) of FIG. 12.

단계(126)에서는 도 13의 (a)에 도시된 바와 같이, 에칭을 사용하여 중앙 폴 관련 에어리어에 가까운 SiCOH 스페이서-2(1102) 및 질화물 캡(1402), 얇은 질화물 층(802) 그리고 정의된 게이트 영역에서 볼록 구조물을 덮고 있는 질화물 스페이서(306)를 제거한다. 따라서 이전에 정의된 중앙 폴 관련 에어리어가 다시 도시된다. 또한, 도 13의 (b)는 도 13의 (a)에 대응하는 평면도이고, 여기서, 도 13의 (a)는 도 13의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 13의 (c)는 도 13의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (126), as illustrated in (a) of FIG. 13, the SiCOH spacer-2 (1102) and the nitride cap (1402) close to the central pole-related area, the thin nitride layer (802), and the nitride spacer (306) covering the convex structure in the defined gate region are removed by etching. Thus, the previously defined central pole-related area is illustrated again. In addition, (b) of FIG. 13 is a plan view corresponding to (a) of FIG. 13, wherein (a) of FIG. 13 is a cross-sectional view along the X-direction cut line illustrated in (b) of FIG. 13, and (c) of FIG. 13 is a cross-sectional view along the Y-direction cut line illustrated in (b) of FIG.

단계(128)에서는 도 14의 (a)에 도시된 바와 같이, 에칭을 사용하여 중앙 폴 관련 에어리어에 가까운 패드-산화물 층(204)과 볼록 구조물을 덮고 있는 산화물 스페이서(304)를 제거한다. 게이트 영역 외부의 STI 영역(402)도 특정 양(예: 40~80nm 깊이)만큼 에칭될 수 있으며, STI 영역(402)의 상단 표면은 패드-질화물 층(206)의 상단 표면보다 낮다. 따라서, 도 14의 (c)에 도시된 바와 같이, 볼록 구조물의 단결정 실리콘의 바깥쪽의 두 측면(side)이 노출된다. 더 중요한 것은, 도 14의 (b)에 도시된 바와 같이, 중앙 폴(1302) 상에서의 실리콘의 주변 링(Surrounding Ring of Silicon on the central pole, SRS-CP)이 있다. 또한, 도 14의 (b)는 도 14의 (a)에 대응하는 평면도이고, 여기서, 도 14의 (a)는 도 14의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 14의 (c)는 도 14의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (128), as illustrated in (a) of FIG. 14, the pad-oxide layer (204) close to the central pole-related area and the oxide spacer (304) covering the convex structure are removed by etching. The STI region (402) outside the gate area can also be etched by a certain amount (e.g., 40 to 80 nm deep), and the top surface of the STI region (402) is lower than the top surface of the pad-nitride layer (206). Accordingly, as illustrated in (c) of FIG. 14, two outer side surfaces of the single crystal silicon of the convex structure are exposed. More importantly, as illustrated in (b) of FIG. 14, there is a Surrounding Ring of Silicon on the Central Pole (SRS-CP) on the central pole (1302). In addition, (b) of Fig. 14 is a plan view corresponding to (a) of Fig. 14, wherein (a) of Fig. 14 is a cross-sectional view taken along the X-direction cutting line shown in (b) of Fig. 14, and (c) of Fig. 14 is a cross-sectional view taken along the Y-direction cutting line shown in (b) of Fig. 14.

이 후, 도 15의 (a)에 도시된 바와 같이, 중앙 폴(1302)이 제거되고 트렌치-2(1501)가 드러난다. 도 15의 (c)에 도시된 바와 같이, 볼록 구조물에는 VTBFET의 ON 상태 동안 전류 전도(current conduction)를 위해 2개의 수직형 얇은 실리콘 바디(Sright, Sleft)가 있다. 수직형 얇은 바디(Sright)는 트렌치-2(1501) 옆에 하나의 외부 측벽과 하나의 내부 측벽을 가지며, 수직형 얇은 바디(Sleft)도 마찬가지이다. 수직형 얇은 바디(Sright)의 내부 측벽은 트렌치-2(1501)에서 수직형 얇은 바디(Sleft)의 내부 측벽과 마주한다. 또한, 도 15의 (b)는 도 15의 (a)에 대응하는 평면도이고, 여기서, 도 15의 (a)는 도 15의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 15의 (c)는 도 15의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.Thereafter, as illustrated in (a) of FIG. 15, the central pole (1302) is removed, revealing the trench-2 (1501). As illustrated in (c) of FIG. 15, the convex structure has two vertical thin silicon bodies (Sright, Sleft) for current conduction during the ON state of the VTBFET. The vertical thin body (Sright) has one outer sidewall and one inner sidewall next to the trench-2 (1501), and the same goes for the vertical thin body (Sleft). The inner sidewall of the vertical thin body (Sright) faces the inner sidewall of the vertical thin body (Sleft) in the trench-2 (1501). In addition, (b) of Fig. 15 is a plan view corresponding to (a) of Fig. 15, wherein (a) of Fig. 15 is a cross-sectional view taken along the X-direction cutting line shown in (b) of Fig. 15, and (c) of Fig. 15 is a cross-sectional view taken along the Y-direction cutting line shown in (b) of Fig. 15.

단계(130)에서는 도 16의 (a)에 도시된 바와 같이, 게이트 영역에 게이트 유전체(고유전율 유전체 재료 또는 산화물 등)(1502)를 형성한다.In step (130), as shown in (a) of Fig. 16, a gate dielectric (high-k dielectric material or oxide, etc.) (1502) is formed in the gate region.

단계(132)에서는 도 16의 (a)에 도시된 바와 같이, 이어서 게이트 영역에 게이트 전도성 재료(예: 폴리실리콘, TiN 층 위의 텅스텐과 같은 금속 또는 적절한 일함수를 갖는 다른 금속)(1504)를 증착하고, CMP 기술을 사용하여 과잉 게이트 전도성 재료(1504)를 제거하고, 그런 다음 게이트 전도성 재료(1504)를 에칭백/연마한다. 물론, 게이트 마지막 공정이 있는 경우, 이전에 형성된 게이트 전도성 재료(1504)는 제거되고 다른 적합한 게이트 전도성 재료로 대체될 수 있다. 트렌치-2(1501)의 게이트 전도성 재료(1504)의 부분은 "전도성 중앙 폴"로 불릴 수 있고, 전도성 중앙 폴은 트렌치-2(1501) 내의 게이트 유전체(1502)에 의해 둘러싸여 있다. 또한, 도 16의 (b)는 도 16의 (a)에 대응하는 평면도이고, 여기서, 도 16의 (a)는 도 16의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 16의 (c)는 도 16의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In step (132), as illustrated in FIG. 16(a), a gate conductive material (e.g., a metal such as polysilicon, tungsten on a TiN layer, or another metal having a suitable work function) (1504) is then deposited in the gate region, and excess gate conductive material (1504) is removed using a CMP technique, and then the gate conductive material (1504) is etched back/polished. Of course, if there is a gate final process, the previously formed gate conductive material (1504) may be removed and replaced with another suitable gate conductive material. A portion of the gate conductive material (1504) in trench-2 (1501) may be referred to as a "conductive center pole", and the conductive center pole is surrounded by the gate dielectric (1502) within trench-2 (1501). In addition, (b) of Fig. 16 is a plan view corresponding to (a) of Fig. 16, wherein (a) of Fig. 16 is a cross-sectional view taken along the X-direction cutting line shown in (b) of Fig. 16, and (c) of Fig. 16 is a cross-sectional view taken along the Y-direction cutting line shown in (b) of Fig. 16.

단계(134)에서는 도 17의 (a)에 도시된 바와 같이, 질화물 층(15062) 및 하드마스크 산화물 층(15064)으로 구성될 수 있는 캡 층(1506)을 게이트 전도성 재료(1504)의 상단 표면 상의 게이트 영역으로 증착하며, 여기서 캡 층(1506)은 게이트 전도성 재료(1504)를 보호하기 위해 사용된다. 그 다음, 캡 층(1506)은 캡 층(1506)의 상단 표면이 패드-질화물(206)의 상단 표면까지의 레벨이 되게 하기 위해 CMP 기술에 의해 연마된다. In step (134), a cap layer (1506), which may be composed of a nitride layer (15062) and a hard mask oxide layer (15064), as illustrated in (a) of FIG. 17, is deposited in a gate region on the top surface of the gate conductive material (1504), wherein the cap layer (1506) is used to protect the gate conductive material (1504). Then, the cap layer (1506) is polished by a CMP technique so that the top surface of the cap layer (1506) becomes level with the top surface of the pad-nitride (206).

단계(136)에서는 도 17의 (a)에 도시된 바와 같이, 그런 다음, STI 영역(402)(만약 있다면, STI 영역(402) 위의 게이트 유전체(1502)를 포함)를 에칭하여 STI(402)의 상단 표면을 패드-산화물 층(204)의 상단 표면까지의 레벨이 되게 한다. 또한, 도 17의 (b)는 도 17의 (a)에 대응하는 평면도이고, 여기서, 도 17의 (a)는 도 17의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (136), as illustrated in (a) of FIG. 17, then, the STI region (402) (including the gate dielectric (1502) above the STI region (402), if any) is etched so that the top surface of the STI (402) becomes level with the top surface of the pad-oxide layer (204). In addition, (b) of FIG. 17 is a plan view corresponding to (a) of FIG. 17, wherein (a) of FIG. 17 is a cross-sectional view along the X-direction cutting line illustrated in (b) of FIG.

단계(138)에서는 도 18의 (a)에 도시된 바와 같이, 패드-질화물 층(206)과 패드-산화물 층(204)을 에칭하여 OHS를 드러낸다. 또한, STI 영역(402)의 일부 부분을 에칭백하여 STI(402)의 상단 표면을 OHS까지의 레벨이 되게 한다. In step (138), as shown in (a) of FIG. 18, the pad-nitride layer (206) and the pad-oxide layer (204) are etched to reveal the OHS. In addition, a portion of the STI region (402) is etched back to make the upper surface of the STI (402) level with the OHS.

단계(140)에서는 도 18의 (a)에 도시된 바와 같이, 이어서, 게이트 전도성 재료(1504)의 에지 및 캡 층(506)의 에지 상에 산화물-2 스페이서(1802)를 형성하기 위한 산화물-2 층 및 질화물-2 스페이서(1804)를 형성하기 위한 질화물-2 층을 증착한다. 또한, 도 18의 (b)는 도 18의 (a)에 대응하는 평면도이고, 여기서, 도 18의 (a)는 도 18의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (140), as illustrated in (a) of FIG. 18, an oxide-2 layer for forming an oxide-2 spacer (1802) and a nitride-2 layer for forming a nitride-2 spacer (1804) are deposited on the edge of the gate conductive material (1504) and the edge of the cap layer (506). In addition, (b) of FIG. 18 is a plan view corresponding to (a) of FIG. 18, wherein (a) of FIG. 18 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG. 18.

단계(142)에서는 도 19의 (a)에 도시된 바와 같이, 이어서 활성 영역의 일부 노출된 실리콘 영역을 에칭하여 VTBFET의 소스 영역 및 드레인 영역을 위한 얕은 트렌치(1902)(예: 약 50nm~60nm 깊이)를 생성한다.In step (142), as illustrated in (a) of FIG. 19, some exposed silicon regions of the active region are then etched to create shallow trenches (1902) (e.g., about 50 nm to 60 nm deep) for the source and drain regions of the VTBFET.

단계(144)에서는 도 19의 (a)에 도시된 바와 같이, 산화-3 공정으로 불리는 열 산화(thermal oxidation) 공정을 사용하여 산화물-3 층(1002)((날카로운 결정 배향(110)으로 가정) VTBFET의 벌크(bulk) 바디의 수직 측벽을 관통하는 산화물-3V 층(10022) 및 얕은 트렌치(1902)의 바닥 위의 산화물-3B 층(10024)을 모두 포함함)을 성장시킨다. 얕은 트렌치(1902)의 일부 측벽이 산화물-2 스페이서(1802)와 질화물-2 스페이서(1804)의 수직 복합 재료를 갖고, 얕은 트렌치(1902)의 측벽들이 STI 영역(402)을 더 둘러싸기 때문에, 산화-3 공정은 VTBFET의 소스/드레인의 폭이 실제로 열 산화 공정에 의해 영향을 받지 않도록 이들 벽 상에 산화물(즉, 산화물-3 층(1002))을 거의 성장시키지 않아야 한다. 또한, 도 19의 (a)에 도시된 산화물-3V층(10022)과 산화물-3B층(10024)의 두께 및 다음 도면은 예시 목적으로만 도시되었으며, 그 기하학적 구조는 그 도면에 도시된 STI 영역(402)의 치수에 비례하지 않는다. 예를 들어, 산화물-3V 층(10022) 및 산화물-3B 층(10024)의 두께는 약 10~30nm이지만, STI 영역(402)의 수직 높이는 약 200~250nm일 수 있다. 산화-3 공정에 기반하여, 산화물-3V 층(10022)의 두께는, 정밀하게 제어되는 열 산화 온도, 타이밍 및 성장 레이트 하에서 매우 정확하게 제어될 수 있다. 잘 정의된 실리콘 표면 위의 열 산화로 인해 산화물-3V 층(10022) 두께의 40%가 VTBFET의 벌크 바디의 수직 벽에서의 노출된 (110) 실리콘 표면의 두께를 빼앗게 되고, 산화물-3V 층(10022) 두께의 나머지 60%는 VTBFET의 벌크 바디의 수직 벽 외부의 추가로 카운트되어야 하기 때문이다. 일 실시예에서, 산화물-3V 층(10022)의 에지는 게이트 구조물의 에지와 정렬되거나 실질적으로 정렬될 수 있다.In step (144), a thermal oxidation process called the oxidation-3 process is used to grow an oxide-3 layer (1002) (including both an oxide-3V layer (10022) penetrating the vertical sidewall of the bulk body of the VTBFET (assuming a sharp crystal orientation (110)) and an oxide-3B layer (10024) on the bottom of a shallow trench (1902)), as illustrated in FIG. 19 (a). Since some sidewalls of the shallow trench (1902) have a vertical composite material of oxide-2 spacer (1802) and nitride-2 spacer (1804), and since the sidewalls of the shallow trench (1902) further surround the STI region (402), the oxidation-3 process should grow very little oxide (i.e., oxide-3 layer (1002)) on these walls so that the widths of the source/drain of the VTBFET are not substantially affected by the thermal oxidation process. Also, the thicknesses of the oxide-3V layer (10022) and oxide-3B layer (10024) illustrated in (a) of FIG. 19 and the following drawings are illustrated for illustrative purposes only, and their geometries are not proportional to the dimensions of the STI region (402) illustrated in those drawings. For example, the thickness of the oxide-3V layer (10022) and the oxide-3B layer (10024) may be about 10 to 30 nm, while the vertical height of the STI region (402) may be about 200 to 250 nm. Based on the oxidation-3 process, the thickness of the oxide-3V layer (10022) can be very precisely controlled under precisely controlled thermal oxidation temperature, timing and growth rate. This is because 40% of the thickness of the oxide-3V layer (10022) is taken away from the exposed (110) silicon surface at the vertical wall of the bulk body of the VTBFET due to the thermal oxidation on the well-defined silicon surface, and the remaining 60% of the thickness of the oxide-3V layer (10022) must be additionally counted outside the vertical wall of the bulk body of the VTBFET. In one embodiment, the edge of the oxide-3V layer (10022) may be aligned or substantially aligned with the edge of the gate structure.

단계(146)에서는 도 19의 (a)에 도시된 바와 같이, CVD를 사용하여 산화물-3B 층(10024)의 상단 표면에 질화물을 증착하고 질화물을 에칭백하여 질화물 층(1904)을 형성한다. 또한, 도 19의 (b)는 도 19의 (a)에 대응하는 평면도이고, 여기서, 도 19의 (a)는 도 19의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (146), as illustrated in (a) of FIG. 19, nitride is deposited on the upper surface of the oxide-3B layer (10024) using CVD, and the nitride is etched back to form a nitride layer (1904). In addition, (b) of FIG. 19 is a plan view corresponding to (a) of FIG. 19, wherein (a) of FIG. 19 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG.

단계(148)에서는 도 20의 (a)에 도시된 바와 같이, 텅스텐을 증착하고 텅스텐을 에칭백하여 질화물 층(1904)의 상단 표면에 텅스텐 층(1906)을 형성한다.In step (148), tungsten is deposited and tungsten is etched back to form a tungsten layer (1906) on the top surface of the nitride layer (1904), as shown in (a) of FIG. 20.

단계(150)에서는 도 20의 (a)에 도시된 바와 같이, TiN을 증착(예: 원자층 증착(Atomic Layer Deposition, ALD))하고 TiN을 에칭백하여 텅스텐 층(1906)의 상단 표면 위에 TiN 층(1908)을 형성한다. 또한, 도 20의 (b)는 도 20의 (a)에 대응하는 평면도이고, 여기서, 도 20의 (a)는 도 20의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이다.In step (150), as illustrated in (a) of FIG. 20, TiN is deposited (e.g., atomic layer deposition (ALD)) and the TiN is etched back to form a TiN layer (1908) on the top surface of the tungsten layer (1906). In addition, (b) of FIG. 20 is a plan view corresponding to (a) of FIG. 20, wherein (a) of FIG. 20 is a cross-sectional view taken along the X-direction cutting line illustrated in (b) of FIG.

단계(152)에서는 도 21의 (a)에 도시된 바와 같이, 그런 다음, (실리콘 영역의 결정 배향(110)을 갖는) 실리콘 측벽(2002)을 드러내기 위해, TiN 층(1908)의 상단 표면을 산화물-3V 층(10022)의 일 부분을 에칭하기 위한 기준으로 사용한다.In step (152), as illustrated in (a) of FIG. 21, the top surface of the TiN layer (1908) is then used as a reference for etching a portion of the oxide-3V layer (10022) to expose the silicon sidewall (2002) (having the crystal orientation (110) of the silicon region).

다른 예에서, 도 20의 텅스텐 층(1906) 및 TiN 층(1908)을 형성하는 단계는 생략될 수 있고, 도 21의 산화물-3V 층(10022) 부분을 에칭하는 것은 질화물 층(1904)의 상단 표면을 기준으로 사용할 수 있다.In another example, the steps of forming the tungsten layer (1906) and the TiN layer (1908) of FIG. 20 may be omitted, and etching the oxide-3V layer (10022) portion of FIG. 21 may be used based on the top surface of the nitride layer (1904).

단계(154)에서는 도 21의 (a)에 도시된 바와 같이, 선택적 성장 기술(예: SEG(selective epitaxy growth) 기술)을 사용하여 n형 LDD(2004, 2006)를 형성한 다음 n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)을 형성한다. 언급하자면, 제안된 VTBFET의 모든 n형 LDD(2004, 2006), n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)을 형성하기 위한 이온 주입이 필요하지 않으며, n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)을 형성하는 강력한 충격으로 인한 이들의 손상을 제거하기 위해 고온 열 어닐링이 필요하지 않다.In step (154), as illustrated in (a) of FIG. 21, a selective growth technique (e.g., a selective epitaxy growth (SEG) technique) is used to form n-type LDDs (2004, 2006), and then the n+ doped source (2008) and the n+ doped drain (2010) are formed. Of note, ion implantation is not required to form all of the n-type LDDs (2004, 2006), the n+ doped source (2008) and the n+ doped drain (2010) of the proposed VTBFET, and high-temperature thermal annealing is not required to remove damage to the n+ doped source (2008) and the n+ doped drain (2010) due to the strong impact that forms them.

도 21의 (a)에 도시된 바와 같이, 마지막으로 TiN 층(2012)과 텅스텐 층(2014)을 증착하고(예를 들어 원자층 증착에 의해 수행될 수 있음), TiN 층(2012)과 텅스텐 층(2014)을 에칭백한다. 일 예에서, 도 21의 (a)에 도시된 바와 같이, 전도성 중앙 폴의 바닥은 산화물-3B 층(10024)의 바닥보다 낮다. n+ 도핑된 소스(2008)와 n+ 도핑된 드레인(2010)의 높이는 약 40~60nm이다.As illustrated in (a) of FIG. 21, finally, a TiN layer (2012) and a tungsten layer (2014) are deposited (which may be performed, for example, by atomic layer deposition), and the TiN layer (2012) and the tungsten layer (2014) are etched back. In one example, as illustrated in (a) of FIG. 21, the bottom of the conductive center pole is lower than the bottom of the oxide-3B layer (10024). The heights of the n+ doped source (2008) and the n+ doped drain (2010) are about 40 to 60 nm.

일 예에서, 볼록한 높이(~75nm)는 n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)의 높이(또는 TiN 층(2012) 및 텅스텐 층(2014)의 높이)보다 약 10~30nm(예: 20nm) 더 높다. 따라서, n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)(또는 TiN 층(2012) 및 텅스텐 층(2014)의 바닥)과 게이트 구조물의 바닥 사이의 간격은 약 10~30nm(예: 20nm)이며, 즉 게이트 구조물(게이트 유전체(1502) 또는 게이트 전도성 재료(1504))의 바닥은, n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010)의 바닥(또는 TiN 층(2012) 및 텅스텐 층(2014)의 바닥)보다 낮다.In one example, the convex height (~75 nm) is about 10 to 30 nm (e.g., 20 nm) higher than the height of the n+ doped source (2008) and n+ doped drain (2010) (or the height of the TiN layer (2012) and the tungsten layer (2014)). Therefore, the gap between the n+ doped source (2008) and the n+ doped drain (2010) (or the bottom of the TiN layer (2012) and the tungsten layer (2014)) and the bottom of the gate structure is about 10 to 30 nm (e.g., 20 nm), i.e., the bottom of the gate structure (gate dielectric (1502) or gate conductive material (1504)) is lower than the bottom of the n+ doped source (2008) and the n+ doped drain (2010) (or the bottom of the TiN layer (2012) and the tungsten layer (2014)).

도 21의 (c)에 도시된 바와 같이, 도 21의 (c)는 VTBFET가 게이트 전도성 재료(1504)의 상단 게이트 전도성 부분(15042)에 의해 연결되는 3개의 수직 게이트 전도성 부분(G1~G3)을 갖는다는 것을 도시한다. 이전에 설명된 바와 같이, 게이트 유전체(1502)와 게이트 전도성 재료(1504)에 의해 덮인 볼록 구조물의 수직 측벽이 4개 있다. 수직 게이트 전도성 부분(G1)에서, 하나의 외부 측벽을 따른 게이트 전도성 재료(1504), 산화물(즉, 게이트 유전체(1502)) 및 반도체 재료(즉, p형 웰(202))는 MOS 구조와 유사한 도체-산화물-반도체 구조물(2102)을 형성한다. 또한, 수직 게이트 전도성 부분(G3)에서, 다른 외부 측벽을 따른 게이트 전도성 재료(1504), 산화물(즉, 게이트 유전체(1502)) 및 반도체 재료(즉, p형 웰(202))는 도체-산화물-반도체 구조물(2104)을 형성한다. 유사하게, 수직 게이트 전도성 부분(G2)(또는 전도성 중앙 폴)에서, 내부 측벽을 따른 게이트 전도성 재료(1504), 산화물 및 반도체 재료는 또 다른 2개의 전도체-산화물-반도체 구조물(2106, 2108)을 형성한다. 따라서 4개의 도체-산화물-반도체 구조물(또는 MOS 구조)(2102, 2104, 2106, 2108)이 있다. 본 발명에 따르면, 위 실시예의 고유성은 수직형 얇은 바디 전계 효과 트랜지스터에서 하나의 공통 소스와 하나의 공통 드레인을 공유하는 4개의 도체-산화물-반도체 구조물(2102, 2104, 2106, 2108)이 있다는 점이다. 그러나 본 발명은 단일 볼록 구조물의 다른 다중 MOS 구조(6 또는 8)에도 적용될 수 있다.As illustrated in (c) of FIG. 21, (c) illustrates that the VTBFET has three vertical gate conductive portions (G1 to G3) connected by an upper gate conductive portion (15042) of a gate conductive material (1504). As previously described, there are four vertical sidewalls of the convex structure covered by the gate dielectric (1502) and the gate conductive material (1504). In the vertical gate conductive portion (G1), the gate conductive material (1504), the oxide (i.e., the gate dielectric (1502)) and the semiconductor material (i.e., the p-type well (202)) along one outer sidewall form a conductor-oxide-semiconductor structure (2102) similar to a MOS structure. Additionally, in the vertical gate conductive portion (G3), the gate conductive material (1504), the oxide (i.e., the gate dielectric (1502)) and the semiconductor material (i.e., the p-type well (202)) along the other outer sidewall form a conductor-oxide-semiconductor structure (2104). Similarly, in the vertical gate conductive portion (G2) (or conductive central pole), the gate conductive material (1504), the oxide and the semiconductor material along the inner sidewall form another two conductor-oxide-semiconductor structures (2106, 2108). Thus, there are four conductor-oxide-semiconductor structures (or MOS structures) (2102, 2104, 2106, 2108). According to the present invention, the uniqueness of the above embodiment is that there are four conductor-oxide-semiconductor structures (2102, 2104, 2106, 2108) sharing one common source and one common drain in a vertical thin-body field-effect transistor. However, the present invention can also be applied to other multiple MOS structures (6 or 8) in a single convex structure.

다른 예에서, 수직 게이트 전도성 부분(G2)의 재료는 다른 수직 게이트 전도성 부분(G1, G3) 또는 상단 게이트 전도성 부분(15042)의 재료와 상이하거나 동일할 수 있다.In another example, the material of the vertical gate conductive portion (G2) may be different from or the same as the material of the other vertical gate conductive portions (G1, G3) or the top gate conductive portion (15042).

또한, 도 21의 (a)에 도시된 바와 같이, 볼록 구조물에서 반도체로 이루어진 주변 링 부분을 둘러싸기 때문에, OHS 위의 게이트 전도성 층의 길이 "B"가 전도성 중앙 폴의 길이 "A"보다 길다. 더욱이, 볼록 구조물의 외부 측벽의 측면 길이(lateral length)는 볼록 구조물의 내부 측벽의 측면 길이보다 길다. 또한, 도 21의 (b)는 도 21의 (a)에 대응하는 평면도이고, 여기서, 도 21의 (a)는 도 21의 (b)에 도시된 X 방향의 절단선을 따르는 단면도이며, 도 21의 (c)는 도 21의 (b)에 도시된 Y 방향의 절단선을 따르는 단면도이다.In addition, as illustrated in (a) of FIG. 21, since the peripheral ring portion made of the semiconductor is surrounded in the convex structure, the length "B" of the gate conductive layer on the OHS is longer than the length "A" of the conductive central pole. Moreover, the lateral length of the outer side wall of the convex structure is longer than the lateral length of the inner side wall of the convex structure. In addition, (b) of FIG. 21 is a plan view corresponding to (a) of FIG. 21, wherein (a) of FIG. 21 is a cross-sectional view taken along the X-direction cut line illustrated in (b) of FIG. 21, and (c) of FIG. 21 is a cross-sectional view taken along the Y-direction cut line illustrated in (b) of FIG.

또한, 도 22에 도시된 바와 같이, 랜딩(landing) 패드(2202)가 n+ 도핑된 소스(2008) 및 n+ 도핑된 드레인(2010) 위에 형성될 때, n+ 도핑된 드레인(2010)(또는 n+ 도핑된 소스(2008))의 적어도 두 측면(하나의 측벽 및 상단 측면)은 TiN 층(2012)/텅스텐 층(2014) 및 랜딩 패드에 의해 접촉되므로, 접촉 저항이 그에 따라 감소된다.In addition, as illustrated in FIG. 22, when a landing pad (2202) is formed on the n+ doped source (2008) and the n+ doped drain (2010), at least two side surfaces (one sidewall and a top side surface) of the n+ doped drain (2010) (or the n+ doped source (2008)) are contacted by the TiN layer (2012)/tungsten layer (2014) and the landing pad, so that the contact resistance is reduced accordingly.

도 23은 기존의 FinFET과 본 발명의 VTBFET에 대한 Ion의 TCAD 시뮬레이션 결과를 도시하며, 기존의 FinFET(도 23의 가운데 그림)은 8nm의 핀 폭, 70nm의 핀 높이, 1nm의 게이트 산화물 두께를 가지며, VTBFET(도 23의 왼쪽 그림)은 1.5nm의 Sright, 1.5nm의 Sleft, 그리고 Sleft와 Sright를 덮고 있는 1nm 두께의 게이트 산화물을 갖는다. Sleft와 Sright 사이에는 전도성 중앙 폴(도 23에는 도시되지 않음)이 존재한다. 전도성 중앙 폴 및/또는 게이트 전도성 재료의 일함수를 조정하는 데 적합한 게이트 금속 재료를 사용하면, VTBFET의 ON 상태 동안 전류 밀도(파란색 곡선으로 표시)는 기존의 FinFET 트랜지스터의 전류 밀도(갈색 점선으로 표시)의 약 7배이며, 본 발명의 Ion은 기존의 FinFET 트랜지스터의 약 2배이다. Sleft 및 Sright 얇은 바디로 인해, 신규 수직형 얇은 바디 전계 효과 트랜지스터에는 다수의 전류 전도성 채널이 있음을 알 수 있다.FIG. 23 shows the TCAD simulation results of Ion for a conventional FinFET and a VTBFET of the present invention, where the conventional FinFET (middle figure of FIG. 23) has a fin width of 8 nm, a fin height of 70 nm, and a gate oxide thickness of 1 nm, and the VTBFET (left figure of FIG. 23) has a Sright of 1.5 nm, a Sleft of 1.5 nm, and a gate oxide thickness of 1 nm covering the Sleft and Sright. There is a conductive center pole (not shown in FIG. 23) between the Sleft and Sright. By using a gate metal material suitable for tuning the work function of the conductive center pole and/or the gate conductive material, the current density during the ON state of the VTBFET (represented by the blue curve) is about 7 times that of the conventional FinFET transistor (represented by the brown dotted line), and the Ion of the present invention is about 2 times that of the conventional FinFET transistor. Due to the sleft and narrow thin bodies, it can be seen that the novel vertical thin-body field-effect transistor has multiple current conducting channels.

한편, 도 24는 기존의 FinFET과 본 발명의 VTBFET에 대한 Ioff의 TCAD 시뮬레이션 결과를 도시한다. 동일한 구조에 기반하여, 도 24의 오른쪽 도면에 도시된 바와 같이, 기존의 FinFET의 Off 상태 동안의 전류 밀도(갈색 점선으로 표시)는 본 발명의 VTBFET의 전류 밀도(파란색 곡선으로 표시)의 14배이고, 기존의 FinFET 트랜지스터의 Ioff는 본 발명의 VTBFET의 34배이다. 따라서, 본 발명은 기존의 FinFET에 비해 Ion/Ioff 비율을 약 68배 효과적으로 향상시킨다.Meanwhile, Fig. 24 shows the TCAD simulation results of Ioff for the conventional FinFET and the VTBFET of the present invention. Based on the same structure, as shown in the right drawing of Fig. 24, the current density during the Off state of the conventional FinFET (indicated by the brown dotted line) is 14 times that of the VTBFET of the present invention (indicated by the blue curve), and the Ioff of the conventional FinFET transistor is 34 times that of the VTBFET of the present invention. Therefore, the present invention effectively improves the Ion/Ioff ratio by about 68 times compared to the conventional FinFET.

또한, Sleft/Sright의 폭은 약 1.5~3nm(즉, 주변 Si 링의 폭은 약 1.5~3nm)이므로, LDD와 고농도로 도핑된 반도체 영역을 미리 결정된 온도에서 선택적 성장시키는 동안, 다른 예에서, LDD 영역(2006)의 에지는 게이트 유전체(1502)와 접촉하도록 측방향으로 시프트될 수 있고, LDD 영역(2004)의 에지도 마찬가지이다. 따라서, 이 예에서, VTBFET의 유효 채널 길이는 도 21의 (a)에 도시된 VTBFET의 유효 채널 길이(Leff)보다 짧을 수 있다.Also, since the width of the Sleft/Sright is about 1.5 to 3 nm (i.e., the width of the surrounding Si ring is about 1.5 to 3 nm), during selective growth of the LDD and the heavily doped semiconductor region at a predetermined temperature, in another example, the edge of the LDD region (2006) can be shifted laterally to contact the gate dielectric (1502), and the edge of the LDD region (2004) as well. Therefore, in this example, the effective channel length of the VTBFET can be shorter than the effective channel length (Leff) of the VTBFET illustrated in (a) of FIG. 21.

도 25는 기존의 FinFET과 본 발명의 VTBFET의 구조적 차이를 도시한다. 기존의 FinFET에 대응하는 도 25의 (a)에 도시된 바와 같이, Ion 전류를 증가시키기 위해 일반적으로 STI 영역에 의해 서로 분리된 2개(또는 그 이상)의 독립적인 핀 구조물이 있으며, 여기서 STI 영역은 2개의 독립적인 핀 구조물 사이에 있다. 게이트 유전체 층과 게이트 전도성 층은 2개의 독립적인 핀 구조물과 그 사이의 STI 영역을 가로지른다. 그런 다음 핀 구조물의 각 단자는 LDD 영역과 고농도로 도핑된 영역의 선택적 성장 에피택시를 위한 하나의 시드(seed) 영역을 제공한다. 따라서, 2개의 핀 구조물의 2개의 N+ 영역(2502, 2504)은 선택적 에피택시 성장(SEG) 기술에 의해 개별적으로 성장되며, 기존의 FinFET에서의 성장된 2개의 N+ 영역(2502, 2504)은 STI 영역에 의해 제한되지 않기 때문에, 그 2개의 N+ 영역(2502, 2504)은 2개의 분리된 버섯처럼 점진적으로 확대되고, 최종적으로 2개의 N+ 영역(2502, 2504)이 함께 연결된다. 따라서, 도 25의 (a)에서 기존의 FinFET의 트랜지스터 바디는 2개(또는 그 이상)의 독립적인 핀 구조물을 포함하고, 각 핀 구조물의 폭은 6nm이고, 2개의 독립적인 핀 구조물 사이의 STI 영역의 폭은 25nm일 수 있으며, 이 기존의 FinFET와 다른 동일한 기존의 FinFET 사이의 STI 영역의 폭도 25nm이다. 따라서, 도 25의 (a)의 2개의 기존의 FinFET 사이의 피치(pitch) 거리는 62nm이다.Fig. 25 illustrates the structural differences between a conventional FinFET and a VTBFET of the present invention. As illustrated in (a) of Fig. 25 corresponding to a conventional FinFET, there are two (or more) independent fin structures separated from each other by a STI region, typically to increase the Ion current, wherein the STI region is between the two independent fin structures. A gate dielectric layer and a gate conductive layer cross the two independent fin structures and the STI region therebetween. Then, each terminal of the fin structure provides one seed region for selective growth epitaxy of the LDD region and the heavily doped region. Therefore, the two N+ regions (2502, 2504) of the two fin structures are grown separately by the selective epitaxy growth (SEG) technique, and since the two grown N+ regions (2502, 2504) in the conventional FinFET are not limited by the STI region, the two N+ regions (2502, 2504) are gradually enlarged like two separate mushrooms, and finally the two N+ regions (2502, 2504) are connected together. Therefore, in (a) of FIG. 25, the transistor body of the conventional FinFET includes two (or more) independent fin structures, and the width of each fin structure may be 6 nm, the width of the STI region between the two independent fin structures may be 25 nm, and the width of the STI region between the conventional FinFET and another identical conventional FinFET is also 25 nm. Therefore, the pitch distance between the two existing FinFETs in Fig. 25 (a) is 62 nm.

그러나, 본 발명의 일 실시예에 대응하는 도 25의 (b)에 도시된 바와 같이, 앞서 설명한 바와 같이 반도체 기판에 기반하여 형성된 단 하나의 단일 볼록 구조물이 있으며, 2개의 수직형 얇은 바디가 존재하도록 볼록 구조물에 하나의 트렌치가 형성된다. 그러나 이들 2개의 수직형 얇은 바디 사이에는 STI 영역이 없다. 그런 다음 게이트 유전체 층과 게이트 전도성 층이 2개의 수직형 얇은 바디와 그 사이의 트렌치를 가로지르게(cross) 되며, 여기서 트렌치의 게이트 전도성 층의 부분(즉, 앞서 언급한 전도성 중앙 폴)은 특히 트렌치의 바닥과 4개의 측벽을 따라 게이트 유전체 층에 의해 둘러싸여 있다. 트렌치의 바닥 아래에는 여전히 기판의 반도체 재료가 있다. 따라서 2개의 수직형 얇은 바디 사이에는 STI 영역이 없다.However, as illustrated in (b) of FIG. 25 corresponding to one embodiment of the present invention, there is only one single convex structure formed based on the semiconductor substrate as described above, and a trench is formed in the convex structure so that there are two vertical thin bodies. However, there is no STI region between these two vertical thin bodies. Then, the gate dielectric layer and the gate conductive layer cross the two vertical thin bodies and the trench therebetween, wherein a portion of the gate conductive layer in the trench (i.e., the conductive center pole mentioned above) is surrounded by the gate dielectric layer, particularly along the bottom and four sidewalls of the trench. There is still semiconductor material of the substrate beneath the bottom of the trench. Therefore, there is no STI region between the two vertical thin bodies.

2개의 수직형 얇은 바디가 있더라도, 앞서 언급한 바와 같이 주변 Si 링이 존재하기 때문에, 주변 Si 링의 하나의 드러난 단자가 LDD 영역의 선택적 성장 에피택시 및 고농도로 도핑된 영역을 위해, 2개의 별도 시드 영역이 아닌 하나의 시드 영역만 제공한다. 또한, 이 실시예에서, VTBFET의 N+ 영역(2506)은 도 21에 설명된 바와 같이, STI 영역에 의해 제한된 오목부에서 선택적 에피택시 성장(SEG) 기술에 의해 성장된다. 따라서, 도 25의 (b)의 VTBFET의 트랜지스터 바디는, 위쪽으로 연장되는 2개의 수직형 얇은 바디가 있는 하나의 단일 볼록 구조물(또는 핀 구조물)을 포함하며, 수직형 얇은 바디의 폭은 약 1.5nm이고 수직형 얇은 바디의 높이는 약 50nm~70nm일 수 있다. 각각의 수직형 얇은 바디에는 수직형 얇은 바디의 2개의 측벽을 따라 2개의 MOS 구조 또는 2개의 전도성 채널(도 25의 (b)에 표시된 "2C")이 있다. 이 실시예에서, 소스/드레인 영역의 LDD 영역은 전술한 바와 같이 열 공정에 의해 야기되는 측방향의 시프트로 인해 2개의 수직형 얇은 바디와 접촉한다. 이 VTBFET와 다른 동일한 VTBFET 사이의 STI 영역의 폭은 12nm일 수 있다. 따라서, 도 25의 (b)의 2개의 VTBFET 사이의 피치 거리는 22nm만큼 낮을 수 있다.Even though there are two vertical thin bodies, since there is a peripheral Si ring as mentioned above, one exposed terminal of the peripheral Si ring provides only one seed region for selective epitaxy of the LDD region and the heavily doped region, rather than two separate seed regions. Also, in this embodiment, the N+ region (2506) of the VTBFET is grown by selective epitaxy growth (SEG) technique in the recess limited by the STI region, as described in FIG. 21. Therefore, the transistor body of the VTBFET of FIG. 25(b) includes one single convex structure (or fin structure) with two vertical thin bodies extending upwardly, the width of the vertical thin bodies may be about 1.5 nm and the height of the vertical thin bodies may be about 50 nm to 70 nm. Each vertical thin body has two MOS structures or two conductive channels (“2C” shown in (b) of FIG. 25) along two sidewalls of the vertical thin body. In this embodiment, the LDD regions of the source/drain regions contact the two vertical thin bodies due to the lateral shift caused by the thermal process as described above. The width of the STI region between this VTBFET and another identical VTBFET can be 12 nm. Therefore, the pitch distance between the two VTBFETs of (b) of FIG. 25 can be as low as 22 nm.

또한, 도 25의 (c)는 또 다른 실시예에 대응하며, 도 25의 (b)와 도 25의 (c) 사이의 가장 큰 차이점은, N+ 영역(2508)이 STI 영역에 의해 제한된 오목부에서 성장하지 않으므로 N+ 영역(2508)이 하나의 버섯처럼 점진적으로 확대된다는 것이다. 다시 말하면, 단일 볼록 구조물에 2개의 수직형 얇은 바디가 있더라도 앞서 언급한 바와 같이 주변 Si 링이 존재하기 때문에, 주변 Si 링의 하나의 드러난 단자는 LDD 영역과 고농도로 도핑된 영역의 선택적 성장 에피택시를 위해, 2개의 별도 시드 영역이 아닌 하나의 시드 영역만 제공한다.Also, (c) of Fig. 25 corresponds to another embodiment, and the biggest difference between (b) of Fig. 25 and (c) of Fig. 25 is that the N+ region (2508) is not grown in a concave portion limited by the STI region, so that the N+ region (2508) gradually expands like a single mushroom. In other words, even though there are two vertical thin bodies in a single convex structure, since there is a peripheral Si ring as mentioned above, one exposed terminal of the peripheral Si ring provides only one seed region, not two separate seed regions, for selective growth epitaxy of the LDD region and the heavily doped region.

요약하면, VTBFET의 볼록 구조물에는 전도성 중앙 폴이 있고, 전도성 중앙 폴은 게이트 유전체로 에워싸여 있다. 단일 볼록 구조물 내의 이러한 전도성 중앙 폴은 VTBFET의 OFF 상태 동안 누설 전류 경로를 효과적으로 억제할 수 있다. 그러나 VTBFET에는 ON 상태 동안 전류 전도를 위해 여전히 다수의 수직형 얇은 바디(즉, Sright 및 Sleft)가 있다. 또한, 예를 들어 Sright(또는 Sleft)의 폭은 약 1.5~2nm일 수 있다. 전도성 중앙 폴은 실리콘의 주변 링으로 에워싸여 있으므로, VTBFET의 ON 상태 동안 전도성 전류는 발산된 다음 드레인 영역에서 소스 영역으로 확장되는 전도성 채널 영역에서 수렴된다.In summary, the convex structure of the VTBFET has a conductive central pole, and the conductive central pole is surrounded by the gate dielectric. These conductive central poles within a single convex structure can effectively suppress the leakage current path during the OFF state of the VTBFET. However, the VTBFET still has multiple vertical thin bodies (i.e., Sright and Sleft) for current conduction during the ON state. In addition, for example, the width of Sright (or Sleft) can be about 1.5 to 2 nm. Since the conductive central pole is surrounded by a peripheral ring of silicon, the conductive current diverges and then converges in the conductive channel region extending from the drain region to the source region during the ON state of the VTBFET.

더욱이, 활성 영역 또는 좁은 볼록 구조물, 특히 볼록 구조물의 측벽을 클램핑하기 위해 솔리드 펜스 벽(예: 도 6에 도시된 산화물 스페이서(304) 및 그 다음 질화물 스페이서(306))이 형성된다. 솔리드 펜스 벽은 VTBFET의 소스/드레인 또는 게이트 구조물을 형성하는 동안 좁은 볼록 구조물이 붕괴되는 것을 방지하기 위해 단일 층 또는 기타 복합 층일 수 있다. 또한, STI 영역(402)(도 7에 도시됨)은 소스/드레인 또는 또는 VTBFET의 게이트를 형성하는 동안 좁은 볼록 구조물이 붕괴되는 것을 방지하기 위해, 활성 영역 또는 좁은 볼록 구조물, 특히 볼록 구조물의 측벽을 추가로 에워싸거나 클램핑한다. 따라서 볼록 구조물의 높이(60~300nm 등)가 VTBFET의 볼록 구조물의 폭(3~7nm 등)에 비해 훨씬 크더라도, 본 발명의 솔리드 펜스 벽에 의해 보호되는 볼록 구조물은 다음 공정(예: 소스/드레인 형성, 게이트 형성 등)에서 취약할 가능성이 적다.Furthermore, a solid fence wall (e.g., an oxide spacer (304) and then a nitride spacer (306) as shown in FIG. 6) is formed to clamp the active region or the narrow convex structure, particularly a sidewall of the convex structure. The solid fence wall may be a single layer or other composite layers to prevent the narrow convex structure from collapsing during formation of the source/drain or gate structure of the VTBFET. In addition, the STI region (402) (as shown in FIG. 7) additionally surrounds or clamps the active region or the narrow convex structure, particularly a sidewall of the convex structure, to prevent the narrow convex structure from collapsing during formation of the source/drain or or gate of the VTBFET. Therefore, even if the height of the convex structure (e.g., 60 to 300 nm) is much larger than the width of the convex structure of the VTBFET (e.g., 3 to 7 nm), the convex structure protected by the solid fence wall of the present invention is less likely to be vulnerable in the next process (e.g., source/drain formation, gate formation, etc.).

본 발명의 또 다른 장점은, 게이트 영역의 에지에 형성된 산화물-2 스페이서(1802)와 질화물-2 스페이서(1804)(도 18에 도시됨)의 두께를 제어할 수 있고, 열 산화 공정에 의해 만들어진 산화물-3V 층(10022)과 산화물-3B 층(10024)(도 19에 도시됨)의 두께도 제어할 수 있으므로, 소스/드레인의 에지는 (도 21에 도시된 바와 같이) 게이트 영역의 에지와 정렬되거나 실질적으로 정렬될 수 있으며, 특히 소스/드레인이 SEG 기술에 의해 형성된다. 따라서, 본 발명에 따르면, 소스/드레인의 에지와 게이트 영역의 에지 사이의 상대적 위치 또는 거리가 제어 가능하며, 게이트 영역의 에지에 형성된 스페이서의 두께 및/또는 산화물 층(예: 산화물-3V 층(10022))의 두께에 따라 달라질 수 있다. 따라서 유효 채널 길이(Leff)를 제어하여 GIDL(Gate-Induced Drain Leakage) 전류 문제를 개선할 수 있다.Another advantage of the present invention is that the thicknesses of the oxide-2 spacer (1802) and the nitride-2 spacer (1804) (as shown in FIG. 18) formed at the edge of the gate region can be controlled, and the thicknesses of the oxide-3V layer (10022) and the oxide-3B layer (10024) (as shown in FIG. 19) formed by a thermal oxidation process can also be controlled, so that the edge of the source/drain can be aligned or substantially aligned with the edge of the gate region (as shown in FIG. 21), and in particular, the source/drain is formed by the SEG technique. Therefore, according to the present invention, the relative position or distance between the edge of the source/drain and the edge of the gate region can be controlled and can vary depending on the thickness of the spacer formed at the edge of the gate region and/or the thickness of the oxide layer (e.g., the oxide-3V layer (10022)). Therefore, the GIDL (Gate-Induced Drain Leakage) current problem can be improved by controlling the effective channel length (Leff).

다음으로, 도 26a 및 도 26b를 참조한다. 도 26a 및 도 26b는 본 발명의 다른 실시예에 따른 신규 수직형 얇은 바디 전계 효과 트랜지스터(NuVTBFET)의 제조 방법을 예시하는 흐름도를 도시하며, 여기서 도 26a 및 도 26b는 단지 위에서 언급한 수직형 얇은 바디 전계 효과 트랜지스터(VTBFET)와 NuVTBFET의 상이한 공정을 도시한다. NuVTBFET(N 유형을 예로 사용)의 세부 단계(위에서 언급한 단계(118) 이후)는 다음과 같다:Next, refer to FIGS. 26A and 26B. FIGS. 26A and 26B are flow charts illustrating a method for manufacturing a novel vertical thin-body field-effect transistor (NuVTBFET) according to another embodiment of the present invention, wherein FIGS. 26A and 26B only illustrate different processes of the vertical thin-body field-effect transistor (VTBFET) and the NuVTBFET mentioned above. The detailed steps of the NuVTBFET (taking the N type as an example) (after the step (118) mentioned above) are as follows:

단계(2602): SOG(spin-on glass)를 형성하고 에칭하여, 오목부(1202)를 채우기 위해 중앙 폴(central pole)(2702)을 생성한다(도 27).Step (2602): Form and etch a spin-on glass (SOG) to create a central pole (2702) to fill the recess (1202) (Fig. 27).

단계(2604): SiCOH 스페이서-2(1102)를 제거하고 게이트 에어리어 내의 STI 영역(402)을 에칭하여 SOG 중앙 폴(2702)의 상단과 정렬시키며, 그 다음으로 폴리실리콘 스페이서(2802)를 형성하고 게이트 에어리어 내부에 TiN 층(2804) 및 텅스텐 층(2806)을 증착하는 것(도 28)에 의한 다마신(Damascene) 공정에 따라 더미 게이트(dummy gate)를 생성한다. Step (2604): A dummy gate is created by a Damascene process by removing the SiCOH spacer-2 (1102) and etching the STI region (402) within the gate area to align it with the top of the SOG central pole (2702), followed by forming a polysilicon spacer (2802) and depositing a TiN layer (2804) and a tungsten layer (2806) within the gate area (FIG. 28).

단계(2606): 폴리실리콘 층(2802) 및 그 아래의 패드 산화물 층(204)을 제거하여, STI 영역(402)을 노출시킨다. 그 다음, 노출된 STI 영역(402)을 추가로 에칭하여 커낼(canal) 또는 다마신 스페이서 영역을 형성한다. 그러한 다마신 스페이서 영역은 원래의 단일 볼록 Si 구조물의 측벽을 노출시킬 것이다.Step (2606): The polysilicon layer (2802) and the pad oxide layer (204) underneath are removed to expose the STI region (402). The exposed STI region (402) is then further etched to form a canal or damascene spacer region. Such a damascene spacer region will expose the sidewall of the original single convex Si structure.

단계(2608): 커낼 또는 다마신 스페이서 영역에서, SiCOH 층(2902)을 증착하고, SiCOH 층(2902) 사이에 산화물 층(2904)을 형성한 다음, CMP 기술을 사용하여 SiCOH 층(2902) 및 산화물 층(2904)을 연마하는 것(도 29)에 의해: 저유전율(low-k) 스페이서를 형성한다. 이러한 저유전율 스페이서는 더미 게이트의 상단까지의 수직 스페이서이다. 더욱이, 저유전율 스페이서는 원래의 단일 볼록 Si 구조물의 상단 표면과 측벽을 가로지른다.Step (2608): In the kernel or damascene spacer region, depositing a SiCOH layer (2902), forming an oxide layer (2904) between the SiCOH layer (2902), and then polishing the SiCOH layer (2902) and the oxide layer (2904) using CMP technique (FIG. 29): thereby forming a low-k spacer. This low-k spacer is a vertical spacer up to the top of the dummy gate. Moreover, the low-k spacer crosses the top surface and sidewalls of the original single convex Si structure.

단계(2610): 더미 게이트(TiN 층(2804) 및 텅스텐 층(2806))를 제거하고, 게이트 에어리어 내의 STI(402)를 에칭하며, 게이트 에어리어 내부의 수직 산화물 스페이서(304) 및 수직 질화물 스페이서(306)를 제거하여, 수직형 Si 얇은 바디의 측벽을 드러낸다(도 30).Step (2610): The dummy gate (TiN layer (2804) and tungsten layer (2806)) is removed, the STI (402) within the gate area is etched, and the vertical oxide spacer (304) and the vertical nitride spacer (306) within the gate area are removed to expose the sidewall of the vertical Si thin body (FIG. 30).

단계(2612): 게이트 에어리어 내부에서, 먼저 중앙 폴(2702)을 에칭하고 패드 산화물 층(204)을 제거하여 수직형 Si 얇은 바디의 상단을 드러내고, 게이트 에어리어 내부의 수직형 Si 얇은 바디 위에 고유전율 유전체 층(3102)을 형성하며, 그 다음으로 고유전율 유전체 층(3102) 위에 더미 게이트 전도성 층(예컨대, 폴리실리콘)(3104)을 형성하고, 더미 게이트 전도성 층(3104) 위에 게이트 캡 층(또는 하드 마스크)(3106)을 형성한다. 그런 다음 a-SiC 층(2704)을 제거하고, CMP를 사용하여 패드-질화물 층(206), 저유전율 스페이서(SiCOH 층(2902) 및 산화물 층(2904)) 및 게이트 캡 층(3106)의 높이를 연마하고 감소시킨다(도 31).Step (2612): Inside the gate area, first, the central pole (2702) is etched and the pad oxide layer (204) is removed to expose the top of the vertical Si thin body, a high-k dielectric layer (3102) is formed on the vertical Si thin body inside the gate area, then a dummy gate conductive layer (e.g., polysilicon) (3104) is formed on the high-k dielectric layer (3102), and a gate cap layer (or hard mask) (3106) is formed on the dummy gate conductive layer (3104). Then, the a-SiC layer (2704) is removed, and the heights of the pad-nitride layer (206), the low-k spacer (SiCOH layer (2902) and the oxide layer (2904)) and the gate cap layer (3106) are polished and reduced using CMP (FIG. 31).

단계(2614): 노출된 패드 질화물(206)(수직 질화물 스페이서(306)를 포함) 및 그 아래의 패드 산화물(204)을 제거하여, 원래의 반도체 표면(original semiconductor surface, OSS) 또는 원래의 수평 표면(original horizontal surface, OHS)을 드러낸다. 그 후, 이전의 저유전율 스페이서에 대해 또 다른 저유전율 스페이서를 형성한다(예를 들어, SiCOH 층(2902)에 대해 SiCOH 층(3202)을 증착한 다음 산화물 층(3204)을 형성함). 이러한 이중 저유전율 스페이서들은 오버레이 커패시턴스를 낮추는 데 유용하다(도 32).Step (2614): The exposed pad nitride (206) (including the vertical nitride spacer (306)) and the pad oxide (204) thereunder are removed to reveal an original semiconductor surface (OSS) or an original horizontal surface (OHS). Another low-k spacer is then formed for the previous low-k spacer (e.g., depositing a SiCOH layer (3202) for the SiCOH layer (2902) and then forming an oxide layer (3204). Such double low-k spacers are useful for lowering the overlay capacitance (FIG. 32).

단계(2616): VTBFET의 이전 공정과 유사하게, NuVTBFET의 소스 영역과 드레인 영역을 형성한다(도 33).Step (2616): Similar to the previous process of VTBFET, the source region and drain region of NuVTBFET are formed (Fig. 33).

단계(2618): 게이트 마지막 공정의 경우, 게이트 캡 층(3106), 더미 게이트 전도성 층(3104)(및 적용 가능하면 이전 게이트 유전체 층(3102))을 제거한다. 그 다음, 수직형 Si 얇은 바디를 보호하기 위해, 게이트 에어리어 내부의 STI 영역(402)이 SOG 중앙 폴(2702)의 상단과 정렬되도록 다시 증착된다(도 34).Step (2618): For the gate last process, the gate cap layer (3106), the dummy gate conductive layer (3104) (and, if applicable, the previous gate dielectric layer (3102)) are removed. Then, to protect the vertical Si thin body, the STI region (402) inside the gate area is re-deposited so as to be aligned with the top of the SOG center pole (2702) (FIG. 34).

단계(2620): 먼저 중앙 폴(2702)을 제거한 다음, 고유전율 유전체 층(3502)과 금속 폴(3504)을 형성한다(도 35).Step (2620): First, the central pole (2702) is removed, and then a high-k dielectric layer (3502) and a metal pole (3504) are formed (Fig. 35).

단계(2622): 게이트 에어리어 내부에서, 다시 증착된 STI 영역(402)을 에칭하고 고유전율 유전체 층(3502)을 형성하여 수직형 얇은 실리콘 바디(Sright, Sleft)를 덮는다(도 36).Step (2622): Inside the gate area, the re-deposited STI region (402) is etched to form a high-k dielectric layer (3502) to cover the vertical thin silicon body (Sright, Sleft) (FIG. 36).

단계(2624): 게이트 에어리어 내부에서, 고유전율 유전체 층(3502) 위에 일함수(work-function) 금속(3708, 3710)을 형성하고, 그 다음으로 일함수 금속(3708) 위에 텅스텐 층(3706)을 형성한 다음, 텅스텐층(3706) 위에 패드(3704)를 형성하며, 그 다음 하드 마스크 산화물 층(3702)을 형성한다(도 37).Step (2624): Within the gate area, a work-function metal (3708, 3710) is formed on a high-k dielectric layer (3502), then a tungsten layer (3706) is formed on the work-function metal (3708), then a pad (3704) is formed on the tungsten layer (3706), and then a hard mask oxide layer (3702) is formed (FIG. 37).

단계(2602)에서(위에 언급된 단계(118)에 이어서), 도 27의 (a)에 도시된 바와 같이, SOG(spin-on glass)를 형성하고 에칭하여 중앙 폴(2702)(폭 10nm)을 생성하여 오목부(1202)를 채우며, 여기서 활성 영역은 펀치 스루 방지 층(anti-punch-through layer)(2706) 위에 있고, 펀치 스루 방지 층(2706)은 수직형 얇은 바디 전계 효과 트랜지스터의 드레인과 벌크(bulk) 사이에서 펀치 스루가 발생하는 것을 방지한다. 또한, 도 27의 (a)에 도시된 바와 같이, a-SiC 층(2704)은 얇은 질화물 층(802)을 대체한다. 또한, 도 27의 (b)는 도 27의 (a)에 대응하는 평면도이고, 여기서, 도 27의 (a)는 도 27의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.At step (2602) (following step (118) mentioned above), a spin-on glass (SOG) is formed and etched to create a central pole (2702) (width 10 nm) to fill the recess (1202), as illustrated in (a) of FIG. 27, wherein the active region is above an anti-punch-through layer (2706), the anti-punch-through layer (2706) prevents punch-through from occurring between the drain and the bulk of the vertical thin-body field-effect transistor. In addition, as illustrated in (a) of FIG. 27, an a-SiC layer (2704) replaces the thin nitride layer (802). Additionally, (b) of Fig. 27 is a plan view corresponding to (a) of Fig. 27, wherein (a) of Fig. 27 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of Fig. 27.

그리고, 단계(2604)에서, 도 28의 (a)에 도시된 바와 같이, SiCOH 스페이서-2(1102)를 제거하고 게이트 에어리어 내의 STI 영역(402)을 에칭하여, SOG 중앙 폴(2702)의 상단과 정렬시킨다. 그런 다음, 다마신 공정에 따라 더미 게이트를 생성한다. 먼저, 패드 질화물 층(206)의 양측에 있는 폴리실리콘 층(2802)(두께 5nm)(즉, 고유 비정질 실리콘/폴리실리콘의 얇은 층이 게이트 에어리어의 내부에 증착되며, 그 다음으로 이방성 에칭 기술을 사용하여 고유 비정질 실리콘/폴리실리콘을 에칭함으로써, 폴리실리콘 층(2802)이 생성된다). 그 다음, TiN 층(2804) 및 텅스텐(W) 층(2806)을 증착한다. 그 후에, CMP 기술을 사용하여 폴리실리콘 층(2802)이 a-SiC 층(2704)의 상단과 정렬될 때까지 TiN 층(2804) 및 텅스텐 층(2806)을 연마한다. 또한, 도 28의 (b)는 도 28의 (a)에 대응하는 평면도이고, 여기서 도 28의 (a)는 도 28의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.Then, in step (2604), as shown in (a) of FIG. 28, the SiCOH spacer-2 (1102) is removed and the STI region (402) within the gate area is etched to align with the top of the SOG central pole (2702). Then, a dummy gate is generated according to a damascene process. First, a polysilicon layer (2802) (thickness 5 nm) on both sides of the pad nitride layer (206) (i.e., a thin layer of intrinsic amorphous silicon/polysilicon is deposited inside the gate area, and then the polysilicon layer (2802) is generated by etching the intrinsic amorphous silicon/polysilicon using an anisotropic etching technique). Then, a TiN layer (2804) and a tungsten (W) layer (2806) are deposited. Thereafter, the TiN layer (2804) and the tungsten layer (2806) are polished using CMP technology until the polysilicon layer (2802) is aligned with the top of the a-SiC layer (2704). Also, (b) of FIG. 28 is a plan view corresponding to (a) of FIG. 28, wherein (a) of FIG. 28 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG.

단계(2606)에서, 도 29의 (a)에 도시된 바와 같이, 이방성 에칭 기술을 사용하여 폴리실리콘 층(2802)과 그 아래의 패드 산화물 층(204)을 제거하여 STI 영역(402)을 노출시킨다. 그 다음, 노출된 STI 영역(402)을 추가로 에칭하여 TiN 층(2804)과 패드 질화물 층(206) 사이에 커낼 또는 다마신 스페이서 영역을 형성한다. 그러한 다마신 스페이서 영역은 원래의 단일 볼록 Si 구조물의 측벽을 노출시킬 것이다.At step (2606), as illustrated in (a) of FIG. 29, the polysilicon layer (2802) and the pad oxide layer (204) thereunder are removed using an anisotropic etching technique to expose the STI region (402). The exposed STI region (402) is then further etched to form a kernel or damascene spacer region between the TiN layer (2804) and the pad nitride layer (206). Such a damascene spacer region will expose the sidewall of the original single convex Si structure.

단계(2608)에서, 도 29의 (a)에 도시된 바와 같이, 커낼 또는 다마신 스페이서 영역에서, 빈 공간이 남도록, 두 에지에서 커낼에 떨어지지만 커낼을 가릴(conceal) 만큼 충분히 두껍지 않는 SiCOH 층(2902)을 증착하여 저유전율 스페이서를 형성하고, 산화물 층(2904)을 증착하여 빈 공간을 완벽하게 채우며, 여기서 SiCOH 층(2902)과 산화물 층(2904)은 다마신 스페이서를 형성한다. 그 후에, CMP 기술을 사용하여, STI(402), 패드 질화물 층(206), a-SiC 층(2704) 및 TiN 층(2804)/W 층(2806)의 상단 위의 SiCOH 층(2902) 및 산화물 층(2904)을 연마한다. 이러한 저유전율 스페이서는 더미 게이트 상단까지의 수직 스페이서이다. 특히, 저유전율 스페이서는 원래의 단일 볼록 Si 구조물의 측벽(또는 얇은 Si 바디의 외부 측벽)과 상단 표면을 가로지른다. 또한, 도 29의 (b)는 도 29의 (a)에 대응하는 평면도이고, 여기서 도 29의 (a)는 도 29의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.At step (2608), as illustrated in (a) of FIG. 29, a low-k spacer is formed by depositing a SiCOH layer (2902) that falls on the kernel at two edges but is not thick enough to conceal the kernel, leaving a void in the kernel or damascene spacer region, and an oxide layer (2904) is deposited to completely fill the void, wherein the SiCOH layer (2902) and the oxide layer (2904) form the damascene spacer. Thereafter, the SiCOH layer (2902) and the oxide layer (2904) are polished on top of the STI (402), the pad nitride layer (206), the a-SiC layer (2704), and the TiN layer (2804)/W layer (2806) using a CMP technique. This low-k spacer is a vertical spacer up to the top of the dummy gate. In particular, the low-k spacer crosses the sidewall (or the outer sidewall of the thin Si body) and the top surface of the original single convex Si structure. Also, (b) of Fig. 29 is a plan view corresponding to (a) of Fig. 29, wherein (a) of Fig. 29 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of Fig. 29.

단계(2610)에서, 도 30의 (a)에 도시된 바와 같이, 더미 게이트(TiN 층(2804) 및 텅스텐 층(2806))을 제거하여 중앙 폴(2702)을 노출시킨다. 그 다음, 게이트 에어리어 내의 STI(402)를 에칭하고, 게이트 에어리어 내부의 수직 산화물 스페이서(304) 및 수직 질화물 스페이서(306)를 제거하여 수직형 Si 얇은 바디의 측벽을 드러낸다. 또한, 도 30의 (b)는 도 30의 (a)에 대응하는 평면도이고, 여기서 도 30의 (a)는 도 30의 (b)에 표시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2610), the dummy gate (TiN layer (2804) and tungsten layer (2806)) is removed to expose the central pole (2702), as illustrated in (a) of FIG. 30. Then, the STI (402) within the gate area is etched, and the vertical oxide spacer (304) and the vertical nitride spacer (306) within the gate area are removed to expose the sidewall of the vertical Si thin body. In addition, (b) of FIG. 30 is a plan view corresponding to (a) of FIG. 30, wherein (a) of FIG. 30 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG.

단계(2612)에서, 도 31의 (a)에 도시된 바와 같이, 먼저 중앙 폴(2702)을 에칭하고 게이트 에어리어 내부의 패드 산화물 층(204)을 제거하여 수직형 Si 얇은 바디의 상단을 드러낸다. 그런 다음, 게이트 에어리어 내부의 수직형 Si 얇은 바디 위에 고유전율 유전체 층(3102)을 형성한 다음, 고유전율 유전체 층(3102) 위에 더미 게이트 전도성 층(예컨대, 폴리 실리콘)(3104)을 형성하고, 더미 게이트 전도성 층(3104) 위에 게이트 캡 층(또는 하드 마스크)(3106)을 형성한다. 그런 다음, a-SiC 층(2704)을 제거하고 CMP를 사용하여, 패드 질화물 층(206), 저유전율 스페이서(SiCOH 층(2902) 및 산화물 층(2904)), 게이트 캡 층(3106), 질화물 스페이서(306) 및 STI(shallow trench insulator) 영역(402)의 높이를 연마하고 감소시킨다. 또한, 도 31의 (b)는 도 31의 (a)에 대응하는 평면도이고, 여기서 도 31의 (a)는 도 31의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2612), as illustrated in (a) of FIG. 31, first, the central pole (2702) is etched and the pad oxide layer (204) inside the gate area is removed to reveal the top of the vertical Si thin body. Then, a high-k dielectric layer (3102) is formed on the vertical Si thin body inside the gate area, and then a dummy gate conductive layer (e.g., polysilicon) (3104) is formed on the high-k dielectric layer (3102), and a gate cap layer (or hard mask) (3106) is formed on the dummy gate conductive layer (3104). Then, the a-SiC layer (2704) is removed and the heights of the pad nitride layer (206), the low-k spacer (SiCOH layer (2902) and the oxide layer (2904)), the gate cap layer (3106), the nitride spacer (306) and the shallow trench insulator (STI) region (402) are polished and reduced using CMP. In addition, (b) of FIG. 31 is a plan view corresponding to (a) of FIG. 31, wherein (a) of FIG. 31 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG.

단계(2614)에서, 도 32의 (a)에 도시된 바와 같이, 노출된 패드 질화물(206)(수직 질화물 스페이서(306)를 포함) 및 그 아래의 패드 산화물(204)이 제거되어 원래의 반도체 표면(OSS) 또는 원래의 수평 표면(OHS)을 드러낸다. 그 후, 이전의 저유전율 스페이서에 대해 또 다른 저유전율 스페이서를 형성한다(예를 들어, SiCOH 층(2902)에 대해 SiCOH 층(3202)을 증착한 다음 산화물 층(3204)을 형성함). 이러한 이중 저유전율 스페이서들은 오버레이 커패시턴스를 낮추는 데 유용하다. 또한, 도 32의 (b)는 도 32의 (a)에 대응하는 평면도이고, 여기서 도 32의 (a)는 도 32의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2614), the exposed pad nitride (206) (including the vertical nitride spacer (306)) and the pad oxide (204) thereunder are removed to reveal the original semiconductor surface (OSS) or the original horizontal surface (OHS), as illustrated in (a) of FIG. 32. Another low-k spacer is then formed for the previous low-k spacer (e.g., depositing a SiCOH layer (3202) for the SiCOH layer (2902) and then forming the oxide layer (3204). These double low-k spacers are useful for lowering the overlay capacitance. In addition, (b) of FIG. 32 is a plan view corresponding to (a) of FIG. 32, wherein (a) of FIG. 32 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG. 32.

단계(2616)에서, 도 33의 (a)에 도시된 바와 같이, 이전의 VTBFET 공정과 유사하게, NuVTBFET의 소스 영역 및 드레인 영역은 전술한 단계(142) ~ 단계(154)에 따라 형성될 수 있으므로, 간략화를 위해 이에 대한 추가 설명은 생략한다. 또한, 도 33의 (b)는 도 33의 (a)에 대응하는 평면도이고, 여기서 도 33의 (a)는 도 33의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2616), as illustrated in (a) of FIG. 33, similarly to the previous VTBFET process, the source region and the drain region of the NuVTBFET can be formed according to the steps (142) to (154) described above, and therefore, further description thereof is omitted for simplicity. In addition, (b) of FIG. 33 is a plan view corresponding to (a) of FIG. 33, wherein (a) of FIG. 33 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG. 33.

단계(2618)에서, 도 34의 (a)에 도시된 바와 같이, 게이트 마지막 공정의 경우, 게이트 유전체 층(3102), 게이트 전도성 층(3104) 및 게이트 캡 층(3106)(및 적용 가능하면, 이전 게이트 유전체 층(3102))을 제거한다. 그런 다음 수직형 Si 얇은 바디를 보호하기 위해, 게이트 에어리어 내부의 STI(shallow trench insulator) 영역(402)이 중앙 폴(2702)의 상단과 정렬되도록 다시 증착된다. 또한, 도 34의 (b)는 도 34의 (a)에 대응하는 평면도이고, 여기서 도 34의 (a)는 도 34의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2618), for the gate final process, as illustrated in (a) of FIG. 34, the gate dielectric layer (3102), the gate conductive layer (3104) and the gate cap layer (3106) (and, if applicable, the previous gate dielectric layer (3102)) are removed. Then, to protect the vertical Si thin body, a shallow trench insulator (STI) region (402) inside the gate area is re-deposited so as to be aligned with the top of the central pole (2702). In addition, (b) of FIG. 34 is a plan view corresponding to (a) of FIG. 34, wherein (a) of FIG. 34 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG. 34.

단계(2620)에서, 도 35의 (a)에 도시된 바와 같이, 먼저 중앙 폴(2702)을 제거하여 빈 공간을 남긴 다음, 빈 공간의 4개의 측에 고유전율 유전체 층(3502)을 형성하고, 그 다음 고유전율 유전체 층(3502) 위에 금속 폴(3504)을 형성하여 빈 공간을 채운다. 그 다음, 고유전율 유전체 층(3502)과 금속 폴(3504)을 다시 증착된 STI 영역(402)의 상단까지 에칭백한다. 또한, 도 35의 (b)는 도 35의 (a)에 대응하는 평면도이고, 여기서 도 35의 (a)는 도 35의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2620), as illustrated in (a) of FIG. 35, first, the central pole (2702) is removed to leave a void, then a high-k dielectric layer (3502) is formed on four sides of the void, and then a metal pole (3504) is formed on the high-k dielectric layer (3502) to fill the void. Then, the high-k dielectric layer (3502) and the metal pole (3504) are etched back to the top of the re-deposited STI region (402). In addition, (b) of FIG. 35 is a plan view corresponding to (a) of FIG. 35, wherein (a) of FIG. 35 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG.

단계(2622)에서, 도 36의 (a)에 도시된 바와 같이, 먼저 게이트 에어리어 내부에 다시 증착된 STI 영역(402)(단계(2618)에 설명됨)을 에칭하여, 수직 얇은 실리콘 바디(Sright, Sleft)의 대부분의 외부 측을 드러낸 다음, 고유전율 유전체 층(3502)을 추가로 형성하여, 수직의 얇은 실리콘 바디(Sright, Sleft)의 대부분의 외부 측을 덮는다. 또한, 도 36의 (b)는 도 36의 (a)에 대응하는 평면도이고, 여기서 도 36의 (a)는 도 36의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다.In step (2622), as illustrated in (a) of FIG. 36, the STI region (402) (described in step (2618)) that was re-deposited inside the gate area is first etched to expose most of the outer side of the vertical thin silicon body (Sright, Sleft), and then a high-k dielectric layer (3502) is additionally formed to cover most of the outer side of the vertical thin silicon body (Sright, Sleft). In addition, (b) of FIG. 36 is a plan view corresponding to (a) of FIG. 36, wherein (a) of FIG. 36 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG.

단계(2624)에서, 도 37의 (a)에 도시된 바와 같이, 게이트 에어리어 내부에서, 고유전율 유전체 층(3502) 위에 일함수 금속(3708, 3710)을 형성한 다음, 일함수 금속(3708) 위에 텅스텐층(3706)을 형성하고, 텅스텐 층(3706) 위에 패드(3704)를 형성하며, 그 다음으로 하드 마스크 산화물 층(3702)을 형성하여 VTBFET의 게이트 구조물을 완성한다. 또한, 도 37의 (b)는 도 37의 (a)에 대응하는 평면도이고, 여기서, 도 37의 (a)는 도 37의 (b)에서 지시된 2개의 단면도("A-A" 및 "B-B")를 포함한다. 일 실시예에서, 전도성 중앙 폴 위의 게이트 전도성 층 "B"의 측면 길이는 전도성 중앙 폴 "A"의 측면 길이보다 길다. 다른 실시예에서, 전도성 중앙 폴 위의 게이트 전도성 층 "B"의 측면 길이는 전도성 중앙 폴 "A"의 측면 길이와 동일하거나 실질적으로 동일하다.In step (2624), as illustrated in (a) of FIG. 37, a work function metal (3708, 3710) is formed on a high-k dielectric layer (3502) within the gate area, then a tungsten layer (3706) is formed on the work function metal (3708), a pad (3704) is formed on the tungsten layer (3706), and then a hard mask oxide layer (3702) is formed to complete the gate structure of the VTBFET. In addition, (b) of FIG. 37 is a plan view corresponding to (a) of FIG. 37, wherein (a) of FIG. 37 includes two cross-sectional views (“A-A” and “B-B”) indicated in (b) of FIG. 37. In one embodiment, a side length of the gate conductive layer “B” above the conductive center pole is longer than a side length of the conductive center pole “A”. In another embodiment, the lateral length of the gate conductive layer “B” above the conductive central pole is equal to or substantially equal to the lateral length of the conductive central pole “A”.

예를 들어 최소 피처 크기가 5nm(또는 기술 노드=5nm)인 공정을 사용하는 것에 의해, 다수의 MOS 구조와 다수의 전도성 채널을 갖춘 NuVTBFET는 다음과 같은 치수를 갖는 구조를 갖는다: 구축된 처음 2개의 얇은 Si 바디는 1.5nm의 바디 폭을 가지며, 게이트 유전체 두께는 약 1nm이고, 전도성 중앙 폴의 두께는 약 3nm이며, 따라서 단일 볼록 핀 구조물의 시작 두께는 약 8nm이다.For example, by using a process with a minimum feature size of 5 nm (or technology node = 5 nm), a NuVTBFET with multiple MOS structures and multiple conductive channels has a structure with the following dimensions: the first two thin Si bodies constructed have a body width of 1.5 nm, the gate dielectric thickness is about 1 nm, the thickness of the conductive center pole is about 3 nm, and therefore the starting thickness of a single convex fin structure is about 8 nm.

다음으로, 도 38 및 도 39를 참조한다. NuVTBFET의 게이트 구조물이 완전히 형성된 후, 도 21의 (c)와 유사하게, NuVTBFET는 또한 일함수 금속(3708)의 상단 부분과 텅스텐 층(3706)에 의해 연결된 3개의 수직 게이트 전도성 부분(G1~G3)을 가지며, 여기서 수직 게이트 전도성 부분(G1~G3)의 기능은 도 21의 (c)의 설명을 참조할 수 있으므로, 간략화를 위해 이에 대한 추가 설명은 생략한다. 따라서 하나의 공통 소스 영역과 하나의 공통 드레인 영역을 공유하는 4개의 도체-산화물-반도체 구조 또는 MOS 구조가 있다. 이 실시예에서, 상단 연결 부분(즉, 일함수 금속(3708)과 텅스텐 층(3706)의 조합)의 재료는 금속 중앙 폴(3504)의 재료와 상이하다. 또한, 도 39는 본 발명의 또 다른 실시예를 도시하며, 여기서 도 39와 도 38의 차이점은 도 39에 도시된 것과 같으며, 도 38에 도시된 금속 폴(3504)은 텅스텐-일함수 금속-제1 고유전율 유전체 층으로 구성된 샌드위치 구조물로 대체되고, 도 39는 또한 3개의 수직 게이트 전도성 부분(G1~G3)을 가지므로, 간략화를 위해 이에 대한 추가 설명은 생략한다.Next, refer to FIGS. 38 and 39. After the gate structure of the NuVTBFET is fully formed, similar to FIG. 21(c), the NuVTBFET also has three vertical gate conductive portions (G1 to G3) connected by the top portion of the work function metal (3708) and the tungsten layer (3706), wherein the functions of the vertical gate conductive portions (G1 to G3) can be referred to the description of FIG. 21(c), and therefore, further description thereof is omitted for simplicity. Thus, there are four conductor-oxide-semiconductor structures or MOS structures sharing one common source region and one common drain region. In this embodiment, the material of the top connecting portion (i.e., the combination of the work function metal (3708) and the tungsten layer (3706)) is different from the material of the metal center pole (3504). Also, FIG. 39 illustrates another embodiment of the present invention, wherein the difference between FIG. 39 and FIG. 38 is as shown in FIG. 39, and the metal pole (3504) illustrated in FIG. 38 is replaced with a sandwich structure composed of a tungsten-work function metal-first high-k dielectric layer, and FIG. 39 also has three vertical gate conductive portions (G1 to G3), so that further description thereof is omitted for simplicity.

요약하자면, NuVTBFET의 아키텍처 발전을 실현하여 전력, 성능 및 에어리어 감소 달성을 도달하기 위해, 기존 Tri-Gate/FinFET와 비교한 NuVTBFET의 세 가지 단면도가 도 37에 도시되어 있다. 세 가지 뚜렷한 차이점이 도 37의 (a)에서 A-A 단면에 도시되어 있다:In summary, in order to realize the architectural advancement of NuVTBFET to achieve power, performance and area reduction, three cross-sectional views of NuVTBFET compared with conventional Tri-Gate/FinFET are shown in Fig. 37. Three distinct differences are shown in the A-A cross-section in Fig. 37 (a):

(1) 전도성 중앙 폴은 단일 볼록 Si 핀 바디에 형성된다. 전도성 중앙 폴은 NuVTBFET의 오프 상태 동안 누설 전류 경로를 효과적으로 억제할 수 있다. 그러나 NuVTBFET에는 ON 상태 동안 전류 전도를 위해 여전히 2개의 수직형 얇은 바디(Sright 실리콘 바디 및 Sleft 실리콘 바디)가 있다. 예를 들어 Sright(또는 Sleft) 얇은 바디의 폭은 예를 들어, 약 1.5~2nm일 수 있다.(1) The conductive central pole is formed on a single convex Si fin body. The conductive central pole can effectively suppress the leakage current path during the off-state of the NuVTBFET. However, the NuVTBFET still has two vertical thin bodies (the Sright silicon body and the Sleft silicon body) for current conduction during the ON-state. For example, the width of the Sright (or Sleft) thin body can be, for example, about 1.5 to 2 nm.

(2) 활성 영역 또는 좁은 볼록 Si 핀 바디, 특히 볼록 Si 핀 바디의 측벽을 클램핑하기 위해 솔리드 벽(예컨대, 수직 산화물 스페이서 및 수직 질화물 스페이서)이 형성된다. 솔리드 클램핑 벽은 소스/드레인 영역 또는 게이트 영역을 형성하는 동안 좁은 볼록 Si 핀 바디가 붕괴되는 것을 방지하기 위해 단일 층 또는 기타 복합 층일 수 있다. 더욱이, 두꺼운 STI 영역은 활성 영역이나 좁은 볼록 Si 핀 바디를 추가로 에워싸거나 클램핑한다.(2) A solid wall (e.g., a vertical oxide spacer and a vertical nitride spacer) is formed to clamp the active region or the narrow convex Si fin body, especially the sidewall of the convex Si fin body. The solid clamping wall may be a single layer or other composite layers to prevent the narrow convex Si fin body from collapsing during the formation of the source/drain region or the gate region. Furthermore, the thick STI region additionally surrounds or clamps the active region or the narrow convex Si fin body.

(3) 얕은 트렌치 격리(STI(402)) 높이가 높아지면, 랜딩 패드(TiN 층(2012) 및 텅스텐 층(2014))와 금속-반도체 접합(junction)(TiN 층(2012)과 텅스텐 층(2014)과 n+ 도핑된 소스(2008)(또는 n+ 도핑된 드레인(2010)) 사이)에 의한 S/D 콘택트(contact)이 자기 구성적(self-constructive)일 수 있으며, 이는 S/D 콘택트 홀 패터링(hole pattering)을 사용하는 공격적인 리소그래피로 인한 부담을 크게 감소시킨다. (3) As the shallow trench isolation (STI (402)) height increases, the S/D contact by the landing pad (TiN layer (2012) and tungsten layer (2014)) and the metal-semiconductor junction (between TiN layer (2012) and tungsten layer (2014) and n+ doped source (2008) (or n+ doped drain (2010))) can be self-constructive, which significantly reduces the burden due to aggressive lithography using S/D contact hole pattering.

(4) 언더그라운드 절연체(산화물-3B 층(10024))는, 접합 누설을 크게 억제하고 노이즈 및 래치업(latch-up)에 대한 전기적 차단 역할을 한다. 셀 폭 감소로 인해 트랜지스터 성능이 향상될 뿐만 아니라, 이러한 아키텍처 장점으로 금속 제로(zero) 층 및 래치업 설계 규칙이 없어 셀 높이도 축소될 수 있다.(4) The underground insulator (oxide-3B layer (10024)) significantly suppresses junction leakage and acts as an electrical blocker against noise and latch-up. Not only does the reduced cell width improve transistor performance, but this architectural advantage also allows for a reduction in cell height due to the absence of a metal zero layer and latch-up design rules.

따라서 기존 Tri-Gate/FinFET과 비교하여 NuVTBFET는 다음과 같은 장점이 있다:Therefore, compared to conventional Tri-Gate/FinFET, NuVTBFET has the following advantages:

(1) 더 나은 단채널 효과(특히 DIBL(Drain Induced Barrier Lowering)에 대해)가 향상되므로 Lgate를 <10nm으로 설계할 수 있다.(1) The Lgate can be designed to be <10 nm because it improves the single-channel effect (especially for Drain Induced Barrier Lowering (DIBL)).

(2) 주로 접합 누설 경로를 제거하는 수직형 얇은 채널 바디로 인해 DIBL이 낮아진다.(2) DIBL is lowered due to the vertical thin channel body that mainly eliminates joint leakage paths.

(3) 언더그라운드 절연체(도 37의 (a)에 도시된 산화물-3B층(10024))로 인해 N형 NuVTBFET과 P형 NuVTBFET 사이에 래치업이 없으며, 노이즈에 대한 전기적 차단 역할을 할 수 있다.(3) There is no latch-up between the N-type NuVTBFET and the P-type NuVTBFET due to the underground insulator (oxide-3B layer (10024) shown in (a) of Fig. 37), and it can act as an electrical blocking agent for noise.

(4) 자체 정렬된 S/D 콘택트 및 구현에 의한 거대한 소스/드레인 콘택트 저항으로 인해 Ion이 호환 가능하다. (4) Ion compatible due to self-aligned S/D contacts and huge source/drain contact resistance by implementation.

(5) 자기 구성적 콘택트(도 37의 (a)에 도시된 TiN 층(2012) 및 텅스텐 층(2014))으로 인한 금속 제로(metal zero, M0) 콘택트 홀에 대한 리소그래피 병목 현상(bottle-neck)이 완화된다.(5) The lithography bottle-neck for the metal zero (M0) contact hole due to the self-organizing contact (TiN layer (2012) and tungsten layer (2014) shown in (a) of Fig. 37) is alleviated.

(6) 언더그라운드 게이트(도 37의 (a)에 도시된 금속 폴(3504))로 인해 펀치 스루 스톱 임플란트에 대한 수요가 적다.(6) There is less demand for punch-through stop implants due to the underground gate (metal pole (3504) shown in (a) of Fig. 37).

자기 구성적에 의한 NuVTBFET의 신기술은 EUV 리소그래피를 사용하여 공격적으로 증가하는 비용 부담을 완화하고 더 적은 투자로 무어의 법칙을 확장하는 실현을 가속화하는 핵심 팩터(key factor)이다. 셀 에어리어(게이트 피치 × 핀 피치)는 NuVTBFET의 경우 34nm*22nm = 748nm2이고 N3의 경우 45nm*26nm = 1170nm2이며, 이는 N3의 기존 Tri-Gate/FinFET 구조에 비해 셀 에어리어가 ~ 36.1% 만큼 감소한 것을 나타낸다.The novel technology of NuVTBFET by self-organization is a key factor to alleviate the aggressively increasing cost burden using EUV lithography and accelerate the realization of the extension of Moore's law with less investment. The cell area (gate pitch × fin pitch) is 34nm*22nm = 748nm 2 for NuVTBFET and 45nm*26nm = 1170nm 2 for N3, which represents a ~36.1% reduction in cell area compared to the conventional Tri-Gate/FinFET structure of N3.

로직 트랜지스터 밀도 스케일링은 셀 폭과 셀 높이라는 두 가지 차원을 감소시키는 것으로부터 비롯된다. 라인의 프론트 엔드 내의 트랜지스터의 스케일링은 셀 폭을 감소시키는 반면 라인의 백 엔드 내의 금속 상호 연결의 스케일링은 셀 높이를 감소시킨다. NuVTBFET의 DTCO(design technology co-optimization) 기술을 사용하면, N3 기술 노드에 비해 ~1.7X 로직 디바이스 밀도를 달성할 수 있다. 무어의 법칙에 따른 레이트로 10nm에서 NuFET의 게이트 길이가 계속 스케일링된다는 것은 기술 노드가 1.5nm를 향해 나아가고 있음을 지시한다.Logic transistor density scaling comes from reducing two dimensions: cell width and cell height. Scaling the transistors within the front end of the line reduces cell width, while scaling the metal interconnects within the back end of the line reduces cell height. Using NuVTBFET’s design technology co-optimization (DTCO) technology, ~1.7X logic device density can be achieved compared to the N3 technology node. The continued scaling of NuFET’s gate length at 10nm at a rate that follows Moore’s law indicates that the technology node is moving towards 1.5nm.

또한, 일함수 금속 3708/3710의 일함수(WF)는 4.2~4.3으로 조정되어 NuVTBFET의 문턱 전압 Vt가 약 330~360mv가 되도록 할 수 있다. 전도성 중앙 폴 및/또는 게이트 전도성 재료의 일함수를 조정하는 데 적합한 게이트 금속 재료를 사용하면, NuVTBFET의 On-상태 동안 전류 밀도가 기존 FinFET 트랜지스터의 전류 밀도의 7배가 될 수 있다. 따라서 NuVTBFET는 NuVTBFET의 ON 전류(Ion)와 Off 전류(Ioff)의 비율이 106(예컨대, 1~10×106)보다 작지 않게 하기 위한 양자 강화(quantum enhancement)를 갖고 있으며, NuVTBFET의 SS(subthreshold slop, 즉 포화 영역에서의 Id v. Vg 기울기)는 74보다 크지 않다(예컨대, 71~74). 또한 NuVTBFET의 Ion은 90uA보다 작지 않으며(예컨대, 90~110uA), NuVTBFET의 Ioff는 90pA보다 크지 않다(예컨대, 10~90pA). In addition, the work function (WF) of the work function metal 3708/3710 can be adjusted to 4.2 to 4.3 so that the threshold voltage Vt of the NuVTBFET becomes approximately 330 to 360 mV. By using a gate metal material suitable for tuning the work function of the conductive center pole and/or the gate conductive material, the current density during the On-state of the NuVTBFET can be seven times that of a conventional FinFET transistor. Therefore, the NuVTBFET has quantum enhancement such that the ratio of the ON current (Ion) to the OFF current (Ioff) of the NuVTBFET is not less than 10 6 (e.g., 1 to 10×10 6 ), and the SS (subthreshold slope, i.e., the slope of Id v. Vg in the saturation region) of the NuVTBFET is not greater than 74 (e.g., 71 to 74). Also, the Ion of NuVTBFET is not less than 90uA (e.g., 90~110uA), and the Ioff of NuVTBFET is not greater than 90pA (e.g., 10~90pA).

본 발명은 실시예를 참조하여 도시되고 설명되었으나, 본 발명은 개시된 실시예에 한정되지 않고, 도리어 첨부된 청구 범위의 정신 및 범위 내에서 본 발명에 포함되는 다양한 변형 및 균등한 배열을 포괄하는 것으로 이해되어야 한다.While the present invention has been illustrated and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but rather encompasses various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

Claims (20)

트랜지스터 구조로서,
단일 볼록 구조물을 갖는 바디(body) - 상기 볼록 구조물은 제1 반도체 재료로 이루어지고, 트렌치가 상기 단일 볼록 구조물에 형성됨 -;
게이트 전도성 층 및 게이트 유전체 층을 갖는 게이트 구조물 - 상기 게이트 전도성 층은 상기 단일 볼록 구조물 위에 걸쳐 있고, 상기 게이트 전도성 층의 부분이 상기 트렌치에 채워짐 -;
상기 단일 볼록 구조물의 제1 단부와 접촉하는 소스 영역; 및
상기 단말 볼록 구조물의 제2 단부와 접촉하는 드레인 영역
를 포함하고,
상기 트랜지스터 구조의 ON 전류(Ion)와 Off 전류(Ioff)의 비율이 106 보다 작지 않은, 트랜지스터 구조.
As a transistor structure,
A body having a single convex structure, wherein the convex structure is made of a first semiconductor material, and a trench is formed in the single convex structure;
A gate structure having a gate conductive layer and a gate dielectric layer, wherein the gate conductive layer extends over the single convex structure, and a portion of the gate conductive layer fills the trench;
a source region in contact with the first end of the single convex structure; and
A drain region in contact with the second end of the above terminal convex structure
Including,
A transistor structure in which the ratio of the ON current (Ion) to the OFF current (Ioff) of the above transistor structure is not less than 10 6 .
제1항에 있어서,
상기 트랜지스터 구조의 Ion/Ioff 비율이 약 1~10×106인, 트랜지스터 구조.
In the first paragraph,
A transistor structure having an Ion/Ioff ratio of approximately 1 to 10×10 6 .
제1항에 있어서,
상기 볼록 구조물은 상기 게이트 전도성 층에 의해 덮인 제1 외부 측벽 및 제2 외부 측벽을 포함하고, 상기 볼록 구조물은 상기 트렌치에서의 제1 내부 측벽 및 제2 내부 측벽을 더 포함하며,
상기 제1 내부 측벽 또는 상기 제2 내부 측벽의 길이는 상기 제1 외부 측벽 또는 상기 제2 외부 측벽의 길이보다 짧은, 트랜지스터 구조.
In the first paragraph,
The convex structure comprises a first outer sidewall and a second outer sidewall covered by the gate conductive layer, and the convex structure further comprises a first inner sidewall and a second inner sidewall in the trench,
A transistor structure, wherein the length of the first inner sidewall or the second inner sidewall is shorter than the length of the first outer sidewall or the second outer sidewall.
제1항에 있어서,
상기 트렌치의 바닥 표면 및 측벽은 상기 게이트 유전체 층에 의해 덮여 있고, 상기 단일 볼록 구조물 외부의 상기 게이트 전도성 층의 바닥은 상기 트렌치에 채워진 상기 게이트 전도성 층의 부분의 바닥보다 낮은, 트랜지스터 구조.
In the first paragraph,
A transistor structure wherein the bottom surface and sidewalls of the trench are covered by the gate dielectric layer, and a bottom of the gate conductive layer outside the single convex structure is lower than a bottom of a portion of the gate conductive layer filled in the trench.
제1항에 있어서,
상기 단일 볼록 구조물은 2개의 수직형 얇은 바디를 포함하고, 상기 게이트 유전체 층은 상기 게이트 전도성 층과 상기 2개의 수직형 얇은 바디 사이에 배치되며, 하나의 수직형 얇은 바디의 폭은 3nm보다 크지 않은, 트랜지스터 구조.
In the first paragraph,
A transistor structure, wherein the single convex structure comprises two vertical thin bodies, the gate dielectric layer is disposed between the gate conductive layer and the two vertical thin bodies, and a width of one vertical thin body is not greater than 3 nm.
제1항에 있어서,
상기 소스 영역을 수용하는 제1 오목부(concave); 및
상기 드레인 영역을 수용하는 제2 오목부
를 더 포함하고,
상기 제1 오목부의 측벽과 상기 제2 오목부의 측벽은 STI 영역에 의해 둘러싸여 있으며, 상기 소스 영역의 에지는 상기 2개의 수직형 얇은 바디와 접촉하고, 상기 드레인 영역의 에지는 상기 2개의 수직형 얇은 바디와 접촉하는, 트랜지스터 구조.
In the first paragraph,
a first concave portion accommodating the above source area; and
A second recessed portion accommodating the above drain region
Including more,
A transistor structure, wherein the sidewalls of the first concave portion and the sidewalls of the second concave portion are surrounded by STI regions, an edge of the source region is in contact with the two vertical thin bodies, and an edge of the drain region is in contact with the two vertical thin bodies.
제6항에 있어서,
상기 소스 영역은,
상기 2개의 수직형 얇은 바디와 접촉하는 LDD 영역;
상기 LDD 영역으로부터 측방향으로 연장되는 고농도로 도핑된 영역; 및
상기 고농도로 도핑된 영역의 상단 표면 및 측벽과 접촉하는 금속 영역
을 포함하는, 트랜지스터 구조.
In Article 6,
The above source area is,
LDD region in contact with the above two vertical thin bodies;
A heavily doped region extending laterally from the LDD region; and
A metal region in contact with the top surface and side walls of the highly doped region.
A transistor structure comprising:
트랜지스터 구조로서,
원래의 표면을 갖는 볼록 구조물을 갖는 바디 - 상기 바디는 반도체 재료로 이루어지고, 상기 볼록 구조물은 다수의 전도성 채널을 가짐 -;
상기 볼록 구조물의 제1 단부와 접촉하는 소스 영역;
상기 볼록 구조물의 제2 단부와 접촉하는 드레인 영역; 및
게이트 전도성 층을 갖는 게이트 영역 - 상기 게이트 전도성 층은 상기 볼록 구조물 위에 걸쳐 있고, 상기 게이트 전도성 층의 제1 부분은 상기 볼록 구조물에 있으면서 상기 원래의 표면 아래에 있으며, 상기 게이트 전도성 층의 제2 부분은 상기 원래의 표면 위에 있음 -
을 포함하고,
상기 트랜지스터 구조의 SS(subthreshold slop)는 74보다 크지 않은, 트랜지스터 구조.
As a transistor structure,
A body having a convex structure having an original surface, wherein the body is made of a semiconductor material, and the convex structure has a plurality of conductive channels;
A source region in contact with the first end of the convex structure;
A drain region in contact with the second end of the convex structure; and
A gate region having a gate conductive layer, wherein the gate conductive layer extends over the convex structure, a first portion of the gate conductive layer is in the convex structure and is below the original surface, and a second portion of the gate conductive layer is above the original surface.
Including,
A transistor structure in which the SS (subthreshold slop) of the above transistor structure is not greater than 74.
제8항에 있어서,
상기 트랜지스터의 SS는 71~74 사이인, 트랜지스터 구조.
In Article 8,
The above transistor structure has SS between 71 and 74.
제8항에 있어서,
상기 게이트 전도성 층의 제2 부분의 길이는 상기 게이트 전도성 층의 제1 부분의 길이보다 길고, 상기 볼록 구조물에서 그리고 상기 제1 단부와 제2 단부 사이에 트렌치가 형성되며, 상기 게이트 전도성 층의 제1 부분이 상기 트렌치에 채워지는, 트랜지스터 구조.
In Article 8,
A transistor structure, wherein the length of the second portion of the gate conductive layer is longer than the length of the first portion of the gate conductive layer, a trench is formed in the convex structure and between the first end and the second end, and the first portion of the gate conductive layer is filled in the trench.
제10항에 있어서,
상기 볼록 구조물은 위쪽으로 연장되는 2개의 얇은 바디를 포함하고, 각각의 얇은 바디는 상기 얇은 바디의 측벽을 따라 2개의 전도성 채널을 포함하며, 상기 게이트 전도성 층의 제1 부분으로 채워진 상기 트렌치는 상기 2개의 얇은 바디 사이에 있는, 트랜지스터 구조.
In Article 10,
A transistor structure, wherein the convex structure comprises two thin bodies extending upward, each thin body comprising two conductive channels along sidewalls of the thin bodies, and the trench filled with a first portion of the gate conductive layer is located between the two thin bodies.
제11항에 있어서,
상기 볼록 구조물 위에 걸쳐 있는 게이트 유전체 층을 더 포함하고, 상기 게이트 전도성 층의 제1 부분은 상기 트렌치 내에서 상기 게이트 유전체 층에 의해 둘러싸여 있으며, 상기 게이트 전도성 층은 상기 트렌치의 바닥 및 4개의 측벽을 따라 상기 게이트 유전체 층에 의해 둘러싸여 있는, 트랜지스터 구조.
In Article 11,
A transistor structure further comprising a gate dielectric layer overlying the convex structure, wherein a first portion of the gate conductive layer is surrounded by the gate dielectric layer within the trench, and the gate conductive layer is surrounded by the gate dielectric layer along a bottom and four sidewalls of the trench.
제12항에 있어서,
상기 트렌치의 바닥 바로 아래에는 상기 바디의 반도체 재료가 있고, 상기 트렌치의 바닥을 따라 있는 상기 게이트 유전체 층은 상기 바디의 반도체 재료와 직접 접촉하는, 트랜지스터 구조.
In Article 12,
A transistor structure, wherein the semiconductor material of the body is located directly below the bottom of the trench, and the gate dielectric layer along the bottom of the trench is in direct contact with the semiconductor material of the body.
제13항에 있어서,
상기 볼록 구조물의 측벽을 클램핑하는 격리 벽; 및
상기 격리 벽을 둘러싸는 STI 층
을 더 포함하는 트랜지스터 구조.
In Article 13,
An isolation wall clamping the side wall of the above convex structure; and
STI layer surrounding the above isolation wall
A transistor structure further comprising:
트랜지스터 구조로서,
단일 볼록 구조물을 갖는 반도체 바디;
상기 단일 볼록 구조물 위에 걸쳐 있는, 게이트 전도성 층 및 게이트 유전체 층 - 상기 단일 볼록 구조물은 적어도 4개의 위쪽으로 연장되는 도체-산화물-반도체 계면(conductor-oxide-semiconductor interface)을 포함함 -;
상기 단일 볼록 구조물의 제1 단부와 접촉하는 소스 영역; 및
상기 단일 볼록 구조물의 제2 단부와 접촉하는 드레인 영역
을 포함하고,
상기 트랜지스터 구조의 Ion은 90uA보다 작지 않은, 트랜지스터 구조.
As a transistor structure,
A semiconductor body having a single convex structure;
A gate conductive layer and a gate dielectric layer overlying the single convex structure, the single convex structure including at least four upwardly extending conductor-oxide-semiconductor interfaces;
a source region in contact with the first end of the single convex structure; and
A drain region in contact with the second end of the above single convex structure
Including,
The Ion of the above transistor structure is not less than 90uA.
제15항에 있어서,
상기 트랜지스터 구조의 Ioff는 90pA보다 크지 않은, 트랜지스터 구조.
In Article 15,
A transistor structure in which the Ioff of the above transistor structure is not greater than 90pA.
제16항에 있어서,
상기 단일 볼록 구조물은 2개의 위쪽으로 연장되는 얇은 바디를 포함하고, 각각의 위쪽으로 연장되는 얇은 바디는 2개의 위쪽으로 연장되는 도체-산화물-반도체 계면을 포함하며, 상기 2개의 위쪽으로 연장되는 얇은 바디를 분리하기 위해 상기 단일 볼록 구조물에 트렌치가 형성되는, 트랜지스터 구조.
In Article 16,
A transistor structure, wherein the single convex structure comprises two upwardly extending thin bodies, each of the upwardly extending thin bodies comprising two upwardly extending conductor-oxide-semiconductor interfaces, and a trench is formed in the single convex structure to separate the two upwardly extending thin bodies.
제17항에 있어서,
상기 적어도 4개의 위쪽으로 연장되는 도체-산화물-반도체 계면은 서로 수평으로 시프트되고, 상기 2개의 위쪽으로 연장되는 바디 사이에는 STI 영역이 없는, 트랜지스터 구조.
In Article 17,
A transistor structure wherein at least four upwardly extending conductor-oxide-semiconductor interfaces are shifted horizontally with respect to each other, and there is no STI region between two upwardly extending bodies.
제15항에 있어서,
상기 트랜지스터 구조의 문턱 전압(Vth)은 330mv~360mv 사이인, 트랜지스터 구조.
In Article 15,
A transistor structure having a threshold voltage (Vth) of 330mV to 360mV.
제15항에 있어서,
상기 게이트 전도성 층 옆에 있으면서 상기 단일 볼록 구조물의 상단 표면 및 측벽 위에 걸쳐 있는 스페이서
를 더 포함하는 트랜지스터 구조.
In Article 15,
A spacer extending over the top surface and sidewalls of the single convex structure while being next to the gate conductive layer.
A transistor structure further comprising:
KR1020240059956A 2023-05-05 2024-05-07 Transistor structure with multiple vertical thin bodies KR20240161781A (en)

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US18/654,015 2024-05-03

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