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KR20240136730A - Digitizer and image display device including the same - Google Patents

Digitizer and image display device including the same Download PDF

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Publication number
KR20240136730A
KR20240136730A KR1020230030071A KR20230030071A KR20240136730A KR 20240136730 A KR20240136730 A KR 20240136730A KR 1020230030071 A KR1020230030071 A KR 1020230030071A KR 20230030071 A KR20230030071 A KR 20230030071A KR 20240136730 A KR20240136730 A KR 20240136730A
Authority
KR
South Korea
Prior art keywords
layer
digitizer
conductive
substrate layer
substrate
Prior art date
Application number
KR1020230030071A
Other languages
Korean (ko)
Inventor
최병진
장환실
Original Assignee
동우 화인켐 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동우 화인켐 주식회사 filed Critical 동우 화인켐 주식회사
Priority to KR1020230030071A priority Critical patent/KR20240136730A/en
Publication of KR20240136730A publication Critical patent/KR20240136730A/en

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Abstract

본 발명의 실시예들은 디지타이저 및 이를 포함하는 화상 표시 장치를 제공한다. 디지타이저는 서로 대향하는 제1 면 및 제2 면을 가지며, 제1 면 측에 형성된 볼록부 및 리세스부를 포함하는 기재층, 기재층의 제2 면 상에 형성된 하부 도전층, 상기 하부 도전층 상에 형성된 층간 절연층, 및 층간 절연층 상에 형성되어 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함한다.Embodiments of the present invention provide a digitizer and an image display device including the same. The digitizer includes a substrate layer having first and second surfaces facing each other and including a convex portion and a recessed portion formed on a side of the first surface, a lower conductive layer formed on the second surface of the substrate layer, an interlayer insulating layer formed on the lower conductive layer, and an upper conductive layer formed on the interlayer insulating layer and electrically connected to the lower conductive layer.

Description

디지타이저 및 이를 포함하는 화상 표시 장치{DIGITIZER AND IMAGE DISPLAY DEVICE INCLUDING THE SAME}Digitizer and image display device including the same {DIGITIZER AND IMAGE DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer and an image display device including the same. More specifically, the present invention relates to a digitizer including a double-layer conductive structure and an image display device including the same.

최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions have been combined with image display devices and implemented in the form of, for example, smartphones. For example, electronic devices are being developed in which a touch panel or touch sensor is attached to the display panel of the image display device and information input functions are implemented by selecting a menu displayed on the window surface.

또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent No. 10-1750564, a digitizer that converts analog coordinate information into a digital signal by electromagnetic means is placed on the back side of the image display device.

예를 들면, 정전 용량을 이용한 터치 센서 혹은 터치 패널과 비교할 때, 디지타이저는 전자기 유도 현상을 이용하며 보다 두꺼운 도전 라인을 포함한다.For example, compared to touch sensors or touch panels that utilize capacitance, digitizers utilize electromagnetic induction and include thicker conductive lines.

이에 따라, 상부 동박 적층판 및 하부 동박 적층판을 별도로 각 층 회로 설계에 따라 패터닝한 후 수지 기판에 합지하여 디지타이저가 제조된다. 이 경우, 상부 구리 배선 및 하부 구리 배선을 정렬하고, 연결시키기 위해 비아 홀 공정이 수행된다.Accordingly, the upper copper-clad laminate and the lower copper-clad laminate are patterned separately according to the circuit design of each layer and then laminated onto a resin substrate to manufacture a digitizer. In this case, a via hole process is performed to align and connect the upper copper wiring and the lower copper wiring.

또한, 최근 접히거나 구부릴 수 있는 유연성을 갖는 플렉시블 디스플레이가 개발되고 있으며, 이에 따라, 상기 디지타이저와 같은 센서 구조 역시 플렉시블 디스플레이에 적용될 수 있도록 적절한 물성, 설계, 구조를 갖도록 개발될 필요가 있다. In addition, flexible displays that can be folded or bent have recently been developed, and accordingly, sensor structures such as the digitizer also need to be developed to have appropriate properties, design, and structure so that they can be applied to flexible displays.

상술한 바와 같이, 상대적으로 큰 두께를 갖는 디지타이저는 플렉시블 디스플레이의 폴딩 영역에서 폴딩 스트레스 인가 시, 배선의 크랙, 들뜸에 취약할 수 있으며, 수지 기판의 손상도 발생할 수 있다.As described above, a digitizer having a relatively large thickness may be vulnerable to cracking and lifting of wiring when folding stress is applied in the folding area of a flexible display, and damage to the resin substrate may also occur.

한국등록특허공보 제10-1750564호Korean Patent Publication No. 10-1750564

본 발명의 일 과제는 향상된 전기적 특성 및 기계적 신뢰성을 갖는 디지타이저를 제공하는 것이다.An object of the present invention is to provide a digitizer having improved electrical characteristics and mechanical reliability.

본 발명의 일 과제는 향상된 향상된 전기적 특성 및 신뢰성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.An object of the present invention is to provide an image display device including a digitizer having improved electrical characteristics and reliability.

1. 서로 대향하는 제1 면 및 제2 면을 가지며, 상기 제1 면 측에 형성된 볼록부 및 리세스부를 포함하는 기재층; 상기 기재층의 상기 제2 면 상에 형성된 하부 도전층; 상기 하부 도전층 상에 형성된 층간 절연층; 및 상기 층간 절연층 상에 형성되어 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.1. A digitizer comprising: a substrate layer having first and second surfaces facing each other and including a convex portion and a recessed portion formed on a side of the first surface; a lower conductive layer formed on the second surface of the substrate layer; an interlayer insulating layer formed on the lower conductive layer; and an upper conductive layer formed on the interlayer insulating layer and electrically connected to the lower conductive layer.

2. 위 1에 있어서, 복수의 상기 볼록부들 및 상기 리세스부들이 교대로 반복적으로 상기 기재층의 상기 제1 면에 배열된, 디지타이저.2. A digitizer in the above 1, wherein a plurality of the convex portions and the recessed portions are alternately and repeatedly arranged on the first surface of the substrate layer.

3. 위 1에 있어서, 상기 기재층은 상기 리세스부 주변에 형성된 홀을 포함하는, 디지타이저.3. A digitizer in the above 1, wherein the substrate layer includes a hole formed around the recessed portion.

4. 위 3에 있어서, 상기 홀은 상기 기재층의 상기 제1 면으로부터 연장하여 상기 기재층을 부분적으로 관통하는, 디지타이저.4. In the above 3, the hole is a digitizer that extends from the first surface of the substrate layer and partially penetrates the substrate layer.

5. 위 3에 있어서, 상기 홀은 상기 기재층의 상기 제1 면으로부터 상기 제2 면까지 연장하는, 디지타이저.5. In the above 3, the digitizer extends from the first surface of the substrate layer to the second surface.

6. 위 3에 있어서, 상기 홀은 상기 볼록부 및 상기 리세스부 사이에 형성된, 디지타이저.6. In the above 3, the digitizer is formed between the convex portion and the recessed portion.

7. 위 3에 있어서, 복수의 상기 홀들이 상기 리세스부의 주변에 형성된, 디지타이저.7. A digitizer in the above 3, wherein a plurality of said holes are formed around the periphery of the recessed portion.

8. 위 3에 있어서, 상기 홀을 채우는 충진층을 더 포함하는, 디지타이저.8. A digitizer further comprising a filling layer filling the hole in the above 3.

9. 위 3에 있어서, 상기 충진층은 상기 기재층보다 작은 탄성률을 갖는 디지타이저.9. In the above 3, the filling layer is a digitizer having a lower elasticity than the substrate layer.

10. 위 9에 있어서, 상기 기재층은 폴리이미드를 포함하고, 상기 충진층은 상기 기재층과 다른 유기절연층을 포함하는, 디지타이저.10. A digitizer according to 9 above, wherein the substrate layer comprises polyimide, and the filling layer comprises an organic insulating layer different from the substrate layer.

11. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 제2 면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,11. In the above 1, the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the second surface of the substrate layer,

상기 상부 도전층은 상기 기재층의 상기 제2 면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.A digitizer, wherein the upper conductive layer comprises a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction that is parallel to the second surface of the substrate layer and perpendicular to the second direction.

12. 위 11에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.12. A digitizer including, in the above 11, first contacts electrically connecting the first upper conductive lines and the second lower conductive lines and forming a first conductive coil; and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines and forming a second conductive coil.

13. 위 12에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고, 상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.13. A digitizer according to the above 12, wherein the first conductive coil extends in the first direction and a plurality of the first conductive coils are arranged along the second direction, and the second conductive coil extends in the second direction and a plurality of the second conductive coils are arranged along the first direction.

14. 위 13에 있어서, 상기 기재층은 폴딩 영역을 포함하고, 14. In the above 13, the substrate layer includes a folding area,

상기 폴딩 영역의 폴딩 축은 상기 제1 상부 도전 라인과 교차하며, 상기 제1 하부 도전 라인과 평행한, 디지타이저.A digitizer wherein the folding axis of the above folding region intersects the first upper conductive line and is parallel to the first lower conductive line.

15. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.15. An image display device comprising a display panel; and a digitizer according to the above-described embodiments disposed under the display panel.

16. 위 15에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.16. An image display device according to the above 15, further comprising a touch sensor disposed on the display panel.

17. 위 16에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,17. In the above 16, further including a rear cover and a window substrate,

상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.An image display device, wherein the touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.

18. 위 17에 있어서, 상기 디지타이저의 상기 제1 면 및 상기 표시 패널의 저면을 서로 접합시키는 점접착층을 더 포함하는, 화상 표시 장치.18. An image display device according to the above 17, further comprising a point adhesive layer that bonds the first surface of the digitizer and the lower surface of the display panel to each other.

본 발명의 실시예들에 따르는 디지타이저의 기재층의 저면은 볼록부들을 포함하며, 상기 볼록부들 사이의 리세스부를 포함할 수 있다. 상기 디지타이저의 폴딩/벤딩 시 상기 기재층에 인가되는 인장 응력/압축 응력이 상기 리세스부를 통해 완충/완화될 수 있다, 또한 상기 인장 응력/압축 응력이 상기 볼록부를 통해 확산될 수 있다. 따라서, 폴딩/벤딩에 의한 도전 라인들의 들뜸, 박리, 크랙 등의 불량을 방지할 수 있다.According to embodiments of the present invention, the bottom surface of the substrate layer of the digitizer may include convex portions and may include recessed portions between the convex portions. When the digitizer is folded/bent, the tensile stress/compressive stress applied to the substrate layer may be buffered/relieved through the recessed portions, and further, the tensile stress/compressive stress may be spread through the convex portions. Accordingly, it is possible to prevent defects such as lifting, peeling, and cracking of conductive lines due to folding/bending.

상기 기재층의 상기 저면은 디스플레이 패널과 결합될 수 있다. 이에 따라, 상기 디스플레이 패널에 인가되는 폴딩/벤딩 스트레스가 상기 기재층의 저면에서 먼저 확산, 완화 또는 흡수될 수 있다. 따라서, 디스플레이 패널 및 디지타이저의 계면에서 발생하는 기재층의 박리, 파단을 방지할 수 있다.The lower surface of the above-described substrate layer can be combined with the display panel. Accordingly, the folding/bending stress applied to the display panel can be first diffused, alleviated, or absorbed at the lower surface of the substrate layer. Accordingly, peeling or breakage of the substrate layer occurring at the interface between the display panel and the digitizer can be prevented.

일부 실시예들에 있어서, 상기 기재층의 상기 리세스부에 홀을 형성할 수 있다. 이에 따라, 상기 리세스부에서의 플렉시블 특성이 보다 향상될 수 있으며, 상기 홀을 통해 폴딩/벤딩 스트레스를 적어도 부분적으로 제거할 수 있다.In some embodiments, a hole can be formed in the recessed portion of the substrate layer. Accordingly, the flexible properties of the recessed portion can be further improved, and folding/bending stress can be at least partially removed through the hole.

상기 디지타이저는 복수의 제1 도전 코일들 및 제2 도전 코일들을 포함하며, 상기 제1 도전 코일 및 제2 도전 코일은 복수의 도전 루프들을 포함할 수 있다. 이에 따라, 전자기 유도 현상을 촉진하며 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.The above digitizer includes a plurality of first conductive coils and second conductive coils, and the first conductive coils and second conductive coils may include a plurality of conductive loops. Accordingly, a digitizer promoting an electromagnetic induction phenomenon and having high resolution and improved flexible characteristics can be provided.

도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 2 내지 도 4는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 9 내지 도 11은 예시적인 실시예들에 따른 디지타이저의 제조 방법을 설명하기 위한 흐름도들이다.
도 12는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
FIG. 1 is a schematic cross-sectional diagram illustrating a digitizer according to exemplary embodiments.
FIGS. 2 to 4 are schematic cross-sectional views illustrating a digitizer according to some exemplary embodiments.
FIG. 5 is a schematic cross-sectional diagram illustrating a digitizer according to exemplary embodiments.
FIGS. 6 and 7 are schematic plan views illustrating challenge coils included in a digitizer according to exemplary embodiments.
FIG. 8 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
FIGS. 9 to 11 are flowcharts illustrating a method of manufacturing a digitizer according to exemplary embodiments.
FIG. 12 is a schematic cross-sectional view showing an image display device according to exemplary embodiments.

본 발명의 실시예들은 기재층 및 복층 구조의 도전 구조를 포함하며 향상된 전기적 특성 및 폴딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.Embodiments of the present invention provide a digitizer having improved electrical characteristics and folding reliability, including a substrate layer and a multi-layered conductive structure. In addition, an image display device including the digitizer is provided.

이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings. However, the following drawings attached to this specification illustrate preferred embodiments of the present invention, and serve to further understand the technical idea of the present invention together with the contents of the invention described above, so the present invention should not be interpreted as being limited to matters described in such drawings.

이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the drawings below, two directions that are parallel to and intersect the upper surface of the digitizer (100) or substrate layer (105) are defined as the first direction and the second direction. For example, the first direction and the second direction may intersect each other perpendicularly.

상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The above first direction may correspond to the width direction, row direction or X-direction of the digitizer (100). The above second direction may correspond to the length direction, column direction or Y-direction of the digitizer (100).

도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 1은 디지타이저의 적층 구조를 개략적으로 나타내는 단면도이다. 디지타이저(100)에 포함된 하부 도전층(110) 및 상부 도전층(130)의 구조 및 상호 연결은 도 5 내지 도 8을 참조로 상세히 후술된다.FIG. 1 is a schematic cross-sectional view showing a digitizer according to exemplary embodiments. FIG. 1 is a cross-sectional view schematically showing a laminated structure of a digitizer. The structure and interconnection of the lower conductive layer (110) and the upper conductive layer (130) included in the digitizer (100) are described in detail later with reference to FIGS. 5 to 8.

도 1을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 이격될 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 기재층(105)의 상면으로부터 순차적으로 적층될 수 있다.Referring to FIG. 1, the digitizer (100) may include a lower conductive layer (110) and an upper conductive layer (130) formed on a substrate layer (105). The lower conductive layer (110) and the upper conductive layer (130) may be spaced apart from each other in different layers with an interlayer insulating layer (120) therebetween. The lower conductive layer (110) and the upper conductive layer (130) may be sequentially laminated from the upper surface of the substrate layer (105).

기재층(105)은 도전층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The substrate layer (105) is used to encompass a support layer or film-type substrate for forming conductive layers (110, 130) and an interlayer insulating layer (120). For example, the substrate layer (105) may include a polymer applicable to a flexible display. Examples of the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), polyallylate, polyimide (PI), cellulose acetate propionate (CAP), polyether sulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), polymethyl methacrylate (PMMA), etc.

바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the substrate layer (105) may include polyimide to secure stable bending characteristics.

예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. According to exemplary embodiments, the lower conductive layer (110) and the upper conductive layer (130) may each include a low-resistance metal. For example, the lower conductive layer (110) and the upper conductive layer (130) may include silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium (Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc (Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two or more thereof.

바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower conductive layer (110) and the upper conductive layer (130) may include copper or a copper alloy to implement low resistance.

층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating layer (120) may include an organic insulating material such as an epoxy resin, an acrylic resin, a siloxane resin, a polyimide resin, or the like, or an inorganic insulating material such as silicon oxide, silicon nitride, or the like. Preferably, the interlayer insulating layer (120) may be formed using an organic insulating material to improve flexibility characteristics.

층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. A passivation layer (140) may be formed on the interlayer insulating layer (120) to cover the upper conductive layer (130). The passivation layer (140) may include an organic insulating material such as an epoxy resin, an acrylic resin, a siloxane resin, a polyimide resin, or the like, or an inorganic insulating material such as silicon oxide, silicon nitride, or the like.

바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다. 일 실시예에 있어서, 층간 절연층(120) 및 패시베이션 층(140) 각각은 폴딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가지며, 상기 유기 절연 물질을 포함할 수 있다.Preferably, the passivation layer (140) may be formed using an organic insulating material to improve the flexibility characteristics. In one embodiment, each of the interlayer insulating layer (120) and the passivation layer (140) may have a thickness in the range of about 1.5 to 20 μm to improve the folding characteristics and may include the organic insulating material.

일 실시예에 있어서, 층간 절연층(120) 및 패시베이션 층(140) 각각은 상기 무기 절연 물질을 포함할 수 있으며 약 100nm 내지 500nm의 두께를 가질 수 있다.In one embodiment, each of the interlayer insulating layer (120) and the passivation layer (140) may include the inorganic insulating material and may have a thickness of about 100 nm to 500 nm.

일부 실시예들에 있어서, 상부 도전층(130)의 두께는 하부 도전층(110)의 두께보다 작을 수 있다. 예를 들면, 후막 구조를 갖는 하부 도전층(110)을 통해 디지타이저(100)의 전체적인 저항을 감소시켜, 전자기 유도 현상의 촉진을 통한 센서 감도를 높일 수 있다. 또한, 상대적으로 박막 구조의 상부 도전층(130)을 통해 디지타이저(100)의 유연성 및 폴딩 신뢰성을 향상시킬 수 있다.In some embodiments, the thickness of the upper conductive layer (130) may be smaller than the thickness of the lower conductive layer (110). For example, the lower conductive layer (110) having a thick film structure may reduce the overall resistance of the digitizer (100), thereby increasing the sensor sensitivity through promotion of the electromagnetic induction phenomenon. In addition, the flexibility and folding reliability of the digitizer (100) may be improved through the upper conductive layer (130) having a relatively thin film structure.

일부 실시예들에 있어서, 하부 도전층(110)의 두께는 약 5 내지 30㎛일 수 있으며, 바람직하게는 10 내지 25㎛일 수 있다. 상부 도전층(130)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛, 또는 1 내지 5㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer (110) may be about 5 to 30 μm, preferably about 10 to 25 μm. The thickness of the upper conductive layer (130) may be 6 μm or less, preferably about 1 to 6 μm, or about 1 to 5 μm.

기재층(105)은 서로 대향하는 제1 면(105a) 및 제2 면(105b)을 포함할 수 있다. 제1 면(105a) 및 제2 면(105b)은 각각 기재층(105)의 저면 및 상면에 대응될 수 있다. 상술한 하부 도전층(110), 층간 절연층(120) 및 상부 도전층(130)은 기재층(105)의 제2 면(105b) 상에 순차적으로 적층될 수 있다.The substrate layer (105) may include a first surface (105a) and a second surface (105b) that face each other. The first surface (105a) and the second surface (105b) may correspond to the lower surface and the upper surface of the substrate layer (105), respectively. The lower conductive layer (110), the interlayer insulating layer (120), and the upper conductive layer (130) described above may be sequentially laminated on the second surface (105b) of the substrate layer (105).

본 발명의 실시예들에 따르면, 기재층(105)은 제1 면(105a)에 형성된 볼록부들(101)을 포함할 수 있다. 볼록부들(101)은 도 1에서 제1 면(105a)으로부터 도전층들(110, 130)을 향한 방향과 반대 방향으로 돌출된 형상을 가질 수 있다. According to embodiments of the present invention, the substrate layer (105) may include convex portions (101) formed on the first surface (105a). The convex portions (101) may have a shape that protrudes in a direction opposite to the direction toward the conductive layers (110, 130) from the first surface (105a) in FIG. 1.

예시적인 실시예들에 따르면, 볼록부들(101) 사이에는 리세스부(103)가 형성될 수 있다. 리세스부(103)는 볼록부들(101)에 의해 정의되는 오목부 형상을 가질 수 있다.According to exemplary embodiments, a recessed portion (103) may be formed between the convex portions (101). The recessed portion (103) may have a concave shape defined by the convex portions (101).

일부 실시예들에 있어서, 볼록부들(101) 및 리세스부들(103)이 교대로 반복적으로 배열될 수 있다.In some embodiments, the convex portions (101) and the recessed portions (103) may be alternately and repeatedly arranged.

일 실시예에 있어서, 볼록부들(101) 및 리세스부들(103)은 제1 방향 또는 제2 방향(도 3 참조) 중 어느 하나의 방향을 따라 반복적으로 배열될 수 있다.In one embodiment, the convex portions (101) and the recessed portions (103) can be repeatedly arranged along either the first direction or the second direction (see FIG. 3).

일 실시예에 있어서, 볼록부들(101) 및 리세스부들(103)은 상기 제1 방향 및 제2 방향을 따라 반복적으로 배열될 수 있다. 이 경우, 볼록부들(101)은 엠보(embo) 패턴 형상을 가질 수 있다.In one embodiment, the convex portions (101) and the recessed portions (103) may be repeatedly arranged along the first direction and the second direction. In this case, the convex portions (101) may have an emboss pattern shape.

볼록부들(101) 및 리세스부들(103)은 기재층(105)부터 인가되는 폴딩/벤딩 스트레스를 흡수 또는 확산시킬 수 있다.The convex portions (101) and recessed portions (103) can absorb or spread the folding/bending stress applied from the substrate layer (105).

예를 들면, 기재층(105)에 인장 스트레스가 인가될 때, 리세스부들(103)에 의해 기재층(105)의 인장 가능한 영역이 증가될 수 있다. 따라서, 리세스부(103) 주변의 볼록부들(101)로 인장 스트레스가 전파/확산되어 기재층(105) 외곽 영역으로 폴딩/스트레스가 분산될 수 있다.For example, when tensile stress is applied to the substrate layer (105), the tensile area of the substrate layer (105) can be increased by the recessed portions (103). Accordingly, the tensile stress can be transmitted/spread to the convex portions (101) around the recessed portions (103), and folding/stress can be distributed to the outer area of the substrate layer (105).

상술한 바와 같이, 기재층(105)에서 폴딩/벤딩 스트레스가 충분히 감소되어, 도전층들(110, 130)에 전파되는 스트레스의 양을 감소시킬 수 있다. 따라서, 도전층들(110, 130)의 박리, 크랙, 들뜸 등과 같은 기계적 불량을 방지하며, 후술하는 도전 코일을 통한 전자기적 성능 및 신뢰성을 증진할 수 있다.As described above, the folding/bending stress in the substrate layer (105) is sufficiently reduced, so that the amount of stress transmitted to the conductive layers (110, 130) can be reduced. Accordingly, mechanical failures such as peeling, cracking, and lifting of the conductive layers (110, 130) can be prevented, and the electromagnetic performance and reliability through the conductive coil described below can be improved.

도 1에 도시된 바와 같이, 볼록부(101)의 표면은 곡면 형상을 가질 수 있다. 이에 따라, 기재층(105) 표면에서의 크랙을 방지하며 폴딩/벤딩 스트레스를 보다 용이하게 확산시킬 수 있다.As shown in Fig. 1, the surface of the convex portion (101) may have a curved shape. Accordingly, cracks on the surface of the substrate layer (105) can be prevented and folding/bending stress can be more easily spread.

도 2 내지 도 4는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.FIGS. 2 to 4 are schematic cross-sectional views illustrating a digitizer according to some exemplary embodiments.

도 2를 참조하면, 기재층(105)은 제1 면(105a)으로부터 연장하는 홀(104a)을 포함할 수 있다.Referring to FIG. 2, the substrate layer (105) may include a hole (104a) extending from the first surface (105a).

홀(104a)은 리세스부(103) 주변에 형성될 수 있다. 일부 실시예들에 있어서, 복수의 홀들(104a)이 하나의 리세스부(103) 주변에 형성될 수 있다.A hole (104a) may be formed around a recessed portion (103). In some embodiments, a plurality of holes (104a) may be formed around one recessed portion (103).

일 실시예에 있어서, 도 2에 도시된 바와 같이, 단면 방향에서 하나의 리세스부(103)를 사이에 두고 한 쌍의 홀들(104a)이 형성될 수 있다.In one embodiment, as illustrated in FIG. 2, a pair of holes (104a) may be formed with one recessed portion (103) interposed therebetween in the cross-sectional direction.

예를 들면, 홀(104a)은 볼록부(101) 및 리세스부(103) 사이에 형성될 수 있다. 일 실시예에 있어서, 복수의 홀들(104a)은 볼록부(101) 및 리세스부(103)의 경계를 따라 배열될 수 있다.For example, a hole (104a) may be formed between a convex portion (101) and a recessed portion (103). In one embodiment, a plurality of holes (104a) may be arranged along a boundary between the convex portion (101) and the recessed portion (103).

도 2에 도시된 바와 같이, 홀(104a)은 기재층(105)을 부분적으로 관통할 수 있다. 홀(104a)은 기재층(105)의 제1 면(105a)으로부터 연장하며 제2 면(105b)까지는 연장하지 않을 수 있다.As illustrated in FIG. 2, the hole (104a) may partially penetrate the substrate layer (105). The hole (104a) may extend from the first side (105a) of the substrate layer (105) and may not extend to the second side (105b).

도 3을 참조하면, 홀(104b)은 기재층(105)을 실질적으로 완전히 관통할 수도 있다. 도 3에 도시된 바와 같이, 홀(104b)은 기재층(105)의 제1 면(105a)으로부터 제2 면(105b)까지 연장할 수 있다. Referring to FIG. 3, the hole (104b) may substantially completely penetrate the substrate layer (105). As illustrated in FIG. 3, the hole (104b) may extend from the first side (105a) of the substrate layer (105) to the second side (105b).

도 2 및 도 3을 참조로 설명한 실시예들에 따르면, 리세스부(103) 주변에 홀들(104a, 104b)이 형성되어 기재층(105)의 인장 가능한 길이를 보다 증가시킬 수 있다. 또한, 홀들(104a, 104b)에 의해 인장/압축 스트레스가 감소 또는 제거될 수도 있다.According to the embodiments described with reference to FIGS. 2 and 3, holes (104a, 104b) are formed around the recessed portion (103) to further increase the tensile length of the substrate layer (105). In addition, tensile/compressive stress may be reduced or eliminated by the holes (104a, 104b).

따라서, 폴딩/벤딩 스트레스에 대한 기재층(105)의 저항 및 내구성을 보다 증진시킬 수 있다.Accordingly, the resistance and durability of the substrate layer (105) to folding/bending stress can be further improved.

도 4를 참조하면, 상술한 홀(104a, 104b) 내에 충진층(106)이 형성될 수 있다. 충진층(106)은 필라(pillar) 혹은 실린더 형상을 가질 수 있다.Referring to FIG. 4, a filling layer (106) may be formed within the above-described holes (104a, 104b). The filling layer (106) may have a pillar or cylinder shape.

충진층(106)은 기재층(105)보다 높은 연성 또는 낮은 탄성률을 갖는 수지 물질을 포함할 수 있다. 일 실시예에 있어서, 충진층(106)은 기재층(105)과는 다른 물질로 형성된 유기 절연층을 포함할 수 있다.The filling layer (106) may include a resin material having higher ductility or lower elastic modulus than the substrate layer (105). In one embodiment, the filling layer (106) may include an organic insulating layer formed of a different material from the substrate layer (105).

예를 들면, 충진층(106)은 엘라스토머(elastomer)를 포함할 수 있다. 이에 따라, 홀(104a, 104b)에 의한 빈 공간을 채워 기계적 안정성의 저하를 방지하면서, 홀(104a, 104b)에서의 폴딩/벤딩 스트레스를 충분히 완충시킬 수 있다.For example, the filling layer (106) may include an elastomer. Accordingly, the empty space created by the holes (104a, 104b) can be filled to prevent a decrease in mechanical stability, while sufficiently cushioning the folding/bending stress in the holes (104a, 104b).

도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 5는 도 6에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다.FIG. 5 is a schematic cross-sectional view illustrating a digitizer according to exemplary embodiments. FIGS. 6 and 7 are schematic plan views illustrating conductive coils included in a digitizer according to exemplary embodiments. For example, FIG. 5 is a cross-sectional view taken along the line I-I' shown in FIG. 6 in the thickness direction.

도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나, 유사한 재질, 구조 및 구성들에 대한 상세한 설명은 생략된다. Detailed descriptions of materials, structures and configurations that are substantially the same as or similar to those described with reference to FIGS. 1 to 4 are omitted.

도 5를 참조하면, 상술한 바와 같이, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 이격될 수 있다. 패시베이션 층(140)은 층간 절연층(120) 상에 형성되어 상부 도전층(130)을 덮을 수 있다.Referring to FIG. 5, as described above, the digitizer (100) may include a lower conductive layer (110) and an upper conductive layer (130) formed on a substrate layer (105). The lower conductive layer (110) and the upper conductive layer (130) may be spaced apart from each other in different layers with an interlayer insulating layer (120) therebetween. A passivation layer (140) may be formed on the interlayer insulating layer (120) to cover the upper conductive layer (130).

기재층(105)의 저부는, 도 1을 참조로 설명한 바와 같이, 볼록부들(101) 및 리세스부들(103)을 포함할 수 있다. 기재층(105)은 도 2 내지 도 4를 참조로 설명한 바와 같이, 홀들(104a, 104b)을 포함하며, 홀들(104a, 104b) 내에는 충진층(106)이 형성될 수도 있다.The lower portion of the substrate layer (105) may include convex portions (101) and recessed portions (103), as described with reference to FIG. 1. The substrate layer (105) may include holes (104a, 104b), as described with reference to FIGS. 2 to 4, and a filling layer (106) may be formed within the holes (104a, 104b).

도 6 및 도 7을 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다. Referring to FIGS. 6 and 7, a digitizer (100) according to exemplary embodiments may include a first conductive coil (50) and a second conductive coil (70).

제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.The first challenge coil (50) and the second challenge coil (70) can be defined by combining the lower challenge layer (110) and the upper challenge layer (130) with contacts (135, 137).

하부 도전층(110)은 제1 하부 도전 라인(112)(도 7 참조) 및 제2 하부 도전 라인(114)(도 6 참조)을 포함할 수 있다. 예를 들면, 제2 하부 도전 라인(114)은 제1 하부 도전 라인(112) 보다 짧을 수 있다.The lower conductive layer (110) may include a first lower conductive line (112) (see FIG. 7) and a second lower conductive line (114) (see FIG. 6). For example, the second lower conductive line (114) may be shorter than the first lower conductive line (112).

하부 도전 라인들(112, 114)은 도 1에 도시된 바와 같이 하부 도전층(110) 형성 후, 포토 리소그래피 공정을 통해 패터닝하여 형성될 수 있다.The lower challenge lines (112, 114) can be formed by patterning using a photolithography process after the lower challenge layer (110) is formed, as shown in FIG. 1.

상부 도전층(130)은 제1 상부 도전 라인(132)(도 6 참조) 및 제2 상부 도전 라인(134)(도 7 참조)을 포함할 수 있다. 예를 들면, 제2 상부 도전 라인(134)은 제1 상부 도전 라인(132) 보다 짧을 수 있다.The upper conductive layer (130) may include a first upper conductive line (132) (see FIG. 6) and a second upper conductive line (134) (see FIG. 7). For example, the second upper conductive line (134) may be shorter than the first upper conductive line (132).

상부 도전 라인들(132, 134)은 도 1 내지 도 4에 도시된 바와 같이 상부 도전층(130) 형성 후, 포토 리소그래피 공정을 통해 패터닝하여 형성될 수 있다.The upper challenge lines (132, 134) can be formed by patterning using a photolithography process after the upper challenge layer (130) is formed, as shown in FIGS. 1 to 4.

제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)는 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower challenge line (112) and the second lower challenge line (114) can extend in the second direction. The first upper challenge line (132) and the second upper challenge line (134) can extend in the first direction.

도 6에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As illustrated in FIG. 6, the first upper conductive line (132) of the upper conductive layer (130) and the second lower conductive line (114) of the lower conductive layer (110) can be coupled to each other to form a first conductive coil (50).

제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper challenge line (132) and the second lower challenge line (114) together form the first challenge coil (50) and can be provided together as a sensing line for the input pen through electromagnetic induction.

예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, a first upper conductive line (132) and a second lower conductive line (114) may be electrically connected to each other through a first contact (135). A plurality of first upper conductive lines (132) and a plurality of second lower conductive lines (114) may be electrically connected to each other through a plurality of first contacts (135) so that a plurality of conductive loops may be included in one first conductive coil (50). For example, four first conductive loops may be included in one first conductive coil (50).

일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in the planar direction. The first contact (135) may be formed substantially integrally with the first upper conductive line (132) by penetrating the interlayer insulating layer (120).

상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.A first input line (113) and a first output line (115) may be connected to a first challenge loop of any one of the first challenge loops. For example, the first input line (113) may be connected to a first challenge loop that is the innermost among the first challenge loops. The first output line (115) may be connected to a first challenge loop that is the outermost among the first challenge loops.

제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.The current input from the first input line (113) alternately circulates through the lower conductive layer (110) and the upper conductive layer (130) through the first conductive loops, and can be discharged through the first output line (115).

일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전층(110)에 포함될 수 있다. In some embodiments, the first input line (113) and the first output line (115) may be included in the lower conductive layer (110).

일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the lower conductive layer (110) may include a first internal connecting line (114a). For example, neighboring first conductive loops may be connected by the first internal connecting line (114a).

도 7에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.As illustrated in FIG. 7, the first lower conductive line (112) of the lower conductive layer (110) and the second upper conductive line (134) of the upper conductive layer (130) can be coupled to each other to form a second conductive coil (70).

제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower challenge line (112) and the second upper challenge line (134) together form a second challenge coil (70) and can be provided together as a sensing line for the input pen through electromagnetic induction.

예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower conductive line (112) and the second upper conductive line (134) may be electrically connected to each other through the second contact (137). A plurality of first lower conductive lines (112) and a plurality of second upper conductive lines (134) may be electrically connected to each other through the plurality of second contacts (137) so that a plurality of conductive loops may be included in one second conductive coil (70). For example, four second conductive loops may be included in one second conductive coil (70).

일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second challenge loops may have different sizes or areas in the planar direction. The second contact (137) may be formed substantially integrally with the second upper challenge line (134) by penetrating the interlayer insulating layer (120).

상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.A second input line (117) and a second output line (119) may be connected to one of the second challenge loops among the second challenge loops. For example, the second input line (117) may be connected to the innermost second challenge loop among the second challenge loops. The second output line (119) may be connected to the outermost second challenge loop among the second challenge loops.

제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.The current input from the second input line (117) alternately circulates through the lower conductive layer (110) and the upper conductive layer (130) through the second conductive loops, and can be discharged through the second output line (119).

일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the second input line (117) and the second output line (119) may be included in the lower conductive layer (110).

일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다. In some embodiments, the upper conductive layer (130) may further include an external connection line (134a). For example, the second input line (117) and the second output line (119) may be connected via the second conductive loop and the second contact (137) by the external connection line (134a).

일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(117)에 연결될 수도 있다.In one embodiment, the external connection line (134a) may be connected to two different second conductive coils. For example, a second output line (119) connected to one second conductive coil (70) may be connected to a second input line (117) of another second conductive coil (70) via the external connection line (134a).

일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper conductive layer (130) may further include a second internal connecting line (134b). For example, neighboring second conductive loops within the second conductive coil (70) may be connected to each other by the second internal connecting line (134b).

도 6 및 도 7에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.In FIGS. 6 and 7, four challenge loops are shown within one challenge coil, but the number of challenge loops within the challenge coil can be adjusted in consideration of the size and resolution of the image display device.

도 6 및 도 7을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 6 and 7, the first challenge coil (50) and the second challenge coil (70) may each include a plurality of challenge loops of different sizes.

이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, the strength of the magnetic field generated through the digitizer (100) can be sufficiently increased to efficiently promote energy transfer to, for example, an input pen contacting a window surface of an image display device.

또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since the lower conductive layer (110) and the upper conductive layer (130) are connected through contacts (135, 137) to form a conductive loop, the number of loops of the conductive coil in a limited space can be efficiently increased and the electromagnetic induction efficiency can be improved.

예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 제2 면(105b) 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.According to exemplary embodiments, both the lower conductive layer (110) and the upper conductive layer (130) can be disposed on the second surface (105b) of the substrate layer (105). Accordingly, the stress direction for the lower conductive layer (110) and the upper conductive layer (130) can be controlled to be the same when bending or folding through the substrate layer (105).

예를 들면, 기재층(105)의 제1 면(105a)에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the first surface (105a) of the substrate layer (105), compressive stress may be applied to the lower conductive layer (110) and the upper conductive layer (130). Accordingly, a neutral plane where stress is offset may be easily created adjacent to the conductive layers (110, 130). Accordingly, the stress applied to the conductive layers (110, 130) may be alleviated, thereby reducing or preventing electrode cracking due to bending.

상술한 바와 같이, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다. As described above, the thickness of the lower conductive layer (110) may be greater than the thickness of the upper conductive layer (130). For example, the thickness of the first lower conductive line (112) may be greater than the thickness of the first upper conductive line (132).

도 8을 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 폴딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 폴딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 폴딩 축과 평행할 수 있다.As described below with reference to FIG. 8, the first upper conductive line (132) may extend in a first direction (e.g., row direction or width direction) and may intersect the folding axis. For example, the first upper conductive line (132) may be perpendicular to the folding axis. The first lower conductive line (112) may extend in a second direction (column direction or length direction) and may be substantially parallel to the folding axis.

예시적인 실시예들에 따르면, 상기 폴딩 축과 교차함에 따라 폴딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. According to exemplary embodiments, the thickness of the first upper conductive line (132), through which folding stress is easily transmitted as it intersects the folding axis, can be reduced to reduce or suppress crack prevention within the conductive line.

상기 폴딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.The first lower conductive line (112), which is parallel to the above folding axis and relatively free from bending stress, can be formed with a large thickness to expand the current path through the conductive coil and implement a sufficient electromagnetic induction effect.

일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In one embodiment, the second lower challenge line (114) may also have a greater thickness than the second upper challenge line (134).

도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 8에서는 도전 코일의 상세 구조/구성의 도시는 생략되었다.Fig. 8 is a schematic plan view showing a digitizer according to exemplary embodiments. For convenience of explanation, the detailed structure/configuration of the conductive coil is omitted in Fig. 8.

도 8을 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 8, a plurality of first conductive coils (50) and second conductive coils (70) can be arranged on the upper surface of the substrate layer (105).

제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first challenge coil (50) can extend in the first direction or row direction. A plurality of first challenge coils (50) can be arranged along the second direction or column direction.

예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수). 일부 실시예들에 있어서, 이웃하는 제1 도전 코일들(50-1 내지 50-n)은 상기 제2 방향을 따라 평면 방향에서 서로 부분적으로 중첩되며 순차적으로 배열될 수 있다.For example, n first conductive coils (50-1 to 50-n) may be sequentially arranged along the second direction (n is a natural number). In some embodiments, neighboring first conductive coils (50-1 to 50-n) may be sequentially arranged so as to partially overlap each other in a planar direction along the second direction.

제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second challenge coil (70) can extend in the second direction or the column direction. A plurality of second challenge coils (70) can be arranged along the first direction or the row direction.

예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다. 일부 실시예들에 있어서, 이웃하는 제2 도전 코일들(70-1 내지 70-m)은 상기 제1 방향을 따라 평면 방향에서 서로 부분적으로 중첩되며 순차적으로 배열될 수 있다.For example, m second conductive coils (70-1 to 70-m) may be arranged sequentially along the first direction. In some embodiments, neighboring second conductive coils (70-1 to 70-m) may be arranged sequentially while partially overlapping each other in a planar direction along the first direction.

기재층(105)의 중앙부에는 폴딩 영역(FA)이 포함될 수 있다. 폴딩 영역(FA) 내에는 상기 제2 방향으로 연장하는 폴딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 폴딩 축(80) 주변으로 굴곡되거나 접힐 수 있다. The central portion of the substrate layer (105) may include a folding area (FA). A folding axis (80) extending in the second direction may be positioned within the folding area (FA). The digitizer (100) according to exemplary embodiments may be bent or folded around the folding axis (80).

도 1 내지 도 4를 참조로 설명한 바와 같이, 기재층(105)의 저부는 볼록부들(101) 및 리세스부들(103)을 포함하며, 폴딩/벤딩에 따른 스트레스를 기재층(105)에서부터 흡수 또는 분산시킬 수 있다.As described with reference to FIGS. 1 to 4, the lower portion of the substrate layer (105) includes convex portions (101) and recessed portions (103), and stress due to folding/bending can be absorbed or dispersed from the substrate layer (105).

따라서, 도전 코일들 및 도전 코일들이 서로 중첩되며 반복 배열되는 본 발명의 실시예들에 따른 디지타이저(100)의 기계적, 전기적 신뢰성을 효율적으로 구현할 수 있다. Accordingly, the mechanical and electrical reliability of the digitizer (100) according to embodiments of the present invention in which the challenge coils and the challenge coils are arranged in a repetitive manner while overlapping each other can be efficiently implemented.

상술한 바와 같이, 폴딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. As described above, the thickness of the first upper conductive line (132) or the second upper conductive line (134) intersecting the folding axis (80) can be relatively small. Accordingly, cracking of the upper conductive layer (130) to which bending stress is directly applied can be prevented and flexibility can be increased.

폴딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thickness of the first lower conductive line (112) and the second lower conductive line (114), which are parallel to the folding axis (80) and have relatively small bending stress, can be increased to reduce resistance and improve the efficiency of generating a magnetic field through the conductive coil.

도 9 내지 도 10은 예시적인 실시예들에 따른 디지타이저의 제조 방법을 설명하기 위한 흐름도들이다.FIGS. 9 and 10 are flowcharts illustrating a method of manufacturing a digitizer according to exemplary embodiments.

도 9를 참조하면, 볼록부(101) 및 리세스부(103)를 포함하는 기재층(105)을 형성할 수 있다(예를 들면, S10 단계).Referring to FIG. 9, a substrate layer (105) including a convex portion (101) and a recessed portion (103) can be formed (e.g., step S10).

예시적인 실시예들에 따르면, 볼록부(101)에 대응되는 홈이 형성된 몰딩 기판 위에 폴리이미드 전구체 조성물을 도포 후, 경화시켜 볼록부(101)를 포함하는 기재층(105)을 형성할 수 있다(예를 들면, S10 단계).According to exemplary embodiments, a polyimide precursor composition may be applied on a molding substrate having a groove formed corresponding to a convex portion (101), and then cured to form a substrate layer (105) including a convex portion (101) (e.g., step S10).

상기 폴리이미드 전구체 조성물은 폴리아믹산 조성물을 포함할 수 있다. The above polyimide precursor composition may include a polyamic acid composition.

일부 실시예들에 있어서, 기재층(105)의 제2 면(105b) 상에 동박이 부착되어 함께 경화될 수도 있다. 이에 따라, 단면 동박 적층판 형태로 제공되며, 제1 면(105a) 측에는 볼록부들(101)이 형성된 기재층(105)이 형성될 수 있다.In some embodiments, a copper foil may be attached to the second surface (105b) of the substrate layer (105) and cured together. Accordingly, a substrate layer (105) may be formed in the form of a cross-sectional copper foil laminate, and convex portions (101) may be formed on the first surface (105a).

일부 실시예들에 있어서, 경화된 기재층(105)의 제1 면(105a)을 통해 홀(104a)을 형성할 수 있다. 홀(104a)은 기재층(105)을 부분적으로 관통할 수 있다. In some embodiments, a hole (104a) can be formed through the first surface (105a) of the cured substrate layer (105). The hole (104a) can partially penetrate the substrate layer (105).

일부 실시예들에 있어서, 홀(104a) 내에 수지 조성물을 채워 충진층(106)을 형성할 수도 있다.In some embodiments, a resin composition may be filled into the hole (104a) to form a filling layer (106).

기재층(105)의 제2 면(105b)으로부터 디지타이저 공정이 수행될 수 있다(예를 들면, S20 단계).A digitizer process can be performed from the second side (105b) of the substrate layer (105) (e.g., step S20).

예시적인 실시예들에 따르면, 기재층(105)의 제2 면(105b) 상에, 예를 들면 동 도금 공정을 통해 하부 도전층(110)을 형성할 수 있다. 하부 도전층(110)을 식각하여 하부 도전 라인들(112, 114)을 형성할 수 있다.According to exemplary embodiments, a lower conductive layer (110) may be formed on the second surface (105b) of the substrate layer (105), for example, through a copper plating process. The lower conductive layer (110) may be etched to form lower conductive lines (112, 114).

상술한 바와 같이, 단면 동박 적층판 형태로 기재층(105)이 제공되는 경우, 동박층이 하부 도전층(110)을 제공되며, 상기 동박층을 식각하여 하부 도전 라인들(112, 114)을 형성할 수 있다.As described above, when the substrate layer (105) is provided in the form of a cross-sectional copper-clad laminate, the copper layer provides a lower conductive layer (110), and the copper layer can be etched to form lower conductive lines (112, 114).

이후, 하부 도전 라인들(112, 114)을 덮는 층간 절연층(120)을 형성할 수 있다. 층간 절연층(120) 상에 예를 들면, 스퍼터링 공정과 같은 증착 공정을 통해 상부 도전층(130)을 형성할 수 있다. 상부 도전층(110)을 식각하여 콘택들(135, 137) 및 상부 도전 라인들(132, 134)을 형성할 수 있다.Thereafter, an interlayer insulating layer (120) covering the lower conductive lines (112, 114) can be formed. An upper conductive layer (130) can be formed on the interlayer insulating layer (120) through a deposition process, such as a sputtering process, for example. The upper conductive layer (110) can be etched to form contacts (135, 137) and upper conductive lines (132, 134).

일부 실시예들에 있어서, 층간 절연층(120) 상에 상부 도전 라인들(132, 134)을 덮는 패시베이션 층(140)을 더 형성할 수 있다.In some embodiments, a passivation layer (140) may be further formed on the interlayer insulating layer (120) to cover the upper conductive lines (132, 134).

도 10을 참조하면, S20 단계로 표시된 디지타이저 공정 수행 후, 기재층(105)의 제1 면(105a)을 통해 홀(104a, 104b)을 형성할 수도 있다(예를 들면, S30 단계).Referring to FIG. 10, after performing the digitizer process indicated at step S20, a hole (104a, 104b) may be formed through the first surface (105a) of the substrate layer (105) (e.g., step S30).

예를 들면, 홀(104a, 104b)은 레이저 혹은 드릴(예를 들면,CNC(computer numerical control) 드릴)을 이용하여 형성될 수 있다.For example, the holes (104a, 104b) can be formed using a laser or a drill (e.g., a CNC (computer numerical control) drill).

도전층들의 식각 공정 및 증착 공정 이후 홀(104a, 104b)이 형성됨에 따라, 상술한 디지타이저 공정의 안정성이 확보될 수 있다. 예를 들면, 제2 면(105b)까지 연장하는 홀(104b)이 형성되는 경우, 홀(104b)에서의 도전층 증착 불량, 도전층 박리 등을 회피할 수 있다.As holes (104a, 104b) are formed after the etching process and deposition process of the conductive layers, the stability of the digitizer process described above can be secured. For example, when a hole (104b) extending to the second surface (105b) is formed, conductive layer deposition defects, conductive layer peeling, etc. in the hole (104b) can be avoided.

도 11을 참조하면, 기재층(105)을 준비할 수 있다(예를 들면, S05 단계). 기재층(105)은 실질적으로 평활한 제1 면 및 제2 면을 가질 수 있다.Referring to FIG. 11, a substrate layer (105) can be prepared (e.g., step S05). The substrate layer (105) can have a substantially smooth first side and a second side.

이후, 예를 들면 S20 단계에서, 기재층(105)의 상기 제2 면(105b) 상에 상술한 디지타이저 공정을 수행할 수 있다.Thereafter, for example, at step S20, the digitizer process described above can be performed on the second surface (105b) of the substrate layer (105).

디지타이저 구조가 형성된 기재층(105)의 제1 면(105a) 상에 볼록부들(101) 및 리세스부들(103)을 형성할 수 있다.Convex portions (101) and recessed portions (103) can be formed on the first surface (105a) of the substrate layer (105) on which the digitizer structure is formed.

예시적인 실시예들에 따르면, 핫 프레스(hot press) 공정을 통해 기재층(105)의 제1 면(105a)으로 열 및 압력을 가하여 볼록부들(101) 및 리세스부들(103)을 형성할 수 있다.According to exemplary embodiments, heat and pressure may be applied to the first surface (105a) of the substrate layer (105) through a hot press process to form convex portions (101) and recessed portions (103).

일부 실시예들에 있어서, 상기 핫 프레스 공정을 통해 디지타이저 공정 전에 기재층(105)의 제1 면(105a)으로 열 및 압력을 가하여 볼록부들(101) 및 리세스부들(103)을 형성할 수 있다.In some embodiments, the hot press process may be used to apply heat and pressure to the first surface (105a) of the substrate layer (105) prior to the digitizer process to form convex portions (101) and recessed portions (103).

도 12는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.FIG. 12 is a schematic cross-sectional view showing an image display device according to exemplary embodiments.

도 12를 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 12, the image display device may include a display panel (360), a touch sensor (200), and a digitizer (100) according to the exemplary embodiments described above.

디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The digitizer (100) may be placed under the display panel (360). For example, the digitizer (100) may be placed between the display panel (360) and the rear cover (380).

디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The digitizer (100) includes relatively thick conductive lines for the purpose of generating a magnetic field efficiently using the electromagnetic induction phenomenon, and may include a plurality of conductive coils. Accordingly, the digitizer (100) may be placed under the display panel (360) so as not to be visible to the user of the image display device.

상술한 바와 같이, 예시적인 실시예들에 따른 디지타이저(100) 구조를 활용하여 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 기판(230)에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.As described above, by utilizing the structure of the digitizer (100) according to the exemplary embodiments, the magnetic field strength can be sufficiently increased to efficiently enhance energy transfer to an input pen contacting, for example, a window substrate (230) of an image display device.

예시적인 실시예들에 따르면, 디지타이저(100)는 화상 표시 장치의 배면부, 또는 표시 패널(360) 아래에 배치될 수 있다. 따라서, 디지타이저(100)에 포함된 도전 라인들은 사용자에게 시인되지 않을 수 있다. 이에 따라, 디지타이저(100)에 포함된 도전 라인들 각각은 투과율 향상을 위해 메쉬 구조를 채용하지 않고, 상술한 금속을 포함하는 속이 찬(solid) 라인으로 형성될 수 있다.According to exemplary embodiments, the digitizer (100) may be placed on the back surface of the image display device, or under the display panel (360). Accordingly, the conductive lines included in the digitizer (100) may not be visible to the user. Accordingly, each of the conductive lines included in the digitizer (100) may be formed as a solid line including the above-described metal without employing a mesh structure to improve transmittance.

따라서, 충분한 전류 통로가 상기 도전 라인에 의해 확보되어 전자기 유도 효율을 증진할 수 있다.Therefore, sufficient current path can be secured by the above-mentioned challenge line to enhance electromagnetic induction efficiency.

디지타이저(100)는 제1 점접착층(150)을 통해 표시 패널(360)에 부착 또는 결합될 수 있다. 예시적인 실시예들에 따르면, 디지타이저(100)의 기재층(105)의 제1 면(105a)이 제1 점접착층(150)을 매개로 패널 기판(300)의 저면 상에 부착될 수 있다,The digitizer (100) can be attached or coupled to the display panel (360) via the first adhesive layer (150). According to exemplary embodiments, the first surface (105a) of the substrate layer (105) of the digitizer (100) can be attached to the bottom surface of the panel substrate (300) via the first adhesive layer (150).

제1 면(105a)은 볼록부들(101) 및 리세스부들(103)을 포함하므로, 제1 점접착층(150)과의 접합 면적이 증가될 수 있다. 따라서, 폴딩/벤딩 시 기재층(105)의 박리를 억제할 수 있다. 또한, 볼록부들(101) 및 리세스부들(103)에 의해 폴딩/벤딩 스트레스가 감소되어 기재층(105)의 크랙, 들뜸, 층간 기포 발생 등의 불량을 방지할 수 있다.Since the first surface (105a) includes convex portions (101) and recessed portions (103), the bonding area with the first point-adhesive layer (150) can be increased. Accordingly, peeling of the substrate layer (105) can be suppressed during folding/bending. In addition, since the folding/bending stress is reduced by the convex portions (101) and recessed portions (103), defects such as cracks, lifting, and interlayer bubbles in the substrate layer (105) can be prevented.

표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The display panel (360) may include a pixel electrode (310), a pixel defining film (320), a display layer (330), a counter electrode (340), and an encapsulation layer (350) arranged on a panel substrate (300).

패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) is formed on a panel substrate (300), and an insulating film covering the pixel circuit may be formed. A pixel electrode (310) may be electrically connected to, for example, a drain electrode of the TFT on the insulating film.

화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.A pixel defining film (320) may be formed on the insulating film to expose the pixel electrode (310) and define a pixel area. A display layer (330) is formed on the pixel electrode (310), and the display layer (330) may include, for example, a liquid crystal layer or an organic light-emitting layer.

화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A counter electrode (340) may be arranged on the pixel definition film (320) and the display layer (330). The counter electrode (340) may be provided as, for example, a common electrode or cathode of an image display device. An encapsulation layer (350) for protecting the display panel (360) may be laminated on the counter electrode (340).

터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하 일 수 있다.The touch sensor (200) may be laminated on the display panel (360) and arranged toward the window substrate (230). The touch sensor (200) may generate electrostatic capacitance by a user's touch input through the surface of the window substrate (230). Accordingly, the touch sensor (200) may include sensing electrodes or sensing channels having a thickness smaller than a conductive layer included in the digitizer (100) so as not to be recognized by the user. For example, the thickness of the sensing electrodes or sensing channels may be less than 1 ㎛, or less than 0.5 ㎛.

상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. The above sensing electrodes or sensing channels are each independently arranged within a single layer and can interact with adjacent sensing electrodes or sensing channels to generate electrostatic capacitance.

터치 센서(200)는 제2 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The touch sensor (200) can be combined with the display panel (360) through the second point adhesive layer (260).

윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The window substrate (230) may include, for example, a hard coating film or a thin glass, and in one embodiment, a light-shielding pattern (235) may be formed on a peripheral portion of one surface of the window substrate (230). The light-shielding pattern (235) may include, for example, a color printing pattern. The bezel portion or non-display area of the image display device may be defined by the light-shielding pattern (235).

윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210)이 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A polarizing layer (210) may be placed between the window substrate (230) and the touch sensor (200). The polarizing layer (210) may include a coated polarizer or polarizing plate.

편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제3 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제4 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.The polarizing layer (210) may be directly bonded to the above-mentioned surface of the window substrate (230) or may be attached through the third point-adhesive layer (220). The touch sensor (200) may be bonded to the polarizing layer (210) through the fourth point-adhesive layer (225).

도 12에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in Fig. 12, the window substrate (230), the polarizing layer (210), and the touch sensor (200) can be arranged in that order from the user's viewing side. In this case, since the sensing electrodes of the touch sensor (200) are arranged under the polarizing layer (210), the phenomenon of the sensing electrodes being visible can be prevented more effectively.

일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In one embodiment, the touch sensor (200) may be directly transferred onto the window substrate (230) or the polarizing layer (210). In one embodiment, the window substrate (230), the touch sensor (200), and the polarizing layer (210) may be arranged in this order from the user's viewing side.

50: 제1 도전 코일 70: 제2 도전 코일
100: 디지타이저 101: 볼록부
103: 리세스부 104a, 104b: 홀
105: 기재층 106: 충진 층
110: 하부 도전층 112: 제1 하부 도전 라인
114: 제2 하부 도전 라인 120: 층간 절연층
130: 상부 도전층 132: 제1 상부 도전 라인
134: 제2 상부 도전 라인 135: 제1 콘택
137: 제2 콘택 140: 패시베이션 층
50: 1st challenge coil 70: 2nd challenge coil
100: Digitizer 101: Convex
103: Recessed part 104a, 104b: Hole
105: Base layer 106: Filling layer
110: Lower challenge layer 112: First lower challenge line
114: Second lower challenge line 120: Interlayer insulation layer
130: Upper challenge layer 132: First upper challenge line
134: 2nd upper challenge line 135: 1st contact
137: Second contact 140: Passivation layer

Claims (18)

서로 대향하는 제1 면 및 제2 면을 가지며, 상기 제1 면 측에 형성된 볼록부 및 리세스부를 포함하는 기재층;
상기 기재층의 상기 제2 면 상에 형성된 하부 도전층;
상기 하부 도전층 상에 형성된 층간 절연층; 및
상기 층간 절연층 상에 형성되어 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.
A substrate layer having first and second surfaces facing each other and including a convex portion and a recessed portion formed on the first surface side;
A lower conductive layer formed on the second surface of the above substrate layer;
An interlayer insulating layer formed on the lower conductive layer; and
A digitizer comprising an upper conductive layer formed on the interlayer insulating layer and electrically connected to the lower conductive layer.
청구항 1에 있어서, 복수의 상기 볼록부들 및 상기 리세스부들이 교대로 반복적으로 상기 기재층의 상기 제1 면에 배열된, 디지타이저.A digitizer according to claim 1, wherein a plurality of the convex portions and the recessed portions are alternately and repeatedly arranged on the first surface of the substrate layer. 청구항 1에 있어서, 상기 기재층은 상기 리세스부 주변에 형성된 홀을 포함하는, 디지타이저.A digitizer according to claim 1, wherein the substrate layer includes a hole formed around the recessed portion. 청구항 3에 있어서, 상기 홀은 상기 기재층의 상기 제1 면으로부터 연장하여 상기 기재층을 부분적으로 관통하는, 디지타이저.A digitizer according to claim 3, wherein the hole extends from the first surface of the substrate layer and partially penetrates the substrate layer. 청구항 3에 있어서, 상기 홀은 상기 기재층의 상기 제1 면으로부터 상기 제2 면까지 연장하는, 디지타이저.A digitizer according to claim 3, wherein the hole extends from the first surface of the substrate layer to the second surface. 청구항 3에 있어서, 상기 홀은 상기 볼록부 및 상기 리세스부 사이에 형성된, 디지타이저.A digitizer according to claim 3, wherein the hole is formed between the convex portion and the recessed portion. 청구항 3에 있어서, 복수의 상기 홀들이 상기 리세스부의 주변에 형성된, 디지타이저.A digitizer according to claim 3, wherein a plurality of said holes are formed around the periphery of said recessed portion. 청구항 3에 있어서, 상기 홀을 채우는 충진층을 더 포함하는, 디지타이저.A digitizer according to claim 3, further comprising a filling layer filling the hole. 청구항 3에 있어서, 상기 충진층은 상기 기재층보다 작은 탄성률을 갖는 디지타이저.A digitizer according to claim 3, wherein the filling layer has a lower elastic modulus than the substrate layer. 청구항 9에 있어서, 상기 기재층은 폴리이미드를 포함하고, 상기 충진층은 상기 기재층과 다른 유기 절연층을 포함하는, 디지타이저.A digitizer according to claim 9, wherein the substrate layer comprises polyimide, and the filling layer comprises an organic insulating layer different from the substrate layer. 청구항 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 제2 면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
상기 상부 도전층은 상기 기재층의 상기 제2 면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
In claim 1, the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the second surface of the substrate layer,
A digitizer, wherein the upper conductive layer comprises a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction that is parallel to the second surface of the substrate layer and perpendicular to the second direction.
청구항 11에 있어서,
상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.
In claim 11,
First contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and
A digitizer comprising second contacts electrically connecting the first lower conductive lines and the second upper conductive lines and forming a second conductive coil.
청구항 12에 있어서,
상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.
In claim 12,
The first conductive coil extends in the first direction, and a plurality of first conductive coils are arranged along the second direction.
A digitizer wherein the second conductive coil extends in the second direction and a plurality of second conductive coils are arranged along the first direction.
청구항 13에 있어서, 상기 기재층은 폴딩 영역을 포함하고,
상기 폴딩 영역의 폴딩 축은 상기 제1 상부 도전 라인과 교차하며, 상기 제1 하부 도전 라인과 평행한, 디지타이저.
In claim 13, the substrate layer includes a folding region,
A digitizer wherein the folding axis of the above folding region intersects the first upper conductive line and is parallel to the first lower conductive line.
표시 패널; 및
상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.
display panel; and
An image display device comprising a digitizer according to claim 1 disposed below the display panel.
청구항 15에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.An image display device according to claim 15, further comprising a touch sensor disposed on the display panel. 청구항 16에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.
In claim 16, further comprising a rear cover and a window substrate,
An image display device, wherein the touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
청구항 17에 있어서, 상기 디지타이저의 상기 제1 면 및 상기 표시 패널의 저면을 서로 접합시키는 점접착층을 더 포함하는, 화상 표시 장치.An image display device according to claim 17, further comprising a point adhesive layer that bonds the first surface of the digitizer and the lower surface of the display panel to each other.
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