KR20240102425A

KR20240102425A - Display device

Info

Publication number: KR20240102425A
Application number: KR1020220184436A
Authority: KR
Inventors: 신지윤
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-12-26
Filing date: 2022-12-26
Publication date: 2024-07-03

Abstract

본 명세서의 일 실시예에 따른 표시 장치는, 벤딩 영역 및 패드 영역을 포함하는 비표시 영역과 표시 영역을 포함하는 기판, 비표시 영역에 배치된 게이트 구동부, 패드 영역에 배치된 구동 집적 회로, 벤딩 영역에 배치되며 구동 집적 회로와 게이트 구동부를 서로 연결하는 복수의 제1 배선, 및 벤딩 영역 중 벤딩 영역의 폭 방향으로 벤딩 영역의 외곽에 배치되는 복수의 제2 배선을 포함하되, 복수의 제2 배선은 복수의 제1 배선보다 상대적으로 저전압이 인가된다. 따라서, 벤딩 영역에서 복수의 제1 배선의 크랙 발생을 방지함으로써 표시 장치의 신뢰성이 향상될 수 있다.A display device according to an embodiment of the present specification includes a non-display area including a bending area and a pad area, a substrate including the display area, a gate driver disposed in the non-display area, a driving integrated circuit disposed in the pad area, and a bending area. A plurality of first wires disposed in the region and connecting the driving integrated circuit and the gate driver to each other, and a plurality of second wirings disposed outside the bending region in the width direction of the bending region, wherein the plurality of second wirings A relatively lower voltage is applied to the wiring than the plurality of first wirings. Accordingly, the reliability of the display device can be improved by preventing cracks in the plurality of first wires in the bending area.

Description

Display device {DISPLAY DEVICE}

본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 벤딩 영역에 배치된 배선의 크랙 발생을 방지할 수 있는 표시 장치에 관한 것이다.This specification relates to a display device, and more specifically, to a display device that can prevent cracks in wiring arranged in a bending area.

정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.As we enter the information age, the field of display devices that visually display electrical information signals is developing rapidly, and research is continuing to develop performance such as thinner, lighter, and lower power consumption for various display devices.

대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 전기 습윤 표시 장치(Electro-Wetting Display; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등을 들 수 있다.Representative display devices include Liquid Crystal Display (LCD), Field Emission Display (FED), Electro-Wetting Display (EWD), and Organic Light Emitting Display. ; OLED), etc.

유기 발광 표시 장치로 대표되는 전계 발광 표시 장치는 자체 발광 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각, 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.Electroluminescent displays, represented by organic light emitting displays, are self-luminous displays, and unlike liquid crystal displays, they do not require a separate light source and can be manufactured in a lightweight and thin form. In addition, electroluminescent display devices are not only advantageous in terms of power consumption due to low voltage operation, but also have excellent color reproduction, response speed, viewing angle, and contrast ratio (CR), and are expected to be utilized in various fields.

본 명세서의 일 실시예에서 해결하고자 하는 과제는 벤딩 영역에 배치된 배선에 크랙 발생을 방지할 수 있는 표시 장치를 제공하는 것이다.The problem to be solved in one embodiment of the present specification is to provide a display device that can prevent cracks from occurring in wiring arranged in a bending area.

본 명세서의 다른 실시예에서 해결하고자 하는 과제는 벤딩 영역에 배치된 배선에 크랙 발생 시 이를 감지할 수 있는 표시 장치를 제공하는 것이다.The problem to be solved in another embodiment of the present specification is to provide a display device that can detect when a crack occurs in a wire disposed in a bending area.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of this specification are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the description below.

본 명세서의 일 실시예에 따른 표시 장치는, 벤딩 영역 및 패드 영역을 포함하는 비표시 영역과 표시 영역을 포함하는 기판, 비표시 영역에 배치된 게이트 구동부, 패드 영역에 배치된 구동 집적 회로, 벤딩 영역에 배치되며 구동 집적 회로와 게이트 구동부를 서로 연결하는 복수의 제1 배선, 및 벤딩 영역 중 벤딩 영역의 폭 방향으로 벤딩 영역의 외곽에 배치되는 복수의 제2 배선을 포함하되, 복수의 제2 배선은 복수의 제1 배선보다 상대적으로 저전압이 인가된다.A display device according to an embodiment of the present specification includes a non-display area including a bending area and a pad area, a substrate including the display area, a gate driver disposed in the non-display area, a driving integrated circuit disposed in the pad area, and a bending area. A plurality of first wires disposed in the region and connecting the driving integrated circuit and the gate driver to each other, and a plurality of second wirings disposed outside the bending region in the width direction of the bending region, wherein the plurality of second wirings A relatively lower voltage is applied to the wiring than the plurality of first wirings.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

본 명세서의 일 실시예에 따른 표시 장치는, 패드 영역에 배치된 구동 집적 회로로부터 게이트 구동부에 신호를 인가하는 복수의 제1 배선의 외곽에 복수의 제1 배선보다 상대적으로 저전압의 신호를 전달하는 복수의 제2 배선을 배치함으로써 복수의 제1 배선의 크랙 발생을 방지하여, 표시 장치의 신뢰성을 향상시킬 수 있다. A display device according to an embodiment of the present specification transmits a relatively lower voltage signal than the plurality of first wires to the outside of the plurality of first wires that apply signals to the gate driver from the driving integrated circuit disposed in the pad area. By disposing a plurality of second wires, cracks in the first plurality of wires can be prevented, thereby improving the reliability of the display device.

본 명세서의 일 실시예에 따른 표시 장치는, 복수의 제1 배선과 복수의 제2 배선 사이에 배치되어, 표시 영역을 둘러싸도록 크랙 검출 배선을 배치하고, 이를 구동 집적 회로에 연결함으로써 벤딩 영역에서 크랙 발생 시 구동 집적 회로는 크랙 여부를 검출할 수 있다.The display device according to an embodiment of the present specification is disposed between a plurality of first wires and a plurality of second wires, arranges a crack detection wire to surround the display area, and connects the crack detection wire to a driving integrated circuit, thereby preventing the bending area from being used. When a crack occurs, the driving integrated circuit can detect whether the crack exists.

본 명세서의 다른 실시예에 따른 표시 장치는, 패드 영역에 배치된 구동 집적 회로로부터 게이트 구동부에 신호를 인가하는 복수의 제1 배선의 외곽에 복수의 제1 배선보다 상대적으로 저전압의 신호를 전달하는 복수의 제2 배선을 배치하고, 복수의 제1 배선과 복수의 제2 배선 사이에 상대적으로 고전압의 신호를 전달하는 복수의 제3 배선을 배치함으로써, 복수의 제1 배선의 크랙 발생을 더욱 효과적으로 방지할 수 있어, 표시 장치의 신뢰성을 향상시킬 수 있다. A display device according to another embodiment of the present specification transmits a relatively lower voltage signal than the plurality of first wires to the outside of the plurality of first wires that apply signals to the gate driver from the driving integrated circuit disposed in the pad area. By arranging a plurality of second wires and a plurality of third wires that transmit relatively high voltage signals between the plurality of first wires and the plurality of second wires, cracks in the plurality of first wires are more effectively prevented. This can be prevented, improving the reliability of the display device.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present specification are not limited to the contents exemplified above, and further various effects are included within the present specification.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 평면도이다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 표시 영역에 배치된 하나의 화소를 보여주는 단면도이다.
도 5는 도 3의 A 영역을 확대하여 보여주는 도면이다.
도 6은 도 3의 VI-VI'선에 따른 단면도이다.
도 7a은 본 명세서의 일 실시예에 따른 복수의 제1 배선을 예로 보여주는 평면도이다.
도 7b는 도 7a의 VII-VII'선에 따른 단면도이다.
도 8은 본 명세서의 다른 실시예에 따른 표시 장치의 평면도이다.
도 9는 도 8의 B 영역을 확대하여 보여주는 도면이다.1 is a block diagram of a display device according to an embodiment of the present specification.
Figure 2 is a circuit diagram of a sub-pixel of a display device according to an embodiment of the present specification.
3 is a plan view of a display device according to an embodiment of the present specification.
Figure 4 is a cross-sectional view showing one pixel disposed in the display area of a display device according to an embodiment of the present specification.
FIG. 5 is an enlarged view showing area A of FIG. 3.
FIG. 6 is a cross-sectional view taken along line VI-VI' in FIG. 3.
FIG. 7A is a plan view showing an example of a plurality of first wirings according to an embodiment of the present specification.
FIG. 7B is a cross-sectional view taken along line VII-VII' of FIG. 7A.
8 is a plan view of a display device according to another embodiment of the present specification.
FIG. 9 is an enlarged view showing area B of FIG. 8.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 명세서의 일 실시예의 범주를 완전하게 알려주기 위해 제공된다. The advantages and features of the present specification and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below and will be implemented in various different forms, but the present embodiments only serve to ensure that the disclosure of the present specification is complete and are within the scope of common knowledge in the technical field to which the present specification pertains. It is provided to fully inform those who have the scope of an embodiment of the present specification.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시예가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 일 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 일 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shape, area, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present specification are illustrative, and the embodiments of the present specification are not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. Additionally, when describing an embodiment of the present specification, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of an embodiment of the present specification, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in the specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, if the positional relationship of two parts is described as 'on top', 'on the top', 'on the bottom', 'next to', etc., 'immediately' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as “on” another element or layer, it includes instances where the other layer or other element is directly on top of or interposed between the other elements.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.Additionally, first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical idea of the present specification.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.

도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서의 일 실시예가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.The area and thickness of each component shown in the drawings are shown for convenience of explanation, and an embodiment of the present specification is not necessarily limited to the area and thickness of the depicted component.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present specification can be combined or combined with each other, partially or entirely, and various technological interconnections and operations are possible, and each embodiment may be implemented independently of each other or together in a related relationship. It may be possible.

이하에서는 도면을 참조하여 본 명세서의 일 실시예에 대해 설명하기로 한다.Hereinafter, an embodiment of the present specification will be described with reference to the drawings.

도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.1 is a block diagram of a display device according to an embodiment of the present specification.

도 1을 참조하면, 본 명세서의 일 실시예의 표시 장치(100)는, 영상 처리부(151), 타이밍 컨트롤러(timing controller)(152), 데이터 구동부(153), 게이트 구동부(154) 및 표시 패널(DP)을 포함할 수 있다.Referring to FIG. 1, the display device 100 of an embodiment of the present specification includes an image processor 151, a timing controller 152, a data driver 153, a gate driver 154, and a display panel ( DP) may be included.

이때, 영상 처리부(151)는 외부로부터 공급된 데이터 신호(DATA)와 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(151)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호 및 클럭 신호 중 하나 이상을 출력할 수 있다.At this time, the image processing unit 151 may output a data signal (DATA) and a data enable signal (DE) supplied from the outside. The image processing unit 151 may output one or more of a vertical synchronization signal, a horizontal synchronization signal, and a clock signal in addition to the data enable signal DE.

타이밍 컨트롤러(152)는 영상 처리부(151)로부터 데이터 인에이블 신호(DE) 또는 수직 동기 신호, 수평 동기 신호 및 클럭 신호 등을 포함하는 구동 신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 컨트롤러(152)는 구동 신호에 기초하여 게이트 구동부(154)의 동작타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 구동부(153)의 동작타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 출력할 수 있다.The timing controller 152 receives a data enable signal (DE) or a driving signal including a vertical synchronization signal, a horizontal synchronization signal, and a clock signal, as well as a data signal (DATA) from the image processing unit 151. The timing controller 152 provides a gate timing control signal (GDC) for controlling the operation timing of the gate driver 154 and a data timing control signal (DDC) for controlling the operation timing of the data driver 153 based on the driving signal. can be output.

또한, 데이터 구동부(153)는 타이밍 컨트롤러(152)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 컨트롤러(152)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치 하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 구동부(153)는 데이터 배선들(DL1~DLn)을 통해 데이터 신호(DATA)를 출력할 수 있다.In addition, the data driver 153 samples and latches the data signal (DATA) supplied from the timing controller 152 in response to the data timing control signal (DDC) supplied from the timing controller 152 and converts it into a gamma reference voltage. Can be printed. The data driver 153 may output a data signal DATA through the data lines DL1 to DLn.

또한, 게이트 구동부(154)는 타이밍 컨트롤러(152)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 게이트 전압의 레벨을 시프트 하면서 게이트 신호를 출력할 수 있다. 게이트 구동부(154)는 게이트 배선들(GL1~GLm)을 통해 게이트 신호를 출력할 수 있다.Additionally, the gate driver 154 may output a gate signal while shifting the level of the gate voltage in response to the gate timing control signal (GDC) supplied from the timing controller 152. The gate driver 154 may output a gate signal through the gate wires GL1 to GLm.

표시 패널(DP)은 데이터 구동부(153) 및 게이트 구동부(154)로부터 공급된 데이터 신호(DATA) 및 게이트 신호에 대응하여 서브 화소(P)가 발광하면서 영상을 표시할 수 있다. 서브 화소(P)의 상세구조는 도 2 및 도 4에서 상세히 설명한다.The display panel DP may display an image with the sub-pixel P emitting light in response to the data signal DATA and the gate signal supplied from the data driver 153 and the gate driver 154. The detailed structure of the sub-pixel P will be described in detail in FIGS. 2 and 4.

도 2는 본 명세서의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.Figure 2 is a circuit diagram of a sub-pixel of a display device according to an embodiment of the present specification.

도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치의 서브 화소는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 보상 회로(135) 및 발광 소자(120)를 포함할 수 있다.Referring to FIG. 2 , a sub-pixel of a display device according to an embodiment of the present specification may include a switching transistor (ST), a driving transistor (DT), a compensation circuit 135, and a light emitting element 120.

발광 소자(120)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라 발광하도록 동작할 수 있다.The light emitting device 120 may operate to emit light according to the driving current generated by the driving transistor DT.

스위칭 트랜지스터(ST)는 게이트 배선(GL)을 통해 공급된 게이트 신호에 대응하여 데이터 배선(DL)을 통해 공급되는 데이터 신호가 커패시터(C_st)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다.The switching transistor ST may perform a switching operation so that the data signal supplied through the data line DL is stored as a data voltage in the capacitor C _st in response to the gate signal supplied through the gate line GL.

구동 트랜지스터(DT)는 커패시터(C_st)에 저장된 데이터 전압에 대응하여 고전위 전원 배선(VDD)과 저전위 전원 배선(GND) 사이로 일정한 구동 전류가 흐르도록 동작할 수 있다.The driving transistor DT may operate so that a constant driving current flows between the high-potential power supply line (VDD) and the low-potential power supply line (GND) in response to the data voltage stored in the capacitor (C _st ).

보상 회로(135)는 구동 트랜지스터(DT)의 문턱 전압 등을 보상하기 위한 회로이며, 보상 회로(135)는 하나 이상의 박막 트랜지스터와 커패시터를 포함할 수 있다. 보상 회로(135)의 구성은 보상 방법에 따라 매우 다양할 수 있다.The compensation circuit 135 is a circuit for compensating the threshold voltage of the driving transistor DT, and the compensation circuit 135 may include one or more thin film transistors and a capacitor. The configuration of the compensation circuit 135 may vary greatly depending on the compensation method.

도 2에 도시된 서브 화소는, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C_st) 및 발광 소자(120)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상 회로(135)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.The sub-pixel shown in FIG. 2 is composed of a 2T (Transistor) 1C (Capacitor) structure including a switching transistor (ST), a driving transistor (DT), a capacitor (C _st ), and a light emitting element 120, but the compensation circuit When (135) is added, it can be configured in various ways, such as 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C, etc.

도 3은 본 명세서의 일 실시예에 따른 표시 장치의 평면도이다. 3 is a plan view of a display device according to an embodiment of the present specification.

도 3은 본 명세서의 일 실시예에 따른 표시 장치(100)의 기판(110)이 벤딩되지 않은 상태를 예를 들어 보여주고 있다.FIG. 3 shows, for example, a state in which the substrate 110 of the display device 100 according to an embodiment of the present specification is not bent.

도 3에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 게이트 구동부(154), 회로 소자(161) 및 복수의 배선(140)만을 도시하였다. In FIG. 3 , for convenience of explanation, only the substrate 110, the gate driver 154, the circuit element 161, and the plurality of wires 140 are shown among the various components of the display device 100.

기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 기판(110)은 구부러질 수 있는 유연한(flexible) 재질로 이루어질 수 있다. 기판(110)은 투명한 절연 물질로 이루어질 수 있다. 예를 들면, 기판(110)은 PI(Polyimide)와 같은 플라스틱 재질로 형성될 수 있다.The substrate 110 is configured to support various components included in the display device 100 and may be made of an insulating material. The substrate 110 may be made of a flexible material that can be bent. The substrate 110 may be made of a transparent insulating material. For example, the substrate 110 may be formed of a plastic material such as polyimide (PI).

기판(110) 상에는 복수의 게이트 배선과 복수의 데이터 배선이 교차되어 배치된다. 복수의 게이트 배선과 데이터 배선의 교차 지점에 복수의 화소(P)가 정의된다. 영상을 구현하는 복수의 화소(P)가 배치되는 영역을 표시 영역(AA)으로 표현할 수 있고, 표시 영역(AA)의 외곽에 배치되고 복수의 화소(P)가 배치되지 않는 영역을 비표시 영역(NA)으로 표현할 수 있다.On the substrate 110, a plurality of gate wires and a plurality of data wires are arranged to cross each other. A plurality of pixels (P) are defined at intersection points of a plurality of gate wires and data wires. The area where a plurality of pixels (P) implementing an image are placed can be expressed as a display area (AA), and the area placed outside the display area (AA) and where the plurality of pixels (P) are not placed can be expressed as a non-display area. It can be expressed as (NA).

표시 영역(AA)에는 영상을 표시하기 위한 표시부 및 표시부를 구동하기 위한 회로부가 형성될 수 있다. 예를 들어, 표시 장치(100)가 유기 발광 표시 장치인 경우, 표시부는 발광 소자를 포함할 수 있다. 즉, 표시부는 애노드, 애노드 상의 유기 발광층 및 유기 발광층 상의 캐소드를 포함할 수 있다. 유기 발광층은, 예를 들어, 정공 수송층, 정공 주입층, 유기 발광층, 전자 주입층 및 전자 수송층으로 구성될 수 있다. 다만, 표시 장치(100)가 액정 표시 장치인 경우, 표시부는 액정층을 포함하도록 구성될 수도 있다. 이하에서는 설명의 편의를 위해 표시 장치(100)가 유기 발광 표시 장치인 것을 가정하여 설명하나, 이에 제한되는 것은 아니다. A display unit for displaying an image and a circuit unit for driving the display unit may be formed in the display area AA. For example, when the display device 100 is an organic light emitting display device, the display unit may include a light emitting element. That is, the display unit may include an anode, an organic light-emitting layer on the anode, and a cathode on the organic light-emitting layer. The organic light-emitting layer may be composed of, for example, a hole transport layer, a hole injection layer, an organic light-emitting layer, an electron injection layer, and an electron transport layer. However, when the display device 100 is a liquid crystal display device, the display unit may be configured to include a liquid crystal layer. Hereinafter, for convenience of explanation, it is assumed that the display device 100 is an organic light emitting display device, but is not limited thereto.

회로부는 발광 소자를 구동하기 위한 다양한 트랜지스터, 커패시터 및 배선을 포함할 수 있다. 예를 들어, 회로부는 구동 트랜지스터, 스위칭 트랜지스터, 스토리지 커패시터, 게이트 배선 및 데이터 배선 등과 같은 다양한 구성 요소로 이루어질 수 있으나, 이에 제한되는 것은 아니다.The circuit unit may include various transistors, capacitors, and wiring for driving the light emitting device. For example, the circuit unit may be composed of various components such as a driving transistor, a switching transistor, a storage capacitor, a gate wire, and a data wire, but is not limited thereto.

비표시 영역(NA)은 화상이 표시되지 않는 영역으로서, 표시 영역(AA)에 배치된 표시부를 구동하기 위한 게이트 구동부(154)와 같은 회로 및 다양한 배선이 배치될 수 있다. The non-display area NA is an area where images are not displayed, and various wiring and circuits such as the gate driver 154 for driving the display unit disposed in the display area AA may be disposed.

비표시 영역(NA)은 도 3에 도시된 바와 같이 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 다만, 이에 제한되지 않고, 비표시 영역(NA)은 표시 영역(AA)에서 연장된 영역으로 정의될 수 있다. 또한, 비표시 영역(NA)은 표시 영역(AA)의 복수의 변으로부터 연장하는 것으로 정의될 수도 있다. The non-display area (NA) may be defined as an area surrounding the display area (AA) as shown in FIG. 3 . However, the non-display area NA may be defined as an area extending from the display area AA. Additionally, the non-display area NA may be defined as extending from a plurality of sides of the display area AA.

비표시 영역(NA)에는 패드 영역(PA)이 포함될 수 있다. The non-display area (NA) may include a pad area (PA).

패드 영역(PA)은 외부 전원과 데이터 구동신호 등을 받거나 터치 신호를 주고 받기 위해 형성될 수 있다.The pad area (PA) may be formed to receive external power and data driving signals, or to exchange touch signals.

패드 영역에는 구동 집적 회로(DIC, 150)가 위치할 수 있다.A driving integrated circuit (DIC, 150) may be located in the pad area.

또한, 패드 영역(PA)에는 구동 집적 회로(150) 보다 기판(110)의 외곽 영역 방향으로 배치되는 회로 소자(161)가 본딩될 수 있다. Additionally, a circuit element 161 disposed toward an outer area of the substrate 110 rather than the driving integrated circuit 150 may be bonded to the pad area PA.

예를 들어, 회로 소자(161)는 연성 인쇄 회로일 수 있으나, 이에 제한되지 않을 수 있다. For example, the circuit element 161 may be a flexible printed circuit, but may not be limited thereto.

패드 영역(PA)에 배치된 구동 집적 회로(150)는 복수의 제1 배선(141)과 연결되고, 복수의 제1 배선(141)을 통하여 게이트 구동부(154)를 거쳐 표시 영역(AA)에 배치된 복수의 데이터 배선과 또는 복수의 게이트 배선과 연결될 수 있다. 이에, 패드 영역(PA)에 배치된 구동 집적 회로(150)로부터의 구동 신호를 복수의 화소(P) 각각에 인가할 수 있다.The driving integrated circuit 150 disposed in the pad area PA is connected to a plurality of first wires 141 and is connected to the display area AA via the gate driver 154 through the plurality of first wires 141. It may be connected to a plurality of data wires or a plurality of gate wires. Accordingly, a driving signal from the driving integrated circuit 150 disposed in the pad area PA may be applied to each of the plurality of pixels P.

한편, 비표시 영역(NA)의 벤딩 영역(BA) 중 벤딩 영역(BA)의 폭 방향으로 벤딩 영역(BA)의 외곽에 배치되는 복수의 제2 배선(142)을 포함할 수 있다. 복수의 제2 배선(142)은 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 배치될 수 있다. 예를 들어, 복수의 제2 배선(142)은 구동 집적 회로(150)에 일단이 연결되어, 복수의 제1 배선(141)보다 상대적으로 저전압의 신호가 인가될 수 있다.Meanwhile, the bending area BA of the non-display area NA may include a plurality of second wires 142 disposed outside the bending area BA in the width direction of the bending area BA. The plurality of second wires 142 may be disposed closer to the end of the width of the bending area BA than the plurality of first wires 141 . For example, one end of the plurality of second wires 142 is connected to the driving integrated circuit 150, so that a relatively lower voltage signal can be applied than that of the plurality of first wires 141.

또한, 비표시 영역(NA)에서 복수의 제1 배선(141) 및 복수의 제2 배선(142) 사이에 배치되고, 표시 영역(AA)을 둘러싸도록 배치되는 크랙 검출 배선(145)을 더 포함한다. In addition, it further includes a crack detection wire 145 disposed between the plurality of first wires 141 and the plurality of second wires 142 in the non-display area (NA) and arranged to surround the display area (AA). do.

복수의 제1 배선(141), 복수의 제2 배선(142) 및 크랙 검출 배선(145)을 포함하는 복수의 배선(140)에 대해서는 도 5를 참조하여 후술한다. The plurality of wirings 140 including the plurality of first wirings 141, the plurality of second wirings 142, and the crack detection wiring 145 will be described later with reference to FIG. 5.

한편, 비표시 영역(NA)에서 표시 영역(AA)과 패드 영역(PA) 사이에는 비표시 영역(NA)의 일부를 일 방향으로 구부리는 벤딩 영역(BA)이 위치할 수 있다. Meanwhile, in the non-display area (NA), a bending area (BA) that bends a portion of the non-display area (NA) in one direction may be located between the display area (AA) and the pad area (PA).

비표시 영역(NA)은 화상이 표시되는 영역이 아니므로, 기판(110)의 상면에서 시인될 필요가 없다. 이에, 기판(110)의 비표시 영역(NA)의 일부 영역을 벤딩하여 배선 및 구동 회로를 위한 면적을 확보하면서도 비표시 영역(NA)을 축소시킬 수 있다.Since the non-display area NA is not an area where an image is displayed, it does not need to be visible from the top surface of the substrate 110. Accordingly, by bending a portion of the non-display area (NA) of the substrate 110, the non-display area (NA) can be reduced while securing an area for wiring and driving circuits.

예를 들어, 본 명세서의 일 실시예에 따른 표시 장치의 경우, 기판(110)의 하측 가장자리가 소정의 곡률을 갖도록 배면(背面) 방향으로 벤딩될 수 있다.For example, in the case of a display device according to an embodiment of the present specification, the lower edge of the substrate 110 may be bent toward the back to have a predetermined curvature.

기판(110)의 하측 가장자리는, 표시 영역(AA)의 외측에 해당할 수 있으며, 구동 집적 회로(150) 및 패드 영역(PA)이 위치하는 영역과 대응될 수 있다. 기판(110)이 구부러짐에 따라, 구동 집적 회로(150) 및 패드 영역(PA)은 표시 영역(AA)의 배면 방향에서 표시 영역(AA)과 중첩되도록 위치할 수 있다. 따라서, 표시 장치(100)의 전면에서 인지되는 베젤 영역이 최소화될 수 있다. 이에, 베젤 폭이 감소되어 심미감이 향상될 수 있다.The lower edge of the substrate 110 may correspond to the outside of the display area AA and may correspond to an area where the driving integrated circuit 150 and the pad area PA are located. As the substrate 110 is bent, the driving integrated circuit 150 and the pad area PA may be positioned to overlap the display area AA in the rear direction of the display area AA. Accordingly, the bezel area perceived from the front of the display device 100 can be minimized. Accordingly, the bezel width can be reduced and aesthetics can be improved.

이하에서는 표시 장치(100)의 단면 구조에 대한 보다 상세한 설명을 위해 도 4를 함께 참조한다.Hereinafter, FIG. 4 will be referred to for a more detailed description of the cross-sectional structure of the display device 100.

도 4는 본 명세서의 일 실시예에 따른 표시 장치의 표시 영역에 배치된 하나의 화소(P)를 보여주는 단면도이다. FIG. 4 is a cross-sectional view showing one pixel P disposed in the display area of a display device according to an embodiment of the present specification.

도 4를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제1 게이트 절연층(112a), 제1 층간 절연층(113a), 제2 버퍼층(114), 제2 게이트 절연층(112b), 제2 층간 절연층(113b), 제1 연결전극(CE1), 제1 평탄화층(115a), 제2 평탄화층(115b), 제2 연결 전극(CE2), 뱅크(116a), 스페이서(116b), 애노드(121), 발광층(122), 캐소드(123), 봉지부(117) 및 터치 감지부를 포함할 수 있다.Referring to FIG. 4, the display device 100 according to an embodiment of the present specification includes a substrate 110, a first buffer layer 111, a first thin film transistor (T1), a second thin film transistor (T2), and a first thin film transistor (T2). Gate insulating layer 112a, first interlayer insulating layer 113a, second buffer layer 114, second gate insulating layer 112b, second interlayer insulating layer 113b, first connection electrode (CE1), 1 Planarization layer (115a), second planarization layer (115b), second connection electrode (CE2), bank (116a), spacer (116b), anode (121), light emitting layer (122), cathode (123), sealing part (117) and may include a touch detection unit.

기판(110)은 상부에 배치되는 플렉서블 표시 장치의 구성요소들을 지지 및 보호하는 역할을 한다.The substrate 110 serves to support and protect components of the flexible display device disposed on the top.

기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치(100)의 제조 공정이 진행되고, 표시 장치(100)의 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 지지 기판이 릴리즈 된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.The substrate 110 may be made of glass or a plastic material with flexibility. If the substrate 110 is made of a plastic material, for example, it may be made of polyimide (PI). When the substrate 110 is made of polyimide (PI), the manufacturing process of the display device 100 proceeds with a support substrate made of glass placed below the substrate 110, and the manufacturing process of the display device 100 proceeds. After this is completed, the support substrate can be released. After the support substrate is released, a back plate for supporting the substrate 110 may be placed under the substrate 110.

예를 들어, 기판(110) 하부에 백 플레이트가 더 배치될 경우, 백 플레이트는 기판(110)의 벤딩 영역(BA)에 중첩되는 부분에는 배치되지 않을 수 있으나, 이에 제한되지 않는다. For example, when a back plate is further disposed below the substrate 110, the back plate may not be disposed in a portion overlapping the bending area BA of the substrate 110, but is not limited thereto.

기판(110)이 폴리이미드(PI)로 이루어지는 경우, 수분이 폴리이미드(PI)로 이루어진 기판(110)을 뚫고 제1 박막트랜지스터(120) 또는 발광 구조물(200)까지 투습이 진행되어 표시 장치(100)의 성능을 저하시킬 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성할 수 있다. 그리고, 2개의 폴리이미드(PI) 사이에 무기막을 형성해줌으로써, 수분 성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 제품 성능 신뢰성을 향상시킬 수가 있다.When the substrate 110 is made of polyimide (PI), moisture penetrates the substrate 110 made of polyimide (PI) and penetrates to the first thin film transistor 120 or the light emitting structure 200, thereby causing the display device ( 100) may deteriorate performance. The display device 100 according to an embodiment of the present specification may be made of double-layer polyimide (PI) to prevent performance of the display device 100 from being deteriorated due to moisture permeation. In addition, by forming an inorganic film between two polyimides (PI), product performance reliability can be improved by blocking moisture components from passing through the lower polyimide (PI).

또한, 본 명세서의 일 실시예에 따른 표시 장치(100)는 2개의 폴리이미드(PI) 사이에 무기막을 형성해 줌으로써, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.In addition, the display device 100 according to an embodiment of the present specification forms an inorganic film between two polyimides (PI), thereby blocking the charge charged to the polyimide (PI) disposed below, thereby improving the product. reliability can be improved. Additionally, the process of forming a metal layer to block charges charged to polyimide (PI) can be omitted, thereby simplifying the process and reducing production costs.

폴리이미드(PI)를 기판(110)으로 사용하는 표시 장치(100)에서는 패널의 환경신뢰성 성능과 성능 신뢰성을 확보하는 것이 매우 중요하다.In the display device 100 that uses polyimide (PI) as the substrate 110, it is very important to secure the environmental reliability and performance reliability of the panel.

이에, 본 명세서의 일 실시예에 따른 표시 장치(100)는 2중 폴리이미드(PI)를 기판(110)으로 사용하여 제품의 환경신뢰성 성능을 확보하기 위한 구조를 구현할 수 있다. 예를 들면, 표시 장치(100)의 기판(110)은 폴리이미드(PI)로 이루어진 제1 폴리이미드층(110a), 제2 폴리이미드층(110b) 및 제1 폴리이미드층(110a)과 제2 폴리이미드층(110b) 사이에 형성된 무기 절연층(110c)을 포함할 수 있으나, 이에 제한되지 않는다. 무기 절연층(110c)은, 제1 폴리이미드층(110a)에 전하가 차지(charge)되는 경우, 전하가 제2 폴리이미드층(110b)을 통하여 제1 박막 트랜지스터(T1)에 영향을 주는 것을 차단하는 역할을 할 수 있다. 또한, 무기 절연층(110c)은 수분 성분이 제2 폴리이미드층(110b)을 뚫고서 상부로 침투하는 것을 차단하는 역할을 할 수도 있다.Accordingly, the display device 100 according to an embodiment of the present specification can implement a structure to secure the environmental reliability of the product by using double polyimide (PI) as the substrate 110. For example, the substrate 110 of the display device 100 includes a first polyimide layer 110a, a second polyimide layer 110b, and a first polyimide layer 110a made of polyimide (PI). It may include, but is not limited to, an inorganic insulating layer 110c formed between two polyimide layers 110b. The inorganic insulating layer 110c prevents the charge from affecting the first thin film transistor T1 through the second polyimide layer 110b when the first polyimide layer 110a is charged. It can play a blocking role. Additionally, the inorganic insulating layer 110c may serve to block moisture components from penetrating upward through the second polyimide layer 110b.

무기 절연층(110c)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는 산화 실리콘(SiOx) 물질을 무기 절연층(110c)으로 형성할 수 있다. 예를 들면, 이산화 규소(Silica or Silicon Dioxide: SiO₂) 물질을 무기 절연층(110c)으로 형성할 수 있으나 이에 제한되지 않으며, 무기 절연층(110c)은 이산화 규소(SiO₂)와 질화 실리콘(SiNx)의 이중층으로 형성될 수도 있다.The inorganic insulating layer 110c may be made of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx). The display device 100 according to an embodiment of the present specification may use silicon oxide (SiOx) material as the inorganic insulating layer 110c. For example, silicon dioxide (SiO ₂ ) material may be formed as the inorganic insulating layer 110c, but the inorganic insulating layer 110c is not limited to this, and the inorganic insulating layer 110c may be formed of silicon dioxide (SiO ₂ ) and silicon nitride ( It may also be formed as a double layer of SiNx).

제1 버퍼층(111)이 기판(110) 위에 배치될 수 있다. 구체적으로, 멀티 버퍼층(multi-buffer layer)(111a)이 기판(110) 위에 배치되고, 액티브 버퍼층(111b)이 멀티 버퍼층(111a) 위에 배치될 수 있다.The first buffer layer 111 may be disposed on the substrate 110 . Specifically, a multi-buffer layer 111a may be disposed on the substrate 110, and an active buffer layer 111b may be disposed on the multi-buffer layer 111a.

멀티 버퍼층(111a) 위에 금속층(125)이 배치될 수 있다.A metal layer 125 may be disposed on the multi-buffer layer 111a.

여기서, 금속층(125)은 라이트 쉴드(light shield) 역할을 할 수 있으며, 차광층으로 지칭될 수도 있다.Here, the metal layer 125 may function as a light shield and may also be referred to as a light blocking layer.

금속층(125) 위에 액티브 버퍼층(111b)이 배치될 수 있다.An active buffer layer 111b may be disposed on the metal layer 125.

제1 박막 트랜지스터(T1)는 제1 버퍼층(111) 위에 배치될 수 있다. 제1 박막 트랜지스터(T1)는 제1 액티브층(A1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 제1 소스 전극(D1)이 제1 드레인 전극이 될 수 있으며, 제1 드레인 전극(D1)이 제1 소스 전극이 될 수 있다.The first thin film transistor T1 may be disposed on the first buffer layer 111. The first thin film transistor T1 may include a first active layer A1, a first gate electrode G1, a first source electrode S1, and a first drain electrode D1. Here, depending on the design of the pixel circuit, the first source electrode D1 may become a first drain electrode, and the first drain electrode D1 may become a first source electrode.

제1 액티브층(T1)은 비정질 실리콘(amorphous silicon) 또는 폴리 실리콘(polycrystalline silicon)을 포함할 수 있다. 예를 들어, 제1 액티브층(T1)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다. 예를 들어, 폴리 실리콘 물질은 이동도가 높아(100cm²/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 구동부 및/또는 멀티플렉서(MUX) 등에 적용될 수 있으며, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 구동 박막 트랜지스터의 액티브층(A1)으로 적용될 수 있으나, 이에 제한되지 않는다. 예를 들면, 표시 장치(100)의 특성에 따라 스위칭 박막 트랜지스터의 액티브층(A2)으로도 적용될 수 있다. 제1 버퍼층(111) 위에 비정질 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝 하여 제1 액티브층(A1)이 형성될 수 있다. 여기서, 제1 액티브층(A1)은 제1 박막 트랜지스터(T1)의 구동 시, 채널이 형성되는 제1 채널 영역, 제1 채널 영역 양측의 제1 소스 영역 및 제1 드레인 영역을 포함할 수 있다. 제1 소스 영역은 제1 소스 전극(S1)과 연결된 제1 액티브층(A1)의 부분을 의미하며, 제1 드레인 영역은 제1 드레인 전극(D1)과 연결된 제1 액티브층(A1)의 부분을 의미한다. 예를 들면, 제1 소스 영역 및 제1 드레인 영역은 제1 액티브층(A1)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역 및 제1 드레인 영역은 폴리 실리콘 물질에 이온 도핑 하여 생성될 수 있으며, 제1 채널 영역은 이온 도핑 되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.The first active layer T1 may include amorphous silicon or polycrystalline silicon. For example, the first active layer T1 may include low temperature polysilicon (LTPS). For example, polysilicon materials have high mobility (more than 100 cm ² /Vs), low energy consumption and excellent reliability, so they can be used as gate drivers and/or multiplexers (MUX) for driving devices that drive thin film transistors for display devices. It may be applied to the active layer A1 of a driving thin film transistor in the display device 100 according to an embodiment of the present specification, but is not limited thereto. For example, depending on the characteristics of the display device 100, it may also be applied as the active layer A2 of a switching thin film transistor. Polysilicon is formed by depositing an amorphous silicon (a-Si) material on the first buffer layer 111, performing a dehydrogenation process and a crystallization process, and patterning the polysilicon to form the first active layer (A1). It can be. Here, the first active layer A1 may include a first channel region where a channel is formed when the first thin film transistor T1 is driven, a first source region on both sides of the first channel region, and a first drain region. . The first source region refers to a portion of the first active layer (A1) connected to the first source electrode (S1), and the first drain region refers to a portion of the first active layer (A1) connected to the first drain electrode (D1). means. For example, the first source region and the first drain region may be formed by ion doping (impurity doping) of the first active layer A1. The first source region and the first drain region may be created by ion-doping a polysilicon material, and the first channel region may refer to a portion that is not ion-doped and remains a polysilicon material.

제1 액티브층(A1) 위에 제1 게이트 절연층(112a)이 배치될 수 있다. 제1 게이트 절연층(112a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112a)에는 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각이 제1 박막 트랜지스터(T1)의 제1 액티브층(A1)의 제1 소스 영역 및 제1 드레인 영역 각각에 연결되기 위한 컨택홀이 형성될 수 있다.A first gate insulating layer 112a may be disposed on the first active layer A1. The first gate insulating layer 112a may be composed of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx). In the first gate insulating layer 112a, the first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (T1) are each connected to the first active layer (A1) of the first thin film transistor (T1). Contact holes may be formed to connect to each of the first source region and the first drain region.

제1 게이트 절연층(112a) 위에 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 및 스토리지 커패시터(Cst)의 제1 커패시터 전극(C1)이 배치될 수 있다.The first gate electrode G1 of the first thin film transistor T1 and the first capacitor electrode C1 of the storage capacitor Cst may be disposed on the first gate insulating layer 112a.

이때, 제1 게이트 전극(G1) 및 제1 커패시터 전극(C1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(G1)은 제1 박막 트랜지스터(T1)의 제1 액티브층(A1)의 제1 채널 영역과 중첩되도록 제1 게이트 절연층(112a) 위에 형성될 수 있다.At this time, the first gate electrode (G1) and the first capacitor electrode (C1) are molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), and nickel (Ni). ), and neodymium (Nd) or an alloy thereof may be formed as a single layer or multiple layers. The first gate electrode G1 may be formed on the first gate insulating layer 112a to overlap the first channel region of the first active layer A1 of the first thin film transistor T1.

제1 커패시터 전극(C1)은 표시 장치(100)의 구동 특성과 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 제1 게이트 전극(G1) 제1 커패시터 전극(C1)은 동일 공정에 의하여 형성될 수 있다. 그리고, 제1 게이트 전극(G1)과 제1 커패시터 전극(C1)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 형성될 수 있다.The first capacitor electrode C1 may be omitted based on the driving characteristics of the display device 100 and the structure and type of the thin film transistor. The first gate electrode G1 and the first capacitor electrode C1 may be formed through the same process. Additionally, the first gate electrode G1 and the first capacitor electrode C1 may be formed of the same material and may be formed on the same layer.

제1 게이트 절연층(112a), 제1 게이트 전극(G1), 및 제1 커패시터 전극(C1) 상부에 제1 층간 절연층(113a)이 배치될 수 있다. 제1 층간 절연층(113a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 그리고, 제1 층간 절연층(113a)에는 제1 박막 트랜지스터(T1)의 제1 액티브층(A1)의 제1 소스 영역 및 제1 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다.A first interlayer insulating layer 113a may be disposed on the first gate insulating layer 112a, the first gate electrode G1, and the first capacitor electrode C1. The first interlayer insulating layer 113a may be composed of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx). Additionally, a contact hole may be formed in the first interlayer insulating layer 113a to expose the first source region and the first drain region of the first active layer A1 of the first thin film transistor T1.

제1 층간 절연층(113a) 위에 스토리지 커패시터(Cst)의 제2 커패시터 전극(C2)이 배치될 수 있다. 제2 커패시터 전극(C2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 커패시터 전극(C2)은 제1 커패시터 전극(C1)과 중첩되도록 제1 층간 절연층(113a) 위에 형성될 수 있다. 또한, 제2 커패시터 전극(C2)은 제1 커패시터 전극(C1)과 동일한 물질로 형성될 수 있다. 제2 커패시터 전극(C2)은 표시 장치(100)의 구동 특성과 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.The second capacitor electrode C2 of the storage capacitor Cst may be disposed on the first interlayer insulating layer 113a. The second capacitor electrode (C2) is made of any one of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof. The second capacitor electrode C2 may be formed on the first interlayer insulating layer 113a to overlap the first capacitor electrode C1. Additionally, the second capacitor electrode C2 may be formed of the same material as the first capacitor electrode C1. The second capacitor electrode C2 may be omitted based on the driving characteristics of the display device 100 and the structure and type of the thin film transistor.

제1 층간 절연층(113a) 및 제2 커패시터 전극(C2) 위에 제2 버퍼층(114)이 배치될 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 버퍼층(114)에는 제1 박막 트랜지스터(T1)의 제1 액티브층(A1)의 제1 소스 영역 및 제1 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다. 또, 제2 버퍼층(114)에는 스토리지 커패시터(Cst)의 제2 커패시터 전극(C2)을 노출시키기 위한 컨택홀이 형성될 수 있다.A second buffer layer 114 may be disposed on the first interlayer insulating layer 113a and the second capacitor electrode C2. The second buffer layer 114 may be composed of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx). A contact hole may be formed in the second buffer layer 114 to expose the first source region and the first drain region of the first active layer A1 of the first thin film transistor T1. Additionally, a contact hole may be formed in the second buffer layer 114 to expose the second capacitor electrode C2 of the storage capacitor Cst.

제2 버퍼층(114)은 다중층으로도 형성될 수 있으나, 이에 제한되지 않는다. The second buffer layer 114 may be formed of multiple layers, but is not limited thereto.

제2 버퍼층(114) 위에는 제2 박막 트랜지스터(T2)의 제2 액티브층(A2)이 배치될 수 있다. 여기서, 제2 박막 트랜지스터(T2)는 제2 액티브층(A2), 제2 게이트 절연층(112b), 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 제2 소스 전극(S2)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(D2)이 소스 전극이 될 수 있다.The second active layer A2 of the second thin film transistor T2 may be disposed on the second buffer layer 114. Here, the second thin film transistor (T2) includes a second active layer (A2), a second gate insulating layer (112b), a second gate electrode (G2), a second source electrode (S2), and a second drain electrode (D2). may include. Here, depending on the design of the pixel circuit, the second source electrode (S2) can be a drain electrode, and the second drain electrode (D2) can be a source electrode.

또한, 제2 액티브층(A2)은 제2 박막 트랜지스터(T2)의 구동 시 채널이 형성되는 제2 채널 영역, 제2 채널 영역 양측의 제2 소스 영역 및 제2 드레인 영역을 포함할 수 있다. 제2 소스 영역은 제2 소스 전극(S2)과 연결된 제2 액티브층(A2)의 부분을 의미할 수 있으며, 제2 드레인 영역은 제2 드레인 전극(D2)과 연결된 제2 액티브층(A2)의 부분을 의미할 수 있다.Additionally, the second active layer A2 may include a second channel region where a channel is formed when the second thin film transistor T2 is driven, a second source region on both sides of the second channel region, and a second drain region. The second source region may refer to a portion of the second active layer (A2) connected to the second source electrode (S2), and the second drain region may refer to the portion of the second active layer (A2) connected to the second drain electrode (D2). It can mean a part of .

제2 액티브층(A2)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드 갭이 더 큰 물질이므로 오프(off) 상태에서 전자가 밴드 갭을 넘어가지 못하며, 이에 따라 오프-전류(off-current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온 시간이 짧고 오프 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으나, 이에 제한되지 않는다. 표시 장치(100)의 특성에 따라서, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 제2 액티브층(A2)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 여기에서는 제2 박막 트랜지스터(T2)의 제2 액티브층(A2)이 다양한 금속 산화물 중 IGZO로 구성되는 것을 가정하여 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 다른 금속 산화물로 형성될 수도 있다.The second active layer (A2) may be made of an oxide semiconductor. Oxide semiconductor materials have a larger band gap than silicon materials, so electrons cannot cross the band gap in the off state, and thus the off-current is low. Accordingly, a thin film transistor including an active layer made of an oxide semiconductor may be suitable as a switching thin film transistor that maintains a short on time and a long off time, but is not limited thereto. Depending on the characteristics of the display device 100, it may be applied as a driving thin film transistor. Additionally, since the off-current is small, the size of the auxiliary capacitance can be reduced, making it suitable for high-resolution display devices. For example, the second active layer A2 is made of a metal oxide, and may be made of various metal oxides such as indium-gallium-zinc-oxide (IGZO). Here, the second active layer (A2) of the second thin film transistor (T2) has been described assuming that it is composed of IGZO among various metal oxides, but is not limited to this and is not limited to IGZO, but indium-zinc-oxide (IZO), IGTO ( It may also be formed of other metal oxides such as indium-gallium-tin-oxide) or IGO (indium-gallium-oxide).

제2 액티브층(A2)은, 금속 산화물을 제2 버퍼층(114) 위에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝 하여 형성될 수 있다.The second active layer A2 may be formed by depositing a metal oxide on the second buffer layer 114, performing a heat treatment process for stabilization, and then patterning the metal oxide.

제2 게이트 절연층(112b)은 제2 액티브층(A2)을 포함한 기판(110) 전체에 배치될 수 있다. 예를 들어, 제2 게이트 절연층(112b)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.The second gate insulating layer 112b may be disposed on the entire substrate 110 including the second active layer A2. For example, the second gate insulating layer 112b may be composed of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx).

제2 게이트 절연층(112b) 상에 제2 게이트 전극(G2)이 배치될 수 있다. The second gate electrode G2 may be disposed on the second gate insulating layer 112b.

제2 게이트 전극(134)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.The second gate electrode 134 is made of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.

예를 들어, 제2 게이트 절연층(112b) 상에 금속 물질을 형성하고, 금속 물질 위에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 금속 물질을 습식 식각하여 제2 게이트 전극(G2)을 형성한다. 금속 물질을 식각하기 위한 습식 식각액은 금속 물질을 구성하는 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 또는 그들의 합금을 선택적으로 식각하고, 절연 물질을 식각하지 않는 물질이 이용될 수 있다.For example, after forming a metal material on the second gate insulating layer 112b and forming a photoresist pattern on the metal material, the metal material is wet etched using the photoresist pattern as a mask to form a second gate electrode (G2). ) is formed. Wet etchants for etching metal materials include molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and Materials that selectively etch neodymium (Nd) or their alloys and do not etch the insulating material can be used.

제2 층간 절연층(113b)이 제2 게이트 절연층(112b) 및 제2 게이트 전극(G2) 상에 배치될 수 있다. 제2 층간 절연층(113b)에는 제1 박막 트랜지스터(T1)의 제1 액티브층(A1) 및 제2 박막트랜지스터(T2)의 제2 액티브층(A2)을 노출시키기 위한 컨택홀이 형성될 수 있다. 예를 들면, 제2 층간 절연층(113b)에는 제1 박막 트랜지스터(T1)에서 제1 액티브층(A1)의 제1 소스 영역 및 제1 드레인 영역을 노출하기 위한 컨택홀이 형성될 수 있다. 제2 층간 절연층(113b)에는 제2 박막 트랜지스터(T2)에서 제2 액티브층(A2)의 제2 소스 영역 및 제2 드레인 영역을 노출하기 위한 컨택홀이 형성될 수 있다. The second interlayer insulating layer 113b may be disposed on the second gate insulating layer 112b and the second gate electrode G2. A contact hole may be formed in the second interlayer insulating layer 113b to expose the first active layer (A1) of the first thin film transistor (T1) and the second active layer (A2) of the second thin film transistor (T2). there is. For example, a contact hole may be formed in the second interlayer insulating layer 113b to expose the first source region and the first drain region of the first active layer A1 in the first thin film transistor T1. A contact hole may be formed in the second interlayer insulating layer 113b to expose the second source region and the second drain region of the second active layer A2 in the second thin film transistor T2.

제2 층간 절연층(113b)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.The second interlayer insulating layer 113b may be composed of a single layer or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx).

제2 층간 절연층(113b) 위에는 제1 연결 전극(CE1), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제2 드레인 전극(D1), 그리고 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 배치될 수 있다.On the second interlayer insulating layer 113b, the first connection electrode (CE1), the first source electrode (S1) and the second drain electrode (D1) of the first thin film transistor (T1), and the second thin film transistor (T2) A second source electrode (S2) and a second drain electrode (D2) may be disposed.

제1 연결 전극(CE1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 전기적으로 연결될 수 있다. 그리고, 제1 연결 전극(CE)은 제2 버퍼층(114) 및 제2 층간 절연층(11b)에 형성된 컨택홀을 통하여 스토리지 커패시터(Cst)의 제2 커패시터 전극(C2)과 전기적으로 연결될 수 있다. 즉, 제1 연결 전극(CE1)은 스토리지 커패시터(Cst)의 제2 커패시터 전극(C2)과 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)을 전기적으로 연결시켜주는 역할을 할 수 있다.The first connection electrode CE1 may be electrically connected to the second drain electrode D2 of the second thin film transistor T2. Additionally, the first connection electrode CE may be electrically connected to the second capacitor electrode C2 of the storage capacitor Cst through a contact hole formed in the second buffer layer 114 and the second interlayer insulating layer 11b. . That is, the first connection electrode (CE1) may serve to electrically connect the second capacitor electrode (C2) of the storage capacitor (Cst) and the second drain electrode (D2) of the second thin film transistor (T2). .

여기서, 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 게이트 절연층(112a), 제1 층간 절연층(113a), 제2 버퍼층(114), 및 제2 층간 절연층(113b)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(T1)의 제1 액티브층(A1)과 연결될 수 있다. Here, the first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (T1) include a first gate insulating layer (112a), a first interlayer insulating layer (113a), and a second buffer layer (114). , and may be connected to the first active layer (A1) of the first thin film transistor (T1) through a contact hole formed in the second interlayer insulating layer (113b).

제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 층간 절연층(112b)에 형성된 컨택홀을 통해 제2 액티브층(A2)과 연결될 수 있다. The second source electrode S2 and the second drain electrode D2 of the second thin film transistor T2 may be connected to the second active layer A2 through a contact hole formed in the second interlayer insulating layer 112b.

제1 연결 전극(CE1), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1), 그리고 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 동일한 공정에 의해 동일 물질로 형성될 수 있다. The first connection electrode (CE1), the first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (T1), and the second source electrode (S2) and the first drain electrode (D1) of the second thin film transistor (T2) The two drain electrodes D2 may be formed of the same material through the same process.

예를 들어, 제1 연결 전극(CE1), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1), 그리고 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들면, 제1 연결 전극(CE1), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1), 그리고 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 제한되지 않는다.For example, the first connection electrode (CE1), the first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (T1), and the second source electrode ( S2) and the second drain electrode (D2) are made of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd). It can be formed as a single layer or multiple layers made of any one or an alloy thereof. For example, the first connection electrode (CE1), the first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (T1), and the second source electrode ( S2) and the second drain electrode D2 may have a three-layer structure of titanium (Ti)/aluminum (Al)/titanium (Ti), but are not limited thereto.

제1 연결 전극(CE1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 서로 연결된 일체형으로 형성될 수 있으나, 이에 제한되지 않는다.The first connection electrode CE1 may be formed integrally with the second drain electrode D2 of the second thin film transistor T2, but is not limited to this.

제1 평탄화층(115a)이 제1 연결 전극(CE1), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1), 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 그리고 제2 층간 절연층(113b) 상부에 배치될 수 있다.The first planarization layer 115a includes the first connection electrode CE1, the first source electrode S1 and the first drain electrode D1 of the first thin film transistor T1, and the second electrode of the second thin film transistor T2. It may be disposed on the source electrode (S2), the second drain electrode (D2), and the second interlayer insulating layer (113b).

제1 평탄화층(115a)은 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)의 상부를 평탄화하고 보호하기 위한 유기층일 수 있다. 예를 들어, 제1 평탄화층(115a)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.The first planarization layer 115a may be an organic layer for planarizing and protecting the top of the first thin film transistor T1 and the second thin film transistor T2. For example, the first planarization layer 115a is made of acryl resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, etc. Can be formed from organic materials.

제2 연결 전극(CE2)이 제1 평탄화층(115a) 위에 배치될 수 있다. 제2 연결 전극(CE2)은 제1 평탄화층(115a)의 컨택홀을 통하여 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결될 수 있다. 제2 연결 전극(CE2)은 제2 박막 트랜지스터(T2)와 제1 전극(121)을 전기적으로 연결하는 역할을 할 수 있다. 그리고, 제2 연결 전극(CE2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 연결 전극(CE2)은 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 동일한 물질로 형성될 수 있다. The second connection electrode CE2 may be disposed on the first planarization layer 115a. The second connection electrode CE2 may be connected to the second drain electrode D2 of the second thin film transistor T2 through a contact hole in the first planarization layer 115a. The second connection electrode CE2 may serve to electrically connect the second thin film transistor T2 and the first electrode 121. And, the second connection electrode (CE2) is made of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd). It can be formed as a single layer or multiple layers made of any one or an alloy thereof. The second connection electrode CE2 may be formed of the same material as the second source electrode S2 and the second drain electrode D2 of the second thin film transistor T2.

제2 평탄화층(115b)이 제2 연결 전극(CE2) 및 제1 평탄화층(115a) 상부에 배치될 수 있다. 예를 들어, 제2 평탄화층(115b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.The second planarization layer 115b may be disposed on the second connection electrode CE2 and the first planarization layer 115a. For example, the second planarization layer 115b is made of acryl resin, epoxy resin, phenolic resin, polyamide resin, and polyimide resin. It can be formed from organic substances.

제2 평탄화층(115b) 상에 발광 소자(120)가 배치될 수 있다. The light emitting device 120 may be disposed on the second planarization layer 115b.

제2 평탄화층(115b) 위에 애노드(121)가 배치될 수 있다. 이때, 애노드(121)는 제2 평탄화층(115b)에 구비된 컨택 홀을 통해 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 애노드(121)는 금속성 물질로 형성될 수 있다. An anode 121 may be disposed on the second planarization layer 115b. At this time, the anode 121 may be electrically connected to the second connection electrode CE2 through a contact hole provided in the second planarization layer 115b. The anode 121 may be formed of a metallic material.

표시 장치(100)가 발광 소자(120)에서 발광된 빛이 발광 소자(120)가 배치된 기판(SUB)의 상부로 발광되는 상부 발광(top emission) 방식인 경우, 애노드(121)는 투명 도전층 및 투명 도전층 상의 반사층을 더 포함할 수 있다. 투명 도전층은, 예를 들어, ITO, IZO 등과 같은 투명 도전성 산화물로 이루어질 수 있고, 반사층은, 예를 들어, 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 이루어질 수 있다.When the display device 100 is a top emission type in which light emitted from the light emitting element 120 is emitted to the top of the substrate (SUB) on which the light emitting element 120 is placed, the anode 121 is transparent and conductive. It may further include a reflective layer on the layer and the transparent conductive layer. The transparent conductive layer may be made of, for example, a transparent conductive oxide such as ITO or IZO, and the reflective layer may be made of, for example, silver (Ag), aluminum (Al), gold (Au), molybdenum (Mo), or tungsten. (W), chromium (Cr), or alloys thereof.

뱅크(116)가 애노드(121)를 덮으면서 배치될 수 있다. 뱅크(116a)는 서브 화소의 발광 영역에 대응되는 부분이 오픈(open)될 수 있다. 뱅크(116a)가 오픈 된 부분(이하, 오픈 영역이라 함)으로 애노드(121)의 일부가 노출될 수 있다. 이때, 뱅크(116a)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx)과 같은 무기 절연 물질 또는 벤조사이클로부텐계 수지, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 뱅크(116a) 위에는 스페이서(116b)가 더 배치될 수 있다.The bank 116 may be disposed while covering the anode 121. A portion of the bank 116a corresponding to the light emitting area of the sub-pixel may be open. A portion of the anode 121 may be exposed through the open portion of the bank 116a (hereinafter referred to as an open area). At this time, the bank 116a may be made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx), or an organic insulating material such as benzocyclobutene-based resin, acrylic resin, or imide-based resin, but is limited thereto. no. A spacer 116b may be further disposed on the bank 116a.

발광층(122)이 뱅크(116a)의 오픈 영역과 그 주변에 배치될 수 있다. 이에 따라, 발광층(122)은 뱅크(116)의 오픈 영역을 통해 노출된 애노드(121) 위에 배치될 수 있다.The light emitting layer 122 may be disposed in and around the open area of the bank 116a. Accordingly, the light emitting layer 122 may be disposed on the anode 121 exposed through the open area of the bank 116.

발광층(122) 위에 캐소드(123)가 배치될 수 있다.A cathode 123 may be disposed on the light emitting layer 122.

애노드(121), 발광층(122) 및 캐소드(123)에 의해 발광 소자(120)가 형성될 수 있다. 발광층(122)은 다수의 유기막을 포함할 수 있다.The light emitting device 120 may be formed by the anode 121, the light emitting layer 122, and the cathode 123. The light emitting layer 122 may include multiple organic films.

상술한 발광 소자(120) 상에 봉지층(117)이 위치할 수 있다.An encapsulation layer 117 may be located on the light emitting device 120 described above.

봉지층(117)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 봉지층(ENCAP)은 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c)을 포함할 수 있다.The encapsulation layer 117 may have a single-layer structure or a multi-layer structure. For example, the encapsulation layer (ENCAP) may include a first encapsulation layer (117a), a second encapsulation layer (117b), and a third encapsulation layer (117c).

이때, 제1 봉지층(117a) 및 제3 봉지층(117c)은 무기막으로 구성되고, 제2 봉지층(117b)은 유기막으로 구성될 수 있다. 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c) 중에서 제2 봉지층(117b)이 가장 두껍고 평탄화층 역할을 수 있다.At this time, the first encapsulation layer 117a and the third encapsulation layer 117c may be composed of an inorganic film, and the second encapsulation layer 117b may be composed of an organic film. Among the first encapsulation layer 117a, the second encapsulation layer 117b, and the third encapsulation layer 117c, the second encapsulation layer 117b is the thickest and may serve as a planarization layer.

제1 봉지층(117a)은 캐소드(123) 위에 배치되고, 발광 소자(120)와 가장 인접하게 배치될 수 있다. 제1 봉지층(117a)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(117a)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON) 또는 산화 알루미늄(Al₂O₃) 등으로 구성될 수 있다. 제1 봉지층(117a)이 저온 분위기에서 증착 되기 때문에, 증착 공정 시, 고온 분위기에 취약한 유기물을 포함하는 발광층(122)이 손상되는 것을 방지할 수 있다.The first encapsulation layer 117a may be disposed on the cathode 123 and closest to the light emitting device 120. The first encapsulation layer 117a may be formed of an inorganic insulating material capable of low-temperature deposition. For example, the first encapsulation layer 117a may be made of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), or aluminum oxide (Al ₂ O ₃ ). Since the first encapsulation layer 117a is deposited in a low-temperature atmosphere, damage to the light-emitting layer 122, which contains organic substances vulnerable to high-temperature atmospheres, can be prevented during the deposition process.

제2 봉지층(117b)은 제1 봉지층(117a)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(117b)은 제1 봉지층(117a)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(117b)은 플렉서블 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할 및 평탄화 성능을 강화하는 역할을 할 수 있다.The second encapsulation layer 117b may be formed to have a smaller area than the first encapsulation layer 117a. In this case, the second encapsulation layer 117b may be formed to expose both ends of the first encapsulation layer 117a. The second encapsulation layer 117b may serve as a buffer to relieve stress between each layer due to bending of the flexible display device and may serve to enhance planarization performance.

예를 들어, 제2 봉지층(117b)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등의 유기 절연 재질로 구성될 수 있다. 예를 들어, 제2 봉지층(117b)은 잉크젯 방식을 통해 형성될 수도 있으나, 이에 제한되지 않는다.For example, the second encapsulation layer 117b may be made of an organic insulating material such as acrylic resin, epoxy resin, polyimide, polyethylene, or silicon oxycarbon (SiOC). For example, the second encapsulation layer 117b may be formed using an inkjet method, but is not limited thereto.

제3 봉지층(117c)은 제2 봉지층(117b)이 형성된 기판(SUB) 상부에 제2 봉지층(117b) 및 제1 봉지층(117a) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 이때, 제3 봉지층(117c)은 외부의 수분이나 산소가 제1 봉지층(117a) 및 제2 봉지층(117b)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(117c)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON), 또는 산화 알루미늄(Al₂O₃) 등과 같은 무기 절연 재질로 구성될 수 있다.The third encapsulation layer 117c may be formed on the upper surface of the substrate SUB on which the second encapsulation layer 117b is formed to cover the top and side surfaces of the second encapsulation layer 117b and the first encapsulation layer 117a, respectively. there is. At this time, the third encapsulation layer 117c can minimize or block external moisture or oxygen from penetrating into the first encapsulation layer 117a and the second encapsulation layer 117b. For example, the third encapsulation layer 117c may be made of an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), or aluminum oxide (Al ₂ O ₃ ). .

비표시 영역(NA)에는 봉지층(117)을 구성하는 제2 봉지층(117b)의 흐름을 차단하는 댐이 더 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 댐은 비표시 영역(NA)에서 표시 영역(AA)을 둘러싸는 폐곡선 형태로 배치되고, 제1 봉지층(117a) 및 제3 봉지층(117c)은 댐 상에 배치되고, 제2 봉지층(117b)은 댐에 의해 흐름이 차단될 수 있다.A dam that blocks the flow of the second encapsulation layer 117b constituting the encapsulation layer 117 may be further disposed in the non-display area NA, but is not limited thereto. For example, the dam is arranged in a closed curve shape surrounding the display area (AA) in the non-display area (NA), the first encapsulation layer (117a) and the third encapsulation layer (117c) are disposed on the dam, 2 The flow of the encapsulation layer 117b may be blocked by a dam.

도시하지 않았지만, 봉지부(117) 상에는 컬러 필터가 배치될 수 있으나, 이에 제한되지 않는다.Although not shown, a color filter may be disposed on the sealing portion 117, but is not limited thereto.

봉지부(117) 상에는 터치 감지층이 배치될 수 있다.A touch sensing layer may be disposed on the encapsulation portion 117.

예를 들어, 제3 봉지층(117c) 상에 터치 버퍼막(118a)이 배치되고, 터치 버퍼막(118a) 위에 터치 전극(TE)이 배치될 수 있다.For example, the touch buffer layer 118a may be disposed on the third encapsulation layer 117c, and the touch electrode TE may be disposed on the touch buffer layer 118a.

터치 전극(TE)은 서로 다른 층에 위치하는 터치 센서 메탈(TS)과 브릿지 메탈(BM)을 포함할 수 있다. 터치 센서 메탈(TS)과 브릿지 메탈(BM) 사이에는 터치 층간 절연막(118b)이 배치될 수 있다.The touch electrode (TE) may include a touch sensor metal (TS) and a bridge metal (BM) located in different layers. A touch interlayer insulating film 118b may be disposed between the touch sensor metal (TS) and the bridge metal (BM).

예를 들어, 터치 센서 메탈(TS)은 서로 인접하게 배치되는 제1 터치 센서 메탈, 제2 터치 센서 메탈 및 제3 터치 센서 메탈을 포함할 수 있다. 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 서로 전기적으로 연결되지만, 제1 터치 센서 메탈 및 제2 터치 센서 메탈 사이에 제3 터치 센서 메탈이 있는 경우, 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 다른 층에 있는 브릿지 메탈(BM)을 통해 전기적으로 연결될 수 있다. 브릿지 메탈(BM)은 터치 층간 절연막(118b)에 의해 터치 센서 메탈(TS)과 절연될 수 있다.For example, the touch sensor metal TS may include a first touch sensor metal, a second touch sensor metal, and a third touch sensor metal arranged adjacent to each other. The first touch sensor metal and the second touch sensor metal are electrically connected to each other, but when the third touch sensor metal is between the first touch sensor metal and the second touch sensor metal, the first touch sensor metal and the second touch sensor metal are electrically connected to each other. Metals can be electrically connected through bridge metal (BM) on other layers. The bridge metal (BM) may be insulated from the touch sensor metal (TS) by the touch interlayer insulating film 118b.

터치 감지부의 형성 시에, 공정에 이용되는 약액(현상액 또는 식각액 등) 또는 외부로부터의 수분 등이 발생할 수 있다. 터치 버퍼막(118a)을 배치하고 그 위에 터치 감지부를 배치함으로써, 터치 감지부의 제조 시의 약액이나 수분 등이 유기물을 포함하는 발광층(122)으로 침투하는 것을 방지해줄 수 있다. 이에 따라, 터치 버퍼막(118a)은 약액 또는 수분에 취약한 발광층(122)의 손상을 방지할 수 있다.When forming the touch sensing unit, chemical solutions (developer or etchant, etc.) used in the process or moisture from the outside may be generated. By disposing the touch buffer film 118a and disposing the touch sensor on top of the touch sensor, it is possible to prevent chemicals or moisture, etc. used during the manufacture of the touch sensor, from penetrating into the light emitting layer 122 containing organic materials. Accordingly, the touch buffer film 118a can prevent damage to the light emitting layer 122, which is vulnerable to chemicals or moisture.

터치 버퍼막(118a)은 고온에 취약한 유기물을 포함하는 발광층(122)의 손상을 방지하기 위해, 일정 온도(예; 100℃)이하의 저온에서 형성 가능하고 1 내지 3의 낮은 유전율을 가지는 유기 절연 재질로 형성될 수 있다. 예를 들어, 터치 버퍼막(118a)은 아크릴 계열, 에폭시 계열 또는 실록산(siloxane) 계열의 재질로 형성될 수 있다. 플렉서블 표시 장치의 휘어짐에 따라, 봉지부(117)가 손상될 수 있으며, 터치 버퍼막(118a) 상부에 위치하는 터치 센서 메탈(TS)이 깨질 수 있다. 플렉서블 표시 장치가 휘어지더라도, 유기 절연 재질로 구성되어 평탄화 성능을 가지는 터치 버퍼막(118a)은, 봉지부(117)의 손상 및 터치 전극(TE)을 구성하는 메탈(TS, BM)의 깨짐 현상을 방지해줄 수 있다.The touch buffer film 118a is an organic insulator that can be formed at a low temperature below a certain temperature (e.g., 100°C) and has a low dielectric constant of 1 to 3 in order to prevent damage to the light emitting layer 122 containing organic materials vulnerable to high temperatures. It can be formed from any material. For example, the touch buffer film 118a may be formed of an acrylic-based, epoxy-based, or siloxane-based material. As the flexible display device bends, the encapsulation portion 117 may be damaged and the touch sensor metal (TS) located on the top of the touch buffer film 118a may be broken. Even if the flexible display device is bent, the touch buffer film 118a, which is made of an organic insulating material and has a flattening performance, is protected from damage to the encapsulation portion 117 and cracking of the metals (TS, BM) constituting the touch electrode (TE). This phenomenon can be prevented.

유기물층(119)이 터치 전극(TE)을 덮도록 배치될 수 있다. 유기물층(119)은 유기 절연막으로 구성될 수 있다.The organic material layer 119 may be disposed to cover the touch electrode (TE). The organic material layer 119 may be composed of an organic insulating film.

본 명세서의 일 실시예에 따르면, 유기물층(119) 형성 시, 공정에 이용되는 현상액이 유기물층(119)의 상부에 잔존할 수 있다. 이에 대해서는 도 7에서 후술하도록 한다. According to an embodiment of the present specification, when forming the organic material layer 119, the developer used in the process may remain on the top of the organic material layer 119. This will be described later in Figure 7.

한편, 도시하지는 않았지만, 유기물층(119) 상에는 편광층이 배치될 수 있다. Meanwhile, although not shown, a polarizing layer may be disposed on the organic material layer 119.

편광층은 기판(110)의 표시 영역(AA) 상에서 외부 광의 반사를 억제한다. 표시 장치(100)가 외부에서 사용되는 경우, 외부 자연 광이 유입되어 발광 소자(120)의 애노드(121)에 포함된 반사층에 의해 반사되거나, 또는 발광 소자(120)의 하부에 배치된 금속으로 구성된 전극에 의해 반사될 수 있다. 이와 같이 반사된 광들에 의해 표시 장치(100)의 영상이 시인되지 않을 수 있다. 편광층은 외부에서 유입된 광을 특정 방향으로 편광하며, 반사된 광이 다시 표시 장치(100)의 외부로 방출되지 못하게 한다.The polarization layer suppresses reflection of external light on the display area AA of the substrate 110. When the display device 100 is used outside, external natural light flows in and is reflected by the reflective layer included in the anode 121 of the light-emitting device 120, or is reflected by the metal disposed below the light-emitting device 120. It can be reflected by the configured electrode. The image of the display device 100 may not be visible due to the reflected lights. The polarization layer polarizes light introduced from the outside in a specific direction and prevents the reflected light from being emitted to the outside of the display device 100 again.

도시하지는 않았지만, 편광층 상에는 커버 글래스가 접착층에 의해 접착될 수 있다. 접착층은 표시 장치(100)의 각 구성 요소들을 서로 접착시키는 역할을 수행할 수 있으며, 예를 들어, 감압 접착제, 광투명접착제(Optical Clear Adhesive, OCR), 광투명레진(Optical Clear Resin, OCR) 등 광학적으로 투명한 디스플레이용 접착제를 사용하여 형성될 수 있으나, 이에 제한되지 않는다.Although not shown, the cover glass may be adhered to the polarizing layer using an adhesive layer. The adhesive layer may serve to bond each component of the display device 100 to each other, for example, pressure-sensitive adhesive, optical clear adhesive (OCR), and optical clear resin (OCR). It may be formed using an optically transparent display adhesive, but is not limited thereto.

커버 글래스는 외부 충격으로부터 표시 장치(100)의 구성요소를 보호하고 스크래치 등의 손상이 발생하는 것을 방지할 수 있다.The cover glass can protect the components of the display device 100 from external impacts and prevent damage such as scratches.

이하에서는 복수의 배선(140)에 대한 보단 상세한 설명을 위해 도 5 내지 도 7을 함께 참조한다. Hereinafter, FIGS. 5 to 7 will be referred to for a more detailed description of the plurality of wires 140.

도 5는 도 3의 A 영역을 확대하여 보여주는 도면이다.Figure 5 is an enlarged view showing area A of Figure 3.

도 6은 도 3의 VI-VI'선에 따른 단면도이다. FIG. 6 is a cross-sectional view taken along line VI-VI' in FIG. 3.

도 7a은 본 명세서의 일 실시예에 따른 복수의 제1 배선을 예로 보여주는 평면도이다. 도 7b는 도 7a의 VII-VII'선에 따른 단면도이다.FIG. 7A is a plan view showing an example of a plurality of first wirings according to an embodiment of the present specification. FIG. 7B is a cross-sectional view taken along line VII-VII' of FIG. 7A.

도 5는 본 명세서의 일 실시예에 따른 표시 장치(100)의 복수의 배선(140)을 확대하여 보여주는 도면이다.FIG. 5 is an enlarged view showing a plurality of wires 140 of the display device 100 according to an embodiment of the present specification.

도 6은 본 명세서의 일 실시예에 따른 복수의 제2 배선(142)의 단면도이다.Figure 6 is a cross-sectional view of a plurality of second wirings 142 according to an embodiment of the present specification.

도 7a 및 도 7b는 각각 복수의 제1 배선(141)을 나타낸 평면도 및 단면도이다. FIGS. 7A and 7B are a plan view and a cross-sectional view, respectively, showing a plurality of first wirings 141.

도 5를 참조하면, 본 명세서의 일 실시예에 따르면 패드 영역(PA) 및 벤딩 영역(BA)에서 복수의 제1 배선(141)의 외곽, 구체적으로 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 배치되는 복수의 제2 배선(142)을 포함한다. Referring to FIG. 5, according to an embodiment of the present specification, a plurality of lines are formed on the outside of the plurality of first wires 141 in the pad area PA and the bending area BA, specifically in the width direction of the bending area BA. It includes a plurality of second wires 142 disposed closer to the end of the width of the bending area BA than the first wire 141.

도 5, 도 6 및 도 7b를 함께 참조하면, 벤딩 영역(BA)은 기판(110) 상의 제1 평탄화층(115a), 제1 평탄화층(115a) 상의 제2 평탄화층(115b)을 포함하고, 복수의 제1 배선(141) 및 복수의 제2 배선(142)은 제1 평탄화층(115a)과 제2 평탄화층(115b)을 사이에 배치될 수 있다.Referring to FIGS. 5, 6, and 7B together, the bending area BA includes a first planarization layer 115a on the substrate 110, a second planarization layer 115b on the first planarization layer 115a, and , the plurality of first wires 141 and the plurality of second wires 142 may be disposed between the first planarization layer 115a and the second planarization layer 115b.

도시하지는 않았지만, 벤딩 영역(BA)에서 제2 평탄화층(115b) 상에는 마이크로 코팅층(micro coating layer, MCL)이 더 배치될 수도 있다.Although not shown, a micro coating layer (MCL) may be further disposed on the second planarization layer 115b in the bending area BA.

마이크로 코팅층(MCL)은, 벤딩 시에 기판(110) 상부에 배치되는 복수의 배선(140)에 인장력이 작용하여 크랙이 발생될 수 있기 때문에, 이를 방지하기 위해 벤딩 되는 위치에 얇은 두께로 레진을 코팅하여 형성하게 되며, 복수의 배선(140)을 보호하는 역할을 한다. 또한, 벤딩 영역(BA)에 배치되는 마이크로 코팅층(MCL)과 같은 보호층은, 벤딩 영역(BA)에 배치된 복수의 배선(140)의 크랙을 방지할 뿐 아니라, 벤딩 영역(BA)의 중립면을 조정할 수도 있다.The micro coating layer (MCL) may generate cracks due to tensile force acting on the plurality of wires 140 disposed on the upper part of the substrate 110 during bending. Therefore, in order to prevent this, a thin layer of resin is applied at the bending location. It is formed by coating and serves to protect the plurality of wirings 140. In addition, the protective layer such as the micro coating layer (MCL) disposed in the bending area BA not only prevents cracks in the plurality of wires 140 disposed in the bending area BA, but also prevents the neutralization of the bending area BA. You can also adjust the sides.

종래에는, 제품 구동 신뢰성 평가 시 벤딩 영역에 배치되어 구동 집적 회로로부터의 구동 신호를 게이트 구동부에 공급하는 배선(즉, 게이트 회로 배선)에서 크랙이 발생하는 문제가 있었다. 구체적으로, 벤딩 영역에서 제2 평탄화층 상부에 잔존하는 TMAH(tetramethylammonium hydroxide; TMAH) 성분에 의해 신호 공급 배선이 부식되어 크랙이 발생하는 문제점이 있었다.Conventionally, when evaluating product driving reliability, there was a problem of cracks occurring in wiring (i.e., gate circuit wiring) placed in a bending area and supplying a driving signal from a driving integrated circuit to a gate driver. Specifically, there was a problem in which the signal supply wiring was corroded and cracked due to the tetramethylammonium hydroxide (TMAH) component remaining on the upper part of the second planarization layer in the bending area.

구체적으로, 표시 장치의 제조 공정 중 벤딩 영역 상부에 모바일 이온이 발생하게 된다. 예를 들어, 터치 감지층 상에 유기물층의 현상 시 사용된 현상액(developer)의 잔여 성분인 TMAH가 잔존할 수 있다. 이때, 잔존하는 TMAH가 수분(H₂O)과 반응할 경우, TMAH는 해리되어 TMA+의 양이온(즉, N(CH₃)₄ ⁺)을 생성할 수 있다. Specifically, mobile ions are generated in the upper part of the bending area during the manufacturing process of the display device. For example, TMAH, which is a residual component of the developer used when developing the organic material layer, may remain on the touch sensing layer. At this time, when the remaining TMAH reacts with moisture (H ₂ O), TMAH may dissociate to generate a cation of TMA + (i.e., N(CH ₃ ) ₄ ⁺ ).

표시 장치의 제조 후, 제품 구동 신뢰성 평가를 위해 벤딩 영역에 배치된 게이트 회로 배선에 전압을 인가하게 된다. 이때 발생한 전기장에 의해 벤딩 영역 상부에 잔존하는 TMA+ 양이온이 게이트 회로 배선 중 반대 극성이 인가된 저전압 배선으로 끌려가게 되며, 알루미늄을 포함하는 배선에 다음의 부식 반응식 (1) 내지 (3)이 연쇄적으로 발생함으로써 전부식이 발생하게 된다. 예를 들면, 1Hz로 구동 시 게이트 회로 배선 중 특정 배선이 저전압을 유지하는 시간에 증가함에 따라 TMA+ 양이온이 쉽게 게이트 회로 배선에 끌려가 부식을 유발할 수 있다.After manufacturing the display device, voltage is applied to the gate circuit wiring placed in the bending area to evaluate product driving reliability. Due to the electric field generated at this time, the TMA+ positive ions remaining in the upper part of the bending area are attracted to the low-voltage wiring with the opposite polarity among the gate circuit wiring, and the following corrosion reaction equations (1) to (3) are chained to the wiring containing aluminum. As a result, total consciousness occurs. For example, when driving at 1Hz, as the time for a specific gate circuit wiring to maintain low voltage increases, TMA+ positive ions can easily be attracted to the gate circuit wiring and cause corrosion.

부식 반응식 (1): N(CH₃)₄OH + H₂O → [N(CH₃)₄ ⁺+ OH^-] + [H₂O + H⁺+ OH^-]Corrosion equation (1): N(CH ₃ ) ₄ OH + H ₂ O → [N(CH ₃ ) ₄ ⁺ + OH ^- ] + [H ₂ O + H ⁺ + OH ^- ]

부식 반응식 (2): Al → Al³⁺ + 3e^-, Al³⁺ + 2OH^- → Al(OH)²⁺, Al³⁺ + 3OH^- → Al(OH)₃,Corrosion equation (2): Al → Al ³⁺ + 3e ^- , Al ³⁺ + 2OH ^- → Al(OH) ²⁺ , Al ³⁺ + 3OH ^- → Al(OH) ₃ ,

부식 반응식 (3): Al(OH)²⁺+ N(CH₃)₄OH ↔ Al(OH)₃+ N(CH₃)₄ ⁺ Corrosion equation (3): Al(OH) ²⁺ + N(CH ₃ ) ₄ OH ↔ Al(OH) ₃ + N(CH ₃ ) ₄ ⁺

특히, 이러한 문제는 저전압 구동이 가능하도록 저온 폴리 실리콘으로 이루어진 박막 트랜지스터와 산화물 반도체로 이루어진 박막 트랜지스터를 함께 사용할 경우, 더욱 심화되었다.In particular, this problem becomes more severe when a thin film transistor made of low-temperature polysilicon and a thin film transistor made of an oxide semiconductor are used together to enable low-voltage operation.

이에, 본 명세서의 일 실시예에서는 도 5에 도시된 바와 같이 패드 영역(PA)에 배치된 구동 집적 회로(150)로부터 게이트 구동부(154)에 신호를 전달하는 게이트 회로 배선인 복수의 제1 배선(141)의 외곽, 예를 들어 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 위치하도록 복수의 제2 배선(142)을 배치하고, 복수의 제2 배선(142)은 복수의 제1 배선(141)보다 상대적으로 저전압이 인가됨으로써 복수의 제1 신호 배선(141)에 크랙 발생을 방지하였다.Accordingly, in one embodiment of the present specification, as shown in FIG. 5, a plurality of first wires that are gate circuit wires that transmit signals from the driving integrated circuit 150 disposed in the pad area PA to the gate driver 154 A plurality of second wires 142 are located on the outside of 141, for example, closer to the end of the width of the bending area BA than the plurality of first wires 141 in the width direction of the bending area BA. By arranging and applying a relatively lower voltage to the plurality of second wires 142 than to the plurality of first wires 141, cracks in the plurality of first signal wires 141 were prevented.

먼저, 도 5, 도 7a 및 도 7b를 함께 참조하여 본 명세서의 일 실시예에 따른 벤딩 영역(BA)을 포함하는 비표시 영역(NA)에 배치된 복수의 제1 배선(141)을 살펴보면, 복수의 제1 배선(141)의 일단은 패드 영역(PA)에 배치된 구동 집적 회로(150)와 연결되고, 타단은 게이트 구동부(154)와 연결될 수 있다.First, referring to FIGS. 5, 7A, and 7B together, looking at the plurality of first wires 141 disposed in the non-display area (NA) including the bending area (BA) according to an embodiment of the present specification, One end of the plurality of first wires 141 may be connected to the driving integrated circuit 150 disposed in the pad area PA, and the other end may be connected to the gate driver 154.

본 명세서의 일 실시예에 따르면, 복수의 제1 배선(141)은 표시 영역(AA)의 제2 박막 트랜지스터의 제2 드레인 전극(D2)과 연결되는 제2 연결 전극(CE2)과 동일 층에 동일 물질로 구성할 수 있다. According to an embodiment of the present specification, the plurality of first wires 141 are on the same layer as the second connection electrode CE2 connected to the second drain electrode D2 of the second thin film transistor in the display area AA. It can be composed of the same material.

복수의 제1 배선(141)은 복수의 시그널 배선(SL)으로 이루어질 수 있다. 예를 들어, 복수의 제1 배선(141)은 기판(110)의 외곽에서 기판(110)의 표시 영역(AA)에 인접할수록 스타트 시그널(SL1~SL4), 클럭 시그널(SL5~SL12), 모니터 시그널(SL13~SL16), 고전압 시그널(SL17~SL18), 보정 전압 시그널(SL19), 저전압 시그널(SL20~SL21), 초기화 시그널(SL22~S23) 순으로 배치될 수 있으나, 이에 제한되지 않는다. The plurality of first wires 141 may be formed of a plurality of signal wires (SL). For example, as the plurality of first wires 141 are adjacent to the display area (AA) of the substrate 110 on the outside of the substrate 110, start signals (SL1 to SL4), clock signals (SL5 to SL12), and a monitor are connected. Signals (SL13 to SL16), high voltage signals (SL17 to SL18), correction voltage signals (SL19), low voltage signals (SL20 to SL21), and initialization signals (SL22 to S23) may be arranged in this order, but are not limited to this.

본 명세서의 일 실시예에 따르면, 복수의 구동 집적 회로(150)로부터의 구동 신호는 복수의 제1 배선(141) 및 게이트 구동부(154)를 거쳐 표시 영역(AA)에 배치된 화소(P)에 공급될 수 있다.According to an embodiment of the present specification, the driving signal from the plurality of driving integrated circuits 150 passes through the plurality of first wires 141 and the gate driver 154 to the pixel P disposed in the display area AA. can be supplied to

예를 들어, 벤딩 영역(BA)을 포함하는 비표시 영역(NA)에 배치된 복수의 제1 배선(141)은 표시 영역(AA)으로부터 연장되는 복수의 신호 배선(160)에 전기적으로 접속할 수 있다. For example, the plurality of first wires 141 disposed in the non-display area (NA) including the bending area (BA) may be electrically connected to the plurality of signal wires 160 extending from the display area (AA). there is.

도 7a 및 도 7b에 도시된 바와 같이, 복수의 제1 배선(141)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통해 표시 영역(AA)으로부터 연장되고, 제1 게이트 전극(G1)과 동일 층에 동일 물질로 배치되는 복수의 신호 배선(160)에 각각 접속될 수 있다. As shown in FIGS. 7A and 7B, the plurality of first wires 141 extend from the display area AA through the first contact hole CNT1 and the second contact hole CNT2, and the first gate electrode Each may be connected to a plurality of signal wires 160 disposed on the same layer and made of the same material as (G1).

예를 들어, 각각의 신호 배선(160)은 게이트 신호를 전달하는 게이트 라인, 게이트 하이 레벨 전압 라인 또는 게이트 로우 레벨 전압 라인을 구성할 수 있으나, 이에 제한되지 않는다. For example, each signal wire 160 may constitute a gate line, a gate high level voltage line, or a gate low level voltage line that transmits a gate signal, but is not limited thereto.

본 명세서의 일 실시예에 따르면, 벤딩 영역(BA) 중 벤딩 영역(BA)의 폭 방향으로 벤딩 영역(BA)의 외곽에 복수의 제2 배선(142)을 배치한다. According to an embodiment of the present specification, a plurality of second wires 142 are disposed on the outside of the bending area BA in the width direction of the bending area BA.

이때 복수의 제2 배선(142)은 구동 집적 회로(150)에 일단이 연결되어 있고, 복수의 제2 배선(142)은 복수의 제1 배선(141) 보다 상대적으로 저전압이 인가될 수 있다. At this time, one end of the plurality of second wirings 142 is connected to the driving integrated circuit 150, and a relatively lower voltage may be applied to the plurality of second wirings 142 than the plurality of first wirings 141.

복수의 제2 배선(142)은 표시 영역(AA)의 제2 박막 트랜지스터의 제2 드레인 전극(D2)과 연결되는 제2 연결 전극(CE2)과 동일 층에 동일 물질로 구성할 수 있다. The plurality of second wires 142 may be formed of the same material and on the same layer as the second connection electrode CE2 connected to the second drain electrode D2 of the second thin film transistor in the display area AA.

구체적으로, 본 명세서의 일 실시예에 따르면, 복수의 제2 배선(142)은 음(-)의 전압의 신호를 전달하는 배선으로 구성될 수 있다.Specifically, according to an embodiment of the present specification, the plurality of second wires 142 may be configured as wires that transmit signals of negative (-) voltage.

즉, 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 배치되는 복수의 제2 배선(142)에 복수의 제1 배선(141) 보다 낮은 음의 전압의 신호를 인가함으로써, 복수의 제2 배선(142)은 복수의 제1 배선(141) 보다 낮은 전압을 갖게 된다. 이에 따라, 제2 평탄화층(115b) 상부에 잔존하는 TMAH(Tetramethylammonium Hydroxide)가 수분(H₂O)과 반응하여 TMA+의 양이온을 생성하더라도, TMA+ 양이온은 가장 낮은 전압의 신호를 전달하는 복수의 제2 배선(142)에 유입되어 반응하게 된다. 따라서, TMA+ 양이온은 복수의 제1 배선(141)과 반응하지 않기 때문에, 패드 영역(PA)에 배치된 구동 집적 회로(150)로 부터의 구동 신호를 게이트 구동부(154)에 공급하기 위한 배선(즉, 복수의 제1 배선(141))의 크랙 발생을 방지할 수 있다.That is, a plurality of first wires 141 are connected to a plurality of second wires 142 disposed closer to the end of the width of the bending area BA than to the plurality of first wires 141 in the width direction of the bending area BA. ), the plurality of second wirings 142 have a lower voltage than the plurality of first wirings 141. Accordingly, even if the TMAH (Tetramethylammonium Hydroxide) remaining on the upper part of the second planarization layer 115b reacts with moisture (H ₂ O) to generate TMA+ positive ions, the TMA+ positive ions are generated by a plurality of agents that transmit the signal of the lowest voltage. 2 flows into the wiring 142 and reacts. Therefore, since the TMA+ positive ions do not react with the plurality of first wires 141, the wiring for supplying the driving signal from the driving integrated circuit 150 disposed in the pad area PA to the gate driver 154 ( In other words, cracks in the plurality of first wires 141 can be prevented.

또한, 수분(H₂O)은 표시 장치(100)의 외곽에서 먼저 침투하기 때문에, 복수의 제2 배선(142)을 도 5와 같이 복수의 벤딩 영역(BA)의 폭 방향으로 벤딩 영역(BA)의외곽에 배치할 경우, 벤딩 영역(BA)의 외곽에서 침투하는 수분에 의해 생성된 TMA+ 양이온이 복수의 제2 배선(142)에 유입되어 반응한다. 따라서, TMA+ 양이온이 복수의 제1 배선(141)에 유입되는 것은 용이하게 방지하여, 복수의 제1 배선(141)의 크랙 발생을 방지할 수 있다. In addition, since moisture (H ₂ O) first penetrates from the outside of the display device 100, the plurality of second wires 142 are bent in the width direction of the plurality of bending areas BA as shown in FIG. 5. ), TMA+ cations generated by moisture penetrating from the outside of the bending area BA flow into the plurality of second wirings 142 and react. Accordingly, it is possible to easily prevent TMA+ positive ions from flowing into the plurality of first wirings 141, thereby preventing cracks in the plurality of first wirings 141.

복수의 제2 배선(142)은 복수의 제1 배선(141)에 TMA+ 양이온이 유입되지 않도록 보호해주는 역할을 수행하기 때문에, 도 6에 도시된 바와 같이 복수의 제2 배선(142)의 일단은 구동 집적 회로(150)에 연결되고, 타단은 제1 평탄화층(115a) 및 제2 평탄화층(115b) 사이에서 다른 구성 요소와 전기적으로 연결되지 않은 채 플로팅되어 있을 수 있다.Since the plurality of second wires 142 serve to protect TMA+ positive ions from flowing into the first plurality of wires 141, as shown in FIG. 6, one end of the plurality of second wires 142 is It is connected to the driving integrated circuit 150, and the other end may be floating between the first planarization layer 115a and the second planarization layer 115b without being electrically connected to other components.

한편, 본 명세서의 일 실시예에 따르면, 복수의 제1 배선(141)과 복수의 제2 배선(142) 사이에서 표시 영역(AA)을 둘러싸도록 배치되는 크랙 검출 배선(145)을 더 포함할 수 있다.Meanwhile, according to an embodiment of the present specification, it may further include a crack detection wire 145 disposed to surround the display area AA between the plurality of first wires 141 and the plurality of second wires 142. You can.

본 명세서의 일 실시예에 따른 크랙 검출 배선(145)은 구동 집적 회로(150)에 연결될 수 있고, 크랙 검출 배선(145)에 크랙 발생 시 구동 집적 회로(150)는 크랙 검출 배선(145)의 크랙 여부를 검출할 수 있다.The crack detection wire 145 according to an embodiment of the present specification may be connected to the driving integrated circuit 150, and when a crack occurs in the crack detection wire 145, the driving integrated circuit 150 may be connected to the crack detection wire 145. Cracks can be detected.

예를 들어, 크랙 검출 배선(145)에 크랙 발생 시 변화된 저항 값을 근거로 구동 집적 회로(150)는 크랙 검출 배선(145)에 크랙 발생 여부를 검출할 수 있다. For example, when a crack occurs in the crack detection wire 145, the driving integrated circuit 150 can detect whether a crack has occurred in the crack detection wire 145 based on the changed resistance value.

따라서, 본 명세서의 일 실시예에 따르면, 복수의 제2 배선(142)에 의해 게이트 구동 신호 배선인 복수의 제1 배선(141)을 보호할 수 있고, 크랙 검출 배선(145)의 크랙 발생 여부를 검출하여 표시 장치의 불량률을 최소화할 수 있어, 신뢰성을 개선할 수 있다. Therefore, according to an embodiment of the present specification, the plurality of first wires 141, which are gate driving signal wires, can be protected by the plurality of second wires 142, and whether cracks occur in the crack detection wire 145. By detecting, the defect rate of the display device can be minimized, thereby improving reliability.

이하에서는, 도 8 및 도 9를 참고하여 본 명세서의 다른 실시예에 따른 표시 장치에 대하여 설명한다.Hereinafter, a display device according to another embodiment of the present specification will be described with reference to FIGS. 8 and 9.

도 8은 본 명세서의 다른 실시예에 따른 표시 장치의 평면도이다. 8 is a plan view of a display device according to another embodiment of the present specification.

도 9는 도 8의 B 영역을 확대하여 보여주는 도면이다.FIG. 9 is an enlarged view showing area B of FIG. 8.

도 8 및 도 9의 표시 장치(200)는 도 1 내지 도 7의 표시 장치(100)와 비교하여 복수의 제3 배선(243)을 더 포함하는 것이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. The display device 200 of FIGS. 8 and 9 differs from the display device 100 of FIGS. 1 to 7 in that it further includes a plurality of third wires 243, but other configurations are substantially the same. Redundant explanations are omitted.

도 8 및 도 9를 참조하면, 본 명세서의 다른 실시예에 따르면, 패드 영역(PA)에 배치된 구동 집적 회로(150)로부터 게이트 구동부(154)에 신호를 전달하는 게이트 회로 배선인 복수의 제1 배선(141)의 외곽, 예를 들어 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 위치하도록 복수의 제2 배선(142)을 배치하고, 복수의 제2 배선(142)은 복수의 제1 배선(141)보다 상대적으로 저전압을 인가하고, 복수의 제1 배선(141)과 복수의 제2 배선(142) 사이, 예를 들어, 크랙 검출 배선(145)과 복수의 제2 배선(142) 사이에 복수의 제1 배선(141) 및 복수의 제2 배선(142)보다 상대적으로 고전압을 인가함으로써 복수의 제1 신호 배선(141)에 크랙 발생을 방지하였다.Referring to FIGS. 8 and 9, according to another embodiment of the present specification, a plurality of gate circuit wirings that transmit signals from the driving integrated circuit 150 disposed in the pad area PA to the gate driver 154 are provided. 1 A plurality of second wires 142 are located on the outside of the wire 141, for example, closer to the end of the width of the bending area BA than the plurality of first wires 141 in the width direction of the bending area BA. ) is arranged, the plurality of second wirings 142 are applied with a relatively lower voltage than the plurality of first wirings 141, and between the plurality of first wirings 141 and the plurality of second wirings 142, e.g. For example, by applying a relatively higher voltage between the crack detection wire 145 and the plurality of second wires 142 than the plurality of first wires 141 and the plurality of second wires 142, a plurality of first signal wires (141) The occurrence of cracks was prevented.

본 명세서의 일 실시예에 따르면, 복수의 제3 배선(243)은 복수의 제1 배선(141) 및 복수의 제2 배선(142)과 동일 층에 동일 물질로 구성할 수 있으며 예를 들어, 표시 영역(AA)의 제2 박막 트랜지스터의 제2 드레인 전극(D2)과 연결되는 제2 연결 전극(CE2)과 동일 층에 동일 물질로 구성할 수 있다. According to an embodiment of the present specification, the plurality of third wires 243 may be on the same layer as the plurality of first wires 141 and the plurality of second wires 142 and may be made of the same material, for example, The second connection electrode CE2 connected to the second drain electrode D2 of the second thin film transistor in the display area AA may be made of the same material and on the same layer.

본 명세서의 일 실시예에 따르면, 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141)보다 벤딩 영역(BA)의폭의 끝단에 더 가깝게 배치되는 복수의 제2 배선(142)에 복수의 제1 배선(141) 보다 낮은 음의 전압의 신호를 인가함으로써, 복수의 제2 배선(142)은 복수의 제1 배선(141) 보다 낮은 전압을 갖게 된다. 이에 따라, 제2 평탄화층(115b) 상부에 잔존하는 TMAH(Tetramethylammonium Hydroxide)가 수분(H₂O)과 반응하여 TMA+의 양이온을 생성하더라도, TMA+ 양이온은 가장 낮은 전압의 신호를 전달하는 복수의 제2 배선(142)에 유입되어 반응하게 된다. 따라서, TMA+ 양이온은 복수의 제1 배선(141)과 반응하지 않기 때문에, 패드 영역(PA)에 배치된 구동 집적 회로(150)로 부터의 구동 신호를 게이트 구동부(154)에 공급하기 위한 배선(즉, 복수의 제1 배선(141))의 크랙 발생을 방지할 수 있다.According to an embodiment of the present specification, a plurality of second wires 142 are disposed closer to the end of the width of the bending area BA than the plurality of first wires 141 in the width direction of the bending area BA. By applying a signal with a negative voltage lower than that of the first wiring 141, the plurality of second wirings 142 have a lower voltage than the plurality of first wirings 141. Accordingly, even if the TMAH (Tetramethylammonium Hydroxide) remaining on the upper part of the second planarization layer 115b reacts with moisture (H ₂ O) to generate TMA+ positive ions, the TMA+ positive ions are generated by a plurality of agents that transmit the signal of the lowest voltage. 2 flows into the wiring 142 and reacts. Therefore, since the TMA+ positive ions do not react with the plurality of first wires 141, the wiring for supplying the driving signal from the driving integrated circuit 150 disposed in the pad area PA to the gate driver 154 ( In other words, cracks in the plurality of first wires 141 can be prevented.

또한, 복수의 제1 배선(141)과 복수의 제2 배선(142) 사이, 예를 들어, 크랙 검출 배선(145)과 복수의 제2 배선(142) 사이에 복수의 제3 배선(243)을 배치함으로써, 벤딩 영역(BA)의 폭 방향으로 복수의 제1 배선(141) 보다 벤딩 영역(BA)의 폭의 끝단에 더 가깝게 배치된 복수의 제2 배선(142)과 반응하지 않고 복수의 제1 배선(141) 방향으로 넘어가는 TMA+ 이온이 발생하더라도, 복수의 제3 배선(243)은 TMA+를 복수의 제2 배선(142) 방향으로 밀어낼 수 있다. In addition, a plurality of third wirings 243 are formed between the plurality of first wirings 141 and the plurality of second wirings 142, for example, between the crack detection wiring 145 and the plurality of second wirings 142. By arranging, the plurality of wires 142 do not react with the plurality of second wires 142 disposed closer to the end of the width of the bending area BA than the plurality of first wires 141 in the width direction of the bending area BA. Even if TMA+ ions flowing toward the first wiring 141 are generated, the plurality of third wirings 243 can push the TMA+ ions toward the plurality of second wirings 142.

구체적으로, 복수의 제3 배선(243)의 일단은 구동 집적 회로(150)에 연결되어, 복수의 제1 배선(141) 및 복수의 제2 배선(142) 보다 상대적으로 고전압의 신호를 전달할 수 있다.Specifically, one end of the plurality of third wirings 243 is connected to the driving integrated circuit 150 and can transmit a relatively higher voltage signal than the plurality of first wirings 141 and the plurality of second wirings 142. there is.

예를 들어, 복수의 제3 배선(243)은 양(+)의 전압의 신호를 전달할 수 있다.For example, the plurality of third wires 243 may transmit positive (+) voltage signals.

즉, 복수의 제3 배선(243)은 TMA+ 이온이 쉽게 달라붙지 않는 상대적으로 고전압의 배선이다. 이에 따라, 제2 평탄화층(115b)의 표면에 존재하는 TMA+ 이온이 신뢰성 환경에서 복수의 제1 배선(141) 방향으로 넘어가더라도 복수의 제1 배선(141)과 복수의 제2 배선(142) 사이, 예를 들어 크랙 검출 배선(145)과 복수의 제2 배선(142) 사이에는 복수의 제3 배선(243)이 존재하여 복수의 제1 배선(141) 방향으로 넘어오는 TMA+ 이온을 밀어내게 되고, 복수의 제1 배선(141) 방향으로 넘어오던 TMA+ 이온은 복수의 제3 배선(243)에 의해 다시 복수의 제2 배선(142) 방향으로 이동하여 복수의 제2 배선(142)과 반응하게 된다. That is, the plurality of third wires 243 are relatively high voltage wires to which TMA+ ions do not easily adhere. Accordingly, even if the TMA+ ions present on the surface of the second planarization layer 115b move toward the plurality of first wirings 141 in a reliability environment, the plurality of first wirings 141 and the plurality of second wirings 142 In between, for example, between the crack detection wire 145 and the plurality of second wires 142, a plurality of third wires 243 exist to repel TMA+ ions flowing in the direction of the plurality of first wires 141. And, the TMA+ ions that were moving in the direction of the plurality of first wirings 141 move again in the direction of the plurality of second wirings 142 by the plurality of third wirings 243 and react with the plurality of second wirings 142. I do it.

복수의 제3 배선(243)은 복수의 제1 배선(141)에 TMA+ 양이온이 유입되지 않도록 보호해주는 역할을 수행하기 때문에, 복수의 제2 배선(142)과 마찬가지로 복수의 제3 배선(243)의 일단은 구동 집적 회로(150)에 연결되고, 타단은 제1 평탄화층(115a) 및 제2 평탄화층(115b) 사이에서 다른 구성 요소와 전기적으로 연결되지 않은 채 플로팅되어 있을 수 있다.Since the plurality of third wires 243 serves to protect TMA+ cations from flowing into the first plurality of wires 141, like the plurality of second wires 142, the plurality of third wires 243 One end may be connected to the driving integrated circuit 150, and the other end may be floating between the first planarization layer 115a and the second planarization layer 115b without being electrically connected to other components.

따라서, 본 명세서의 일 실시예에 따르면, 복수의 제2 배선(142) 및 복수의 제3 배선(243)에 의해 게이트 구동 신호 배선인 복수의 제1 배선(141)을 보호할 수 있다.Therefore, according to an embodiment of the present specification, the plurality of first wires 141, which are gate driving signal wires, can be protected by the plurality of second wires 142 and the plurality of third wires 243.

본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.A display device according to various embodiments of the present specification may be described as follows.

본 명세서의 다른 특징에 따르면, 표시 영역에 배치되고, 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 게이트 전극 상에 배치되는 적어도 하나의 절연층, 및 적어도 하나의 절연층 상에 배치되고, 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 더 포함할 수 있다.According to another feature of the present specification, a first thin film transistor disposed in the display area and including a first active layer, a first gate electrode, a first source electrode, and a first drain electrode, at least disposed on the first gate electrode. It may further include one insulating layer, and a second thin film transistor disposed on at least one insulating layer and including a second active layer, a second gate electrode, a second source electrode, and a second drain electrode.

본 명세서의 다른 특징에 따르면, 제2 소스 전극 및 제2 드레인 전극 상에 배치되는 제1 평탄화층, 및 제1 평탄화층 상에 배치되고, 제2 드레인 전극과 연결되는 연결전극을 더 포함하고, 복수의 제1 배선은 연결전극과 동일 층에 동일 물질로 구성되고, 표시 영역으로 연장되는 복수의 신호 배선에 전기적으로 접속할 수 있다.According to another feature of the present specification, it further includes a first planarization layer disposed on the second source electrode and the second drain electrode, and a connection electrode disposed on the first planarization layer and connected to the second drain electrode, The plurality of first wires are made of the same material on the same layer as the connection electrode, and can be electrically connected to a plurality of signal wires extending to the display area.

본 명세서의 다른 특징에 따르면, 복수의 신호 배선은 제1 게이트 전극과 동일 층에 배치되고, 복수의 제1 배선은 컨택홀을 통해 복수의 신호 배선에 각각 접속될 수 있다. According to another feature of the present specification, the plurality of signal wires are disposed on the same layer as the first gate electrode, and the plurality of first wires may each be connected to the plurality of signal wires through contact holes.

본 명세서의 다른 특징에 따르면, 복수의 제2 배선은 연결전극과 동일 층에 동일 물질로 구성될 수 있다.According to another feature of the present specification, the plurality of second wirings may be made of the same material and on the same layer as the connection electrode.

본 명세서의 다른 특징에 따르면, 복수의 제2 배선은 음(-)의 전압의 신호를 전달할 수 있다.According to another feature of the present specification, the plurality of second wires may transmit signals of negative (-) voltage.

본 명세서의 다른 특징에 따르면, 기판 상에서 벤딩 영역에 배치되는 제1 평탄화층, 및 제1 평탄화층 상에서 벤딩 영역에 배치되는 제2 평탄화층을 더 포함하고, 복수의 제1 배선 및 복수의 제2 배선은 제1 평탄화층과 제2 평탄화층 사이에 배치될 수 있다.According to another feature of the present specification, it further includes a first planarization layer disposed in a bending area on the substrate, and a second planarization layer disposed in a bending area on the first planarization layer, and a plurality of first wires and a plurality of second wires. The wiring may be disposed between the first planarization layer and the second planarization layer.

본 명세서의 다른 특징에 따르면, 제2 평탄화층 상부에는 TMAH(Tetramethylammonium Hydroxide)가 잔존하며, TMAH와 수분(H2O)이 반응하여 TMA+의 양이온을 생성하고, TMA+는 복수의 제2 배선과 반응할 수 있다.According to another feature of the present specification, TMAH (Tetramethylammonium Hydroxide) remains on the upper part of the second planarization layer, and TMAH and moisture (H2O) react to generate positive ions of TMA+, and TMA+ can react with a plurality of second wirings. there is.

본 명세서의 다른 특징에 따르면, 구동 집적 회로에 연결되고, 복수의 제1 배선과 복수의 제2 배선 사이에 배치되고, 표시 영역을 둘러싸도록 배치되는 크랙 검출 배선을 더 포함할 수 있고, 구동 집적 회로는 크랙 검출 배선의 크랙 여부를 검출할 수 있다.According to another feature of the present specification, the display device may further include a crack detection wiring connected to the driving integrated circuit, disposed between the plurality of first wirings and the plurality of second wirings, and arranged to surround the display area, and the driving integrated circuit may further include a crack detection wiring. The circuit can detect whether the crack detection wiring is cracked.

본 명세서의 다른 특징에 따르면, 복수의 제2 배선과 크랙 검출 배선 사이에 배치되는 복수의 제3 배선을 더 포함하고, 복수의 제3 배선은 복수의 제1 배선 및 복수의 제2 배선보다 고전압의 신호를 전달할 수 있다.According to another feature of the present specification, it further includes a plurality of third wires disposed between the plurality of second wires and the crack detection wires, wherein the plurality of third wires have a higher voltage than the plurality of first wires and the plurality of second wires. signals can be transmitted.

본 명세서의 다른 특징에 따르면, 복수의 제3 배선은 양(+)의 전압의 신호를 전달할 수 있다.According to another feature of the present specification, the plurality of third wires can transmit signals of positive (+) voltage.

본 명세서의 다른 특징에 따르면, 기판 상에서 벤딩 영역에 배치되는 제1 평탄화층, 및 제1 평탄화층 상에서 벤딩 영역에 배치되는 제2 평탄화층을 더 포함하고, 복수의 제1 배선, 복수의 제2 배선 및 복수의 제3 배선은 제1 평탄화층과 제2 평탄화층 사이에 배치될 수 있다.According to another feature of the present specification, it further includes a first planarization layer disposed in a bending area on the substrate, and a second planarization layer disposed in a bending area on the first planarization layer, a plurality of first wires, and a plurality of second flattening layers. The wiring and the plurality of third wirings may be disposed between the first planarization layer and the second planarization layer.

본 명세서의 다른 특징에 따르면, 제2 평탄화층 상부에는 TMAH(Tetramethylammonium Hydroxide)가 잔존하며, TMAH와 수분(H2O)이 반응하여 TMA+의 양이온을 생성하고, 복수의 제3 배선은 TMA+의 양이온을 밀어낼 수 있다. According to another feature of the present specification, TMAH (Tetramethylammonium Hydroxide) remains on the upper part of the second planarization layer, TMAH and moisture (H2O) react to generate positive ions of TMA+, and a plurality of third wirings push the positive ions of TMA+. I can pay it.

본 명세서의 다른 특징에 따르면, 복수의 제2 배선은 복수의 제1 배선보다 벤딩 영역의 폭의 끝단에 더 가까이 배치될 수 있다.According to another feature of the present specification, the plurality of second wires may be disposed closer to the end of the width of the bending area than the plurality of first wires.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present specification have been described in more detail with reference to the accompanying drawings, the present specification is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical spirit of the present specification. . Accordingly, the embodiments disclosed in this specification are not intended to limit the technical idea of the present specification, but are for illustrative purposes, and the scope of the technical idea of the present specification is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of this specification should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of this specification.

100, 200: 표시 장치
110a: 제1 기판
110b: 제2 기판
110c: 층간 절연막
111: 제1 버퍼층
111a: 멀티 버퍼층
111b: 액티브 버퍼층
112a: 제1 게이트 절연층
112b: 제2 게이트 절연층
113a: 제1 층간 절연층
113b: 제2 층간 절연층
114: 제2 버퍼층
115a: 제1 평탄화층
115b: 제2 평탄화층
116: 뱅크부
116a: 뱅크
116b: 스페이서
117: 봉지부
117a: 제1 봉지층
117b: 제2 봉지층
117c: 제3 봉지층
118a: 터치 버퍼막
118b: 터치 층간 절연막
119: 유기물층
120: 발광 소자
121: 애노드
122: 발광층
123: 캐소드
125: 금속층
140, 240: 복수의 배선
141: 복수의 제1 배선
142: 복수의 제2 배선
145: 크랙 검출 배선
243: 복수의 제3 배선
150: 구동 집적 회로
151: 영상 처리부
152: 타이밍 컨트롤러
153: 데이터 구동부
154: 게이트 구동부
160: 신호 배선
161: 회로 소자
CNT1: 제1 컨택홀
CNT2: 제2 컨택홀
CE1: 제1 연결 전극
CE2: 제2 연결 전극
DP: 표시 패널
P: 화소
MCL: 마이크로 코팅층
T1: 제1 박막 트랜지스터
A1: 제1 액티브층
G1: 제1 게이트 전극
S1: 제1 소스 전극
D1: 제1 드레인 전극
T2: 제2 박막 트랜지스터
A2: 제2 액티브층
G2: 제2 게이트 전극
S2: 제2 소스 전극
D2: 제2 드레인 전극
AA: 표시 영역
NA: 비표시 영역
BA: 벤딩 영역
PA: 패드 영역
GL: 게이트 배선
DL: 데이터 배선
Cst: 커패시터
VDD: 고전위 전원 배선
GND: 저전위 전원 배선
DT: 구동 트랜지스터 100, 200: display device
110a: first substrate
110b: second substrate
110c: interlayer insulating film
111: first buffer layer
111a: Multi-buffer layer
111b: active buffer layer
112a: first gate insulating layer
112b: second gate insulating layer
113a: first interlayer insulating layer
113b: second interlayer insulating layer
114: second buffer layer
115a: first planarization layer
115b: second planarization layer
116: Bank department
116a: bank
116b: spacer
117: Encapsulation part
117a: first encapsulation layer
117b: second encapsulation layer
117c: Third encapsulation layer
118a: touch buffer film
118b: Touch interlayer insulating film
119: Organic layer
120: light emitting element
121: anode
122: light emitting layer
123: cathode
125: metal layer
140, 240: Multiple wiring
141: Plural first wiring
142: Plural second wiring
145: Crack detection wiring
243: Plural third wiring
150: driving integrated circuit
151: Image processing unit
152: Timing controller
153: data driving unit
154: Gate driver
160: signal wiring
161: circuit element
CNT1: first contact hole
CNT2: Second contact hole
CE1: first connection electrode
CE2: second connection electrode
DP: Display panel
P: Pixel
MCL: Micro coating layer
T1: first thin film transistor
A1: first active layer
G1: first gate electrode
S1: first source electrode
D1: first drain electrode
T2: second thin film transistor
A2: second active layer
G2: second gate electrode
S2: second source electrode
D2: second drain electrode
AA: display area
NA: Non-display area
BA: bending area
PA: Pad area
GL: Gate wiring
DL: data wiring
Cst: capacitor
VDD: High potential power wiring
GND: low-potential power wiring
DT: driving transistor

Claims

A substrate including a non-display area and a display area including a bending area and a pad area;
a gate driver disposed in the non-display area;
a driving integrated circuit disposed in the pad area;
a plurality of first wires disposed in the bending area and connecting the driving integrated circuit and the gate driving unit to each other; and
A plurality of second wires disposed outside the bending area in the width direction of the bending area,
A display device wherein a relatively lower voltage is applied to the plurality of second wires than to the plurality of first wires.

According to paragraph 1,
a first thin film transistor disposed in the display area and including a first active layer, a first gate electrode, a first source electrode, and a first drain electrode;
at least one insulating layer disposed on the first gate electrode; and
The display device further includes a second thin film transistor disposed on the at least one insulating layer and including a second active layer, a second gate electrode, a second source electrode, and a second drain electrode.

According to paragraph 1,
the first planarization layer disposed on the second source electrode and the second drain electrode; and
It further includes a connection electrode disposed on the first planarization layer and connected to the second drain electrode,
The display device wherein the plurality of first wires are on the same layer as the connection electrode and are made of the same material, and are electrically connected to a plurality of signal wires extending to the display area.

According to paragraph 3,
The plurality of signal wires are disposed on the same layer as the first gate electrode,
The display device wherein the plurality of first wires are each connected to the plurality of signal wires through contact holes.

According to paragraph 3,
The display device, wherein the plurality of second wires are on the same layer as the connection electrode and are made of the same material.

According to paragraph 1,
The display device wherein the plurality of second wires transmit signals of negative (-) voltage.

According to clause 6,
a first planarization layer disposed in the bending area on the substrate; and
Further comprising a second planarization layer disposed in the bending area on the first planarization layer,
The display device wherein the plurality of first wires and the plurality of second wires are disposed between the first planarization layer and the second planarization layer.

In clause 7,
Tetramethylammonium Hydroxide (TMAH) remains on the top of the second planarization layer,
The TMAH and moisture (H2O) react to produce positive ions of TMA+,
The TMA+ reacts with the plurality of second wires.

According to paragraph 1,
Further comprising a crack detection wire connected to the driving integrated circuit, disposed between the plurality of first wires and the plurality of second wires, and arranged to surround the display area,
The display device wherein the driving integrated circuit detects whether the crack detection wiring is cracked.

According to clause 9,
Further comprising a plurality of third wires disposed between the plurality of second wires and the crack detection wire,
The display device wherein the plurality of third wirings transmit signals of higher voltage than the plurality of first wirings and the plurality of second wirings.

According to clause 10,
The plurality of third wires transmit positive (+) voltage signals.

According to clause 10,
a first planarization layer disposed in the bending area on the substrate; and
Further comprising a second planarization layer disposed in the bending area on the first planarization layer,
The display device wherein the plurality of first wirings, the plurality of second wirings, and the plurality of third wirings are disposed between the first planarization layer and the second planarization layer.

According to clause 12,
Tetramethylammonium Hydroxide (TMAH) remains on the top of the second planarization layer,
The TMAH and moisture (H2O) react to produce positive ions of TMA+,
The display device wherein the plurality of third wires repel the positive ions of the TMA+.

According to paragraph 1,
The display device wherein the plurality of second wires are disposed closer to an end of the width of the bending area than the plurality of first wires.