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KR20240062803A - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 컨트롤러 및 이를 포함하는 메모리 시스템 Download PDF

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KR20240062803A
KR20240062803A KR1020220144728A KR20220144728A KR20240062803A KR 20240062803 A KR20240062803 A KR 20240062803A KR 1020220144728 A KR1020220144728 A KR 1020220144728A KR 20220144728 A KR20220144728 A KR 20220144728A KR 20240062803 A KR20240062803 A KR 20240062803A
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KR
South Korea
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ecc
data
circuit
converted
burst
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KR1020220144728A
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김호연
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삼성전자주식회사
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Publication date
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Priority to US18/380,185 priority patent/US12237034B2/en
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Abstract

본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러는 데이터 버스트를 수신하여 제1 ECC(Error Correction Code) 데이터 또는 제2 ECC 데이터를 생성하는 ECC 회로 및 ECC 회로의 동작을 제어하는 프로세서를 포함하고, ECC 회로는 메모리 컨트롤러 외부로부터 수신한 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력하는 ECC 선택 회로 및 제1 ECC 변환 데이터에 기초하여 데이터 버스트를 부호화하여 제1 ECC 데이터를 생성하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트를 부호화하여 제2 ECC 데이터를 생성하는 ECC 변환 회로를 포함하고, 제2 ECC 변환 데이터는 데이터 버스트에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 설정된다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{MEMORY CONTROLLER AND MEMORY SYSTEM INCLUDING THE SAME}
본 개시의 기술적 사상은 메모리 컨트롤러에 관한 것으로서, ECC 선택 신호에 기초하여 데이터 버스트를 부호화하는 메모리 컨트롤러에 관한 것이다.
메모리 장치는 다양한 종류의 데이터를 저장하는 장치로, 플래시 메모리 장치와 같은 비휘발성 메모리 장치와 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치를 포함할 수 있다. 메모리 장치에 포함된 메모리 셀의 신뢰성에 영향을 미치는 다양한 요인들에 의해, 메모리 장치에 저장된 데이터에 에러가 발생할 수 있다. 메모리 장치에 저장된 데이터에 발생한 에러는 메모리 장치의 신뢰성을 낮출 수 있다. 따라서 메모리 장치에 저장된 데이터에 발생한 에러를 탐지 및 정정할 수 있는 방안의 개발이 필요하다.
본 개시의 기술적 사상이 해결하려는 과제는, 메모리 장치에 저장되는 데이터에 포함된 비트들 중에서 중요 비트에 발생한 오류의 정정이 가능하도록 데이터를 부호화 및 복호화하는 메모리 컨트롤러를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치를 제어하는 메모리 컨트롤러는 데이터 버스트를 수신하여 제1 ECC(Error Correction Code) 데이터 또는 제2 ECC 데이터를 생성하는 ECC 회로 및 상기 ECC 회로의 동작을 제어하는 프로세서를 포함하고, 상기 ECC 회로는 상기 메모리 컨트롤러 외부로부터 수신한 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력하는 ECC 선택 회로 및 상기 제1 ECC 변환 데이터에 기초하여 상기 데이터 버스트를 부호화하여 상기 제1 ECC 데이터를 생성하거나, 상기 제2 ECC 변환 데이터에 기초하여 상기 데이터 버스트를 부호화하여 상기 제2 ECC 데이터를 생성하는 ECC 변환 회로를 포함하고, 상기 제2 ECC 변환 데이터는 상기 데이터 버스트에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 설정된다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치로 데이터 버스트 및 ECC 선택 신호를 전송하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는 상기 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하고, 상기 제1 ECC 변환 데이터 및 상기 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 상기 데이터 버스트를 부호화하여 제1 ECC 데이터 또는 제2 ECC 데이터를 생성하는 ECC 회로 및 상기 데이터 버스트와 함께, 상기 ECC 회로에 의해 생성된 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터를 저장하는 복수의 메모리 셀 어레이들을 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치로 독출 명령 및 ECC(Error Correction Code) 선택 신호를 전송하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는 데이터 버스트 및 상기 데이터 버스트와 관련된 ECC 데이터를 저장하는 복수의 메모리 셀 어레이들 및 상기 독출 명령에 응답하여, 상기 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하고, 상기 제1 ECC 변환 데이터 및 상기 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 상기 복수의 메모리 셀 어레이들에서 출력되는 데이터 버스트 및 상기 ECC 데이터를 복호화하는 ECC 회로를 포함한다.
본 개시의 기술적 사상의 메모리 컨트롤러에 따르면, ECC 선택 신호에 기초하여 데이터 버스트에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 대한 오류 정정이 가능하도록 데이터 버스트를 부호화 함으로써, 메모리 장치에 저장된 데이터의 신뢰성을 향상시킬 수 있다.
또한, 본 개시의 기술적 사상의 메모리 컨트롤러에 따르면, 보호 비트에 대한 복구 성능을 향상시키면서, 메모리 시스템의 동작 속도를 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템과 연결되는 호스트에 포함될 수 있는 기계 학습 모델의 일 예시를 나타내는 도면이다.
도 3은 본 개시의 일 실시예에 따른 메모리 컨트롤러에 포함된 ECC 회로를 보다 상세히 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 컨트롤러의 데이터 버스트를 부호화 방법을 나타내는 순서도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 컨트롤러가 ECC 정보를 선택하는 방법을 나타내는 순서도이다.
도 6는 본 개시의 일 실시예에 따른 메모리 컨트롤러에서 부호화되는 데이터 버스트의 부분 데이터에 포함된 보호 비트를 나타내는 순서도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 컨트롤러의 데이터 버스트를 복호화 방법을 나타내는 순서도이다.
도 8은 본 개시의 다른 실시예에 따른 메모리 시스템을 기입 동작을 중심으로 나타내는 블록도이다.
도 9는 본 개시의 다른 실시예에 따른 메모리 시스템을 독출 동작을 중심으로 나타내는 블록도이다.
도 10은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다.
메모리 시스템(1)은 전자 장치에 내장되는 임베디드 메모리로 구현되거나, 또는 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있다. 예를 들어, 메모리 시스템(1)은 임베디드 UFS(Universal Flash Storage), eMMC(embedded Multi-Media Card), SSD(Solid State Drive), UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital), 메모리 스틱(Memory Stick) 등 다양한 형태로 구현될 수 있다.
메모리 시스템(1)은 외부의 호스트(2)로부터 수신하는 요청에 기초하여, 데이터 독출 동작, 데이터 기입 동작 등을 수행할 수 있다. 일 실시예에서, 메모리 시스템(1)은 호스트(2)로부터 수신하는 ECC(Error Correction Code) 선택 신호(ECC Sel), 요청(Req) 및 데이터 버스트(DB)에 기초하여 동작할 수 있다.
메모리 컨트롤러(10)는 메모리 시스템(1)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 호스트(2)와 메모리 장치(20) 간의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(10)는 호스트(2)로부터 수신하는 ECC 선택 신호(ECC Sel), 요청(Req) 및 데이터 버스트(DB)에 기초하여 동작할 수 있다.
일 실시예에서, 메모리 컨트롤러(10)는 호스트(2)로부터 수신하는 요청(Req)이 기입 요청이면, ECC 선택 신호(ECC Sel)에 기초하여 데이터 버스트(DB)를 부호화하여 ECC 데이터를 생성하여, 데이터 버스트(DB) 및 ECC 데이터를 메모리 장치(20)에 기입할 수 있다.
또한, 일 실시예에서, 메모리 컨트롤러(10)는 호스트(2)로부터 수신하는 요청(Req)이 독출 요청이면, ECC 선택 신호(ECC Sel)에 기초하여 메모리 장치(20)로부터 출력되는 데이터 버스트(DB) 및 ECC 데이터를 복호화하여 호스트(2)로 전송할 수 있다.
메모리 컨트롤러(10)는 프로세서(100) 및 ECC 회로(200)를 포함할 수 있다.
프로세서(100)는 메모리 컨트롤러(10)의 전반적인 동작을 제어할 수 있다. 예를 들어, 프로세서(100)는 메모리 컨트롤러(10) 내에 저장된 명령어를 실행함으로써 메모리 컨트롤러(10) 내부의 동작을 제어하거나, 데이터 소거, 프로그램 등과 관련된 다양한 동작들을 제어할 수 있다. 또한, 프로세서(100)는 ECC 회로(200)를 제어할 수 있다.
ECC 회로(200)는 호스트(2)로부터 데이터 버스트(DB)를 수신하여 제1 ECC 데이터 또는 제2 ECC 데이터를 생성할 수 있다.
보다 상세히, ECC 회로(200)는 ECC 선택 신호(ECC Sel)에 기초하여, 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택할 수 있다. 그리고 ECC 회로(200)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제1 ECC 데이터를 생성하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제2 ECC 데이터를 생성할 수 있다.
또한, ECC 회로(200)는 메모리 장치(20)로부터 출력되는 데이터 버스트(DB) 및 ECC 데이터를 복호화할 수 있다.
보다 상세히, ECC 회로(200)는 ECC 선택 신호(ECC Sel)에 기초하여, 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택할 수 있다. 그리고 ECC 회로(200)는 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 메모리 장치(20)로부터 출력되는 데이터 버스트(DB) 및 ECC 데이터를 복호화할 수 있다.
ECC 회로(200)의 보다 상세한 구성 및 동작은 도 3을 참조하여 후술하도록 한다.
메모리 장치(20)는 메모리 컨트롤러(10)에 의해 제어될 수 있다. 메모리 장치(20)는 메모리 컨트롤러(10)로부터 수신하는 명령에 기초하여 데이터를 기입하거나 독출할 수 있다.
일 실시예에서, 메모리 장치(20)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory) 장치일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 메모리 장치(20)는 LPDDR(Low Power Double Data Rate) SDRAM, Wide I/O DRAM, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 등과 같은 휘발성 메모리 장치들 중 어느 하나일 수 있으며, 실시예에 따라, 메모리 장치(20)는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리 장치들 중 어느 하나일 수 있다.
호스트(2)는 메모리 시스템(1)에 데이터를 저장하거나, 메모리 시스템(1)에 저장된 데이터를 독출할 수 있다.
호스트(2)는 메모리 시스템(1)에 데이터를 저장하기 위해 ECC 선택 신호(ECC Sel), 요청(Req) 및 데이터 버스트(DB)를 전송할 수 있다. 또한, 호스트(2)는 메모리 시스템(1)에 저장된 데이터를 독출하기 위해, ECC 선택 신호(ECC Sel) 및 요청(Req)을 전송할 수 있으며, 메모리 시스템(1)으로부터 데이터 버스트(DB)를 수신할 수 있다. 이때 호스트(2)는 요청(Req) 및 데이터 버스트(DB)에 따라 ECC 선택 신호(ECC Sel)를 설정하여 출력할 수 있다.
일 실시예에서, 호스트(2)는 기계 학습 모델을 포함할 수 있다. 이때 호스트(2)는 기계 학습 모델에서 이용되는 가중치, 활성화 값 등을 데이터 버스트(DB)로 메모리 시스템(1)에 전송하여 저장할 수 있다.
호스트(2)는 메모리 시스템(1)이 내장된 전자 장치에 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 등과 같은 장치들 중 어느 하나일 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템과 연결되는 호스트에 포함될 수 있는 기계 학습 모델의 일 예시를 나타내는 도면이다.
도 2를 참조하면, 기계 학습 모델(505)은 입력 레이어(510), 히든 레이어(530), 출력 레이어(550), 제1 연결 선들(520) 및 제2 연결 선들(540)을 포함할 수 있다.
입력 레이어(510)는 입력 노드들(511, 512, 513)을 포함할 수 있다. 히든 레이어(530)는 히든 노드들(531, 532)을 포함할 수 있다. 출력 레이어(550)는 출력 노드들(551, 552, 553)을 포함할 수 있다.
입력 레이어(510)의 입력 노드들(511, 512, 513)은 학습 데이터(LDT) 또는 특징 벡터(FV)를 수신하고, 제1 가중치들(WT11~WT16)을 갖는 제1 연결 선들(520)을 통하여 학습 데이터(LDT) 또는 특징 벡터(FV)를 히든 레이어(530)에 전달할 수 있다.
히든 레이어(530)의 히든 노드들(531, 532)은 입력 레이어(510)로부터 수신된 학습 데이터(LDT) 또는 특징 벡터(FV)에 대하여 연산을 수행하여 제2 가중치들(WT21~WT26)을 갖는 제2 연결 선들(540)을 통하여 출력 레이어(550)에 전달할 수 있다.
출력 레이어(550)의 출력 노드들(551, 552, 553)은 히든 레이어(530)로부터 전달받은 값들에 대하여 연산을 수행하여 학습 데이터(LDT) 또는 특징 벡터(FV)에 상응하는 결과 데이터(RDT)를 출력할 수 있다.
이와 같은 기계 학습 모델(505)에서 이용되는 제1 가중치들(WT11~WT16), 제2 가중치들(WT21~WT26), 결과 데이터(RDT) 등과 같은 값들은 메모리 시스템(1)에 기입될 수 있으며, 메모리 시스템(1)으로부터 독출되어 기계 학습 모델(505)의 동작에 다시 이용될 수 있다. 이때 제1 가중치들(WT11~WT16), 제2 가중치들(WT21~WT26)과 같은 값들은 데이터에 포함된 모든 비트들이 정확하지 않더라도, 중요 비트 값(예를 들어, 최상위 비트(Most Significant Bit; MSB)의 값)이 정확하면 기계 학습 모델(505)의 동작 신뢰성에 큰 영향을 주지 않는다. 따라서 본 개시에 따른 메모리 시스템(1)은 중요 비트 값을 중심으로 ECC 데이터를 생성하여, 중요 비트에 대한 복구 성능을 향상시키면서, 메모리 시스템(1)의 동작 속도를 향상시킬 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 컨트롤러에 포함된 ECC 회로를 보다 상세히 나타내는 블록도이다.
도 3을 참조하면, 본 개시의 일 실시예에 따른 메모리 컨트롤러(10)에 포함된 ECC 회로(200)는 ECC 선택 회로(210) 및 ECC 변환 회로(220)를 포함할 수 있다.
ECC 선택 회로(210)는 메모리 컨트롤러(10) 외부(예를 들어, 호스트(2))로부터 수신한 ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력할 수 있다.
ECC 선택 신호(ECC Sel)는 ECC 회로(200)에서 어떠한 방법으로 데이터 버스트(DB)에 대한 ECC 변환을 수행할지 설정하는 신호일 수 있다. ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력함으로써, ECC 변환 회로(220)에서 ECC 선택 신호(ECC Sel)에 대응되는 ECC 변환이 수행되도록 할 수 있다.
ECC 변환 데이터는 ECC 변환을 위한 연산에 이용되는 정보를 포함하는 데이터일 수 있다. 일 실시예에서, ECC 변환 데이터는 ECC 변환에 이용되는 패리티 체크 행렬(예를 들어, H-행렬)을 포함할 수 있다.
ECC 변환 데이터는 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터를 포함할 수 있다.
제1 ECC 변환 데이터는 데이터 버스트(DB)에 포함된 전체 비트들 중 임의의 하나의 비트에 발생한 오류의 정정이 가능하도록 설정될 수 있다. 예를 들어, 제1 ECC 변환 데이터는 SEC(Single Error Correction), S2EC(Single 2-symbol Error Correction) 또는 SECDED(Single Error Correction Double Error Detection)가 가능하도록 설정된 데이터일 수 있다.
제2 ECC 변환 데이터는 데이터 버스트(DB)에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 설정될 수 있다.
부분 데이터는 데이터 버스트(DB)에 포함된 복수의 값들 중 각각에 대응되는 데이터일 수 있다. 예를 들어, 데이터 버스트(DB)가 총 128 비트이고, 32 비트 길이의 4개의 값을 포함하는 경우, 부분 데이터는 데이터 버스트(DB)에 포함된 각각의 값에 대응되는 32 비트 데이터일 수 있다.
보호 비트는 부분 데이터에 포함된 비트들 중에서 오류가 발생하는 경우, 데이터의 신뢰성에 가장 큰 영향을 미치는 적어도 하나의 비트일 수 있다. 보호 비트는 데이터의 종류 등에 따라 사용자에 의해 미리 설정될 수 있다. 일 실시예에서, 보호 비트는 부분 데이터의 최상위 비트를 포함할 수 있다.
제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 하나를 포함하도록 설정될 수 있다. 이때 복수의 부분 변환 정보들 각각은 서로 다른 개수의 보호 비트에 발생한 오류의 정정이 가능하도록 설정될 수 있다. 예를 들어, 복수의 부분 변환 정보들 중 어느 하나는 부분 데이터의 최상위 비트를 포함하는 한 개의 보호 비트에 발생한 오류의 정정이 가능하도록 설정된 정보일 수 있다. 그리고 복수의 부분 변환 정보들 중 다른 하나는 부분 데이터의 최상위 비트 및 차상위 비트를 포함하는 두 개의 보호 비트에 발생한 오류의 정정이 가능하도록 설정된 정보일 수 있다. 즉, 제2 ECC 변환 데이터가 복수의 부분 변환 정보들 중 어느 부분 변환 정보를 포함하는지에 따라, 제2 ECC 변환 데이터를 이용할 때 데이터 버스트(DB)의 정확도 및 데이터 버스트(DB)의 변환 시간이 달라질 수 있다.
제2 ECC 변환 데이터는 제1 ECC 변환 데이터와 비교하여 더 적은 개수의 비트들 중에서 발생한 오류의 정정이 가능하도록 설정되므로, 제1 ECC 변환 데이터에 비하여 적은 용량을 차지할 수 있다. 예를 들어, 제2 ECC 변환 데이터에 포함된 패리티 체크 행렬은 제1 ECC 변환 데이터에 포함된 패리티 체크 행렬보다 작은 크기를 가질 수 있다. 따라서 제2 ECC 변환 데이터를 이용하여 데이터 버스트(DB)를 변환하는 경우, 데이터 버스트(DB)의 보호 비트에 대한 신뢰성을 향상시키면서, 변환에 필요한 연산을 감소시킬 수 있다.
일 실시예에서, ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)가 데이터 버스트(DB)가 기계 학습에 이용되지 않는 데이터인 것을 나타내는 신호이면, 제1 ECC 변환 데이터를 선택하여 출력할 수 있다. 기계 학습에 이용되는 데이터가 아닌 일반 데이터의 경우, 데이터에 포함된 모든 비트들이 비슷한 수준의 중요도를 가질 수 있다. 따라서 ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)가 데이터 버스트(DB)가 기계 학습에 이용되지 않는 데이터인 것을 나타내는 신호이면, 데이터 버스트(DB)에 포함된 모든 비트들에 대한 오류 감지 및 정정을 위하여, 제1 ECC 변환 데이터를 선택하여 출력할 수 있다.
반대로, ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)가 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인 것을 나타내는 신호이면, 제2 ECC 변환 데이터를 선택하여 출력할 수 있다.
기계 학습에 이용되는 데이터의 경우, 보호 비트에 오류가 발생하지 않으면, 기계 학습 모델(505)의 동작 신뢰성이 크게 감소되지 않는다. 따라서, ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)가 데이터 버스트(DB)가 기계 학습에 이용되는 데이터이면, 보호 비트의 오류를 확실하게 정정하기 위하여 제2 ECC 변환 데이터를 선택하여 출력할 수 있다.
일 실시예에서, 제2 ECC 변환 데이터는 기계 학습의 종류 및 특성에 기초하여 복수의 부분 변환 정보들 중에서 하나를 포함하도록 ECC 선택 회로(210)에 의해 설정될 수 있다.
예를 들어, 기계 학습의 종류 및 특성이 사람의 얼굴 인식과 같이 상대적으로 높은 수준의 정확도를 요구하는 것이면, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 많은 부분 변환 정보를 포함하도록 설정될 수 있다. 또한, 기계 학습의 종류 및 특성이 동물의 종류 구별과 같이 상대적으로 낮은 수준의 정확도를 요구하는 것이면, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 적은 부분 변환 정보를 포함하도록 설정될 수 있다.
다른 실시예에서, 제2 ECC 변환 데이터는 데이터 버스트(DB)에 요구되는 정확도 및 데이터 버스트(DB)의 변환 시간의 제한에 기초하여 복수의 부분 변환 정보들 중에서 하나를 포함하도록 ECC 선택 회로(210)에 의해 설정될 수 있다.
보다 상세히, 제2 ECC 변환 데이터는 보호 비트의 개수가 데이터 버스트(DB)에 요구되는 정확도에 비례하도록 복수의 부분 변환 정보들 중에서 하나를 포함하도록 설정될 수 있다. 예를 들어, 데이터 버스트(DB)에 요구되는 정확도가 상대적으로 낮은 경우, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 적은 부분 변환 정보를 포함하도록 설정될 수 있다. 또한, 데이터 버스트(DB)에 요구되는 정확도가 상대적으로 높은 경우, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 많은 부분 변환 정보를 포함하도록 설정될 수 있다.
제2 ECC 변환 데이터는 보호 비트의 개수가 데이터 버스트(DB)의 변환 시간의 제한에 비례하도록 복수의 부분 변환 정보들 중에서 하나를 포함하도록 ECC 선택 회로(210)에 의해 설정될 수 있다. 예를 들어, 데이터 버스트(DB)의 변환 시간의 제한이 상대적으로 짧은 경우, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 적은 부분 변환 정보를 포함하도록 설정될 수 있다. 또한, 데이터 버스트(DB)의 변환 시간의 제한이 상대적으로 긴 경우, 제2 ECC 변환 데이터는 복수의 부분 변환 정보들 중에서 보호 비트의 개수가 많은 부분 변환 정보를 포함하도록 설정될 수 있다.
ECC 선택 회로(210)는 스위칭 회로(211), 제1 ECC 변환 데이터 블록(212) 및 제2 ECC 변환 데이터 블록(213)을 포함할 수 있다.
스위칭 회로(211)는 ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 블록(212) 및 제2 ECC 변환 데이터 블록(213) 중 하나와 선택적으로 연결될 수 있다.
ECC 선택 신호(ECC Sel)가 제1 ECC 변환 데이터를 출력하도록 하는 신호이면, 스위칭 회로(211)는 제1 ECC 변환 데이터 블록(212)과 연결될 수 있다. 반대로, ECC 선택 신호(ECC Sel)가 제2 ECC 변환 데이터를 출력하도록 하는 신호이면, 스위칭 회로(211)는 제2 ECC 변환 데이터 블록(213)과 연결될 수 있다.
제1 ECC 변환 데이터 블록(212)은 제1 ECC 변환 데이터를 저장할 수 있다. 이때 제1 ECC 변환 데이터 블록(212)은 스위칭 회로(211)와 연결되면, 제1 ECC 변환 데이터를 ECC 변환 회로(220)로 출력할 수 있다. 즉, ECC 선택 신호(ECC Sel)에 따라 제1 ECC 변환 데이터 블록(212)이 스위칭 회로(211)와 연결되면, 제1 ECC 변환 데이터가 ECC 변환 회로(220)로 출력될 수 있다.
제2 ECC 변환 데이터 블록(213)은 제2 ECC 변환 데이터를 저장할 수 있다. 이때 제2 ECC 변환 데이터 블록(213)은 스위칭 회로(211)와 연결되면, 제2 ECC 변환 데이터를 ECC 변환 회로(220)로 출력할 수 있다. 즉, ECC 선택 신호(ECC Sel)에 따라 제2 ECC 변환 데이터 블록(213)이 스위칭 회로(211)와 연결되면, 제2 ECC 변환 데이터가 ECC 변환 회로(220)로 출력될 수 있다.
ECC 변환 회로(220)는 ECC 선택 회로(210)로부터 수신하는 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 변환할 수 있다. 일 실시예에서, ECC 변환 회로(220)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제1 ECC 데이터를 생성하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제2 ECC 데이터를 생성할 수 있다. 또한, ECC 변환 회로(220)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 제1 ECC 데이터를 복호화하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 제2 ECC 데이터를 복호화할 수 있다.
제1 ECC 데이터는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화함에 따라 생성되는 하나 이상의 패리티 비트를 포함하는 데이터일 수 있다. 이때 제1 ECC 데이터는 데이터 버스트(DB)에 포함된 전체 비트들 중 임의의 하나의 비트에 발생한 오류의 정정이 가능하도록 하는 하나 이상의 패리티 비트를 포함할 수 있다.
제2 ECC 데이터는 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화함에 따라 생성되는 하나 이상의 패리티 비트를 포함하는 데이터일 수 있다. 이때 제2 ECC 데이터는 데이터 버스트(DB)에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 하는 하나 이상의 패리티 비트를 포함할 수 있다.
ECC 변환 회로(220)는 부호화기(221) 및 복호화기(222)를 포함할 수 있다.
부호화기(221)는 ECC 선택 회로(210)로부터 수신하는 ECC 변환 데이터에 기초하여 호스트(2)로부터 수신한 데이터 버스트(DB)를 부호화할 수 있다. 일 실시예에서, 부호화기(221)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제1 ECC 데이터를 생성하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제2 ECC 데이터를 생성할 수 있다. 부호화기(221)는 데이터 버스트(DB) 및 ECC 데이터를 메모리 장치(20)로 출력할 수 있다.
복호화기(222)는 ECC 선택 회로(210)로부터 수신하는 ECC 변환 데이터에 기초하여 메모리 장치(20)로부터 수신한 데이터 버스트(DB) 및 ECC 데이터를 복호화할 수 있다. 일 실시예에서, 복호화기(222)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 제1 ECC 데이터를 복호화하거나, 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 제2 ECC 데이터를 복호화할 수 있다.
일 실시예에서, 복호화기(222)는 메모리 장치(20)로부터 ECC 데이터가 제1 ECC 데이터 및 제2 ECC 데이터 중 어느 것인지 확인할 수 없을 수 있다. 이때 메모리 컨트롤러(10)가 호스트(2)로부터 독출 요청과 함께 수신한 ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중 하나를 선택하여 복호화기(222)로 전달함에 따라, 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중 부호화에 이용된 ECC 변환 데이터를 이용하여 데이터 버스트(DB) 및 ECC 데이터를 복호화할 수 있다.
일 실시예에서, ECC 변환 회로(220)는 제1 ECC 변환 데이터 또는 제2 ECC 변환 데이터에 의해 회로 연결이 변경될 수 있다. 예를 들어, ECC 변환 회로(220)는 제1 ECC 변환 데이터 또는 제2 ECC 변환 데이터에 포함된 패리티 체크 행렬에 기초한 연산을 수행할 수 있도록, 회로 연결이 변경될 수 있다.
상술한 바와 같은 메모리 컨트롤러(10)에 포함된 ECC 회로(200)를 이용하면, ECC 선택 신호(ECC Sel)에 기초하여 데이터 버스트(DB)에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 대한 오류 정정이 가능하도록 데이터 버스트(DB)를 부호화 함으로써, 메모리 장치(20)에 저장된 데이터의 신뢰성을 향상시킬 수 있다. 또한, 보호 비트에 대한 복구 성능을 향상시키면서, 메모리 시스템(1)의 동작 속도를 향상시킬 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 컨트롤러의 데이터 버스트를 부호화 방법을 나타내는 순서도이다.
도 4를 참조하면, 단계 S410에서, 메모리 컨트롤러(10)는 호스트(2)로부터 데이터 버스트(DB) 및 ECC 선택 신호(ECC Sel)를 수신할 수 있다.
데이터 버스트(DB) 및 ECC 선택 신호(ECC Sel)는 메모리 컨트롤러(10)의 ECC 회로(200)로 입력될 수 있다. 이때 ECC 선택 신호(ECC Sel)는 ECC 회로(200)의 ECC 선택 회로(210)로 입력되고, 데이터 버스트(DB)는 ECC 회로(200)의 ECC 변환 회로(220)로 입력될 수 있다.
단계 S420에서, 메모리 컨트롤러(10)는 ECC 선택 신호(ECC Sel)에 기초하여 ECC 변환 데이터를 선택할 수 있다.
메모리 컨트롤러(10)는 ECC 회로(200)의 ECC 선택 회로(210)를 통해, ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력할 수 있다.
이때 ECC 선택 신호(ECC Sel)는 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인지 여부, 기계 학습의 종류 및 특성, 데이터 버스트(DB)에 요구되는 정확도 및 데이터 버스트(DB)의 변환 시간의 제한에 기초하여 호스트(2)에 의해 설정된 신호일 수 있다.
ECC 선택 회로(210)가 ECC 선택 신호(ECC Sel)에 기초하여 ECC 변환 데이터를 선택하는 일 예시는 도 5를 통해 확인할 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 컨트롤러가 ECC 정보를 선택하는 방법을 나타내는 순서도이다.
도 5를 참조하면, 단계 S510에서, ECC 선택 회로(210)는 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인지 판단할 수 있다.
ECC 선택 회로(210)는 ECC 선택 신호(ECC Sel)가 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인 것을 나타내는 신호인지 판단하여, 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인지 판단할 수 있다.
데이터 버스트(DB)가 기계 학습에 이용되는 데이터이면, 단계 S520으로 이동하여, ECC 선택 회로(210)는 제2 ECC 변환 데이터를 선택할 수 있다.
반대로, 데이터 버스트(DB)가 기계 학습에 이용되는 데이터가 아니면, 단계 S530으로 이동하여, ECC 선택 회로(210)는 제1 ECC 변환 데이터를 선택할 수 있다.
도 4로 돌아와서, 단계 S430에서, 메모리 컨트롤러(10)는 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화할 수 있다.
메모리 컨트롤러(10)는 ECC 회로(200)의 ECC 변환 회로(220)를 통해 ECC 선택 회로(210)로부터 수신한 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화할 수 있다.
ECC 선택 회로(210)로부터 제1 ECC 변환 데이터를 수신하면, ECC 변환 회로(220)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제1 ECC 데이터를 생성할 수 있다. ECC 선택 회로(210)로부터 제2 ECC 변환 데이터를 수신하면, ECC 변환 회로(220)는 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB)를 부호화하여 제2 ECC 데이터를 생성할 수 있다.
단계 S440에서, 메모리 컨트롤러(10)는 데이터 버스트(DB) 및 ECC 데이터를 메모리 장치(20)에 저장할 수 있다.
메모리 컨트롤러(10)는 ECC 변환 회로(220)를 통해 데이터 버스트(DB)를 부호화하여 생성한 ECC 데이터를 데이터 버스트(DB)와 함께 메모리 장치(20)에 저장할 수 있다.
도 6는 본 개시의 일 실시예에 따른 메모리 컨트롤러에서 부호화되는 데이터 버스트의 부분 데이터에 포함된 보호 비트를 나타내는 순서도이다.
도 6을 참조하면, 제1 케이스와 제2 케이스에서 데이터 버스트(DB)의 부분 데이터에 대하여 설정된 보호 비트들을 확인할 수 있다. 제1 케이스 및 제2 케이스에서 보호 비트들은 부분 데이터의 최상위 비트를 포함하는 연속되는 비트들을 포함할 수 있다.
도 6의 실시예에서, 제1 케이스는 제2 케이스와 비교하여, 데이터 버스트(DB)에 요구되는 정확도가 상대적으로 낮고, 데이터 버스트(DB)의 변환 시간의 제한이 상대적으로 짧을 수 있다.
제1 케이스에서 보호 비트로 설정된 비트들의 개수는 제2 케이스에서 보호 비트로 설정된 비트들의 개수보다 적을 수 있다. 이때 ECC 선택 회로(210)는 제1 케이스에서 복수의 부분 변환 정보들 중에서 적은 개수의 보호 비트에 대한 오류 정정이 가능한 부분 변환 정보를 포함하도록 제2 ECC 변환 데이터를 설정할 수 있다. 그리고 ECC 선택 회로(210)는 제2 케이스에서 복수의 부분 변환 정보들 중에서 많은 개수의 보호 비트에 대한 오류 정정이 가능한 부분 변환 정보를 포함하도록 제2 ECC 변환 데이터를 설정할 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 컨트롤러의 데이터 버스트를 복호화 방법을 나타내는 순서도이다.
도 7을 참조하면, 단계 S710에서, 메모리 컨트롤러(10)는 호스트(2)로부터 독출 요청 및 ECC 선택 신호(ECC Sel)를 수신할 수 있다.
독출 요청 및 ECC 선택 신호(ECC Sel)는 메모리 컨트롤러(10)의 ECC 회로(200)로 입력될 수 있다. 이때 데이터 버스트(DB)는 ECC 회로(200)의 ECC 선택 회로(210)로 입력될 수 있다.
단계 S720에서, 메모리 컨트롤러(10)는 ECC 선택 신호(ECC Sel)에 기초하여 ECC 변환 데이터를 선택할 수 있다.
메모리 컨트롤러(10)는 ECC 회로(200)의 ECC 선택 회로(210)를 통해, ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력할 수 있다.
이때 ECC 선택 신호(ECC Sel)는 메모리 장치(20)에서 독출할 데이터 버스트(DB)가 기계 학습에 이용되는 데이터인지 여부, 기계 학습의 종류 및 특성, 데이터 버스트(DB)에 요구되는 정확도 및 데이터 버스트(DB)의 변환 시간의 제한에 기초하여 호스트(2)에 의해 설정된 신호일 수 있다.
ECC 선택 회로(210)가 ECC 선택 신호(ECC Sel)에 기초하여 ECC 변환 데이터를 선택하는 방법은 도 3 내지 도 5를 참조하여 상술한 바와 같을 수 있다
단계 S730에서, 메모리 컨트롤러(10)는 메모리 장치(20)로부터 데이터 버스트(DB) 및 ECC 데이터를 수신할 수 있다.
메모리 컨트롤러(10)는 독출 요청에 기초하여 메모리 장치(20)에서 데이터 버스트(DB)와 함께, 데이터 버스트(DB)에 대응되는 ECC 데이터를 독출할 수 있다. 메모리 컨트롤러(10)가 메모리 장치(20)로부터 수신한 데이터 버스트(DB) 및 ECC 데이터는 ECC 회로(200)의 ECC 변환 회로(220)로 입력될 수 있다.
단계 S740에서, 메모리 컨트롤러(10)는 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 ECC 데이터를 복호화할 수 있다.
메모리 컨트롤러(10)는 ECC 회로(200)의 ECC 변환 회로(220)를 통해 ECC 선택 회로(210)로부터 수신한 ECC 변환 데이터에 기초하여 메모리 장치(20)로부터 수신한 데이터 버스트(DB) 및 데이터 버스트(DB)에 대응되는 ECC 데이터를 복호화할 수 있다.
ECC 선택 회로(210)로부터 제1 ECC 변환 데이터를 수신하면, ECC 변환 회로(220)는 제1 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 데이터 버스트(DB)에 대응되는 ECC 데이터를 복호화할 수 있다. ECC 선택 회로(210)로부터 제2 ECC 변환 데이터를 수신하면, ECC 변환 회로(220)는 제2 ECC 변환 데이터에 기초하여 데이터 버스트(DB) 및 데이터 버스트(DB)에 대응되는 ECC 데이터를 복호화할 수 있다.
ECC 변환 회로(220)가 데이터 버스트(DB) 및 데이터 버스트(DB)에 대응되는 ECC 데이터를 복호화함에 따라, 데이터 버스트(DB)에 포함된 보호 비트들에서 발생한 오류가 정정될 수 있다.
단계 S750에서, 메모리 컨트롤러(10)는 데이터 버스트(DB)를 호스트(2)로 전송할 수 있다.
메모리 컨트롤러(10)는 상술한 바와 같은 복호화 과정을 통해 오류를 정정한 데이터 버스트(DB)를 호스트(2)로 전송할 수 있다.
도 8은 본 개시의 다른 실시예에 따른 메모리 시스템을 기입 동작을 중심으로 나타내는 블록도이다.
도 8을 참조하면, 본 개시의 다른 실시예에 따른 메모리 시스템(3)은 메모리 컨트롤러(30) 및 메모리 장치(40)를 포함할 수 있다.
본 개시의 다른 실시예에서, 메모리 컨트롤러(30)는 프로세서(300)를 포함할 수 있으며, 메모리 장치(40)는 ECC 회로(400) 및 복수의 메모리 셀 어레이들(500)을 포함할 수 있다. 즉, 본 개시의 다른 실시예에 따른 메모리 시스템(3)에서 ECC 회로(400)는 메모리 컨트롤러(30)가 아닌 메모리 장치(40)에 포함될 수 있다.
메모리 컨트롤러(30)는 호스트(2)로부터 ECC 선택 신호(ECC Sel), 기입 요청(Write Req) 및 데이터 버스트(DB)를 수신할 수 있다. 메모리 컨트롤러(30)는 수신한 ECC 선택 신호(ECC Sel) 및 데이터 버스트(DB)를 메모리 장치(40)로 전송할 수 있다.
메모리 컨트롤러(30)에 포함된 프로세서(300)의 동작은 도 1의 메모리 컨트롤러(10)에 포함된 프로세서(100)의 동작과 동일할 수 있다.
메모리 장치(40)의 ECC 회로(400)는 메모리 컨트롤러(30)로부터 ECC 선택 신호(ECC Sel) 및 데이터 버스트(DB)를 수신할 수 있다. ECC 회로(400)는 ECC 선택 신호(ECC Sel)에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하고, 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 데이터 버스트(DB)를 부호화하여 제1 ECC 데이터 또는 제2 ECC 데이터를 생성할 수 있다. 그리고 ECC 회로(400)는 데이터 버스트(DB) 및 ECC 데이터를 복수의 메모리 셀 어레이들(500)로 전송할 수 있다.
ECC 회로(400)가 ECC 변환 데이터를 선택하는 방법, 데이터 버스트(DB)를 부호화하여 ECC 데이터를 생성하는 구체적인 방법 등과 같은 동작 및 ECC 회로(400)의 구성은 상술한 바와 같은 도 1 내지 도 7을 통해 상술한 ECC 회로(200)의 동작 및 구성과 유사할 수 있다.
복수의 메모리 셀 어레이들(500)은 데이터 버스트(DB)와 함께, ECC 회로(400)에 의해 생성된 제1 ECC 데이터 또는 제2 ECC 데이터를 저장할 수 있다.
도 9는 본 개시의 다른 실시예에 따른 메모리 시스템을 독출 동작을 중심으로 나타내는 블록도이다.
도 9를 참조하면, 도 8의 메모리 시스템(3)에서 신호 흐름만 다르게 표시된 블록도를 확인할 수 있다.
메모리 컨트롤러(30)는 호스트(2)로부터 ECC 선택 신호(ECC Sel) 및 독출 요청(Read Req)을 수신할 수 있다. 메모리 컨트롤러(30)는 수신한 ECC 선택 신호(ECC Sel)를 메모리 장치(40)로 전송할 수 있다.
메모리 장치(40)는 복수의 메모리 셀 어레이들(500)에서 데이터 버스트(DB) 및 ECC 데이터를 독출할 수 있다. 복수의 메모리 셀 어레이들(500)에서 독출된 데이터 버스트(DB) 및 ECC 데이터는 ECC 선택 신호(ECC Sel)에 기초하여 ECC 회로(400)에서 복호화될 수 있다. ECC 회로(400)가 데이터 버스트(DB) 및 데이터 버스트(DB)에 대응되는 ECC 데이터를 복호화함에 따라, 데이터 버스트(DB)에 포함된 보호 비트들에서 발생한 오류가 정정될 수 있다.
메모리 장치(40)는 복호화한 데이터 버스트(DB)를 메모리 컨트롤러(30)로 전송할 수 있다. 메모리 컨트롤러(30)는 수신한 데이터 버스트(DB)를 독출 요청(Read Req)에 대한 응답으로 호스트(4)로 전송할 수 있다.
도 10은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 10을 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리 장치(1200), 스토리지 장치(1300), 모뎀(1400), 입출력 장치(1500) 및 파워 서플라이(1600)를 포함할 수 있다. 이때 스토리지 장치(1300)는 도 1 내지 도 9를 통해 상술한 바와 같은 메모리 시스템(1, 3) 중 어느 하나를 포함하도록 구현될 수 있다.
본 개시의 일 실시예에 따른 메모리 컨트롤러(10, 30)에 따르면, ECC 선택 신호(ECC Sel)에 기초하여 데이터 버스트(DB)에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 대한 오류 정정이 가능하도록 데이터 버스트를 부호화 함으로써, 메모리 장치에 저장된 데이터의 신뢰성을 향상시킬 수 있다. 또한, 보호 비트에 대한 복구 성능을 향상시키면서, 메모리 시스템의 동작 속도를 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 장치를 제어하는 메모리 컨트롤러로서,
    데이터 버스트를 수신하여 제1 ECC(Error Correction Code) 데이터 또는 제2 ECC 데이터를 생성하는 ECC 회로; 및
    상기 ECC 회로의 동작을 제어하는 프로세서를 포함하고,
    상기 ECC 회로는
    상기 메모리 컨트롤러 외부로부터 수신한 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하여 출력하는 ECC 선택 회로; 및
    상기 제1 ECC 변환 데이터에 기초하여 상기 데이터 버스트를 부호화하여 상기 제1 ECC 데이터를 생성하거나, 상기 제2 ECC 변환 데이터에 기초하여 상기 데이터 버스트를 부호화하여 상기 제2 ECC 데이터를 생성하는 ECC 변환 회로를 포함하고,
    상기 제2 ECC 변환 데이터는 상기 데이터 버스트에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 설정되는 것을 특징으로 하는
    메모리 컨트롤러.
  2. 제1항에 있어서,
    상기 ECC 선택 회로는
    상기 ECC 선택 신호가 상기 데이터 버스트가 기계 학습에 이용되지 않는 데이터인 것을 나타내는 신호이면, 상기 제1 ECC 변환 데이터를 선택하여 출력하고,
    상기 ECC 선택 신호가 상기 데이터 버스트가 상기 기계 학습에 이용되는 데이터인 것을 나타내는 신호이면, 상기 제2 ECC 변환 데이터를 선택하여 출력하는 것을 특징으로 하는
    메모리 컨트롤러.
  3. 제2항에 있어서,
    상기 제2 ECC 변환 데이터는 상기 기계 학습의 종류 및 특성에 기초하여 복수의 부분 변환 정보들 중에서 하나를 포함하도록 설정되는 것을 특징으로 하는
    메모리 컨트롤러.
  4. 제2항에 있어서,
    상기 제2 ECC 변환 데이터는 상기 데이터 버스트에 요구되는 정확도 및 상기 데이터 버스트의 변환 시간의 제한에 기초하여 복수의 부분 변환 정보들 중에서 하나를 포함하도록 설정되는 것을 특징으로 하는
    메모리 컨트롤러.
  5. 제4항에 있어서,
    상기 복수의 부분 변환 정보들 각각은 서로 다른 개수의 보호 비트에 발생한 오류의 정정이 가능하도록 설정되는 것을 특징으로 하는
    메모리 컨트롤러.
  6. 제1항에 있어서,
    상기 보호 비트는 상기 부분 데이터의 최상위 비트(Most Significant Bit; MSB)를 포함하는 것을 특징으로 하는
    메모리 컨트롤러.
  7. 제1항에 있어서,
    상기 ECC 선택 회로는
    상기 제1 ECC 변환 데이터를 저장하는 제1 ECC 변환 데이터 블록;
    상기 제2 ECC 변환 데이터를 저장하는 제2 ECC 변환 데이터 블록; 및
    상기 ECC 선택 신호에 기초하여 상기 제1 ECC 변환 데이터 블록 및 제2 ECC 변환 데이터 블록 중 하나와 선택적으로 연결되는 스위칭 회로를 포함하는 것을 특징으로 하는
    메모리 컨트롤러.
  8. 메모리 시스템으로서,
    메모리 장치; 및
    상기 메모리 장치로 데이터 버스트 및 ECC(Error Correction Code) 선택 신호를 전송하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는
    상기 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하고, 상기 제1 ECC 변환 데이터 및 상기 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 상기 데이터 버스트를 부호화하여 제1 ECC 데이터 또는 제2 ECC 데이터를 생성하는 ECC 회로; 및
    상기 데이터 버스트와 함께, 상기 ECC 회로에 의해 생성된 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터를 저장하는 복수의 메모리 셀 어레이들을 포함하는 것을 특징으로 하는
    메모리 시스템.
  9. 제8항에 있어서,
    상기 제2 ECC 변환 데이터는 상기 데이터 버스트에 포함된 부분 데이터 각각에 포함된 비트들 중에서 미리 설정된 보호 비트에 발생한 오류의 정정이 가능하도록 설정되는 것을 특징으로 하는
    메모리 시스템.
  10. 메모리 시스템으로서,
    메모리 장치; 및
    상기 메모리 장치로 독출 명령 및 ECC(Error Correction Code) 선택 신호를 전송하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는
    데이터 버스트 및 상기 데이터 버스트와 관련된 ECC 데이터를 저장하는 복수의 메모리 셀 어레이들; 및
    상기 독출 명령에 응답하여, 상기 ECC 선택 신호에 기초하여 제1 ECC 변환 데이터 및 제2 ECC 변환 데이터 중에서 하나를 선택하고, 상기 제1 ECC 변환 데이터 및 상기 제2 ECC 변환 데이터 중에서 선택된 하나에 기초하여 상기 복수의 메모리 셀 어레이들에서 출력되는 상기 데이터 버스트 및 상기 ECC 데이터를 복호화하는 ECC 회로를 포함하는 것을 특징으로 하는
    메모리 시스템.
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PG1501 Laying open of application