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KR20240021039A - 반도체 패키지 - Google Patents

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KR20240021039A
KR20240021039A KR1020220099509A KR20220099509A KR20240021039A KR 20240021039 A KR20240021039 A KR 20240021039A KR 1020220099509 A KR1020220099509 A KR 1020220099509A KR 20220099509 A KR20220099509 A KR 20220099509A KR 20240021039 A KR20240021039 A KR 20240021039A
Authority
KR
South Korea
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semiconductor
chip
semiconductor package
semiconductor chip
redistribution structure
Prior art date
Application number
KR1020220099509A
Other languages
English (en)
Inventor
박환주
강성구
김재춘
김태환
문성호
이종규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US18/229,039 priority patent/US20240055339A1/en
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Abstract

본 발명의 기술적 사상은, 제1 재배선 구조; 상기 제1 재배선 구조 상에 실장되며 관통 전극을 가지는 제1 반도체 기판 및 제1 소자층을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판 및 제2 소자층을 포함하는 제2 반도체 칩, 및 상기 제1 반도체 칩을 둘러싸는 몰딩 부재를 포함하는 제1 반도체 패키지; 상기 몰딩 부재의 상면 상에 배치되는 제2 재배선 구조; 및 상기 제2 재배선 구조 상에 실장되며 제3 반도체 칩을 포함하는 제2 반도체 패키지를 포함하되, 상기 제2 반도체 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되고, 상기 제2 반도체 칩의 상면은 상기 몰딩 부재의 상면보다 높은 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 개선된 열 특성을 가진 3D IC POP 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 반도체 패키지의 소형화 및 경량화에 따라, 반도체 패키지 내부에서 발생한 열의 배출이 문제되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 향상된 열 특성을 갖는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
본 발명은 기술적 과제를 이루기 위하여, 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1 재배선 구조; 상기 제1 재배선 구조 상에 실장되며 관통 전극을 가지는 제1 반도체 기판 및 제1 소자층을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판 및 제2 소자층을 포함하는 제2 반도체 칩, 및 상기 제1 반도체 칩을 둘러싸는 몰딩 부재를 포함하는 제1 반도체 패키지; 상기 몰딩 부재의 상면 상에 배치되는 제2 재배선 구조; 및 상기 제2 재배선 구조 상에 실장되며 제3 반도체 칩을 포함하는 제2 반도체 패키지를 포함하되, 상기 제2 반도체 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되고, 상기 제2 반도체 칩의 상면은 상기 몰딩 부재의 상면보다 높은 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 제1 재배선 구조; 제1 반도체 기판, 상기 제1 반도체 기판을 관통하는 관통 전극, 및 상기 제1 반도체 기판 상의 제1 소자층을 포함하며 상기 제1 재배선 구조 상에 실장되는 제1 반도체 칩, 제2 반도체 기판, 및 상기 제2 반도체 기판 상의 제2 소자층을 포함하며 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩, 및 상기 제1 반도체 칩과 상기 제2 반도체 칩을 둘러싸는 몰딩 부재를 포함하는 제1 반도체 패키지; 상기 제2 반도체 칩의 상면 상에 위치하는 제1 더미 칩; 상기 몰딩 부재의 상면 상에 배치되고, 상기 제1 더미 칩과 수평 방향으로 이격된 제2 재배선 구조; 및 제3 반도체 칩을 포함하며 상기 제2 재배선 구조 상에 실장되는 제2 반도체 패키지를 포함하되, 상기 제1 더미 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되고,상기 제1 더미 칩의 상면은 상기 몰딩 부재의 상면보다 높은 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 제1 재배선 절연층 및 상기 제1 재배선 절연층 내에 배치되는 제1 재배선 패턴을 포함하는 제1 재배선 구조; 상기 제1 재배선 구조 상에 실장되며 관통 전극을 가지는 제1 반도체 기판 및 제1 소자층을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판 및 제2 소자층을 포함하는 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 위치하는 접착층, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩 부재, 및 몰딩 부재를 관통하는 도전성 기둥을 포함하는 제1 반도체 패키지; 상기 제2 반도체 칩의 상면 상에 위치하는 제1 더미 칩; 상기 제1 더미 칩 및 상기 제2 반도체 칩 사이에 위치하고, 상기 제1 더미 칩 및 상기 제2 반도체 칩을 접착하도록 구성된 다이 어태치 필름; 상기 몰딩 부재의 상면 상에 배치되고, 상기 제1 더미 칩과 수평 방향으로 이격된 제2 재배선 구조; 및 상기 제2 재배선 구조 상에 실장되며 제3 반도체 칩을 포함하는 제2 반도체 패키지를 포함하되, 상기 제2 소자층은 상기 제2 반도체 기판 상에 위치하고, 상기 제1 더미 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되며, 상기 제1 재배선 구조의 하면으로부터 상기 제1 더미 칩의 상면까지 수직 거리는 1mm 내지 1.3mm 범위에 있고, 상기 제1 더미 칩의 상면은 제2 반도체 패키지의 상면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지이다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 제1 반도체 패키지, 제2 반도체 패키지 및 제2 재배선 구조의 구조 변경을 통해 반도체 패키지의 크기를 유지하면서, 반도체 패키지 내부에서 발생한 열을 보다 효율적으로 외부에 방출할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략도이다.
도 2a 및 도 2b는 도 1의 반도체 패키지에서 AA 부분을 설명하기 위한 확대도이다.
도 3은 도 1의 반도체 패키지의 연결 관계를 설명하기 위한 단면도이다.
도 4는 도 1의 반도체 패키지에서 BB 부분을 설명하기 위한 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 제1 재배선 구조(100), 제1 반도체 패키지(300), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 재배선 구조(100)는 수직 방향(Z)으로 상호 적층된 층들을 포함할 수 있다. 제1 재배선 구조(100)는 서로 반대된 상면 및 하면을 포함할 수 있고, 상기 상면 및 하면 중 적어도 하나의 면은 평면일 수 있다.
이하 도면들에서, X축 방향 및 Y축 방향은 제1 재배선 구조(100)의 상면 또는 하면의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 제1 재배선 구조(100)의 상면 또는 하면의 표면에 수직한 방향을 나타낼 수 있다. 다시 말해, Z축 방향은 X-Y 평면에 수직한 방향일 수 있다.
또한, 이하 도면들에서 제1 수평 방향, 제2 수평 방향, 및 수직 방향은 다음과 같이 이해될 수 있다. 제1 수평 방향은 X축 방향으로 이해될 수 있고, 제2 수평 방향은 Y축 방향으로 이해될 수 있으며, 수직 방향은 Z축 방향으로 이해될 수 있다.
제1 재배선 구조(100)는 제1 반도체 패키지(300)가 실장되는 패키지 기판일 수 있다. 예시적인 실시예들에 있어서, 제1 재배선 구조(100)는 재배선 공정을 통해 제조되는 재배선 기판일 수 있다. 다른 예시적인 실시예들에서, 제1 재배선 구조(100)는 인쇄회로 기판(Printed Circuit Board, PCB)일 수도 있다.
제1 반도체 패키지(300)는 제1 반도체 칩(310), 제2 반도체 칩(330), 접착층(370), 도전성 기둥(380), 및 몰딩 부재(390)를 포함할 수 있다. 제1 반도체 패키지(300)는 제1 재배선 구조(100)의 상면 상에 실장될 수 있다.
제1 반도체 칩(310)은 제1 재배선 구조(100)의 상면 상에 배치될 수 있다. 제2 반도체 칩(330)은 제1 반도체 칩(310) 상에 적층될 수 있다. 제2 반도체 칩(330)은 제1 반도체 칩(310)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 반도체 칩(310) 및 제2 반도체 칩(330)은 제1 재배선 구조(100)의 상면의 일 측면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 반도체 칩(310)의 중심의 제1 방향(X)에 따른 수평 레벨은 제1 재배선 구조(100)의 중심의 제1 방향(X)에 따른 수평 레벨보다 좌측 또는 우측에 위치할 수 있다. 다시 말해, 제1 반도체 칩(310)은 제1 재배선 구조(100)의 상면에서 일측으로 치우쳐서 배치될 수 있다.
제2 반도체 칩(330)은 제1 재배선 구조(100)와 수직 방향으로 오버랩 되지 않을 수 있다. 제2 반도체 칩(330)은 제1 반도체 칩(310)보다 두꺼울 수 있다. 예시적인 실시예들에 따르면, 제2 반도체 칩(330)의 상면은 제2 재배선 구조(200)의 상면보다 높은 수직 레벨에 있을 수 있다.
제1 반도체 칩(310) 및 제2 반도체 칩(330)은 제1 반도체 기판(314) 및 제2 반도체 기판(334)을 포함할 수 있다. 제1 반도체 칩(310) 및 제2 반도체 칩(330)은 제2 반도체 패키지(400)보다 열전달 계수가 높을 수 있다.
제1 반도체 칩(310) 및 제2 반도체 칩(330) 각각은 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 상기 제1 반도체 칩(310) 및 제2 반도체 칩(330)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 상기 제1 반도체 칩(310) 및 제2 반도체 칩(330) 중 하나는 메모리 칩이고, 또 다른 하나는 로직 칩일 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(310) 및 제2 반도체 칩(330) 중 적어도 하나는 복수의 칩렛(chiplet)을 포함하는 칩렛 구조를 가질 수 있다.
상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)와 같은 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
접착층(370)은 제1 반도체 칩(310) 및 제2 반도체 칩(330)을 접착하도록 구성될 수 있다. 접착층(370)은 제1 반도체 칩(310) 및 제2 반도체 칩(330) 사이에 위치할 수 있다.
도전성 기둥(380)은 제1 반도체 칩(310) 및 제2 반도체 칩(330)의 측벽으로부터 제1 또는 제2 수평 방향(X, Y)으로 이격되어 배치될 수 있다. 도전성 기둥(380)은 몰딩 부재(390)를 관통하여 수직 방향(Z)으로 연장될 수 있다. 도전성 기둥(380)은 예를 들면, 관통 몰드 비아(through mold via) 또는 도전성 포스트(post)일 수 있다. 도전성 기둥(380)은, 예를 들어 구리(Cu)로 형성될 수 있다.
도전성 기둥(380)은 제2 재배선 구조(200) 및 제1 재배선 구조를 전기적으로 연결시키기 위한 수직 연결 도전체일 수 있다.
몰딩 부재(390)는 제1 재배선 구조(100)의 상면 상에 배치되며, 제1 반도체 칩(310)의 적어도 일부 및 도전성 기둥(380)의 적어도 일부를 덮을 수 있다. 예시적인 실시예들에 따르면, 몰딩 부재(390)는 제1 반도체 칩(310)을 덮으며, 제2 반도체 칩(330)의 적어도 일부를 둘러쌀 수 있다. 몰딩 부재(390)는 제1 반도체 칩(310)의 측벽을 따라 제1 또는 제2 수평 방향(X, Y)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(390)의 상면의 수직 레벨은 제1 반도체 칩(310)의 상면의 수직 레벨과 동일하거나 보다 높을 수 있다. 예시적인 실시예들에 있어서, 몰딩 부재(390)의 상면은 제1 반도체 칩(310)의 상면과 동일하거나 높은 평면에 위치할 수 있다. 일 실시예에 있어서, 제2 반도체 칩(330)의 상면은 몰딩 부재(390)의 상면보다 높은 수직 레벨에 있을 수 있다.
예시적인 실시예들에서, 몰딩 부재(390)는 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 몰딩 부재(390)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
제2 재배선 구조(200)는 수직 방향(Z)으로 상호 적층된 층들을 포함할 수 있다. 제2 재배선 구조(200)는 서로 반대된 상면 및 하면을 포함할 수 있고, 상기 상면 및 하면 중 적어도 하나의 면은 평면일 수 있다.
제2 재배선 구조(200)는 몰딩 부재(390)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 재배선 구조(200)는 몰딩 부재(390)의 일 측면 상에 배치될 수 있다. 제2 재배선 구조(200)는 몰딩 부재(390)의 상면 일부를 덮도록 형성될 수 있다. 제2 재배선 구조(200)의 상면은 제1 반도체 칩(310)의 상면보다 높은 수직 레벨에 있을 수 있다. 제2 재배선 구조(200)의 풋 프린트는 제1 재배선 구조(100)의 풋프린트보다 작을 수 있다.
예시적인 실시예들에 따르면, 제2 재배선 구조(200)는 제2 반도체 칩(330)의 측벽과 제1 방향(X) 또는 제2 방향(Y)으로 이격되어 배치될 수 있다.
제2 반도체 패키지(400)는 제2 재배선 구조(200)의 상면 상에 실장될 수 있다. 제2 반도체 패키지(400)는 제1 반도체 패키지(300)의 제2 반도체 칩(330)의 측벽과 제1 방향(X)으로 이격되어 배치될 수 있다.
제1 재배선 구조(100)의 하면부터 제2 반도체 패키지(400)의 상면까지의 수직 거리인 h1은 약 1.1mm 내지 약 1.2mm의 범위에 있을 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 제2 반도체 패키지(400)는 제1 반도체 패키지(300)보다 열 전도도가 낮을 수 있다. 반도체 패키지(10) 내부에서 열이 발생한 경우, 열은 열 전도도가 높은 제1 반도체 패키지(300)를 통해 더 많이 외부로 배출될 수 있다.
3D IC와 POP(Package on Package)가 적용된 일반적인 반도체 패키지는 몰딩 부재(390)가 제1 반도체 패키지(300)의 상면까지 덮으며, 제2 재배선 구조(200)는 몰딩 부재(390)를 사이에 두고 제1 반도체 패키지(300)의 상면과 수직 방향으로 이격되어 위치한다. 실리콘으로 이루어져 열전도도가 비교적 높은 제1 반도체 패키지(300)는 열전도도가 낮은 몰딩 부재로 덮여 있고, 제1 반도체 패키지(300)의 두께는 몰딩 부재(390)보다 작다. 따라서 제1 반도체 패키지(300)에서 열이 발생한 경우, 몰딩 부재로 열이 효율적으로 배출되지 못하는 실정이다.
그러나, 본 발명의 예시적 실시예에 따른 반도체 패키지(10)는 제1 반도체 패키지(300)가 제1 재배선 구조(100)의 중앙이 아닌 일 측면 방향으로 더 나아가서 배치되고, 몰딩 부재(390)가 제1 반도체 패키지(300)의 측면 일부만을 둘러싸 반도체 패키지(10) 내부에서 발생한 열이 제2 반도체 칩(330)을 통해 쉽게 외부로 배출될 수 있다. 또한 제1 반도체 패키지(300)의 제2 반도체 칩(330)의 두께가 기존보다 두꺼워짐에 따라, 제2 반도체 칩(330)이 외부와 접촉하는 면적도 늘어나 반도체 패키지(10) 내부에서 발생한 열이 제2 반도체 칩(330)을 통해 쉽게 외부로 배출될 수 있다. 본 발명의 반도체 패키지(10)의 내부 연결 구조에 대해서는 도 2a 내지 도 4를 참조하여 보다 자세하게 설명한다.
도 2a 및 도 2b는 도 1의 반도체 패키지에서 AA 부분을 설명하기 위한 확대도로, 도시의 편의를 위하여 도 2a 및 도 2b에는, 도 1에 보인 몰딩 부재(390)가 생략된다.
도 2a를 참조하면, 제1 반도체 패키지(300)는 제1 반도체 칩(310), 제2 반도체 칩(330), 언더필층(350), 및 접착층(370)을 포함할 수 있다.
제1 반도체 칩(310)은 제1 반도체 기판(314), 제1 소자층(311), 제1 범프 패드(313), 및 제2 범프 패드(316)를 포함할 수 있다.
제1 반도체 기판(314)은 서로 반대되는 상면 및 하면을 구비할 수 있다. 상기 상면은 제2 반도체 칩(330)을 향하고 상기 하면은 제1 재배선 구조(100)를 향하는 표면일 수 있다. 상기 상면은 비활성면으로 지칭될 수 있고, 상기 하면은 활성면으로 지칭될 수 있다.
제1 반도체 기판(314)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 또는, 상기 제1 반도체 기판(314)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 한편, 제1 반도체 기판(314)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 제1 반도체 기판(314)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 기판(314)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(314)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 소자층(311)은, 제1 반도체 기판(314)에 형성되는 복수의 반도체 소자와 전기적으로 연결되는 제1 배선 패턴(312)을 포함할 수 있다. 제1 배선 패턴(312)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 제1 배선 패턴(312)은 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
예시적인 실시예들에 따르면, 제1 소자층(311)은 제1 반도체 기판(314)의 활성면인 하면 상에 형성될 수 있다. 제1 소자층(311)은 제1 반도체 기판(314) 아래에 위치할 수 있다. 제1 반도체 기판(314)은 제1 소자층(311)을 사이에 두고 제1 재배선 구조(100)와 수직 방향(Z)으로 이격될 수 있다. 제1 반도체 칩(310)은 제1 소자층(311)의 적어도 일부 및 상기 제1 반도체 기판(314)을 관통하는 관통 전극(315)을 포함할 수 있다.
제1 범프 패드(313)는 제1 소자층(311)의 하면 상에 배치될 수 있고, 상기 제1 소자층(311) 내부의 제1 배선 패턴(312)과 전기적으로 연결될 수 있다. 제1 범프 패드(313)는 상기 제1 배선 패턴(312)을 통해 관통 전극(315)과 전기적으로 연결될 수 있다.
관통 전극(315)은 제1 반도체 기판(314) 및 제1 소자층(311)의 일부를 관통할 수 있다. 관통 전극(315)은 제1 소자층(311)으로부터 제1 반도체 기판(314)의 상면을 향하여 수직 방향(Z)으로 연장될 수 있고 제1 소자층(311) 내에 구비된 제1 배선 패턴(312)과 전기적으로 연결될 수 있다. 따라서, 제1 범프 패드(313)는 상기 제1 배선 패턴(312)을 통하여 상기 관통 전극(315)과 전기적으로 연결될 수 있다. 관통 전극(315)은 수직 방향에 따른 레벨이 증가할 수록 수평 방향 폭이 감소하거나 증가하는 테이퍼드(tapered)한 형상을 가질 수 있다. 상기 관통 전극(315)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(315)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
제2 범프 패드(316)는 제1 반도체 기판(314)의 상면, 즉 제1 반도체 기판(314)의 비활성면 상에 형성될 수 있다. 제2 범프 패드(316)는 제1 범프 패드(313)와 실질적으로 동일한 물질로 구성될 수 있다. 또한, 도시되지는 않았지만, 예시적인 실시예들에 따르면, 패시베이션층이 제1 반도체 기판(314)의 상면 상에서 제2 범프 패드(316)의 측면 일부를 둘러싸도록 형성될 수 있다.
언더필층(350)은 제1 반도체 칩(310)과 제1 재배선 구조(100) 사이에 개재될 수 있다. 언더필층(350)은 제1 범프 구조체(351)를 감싸면서 제1 반도체 칩(310) 및 제1 재배선 구조(100) 사이에 개재될 수 있다. 언더필층(350)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 언더필층(350)은 제1 반도체 칩(310)의 측면의 적어도 일부분을 덮을 수 있다.
제1 범프 구조체(351)는 제1 범프 패드(313)와 접촉하도록 배치될 수 있다. 제1 범프 구조체(351)는 제1 재배선 구조(100) 상에 배치된 제1 상부 패드(124)와 접촉하도록 배치될 수 있다. 제1 범프 구조체(351)는 제1 반도체 패키지(300)를 제1 재배선 구조(100)와 전기적으로 연결시킬 수 있다. 제1 범프 구조체(351)를 통해 제1 반도체 칩(310)은 제1 반도체 칩(310)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 반도체 칩(310)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 반도체 칩(310)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 제1 범프 구조체(351)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제2 반도체 칩(330)은 제2 반도체 기판(334), 제2 소자층(331), 및 제3 범프 패드(333)를 포함할 수 있다. 제2 반도체 칩(330)은 상기 제1 반도체 칩(310)과 동일하거나 유사한 특징을 가질 수 있으므로, 상기 제1 반도체 칩(310)과 차이점을 중심으로 설명하도록 한다.
제2 반도체 기판(334)은 서로 반대되는 하면 및 상면을 구비할 수 있다. 상기 하면은 제1 반도체 칩(310)을 향하고, 상기 상면은 상기 하면에 반대되는 표면일 수 있다. 상기 상면은 비활성면으로 지칭될 수 있고, 상기 하면은 활성면으로 지칭될 수 있다.
제2 소자층(331)은, 제2 반도체 기판(334)에 형성되는 복수의 반도체 소자와 전기적으로 연결되는 제2 배선 패턴(332)을 포함할 수 있다. 제2 배선 패턴(332)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 제2 배선 패턴(332)은 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
예시적인 실시예들에 따르면, 제2 소자층(331)은 제2 반도체 기판(334)의 활성면인 하면 상에 형성될 수 있다. 제2 소자층(331)은 제2 반도체 기판(334)의 아래에 위치할 수 있다. 제2 반도체 기판(334)은 제2 소자층(331)을 사이에 두고 제1 반도체 칩(310)과 수직 방향(Z)으로 이격될 수 있다.
제3 범프 패드(333)는 제2 소자층(331)의 하면 상에 배치될 수 있고, 상기 제2 소자층(331) 내부의 제2 배선 패턴(332)과 전기적으로 연결될 수 있다.
접착층(370)은 제1 반도체 칩(310) 및 제2 반도체 칩(330) 사이에 위치할 수 있다. 접착층(370)은 제1 반도체 칩(310) 및 제2 반도체 칩(330)을 전기적으로 연결하고 제2 반도체 칩(330)이 제1 반도체 칩(310) 상에 고정할 수 있다. 접착층(370)은 제2 범프 구조체(371) 및 다이 어태치 필름(372)을 포함할 수 있다.
제2 범프 구조체(371)는 제2 범프 패드(316) 및 제3 범프 패드(333)와 접촉하도록 배치될 수 있다. 제2 범프 구조체(371)는 제1 반도체 칩(310) 및 제2 반도체 칩(330)을 전기적으로 연결할 수 있다. 제2 반도체 칩(330)은, 제1 반도체 칩(310)과 제2 반도체 칩(330) 사이에 개재된 제2 범프 구조체(371)를 통하여, 제1 반도체 칩(310)과 전기적으로 연결될 수 있다. 제2 반도체 칩(330)은 제2 범프 구조체(371)를 통하여 제2 반도체 칩(330)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 제공받거나, 제2 반도체 칩(330)에 저장될 데이터 신호를 제공받거나, 제2 반도체 칩(330)에 저장된 데이터를 외부로 제공할 수 있다.
다이 어태치 필름(372)은 제1 반도체 칩(310)의 상면과 제2 반도체 칩(330)의 하면 사이에 개재될 수 있다. 다이 어태치 필름(372)은 제2 반도체 칩(330)을 제1 반도체 칩(310)에 부착시킬 수 있다. 다이 어태치 필름(372)은 제1 반도체 칩(310) 및 제2 반도체 칩(330)과 직접적으로 접촉하고, 제2 범프 구조체(371)를 둘러싸도록 배치될 수 있다. 다이 어태치 필름(372)은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자는 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
도 2b는 도 1의 반도체 패키지에서 AA 부분의 또다른 일 실시예를 나타내는 확대도이다. 이하에서는 도 2a의 제1 반도체 패키지 및 도 2b의 제1 반도체 패키지의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 2b를 참조하면, 제1 반도체 패키지(300)는 제1 반도체 칩(310-1), 제2 반도체 칩(330), 언더필층(350), 및 접착층(370)을 포함할 수 있다.
제1 반도체 칩(310-1)은 제1 반도체 기판(314), 제1 소자층(311), 제1 범프 패드(313), 및 제2 범프 패드(316)를 포함할 수 있다.
제1 반도체 기판(314)은 서로 반대되는 상면 및 하면을 구비할 수 있다. 상기 상면은 제2 반도체 칩(330)을 향하고 상기 하면은 제1 재배선 구조(100)를 향하는 표면일 수 있다. 상기 상면은 활성면으로 지칭될 수 있고, 상기 하면은 비활성면으로 지칭될 수 있다. 제1 반도체 기판(314)은 제1 재배선 구조(100)의 상면 상에 배치될 수 있다.
제1 소자층(311)은, 제1 반도체 기판(314)에 형성되는 복수의 반도체 소자와 전기적으로 연결되는 제1 배선 패턴(312)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 소자층(311)은 제1 반도체 기판(314)의 활성면인 상면 상에 형성될 수 있다. 제1 소자층(311)은 제1 반도체 기판(314)의 위에 위치할 수 있다. 제1 소자층(311)은 제1 반도체 기판(314)을 사이에 두고 제1 재배선 구조(100)와 수직 방향(Z)으로 이격될 수 있다.
제1 범프 패드(313)는 제1 반도체 기판(314)의 하면 상에 배치될 수 있고, 관통 전극(315a)과 전기적으로 연결될 수 있다. 제1 범프 패드(313)는 관통 전극(315a)을 통해 제1 배선 패턴(312)과 전기적으로 연결될 수 있다.
관통 전극(315a)은 제1 반도체 기판(314) 및 제1 소자층(311)의 일부를 관통할 수 있다. 관통 전극(315a)은 제1 소자층(311)으로부터 제1 반도체 기판(314)의 상면을 향하여 수직 방향(Z)으로 연장될 수 있고 제1 소자층(311) 내에 구비된 제1 배선 패턴(312)과 연결될 수 있다. 관통 전극(315a)은 수직 방향에 따른 레벨이 증가할 수록 수평 방향 폭이 증가하는 테이퍼드한 형상을 가질 수 있다. 상기 관통 전극(315a)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(315a)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
제2 범프 패드(316)는 제1 소자층(311)의 상면 상에 형성될 수 있다. 제2 범프 패드(316)는 제1 범프 패드(313)와 실질적으로 동일한 물질로 구성될 수 있다. 또한, 도시되지는 않았지만, 예시적인 실시예들에 따르면, 패시베이션층이 제1 소자층(311)의 상면 상에서 제2 범프 패드(316)의 측면 일부를 둘러싸도록 형성될 수 있다.
제1 반도체 패키지(300)의 제1 반도체 칩(310-1)의 활성면이 제2 반도체 칩(330)을 향하여 배치됨에 따라, 제1 반도체 칩(310-1) 및 제2 반도체 칩(330) 사이의 전기적 신호가 빠르게 전달될 수 있다.
도 3은 도 1의 반도체 패키지의 연결 관계를 설명하기 위한 단면도이다. 도 3을 참조하면, 반도체 패키지(10)는 제1 재배선 구조(100), 제1 반도체 패키지(300), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 재배선 구조(100)는 복수의 제1 재배선 패턴들(120), 상기 복수의 제1 재배선 패턴들(120)을 감싸는 복수의 제1 절연층(130), 및 외부 연결 단자(150)를 포함할 수 있다. 제1 절연층(130)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
복수의 제1 재배선 패턴(120)은, 제1 재배선 구조(100)의 상면에 배치되며 복수의 제1 상부 패드(124)를 포함하는 제1 상부 배선 패턴, 제1 재배선 구조(100)의 하면에 배치되며 복수의 제1 하부 패드(122)를 포함하는 제1 하부 배선 패턴, 및 제1 절연층(130)을 관통하며 서로 다른 배선 레이어에 배치되는 제1 재배선 패턴들(120)을 전기적으로 연결하는 복수의 제1 도전성 비아 패턴(128)로 이루어질 수 있다. 배선 레이어란, 평면 상으로 연장되는 전기적 경로를 의미한다. 예를 들면, 제1 재배선 구조(100)는, 제1 절연층(130)의 상면과 하면에 배선 레이어를 가질 수 있다.
일부 실시 예에서, 제1 재배선 구조(100)는 제1 절연층(130) 내부에서 수평 방향으로 연장되는 제1 도전성 라인 패턴(126)을 더 포함할 수 있다. 예를 들면, 제1 도전성 라인 패턴(126)은 인접하는 2개의 제1 절연층들(130) 사이에서 배선 레이어를 이루며 배치될 수 있다.
복수의 제1 도전성 비아 패턴들(128)의 상단 및 하단 각각은 상기 제1 상부 배선 패턴의 일부분, 상기 제1 하부 배선 패턴의 일부분, 또는 제1 도전성 라인 패턴(126)의 일부분 중 어느 하나와 접할 수 있다. 제1 재배선 패턴(120)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 제1 재배선 패턴(120)은 구리, 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제1 도전성 비아 패턴들(128) 각각은 제1 절연층(130)을 관통하여 상기 제1 상부 배선 패턴, 상기 제1 하부 배선 패턴, 또는 제1 도전성 라인 패턴(126) 중 적어도 하나와 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 제1 도전성 비아 패턴들(128)은 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 복수의 제1 도전성 비아 패턴들(128)은 제1 반도체 패키지(300)에 가까워지면서 수평 폭이 넓어질 수 있다.
일부 실시 예에서, 상기 제1 상부 배선 패턴, 상기 제1 하부 배선 패턴, 및 제1 도전성 라인 패턴(126) 중 적어도 하나는 복수의 제1 도전성 비아 패턴들(128) 중 적어도 하나와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 상기 제1 상부 배선 패턴과 상기 제1 상부 배선 패턴의 하면과 접하는 제1 도전성 비아 패턴(128), 또는 제1 도전성 라인 패턴(126)과 제1 도전성 라인 패턴(126)의 하면과 접하는 제1 도전성 비아 패턴(128)은 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 제1 도전성 비아 패턴들(128) 각각은, 일체를 이루는 상기 제1 상부 배선 패턴, 상기 제1 하부 배선 패턴, 또는 제1 도전성 라인 패턴(126)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
외부 연결 단자(150)는 제1 재배선 구조(100)의 하면에 배치된 제1 하부 패드(122) 상에 위치할 수 있다. 외부 연결 단자(150)는 제1 하부 패드(122)와 전기적으로 연결될 수 있다. 외부 연결 단자(150)는 제1 하부 패드(122)를 통해 제1 재배선 패턴들(120)과 전기적으로 연결될 수 있다. 외부 연결 단자(150)는 외부 기기, 예를 들어 마더 보드와 전기적으로 연결될 수 있다. 따라서, 제1 반도체 패키지(300)는 제1 범프 구조체(351), 제1 상부 패드(124), 제1 도전성 비아 패턴(128), 제1 도전성 라인 패턴(126), 제1 하부 패드(122) 및 외부 연결 단자(150)를 통해 외부 기기와 전기적으로 연결될 수 있다.
제2 재배선 구조(200)는 복수의 제2 재배선 패턴들(220), 및 상기 복수의 제2 재배선 패턴들(220)을 감싸는 복수의 제2 절연층(230)을 포함할 수 있다. 제2 절연층(230) 및 제2 재배선 패턴들(220) 각각은 제1 절연층(130) 및 제1 재배선 패턴들(120)과 실질적으로 동일하거나 유사하므로, 차이점을 위주로 설명하도록 한다.
복수의 제2 재배선 패턴(220)은, 제2 재배선 구조(200)의 상면에 배치되며 복수의 제2 상부 패드(224)를 포함하는 제2 상부 배선 패턴, 제2 재배선 구조(200)의 하면에 배치되며 복수의 제2 하부 패드(222)를 포함하는 제2 하부 배선 패턴, 및 제2 절연층(230)을 관통하며 서로 다른 배선 레이어에 배치되는 제1 재배선 패턴들(220)을 전기적으로 연결하는 복수의 제2 도전성 비아 패턴(228)로 이루어질 수 있다.
일부 실시 예에서, 제2 재배선 구조(200)는 제2 절연층(230) 내부에서 수평 방향으로 연장되는 제2 도전성 라인 패턴(226)을 더 포함할 수 있다. 예를 들면, 제2 도전성 라인 패턴(226)은 인접하는 2개의 제2 절연층들(230) 사이에서 배선 레이어를 이루며 배치될 수 있다.
복수의 제2 도전성 비아 패턴들(228)의 상단 및 하단 각각은 상기 제2 상부 배선 패턴의 일부분, 상기 제2 하부 배선 패턴의 일부분, 또는 제2 도전성 라인 패턴(226)의 일부분 중 어느 하나와 접할 수 있다. 일부 실시 예에서, 복수의 제2 도전성 비아 패턴들(228)은 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 상기 제2 상부 배선 패턴과 상기 제2 상부 배선 패턴의 하면과 접하는 제2 도전성 비아 패턴(228), 또는 제2 도전성 라인 패턴(226)과 제2 도전성 라인 패턴(226)의 하면과 접하는 제2 도전성 비아 패턴(228)은 함께 형성되어 일체를 이룰 수 있다.
제1 반도체 패키지(300)는 몰딩 부재(390)를 수직 방향(Z)으로 관통하는 도전성 기둥(380)을 포함할 수 있다. 도전성 기둥(380)은 제1 반도체 칩(310)과 제1 수평 방향(X)으로 이격되어 위치할 수 있다.
도전성 기둥(380)의 하단은 제1 재배선 구조(100)의 제1 상부 패드(124)와 접촉하고, 도전성 기둥(380)의 상단은 제2 재배선 구조(200)의 제2 하부 패드(222)와 접촉할 수 있다. 도전성 기둥(380)은 제1 상부 패드(124)와 제2 하부 패드(222)를 전기적으로 연결할 수 있다. 도전성 기둥(380)은 제1 상부 패드(124) 및 제2 하부 패드(222)를 통해 제1 재배선 구조(100) 및 제2 재배선 구조(200)를 전기적으로 연결할 수 있다.
도 4는 도 1의 반도체 패키지에서 BB 부분을 설명하기 위한 확대도이다.
제2 반도체 패키지(400)는 제3 반도체 칩(410), 제4 범프 패드(442) 및 패키지 연결 단자(450)를 포함할 수 있다.
제3 반도체 칩(410)은 제2 재배선 구조(200)의 상면 상에 배치될 수 있다. 제3 반도체 칩(410)은 메모리 칩으로 예를 들어, 디램 칩일 수 있다. 이때, 제2 반도체 패키지(400)는 디램 패키지일 수 있다.
제4 범프 패드(442)는 제2 반도체 패키지(400)의 하면 상에 위치할 수 있다. 제4 범프 패드(442)는 제3 반도체 칩(410)과 전기적으로 연결될 수 있다.
패키지 연결 단자(450)는 제2 상부 패드(224)의 상면 및 제4 범프 패드(442)의 하면과 접촉할 수 있다. 패키지 연결 단자(450)는 제2 반도체 패키지(400)와 제2 재배선 구조(200)를 전기적으로 연결할 수 있다. 제2 반도체 패키지(400)는 패키지 연결 단자(450)를 통하여 도 1 내지 도 3에 보인 제1 반도체 패키지(300)와 전기적으로 연결될 수 있다.
패키지 연결 단자(450)를 통해 제3 반도체 칩(410)은 제3 반도체 칩(410)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제3 반도체 칩(410)에 저장될 데이터 신호를 외부로부터 제공받거나, 제3 반도체 칩(410)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 패키지 연결 단자(450)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 5의 반도체 패키지(11) 및 도 1의 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 5를 참조하면, 반도체 패키지(11)는 제1 재배선 구조(100), 제1 반도체 패키지(300), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 및 제2 반도체 칩(330)을 포함할 수 있다. 제1 반도체 칩(310)은 제1 재배선 구조(100)의 상면 상에 배치되고, 제2 반도체 칩(330)은 제1 반도체 칩(310)의 상면 상에 수직 방향으로 적층되며, 접착층(370)은 제1 반도체 칩(310) 및 제2 반도체 칩(330)을 접착하도록 제1 반도체 칩(310) 및 제2 반도체 칩(330) 사이에 위치할 수 있다.
제1 재배선 구조(100)의 하면으로부터 제2 반도체 패키지(400)의 상면까지 거리인 h1은 1.1mm 내지 1.2mm의 범위에 있을 수 있으며, 상기 h1은 제1 재배선 구조(100)의 하면으로부터 제2 반도체 칩(330)의 상면까지의 거리와 동일할 수 있다. 제2 반도체 칩(330)의 상면과 제2 반도체 패키지(400)의 상면은 동일 수직 레벨에 위치할 수 있다. 다시 말해, 제2 반도체 칩(330)의 상면과 접하는 직선 L1은 제2 반도체 패키지(400)의 상면과도 접할 수 있다.
제2 재배선 구조(200)는 몰딩 부재(390)의 일 측면 상에 배치될 수 있다. 제2 재배선 구조(200)는 몰딩 부재(390)의 상면 일부를 덮도록 형성될 수 있다. 제2 재배선 구조(200)의 풋 프린트는 제1 재배선 구조(100)의 풋프린트보다 작을 수 있다. 제2 재배선 구조(200)의 수평 길이인 W2는 제1 재배선 구조(100)의 수평 길이인 W3보다 작을 수 있다.
반도체 패키지(11) 내부에서 발생한 열은 제2 반도체 칩(330)의 상면을 따라 방출될 수 있다. 즉, 제2 반도체 칩(330)이 제2 반도체 패키지(400)의 상면과 동일한 수직 레벨에 위치함에 따라, 반도체 패키지(11)는 반도체 패키지(11)의 수직 높이가 유지되면서 제2 반도체 칩(330)이 외부와 접촉하는 면적은 늘어날 수 있다. 즉 제2 반도체 칩(330)의 수직 방향 두께가 증가하면서 제2 반도체 칩(330)의 측면이 외부와 접촉하는 면적이 증가할 수 있다. 결국, 반도체 패키지(11)는 제2 반도체 칩(330)이 외부와 접촉하는 면적이 늘어남에 따라 반도체 패키지(11) 내부에서 발생한 열을 효율적으로 외부로 배출할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 6의 반도체 패키지(11-1) 및 도 5의 반도체 패키지(11)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 반도체 패키지(11-1)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300-1)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 제2 반도체 칩(330), 다이 어태치 필름(340), 및 제1 더미 칩(360)을 포함할 수 있다.
제1 더미 칩(360)은 제2 반도체 칩(330)의 상면 상에 적층될 수 있다. 예시적인 실시예들에 따르면, 제1 더미 칩(360)은 실리콘으로 구성될 수 있으나 이에 한정되는 것은 아니며, 열전도도가 높은 물질로 구성될 수 있다.
다이 어태치 필름(340)은 제1 더미 칩(360)과 제2 반도체 칩(330)을 접착하도록 제1 더미 칩(360)의 하면과 제2 반도체 칩(330)의 상면 사이에 위치할 수 있다. 상기 다이 어태치 필름(340)은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자는 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
제1 더미 칩(360)의 상면은 제2 반도체 패키지(400)의 상면과 동일한 수직 레벨에 위치할 수 있다. 제1 더미 칩(360)의 상면은 제2 반도체 패키지(400)의 상면과 동일 평면에 위치할 수 있다.
제1 반도체 칩(310) 및 제2 반도체 칩(330)은 실리콘을 포함할 수 있고, 제1 더미 칩(360)은 실리콘 또는 열 전도도가 높은 물질을 포함할 수 있으므로, 제1 반도체 패키지(300-1)는 열 전도도가 높을 수 있다. 따라서 반도체 패키지(11-1) 내부에서 발생한 열의 상당부는 열 전도도가 높은 제1 반도체 패키지(300-1)를 통해 외부로 배출될 수 있다.
결국, 제1 더미 칩(360)을 포함하는 반도체 패키지(11-1)는 반도체 패키지(11-1) 내부에서 발생한 열을 효율적으로 외부에 배출할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 7의 반도체 패키지(12) 및 도 6의 반도체 패키지(11-1)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 반도체 패키지(12)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400-1)를 포함할 수 있다.
제1 반도체 패키지(300-1)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 제2 반도체 칩(330), 다이 어태치 필름(340), 및 제1 더미 칩(360)을 포함할 수 있다. 제2 반도체 패키지(400-1)는 다이 어태치 필름(470) 및 제2 더미 칩(460)을 더 포함할 수 있다.
제2 더미 칩(460)은 제2 반도체 패키지(400-1) 내에서 가장 위쪽에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 더미 칩(460)은 제3 반도체 칩(도 4, 410)의 상면 상에 적층될 수 있다.
제2 더미 칩(460)은 실리콘을 포함할 수 있으나 이에 한정되는 것은 아니며, 실리콘보다 열 전도도가 높은 물질을 포함할 수 있다.
다이 어태치 필름(470)은 제2 더미 칩(460)이 제3 반도체 칩(410)의 상면 상에 접착되도록 제2 더미 칩(460) 및 제3 반도체 칩(410) 사이에 위치할 수 있다. 상기 제2 반도체 패키지(400-1) 내의 다이 어태치 필름(470)은 제1 반도체 패키지(300-1) 내의 다이 어태치 필름(340)과 실질적으로 동일하거나 유사할 수 있다.
제1 더미 칩(360)의 상면은 제2 더미 칩(460)의 상면이 동일 평면 상에 위치할 수 있다. 제1 더미 칩(360)의 상면은 제2 더미 칩(460)의 상면과 동일한 수직 레벨에 위치할 수 있다.
제1 반도체 패키지(300-1)의 상면은 제2 반도체 패키지(400-1)의 상면과 동일 평면 상에 위치할 수 있다. 제1 반도체 패키지(300-1)의 상면은 제2 반도체 패키지(400-1)의 상면과 동일한 수직 레벨에 위치할 수 있다. 다시 말해, 제1 재배선 구조(100)의 하면으로부터 제2 반도체 패키지(400-1)의 상면까지의 높이는 제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(300-1)의 상면까지의 높이와 동일할 수 있다.
제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(300-1)의 상면까지의 높이인 h2는 도 1의 반도체 패키지(도 1, 10)에서 제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(도 1, 300)의 상면까지의 높이인 h1(도 1 참조)보다 클 수 있다.
이에 따라, 본 발명에 따른 반도체 패키지(12)는 제1 반도체 패키지(300-1)에 열 전도도가 높은 제1 더미 칩(360)을 포함하고, 제2 반도체 패키지(400-1)에 열 전도도가 높은 제2 더미 칩(460)을 포함하므로, 반도체 패키지(12) 내부에서 발생한 열을 효율적으로 외부에 배출할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 8의 반도체 패키지(13) 및 도 1의 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 반도체 패키지(13)는 제1 재배선 구조(100), 제1 반도체 패키지(300), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380) 및 제2 반도체 칩(330)을 포함할 수 있다.
제1 반도체 칩(310)은 제1 수평 방향(X)으로 연장되며, 제1 반도체 칩(310)의 일부는 제2 재배선 구조(200)에 수직 방향으로 오버랩 될 수 있다. 제1 반도체 칩(310)의 수평 방향 길이인 W3'는 도 1의 반도체 패키지(10)의 제1 반도체 칩(310)의 수평 방향 길이인 W3(도 5 참조)보다 길 수 있다. 제1 반도체 칩(310)의 상면은 몰딩 부재(390)와 접촉하는 면적이 증가할 수 있다. 제1 반도체 칩(310)의 풋프린트는 제2 반도체 칩(330)의 풋프린트보다 클 수 있다.
제1 반도체 칩(310)의 수평 방향 길이가 증가함에 따라, 도전성 기둥(380)은 제1 재배선 구조(100)의 상면의 일 측면 상에 보다 밀집되어 배치될 수 있다.
제1 반도체 칩(310)의 수평 면적이 증가함에 따라, 제1 반도체 패키지(300)의 열 전도율이 증가할 수 있다. 따라서 반도체 패키지(13) 내부에서 발생한 열이 효율적으로 외부에 배출될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 9의 반도체 패키지(14) 및 도 1의 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 패키지(14)는 제1 재배선 구조(100), 제1 반도체 패키지(300), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 및 제2 반도체 칩(330)을 포함할 수 있다.
몰딩 부재(390)는 제1 반도체 칩(310)을 덮으며 몰딩 부재(390)의 상면은 제2 반도체 칩(330)의 하면과 동일한 수직 레벨에 위치할 수 있다. 몰딩 부재(390)의 상면 상에 배치되는 제2 재배선 구조(200)의 하면은 제2 반도체 칩(330)의 하면과 동일 평면에 있을 수 있다. 예시적인 실시예들에 따르면, 몰딩 부재(390)는 제1 반도체 칩(310) 및 접착층(370)을 덮을 수 있고, 몰딩 부재(390)의 상면은 접착층 상에 배치되는 제2 반도체 칩(330)의 하면과 동일 평면에 있을 수 있다.
제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(300)의 상면까지의 높이인 h3는 도 1의 반도체 패키지(10)의 제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(300)의 상면까지의 높이인 h1(도 1 참조)보다 작을 수 있다.
열 전도도가 낮은 몰딩 부재(390)의 높이가 감소함에 따라, 반도체 패키지(14)의 열 전도도는 높아질 수 있다. 또한 몰딩 부재(390)의 높이 감소로 반도체 패키지(14)의 높이가 감소하고, 반도체 패키지(14)의 높이 감소로 열이 전달되는 경로가 짧아지므로, 반도체 패키지(14)를 더욱 소형화 하면서 반도체 패키지(14) 내부에서 발생한 열을 효율적으로 외부로 배출할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 10의 반도체 패키지(15) 및 도 7의 반도체 패키지(12)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 반도체 패키지(15)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400-1)를 포함할 수 있다.
제1 반도체 패키지(300-1)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390-1), 도전성 기둥(380), 제2 반도체 칩(330), 다이 어태치 필름(340), 및 제1 더미 칩(360)을 포함할 수 있다. 제2 반도체 패키지(400-1)는 다이 어태치 필름(470) 및 제2 더미 칩(460)을 더 포함할 수 있다.
몰딩 부재(390)는 제1 반도체 칩(310)을 덮으며 몰딩 부재(390)의 상면은 제2 반도체 칩(330)의 하면과 동일한 수직 레벨에 위치할 수 있다. 몰딩 부재(390)의 상면 상에 배치되는 제2 재배선 구조(200)의 하면은 제2 반도체 칩(330)의 하면과 동일 평면에 있을 수 있다. 예시적인 실시예들에 따르면, 몰딩 부재(390)는 제1 반도체 칩(310) 및 접착층(370)을 덮을 수 있고, 몰딩 부재(390)의 상면은 접착층 상에 배치되는 제2 반도체 칩(330)의 하면과 동일 평면에 있을 수 있다. 제2 반도체 칩(330)은 제1 반도체 칩(310)의 상면 상에 적층되고, 제2 반도체 칩(330)의 측면은 몰딩 부재(390)와 접촉하지 않을 수 있다.
이에 따라 반도체 패키지(15)는 열 전도도가 낮은 몰딩 부재(390)의 높이가 감소하고, 제1 반도체 패키지(300-1) 및 제2 반도체 패키지(400-1) 각각이 열 전도도가 높은 제1 더미 칩(360) 및 제2 더미 칩(460) 각각을 포함하므로, 반도체 패키지(15)의 열 전도도가 더욱 높아질 수 있다. 또한 몰딩 부재(390)의 높이 감소로 반도체 패키지(15)의 높이가 감소하고, 반도체 패키지(15)의 높이 감소로 열이 전달되는 경로가 짧아지며, 제1 더미 칩(360) 및 제2 더미 칩(460)을 통한 열의 배출이 빨라지므로 반도체 패키지(15) 내부에서 발생한 열이 효율적으로 외부로 배출될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 11의 반도체 패키지(16) 및 도 6의 반도체 패키지(11-1)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 11을 참조하면, 반도체 패키지(16)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300-1)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 제2 반도체 칩(330), 다이 어태치 필름(340), 및 제1 더미 칩(360)을 포함할 수 있다.
몰딩 부재(390)는 제1 반도체 칩(310) 및 제2 반도체 칩(330)을 덮으며 몰딩 부재(390)의 상면은 제2 반도체 칩(330)의 상면과 동일한 수직 레벨에 위치할 수 있다. 몰딩 부재(390)의 상면 상에 배치되는 제2 재배선 구조(200)의 하면은 제2 반도체 칩(330)의 상면과 동일 평면에 있을 수 있다.
제1 더미 칩(360)은 제2 반도체 칩(330)의 상면 상에 적층되고, 다이 어태치 필름(340)은 제2 반도체 칩(330)의 상면 및 제1 더미 칩(360)의 하면 사이에 배치될 수 있다. 제1 더미 칩(360)의 측면은 몰딩 부재(390)와 비접촉할 수 있다. 제1 더미 칩(360)은 제2 재배선 구조(200)와 제1 수평 방향(X)으로 이격될 수 있다.
제1 재배선 구조(100)의 하면으로부터 제2 반도체 패키지(400)의 상면까지의 거리인 h1은 약 1.1mm 내지 약 1.2mm의 범위에 있을 수 있으나 이에 한정되는 것은 아니다.
제1 재배선 구조(100)의 하면으로부터 제1 반도체 패키지(300-1)의 상면인 제1 더미 칩(360)의 상면까지의 높이는 h1보다 작을 수 있다. 즉 제1 더미 칩(360)의 상면은 제2 반도체 패키지(400)의 상면의 수직 레벨보다 낮을 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 12의 반도체 패키지(17) 및 도 11의 반도체 패키지(16)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 12를 참조하면, 반도체 패키지(17)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 더미 칩(360)의 상면은 제2 반도체 패키지(400)의 상면과 동일한 수직 레벨에 위치할 수 있다. 제1 더미 칩(360)의 상면은 제2 반도체 패키지(400)의 상면과 동일 평면에 위치할 수 있다.
제1 재배선 구조(100)의 하면으로부터 제2 반도체 패키지(400)의 상면까지 거리인 h1은 1.1mm 내지 1.2mm의 범위에 있을 수 있으며, 상기 h1은 제1 재배선 구조(100)의 하면으로부터 제1 더미 칩(360)의 상면까지의 거리와 동일할 수 있다. 제1 더미 칩(360)의 상면과 제2 반도체 패키지(400)의 상면은 동일 수직 레벨에 위치할 수 있다. 다시 말해, 제1 더미 칩(360)의 상면과 접하는 직선 L1은 제2 반도체 패키지(400)의 상면과도 접할 수 있다.
반도체 패키지(17) 내부에서 발생한 열은 제1 반도체 패키지(300-1)의 제1 더미 칩(360)을 통해 외부로 배출될 수 있다. 제1 더미 칩(360)이 제2 반도체 패키지(400)의 상면과 동일한 수직 레벨에 위치함에 따라, 반도체 패키지(17)는 반도체 패키지(17)의 수직 높이가 유지되면서 제1 더미 칩(360)이 외부와 접촉하는 면적은 늘어날 수 있다. 이에 따라, 반도체 패키지(17)의 열 전도율이 증가하여 반도체 패키지(17) 내부에서 발생한 열이 보다 효율적으로 외부에 배출될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서는 도 13의 반도체 패키지(18) 및 도 11의 반도체 패키지(16)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 13을 참조하면, 반도체 패키지(18)는 제1 재배선 구조(100), 제1 반도체 패키지(300-1), 제2 재배선 구조(200), 및 제2 반도체 패키지(400)를 포함할 수 있다.
제1 반도체 패키지(300-1)는 제1 반도체 칩(310), 접착층(370), 몰딩 부재(390), 도전성 기둥(380), 제2 반도체 칩(330), 다이 어태치 필름(340), 및 제1 더미 칩(360)을 포함할 수 있다.
제1 반도체 칩(310)은 제1 수평 방향(X)으로 연장되며, 제1 반도체 칩(310)의 일부는 제2 재배선 구조(200)에 수직 방향으로 오버랩 될 수 있다. 제1 반도체 칩(310)의 수평 방향 길이인 W3'는 도 11의 반도체 패키지(16)의 제1 반도체 칩(310)의 수평 방향 길이인 W3(도 11 참조)보다 길 수 있다. 제1 반도체 칩(310)의 상면은 몰딩 부재(390)와 접촉하는 면적이 증가할 수 있다. 제1 반도체 칩(310)의 풋프린트는 제2 반도체 칩(330)의 풋프린트보다 클 수 있다.
제1 반도체 칩(310)의 수평 방향 길이가 증가함에 따라, 도전성 기둥(380)은 제1 재배선 구조(100)의 상면의 일 측면 상에 보다 밀집되어 배치될 수 있다.
제1 반도체 칩(310)의 수평 면적이 증가함에 따라, 제1 반도체 패키지(300-1)의 열 전도율이 증가할 수 있다. 따라서 반도체 패키지(18) 내부에서 발생한 열이 효율적으로 외부에 배출될 수 있다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략도이다.
도 14를 참조하면, 제1 재배선 구조(100)의 상면의 일측 상에 제1 반도체 칩(310), 접착층(370), 및 제2 반도체 칩(330)이 차례로 적층될 수 있으며, 다른 일측 상에 도전성 기둥(380)이 형성될 수 있다.
다음으로 도 15를 참조하면, 제1 재배선 구조(100) 상에서 제1 반도체 칩(310), 접착층(370), 제2 반도체 칩(330), 및 도전성 기둥(380)을 감싸는 몰딩 부재(390)가 형성될 수 있다. 몰딩 부재(390)의 상면은 제2 반도체 칩(330)의 상면 및 도전성 기둥(380)의 상면과 동일 평면에 위치하도록 형성될 수 있다.
도 16을 참조하면, 몰딩 부재(390)의 상면의 일 측면 상에 제2 재배선 구조(200)가 형성될 수 있다. 제2 재배선 구조(200)는 도전성 기둥(380)의 상면과 전기적으로 연결되도록 도전성 기둥(380)의 상면 상에 형성될 수 있다. 제2 재배선 구조(200)는 제2 재배선 구조(200)와 제2 반도체 칩(330)이 수직 방향으로 오버랩되지 않도록 몰딩 부재(390)의 일 측면 상에 형성될 수 있다.
도 17을 참조하면, 제2 반도체 칩(330)의 상면 상에 다이 어태치 필름(340) 및 제1 더미 칩(360)이 형성될 수 있다. 제1 더미 칩(360)의 하면 상에 다이 어태치 필름(340)이 부착되고, 다이 어태치 필름(340)이 부착된 제1 더미 칩(360)이 제2 반도체 칩(330) 상에 적층될 수 있다. 이에 따라 제1 반도체 패키지(300)가 제1 재배선 구조(100) 상에 실장될 수 있다.
도 18을 참조하면, 제2 재배선 구조(200)의 상면 상에 제2 반도체 패키지(400)가 형성되며 제조 공정이 종료될 수 있다. 위와 같은 과정에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지가 제조될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 11, 11-1, 12, 13, 14, 15, 16, 17, 18 : 반도체 패키지, 100: 제1 재배선 구조, 120: 제1 재패선 패턴, 122: 제1 하부 패드, 124 제1 상부 패드, 126: 제1 도전성 라인 패턴, 128: 제1 도전성 비아 패턴, 130: 제1 절연층, 150: 외부 연결 단자, 200: 제2 재배선 구조, 220: 제2 재배선 패턴, 222: 제2 하부 패드, 224: 제2 상부 패드, 226: 제2 도전성 라인 패턴, 228: 제2 도전성 비아 패턴, 230: 제2 절연층, 300: 제1 반도체 패키지, 310: 제1 반도체 칩, 311: 제1 소자층, 312: 제1 배선 패턴, 313: 제1 범프 패드, 314: 제1 반도체 기판, 315: 관통 전극, 316: 제2 범프 패드, 330: 제2 반도체 칩, 331: 제2 소자층, 332: 제2 배선 패턴, 333: 제3 범프 패드, 334: 제2 반도체 기판, 340: 다이 어태치 필름, 350: 언더필층, 351: 제1 범프 구조체, 360: 제1 더미 칩, 370: 접착층, 371: 제2 범프 구조체, 372: 다이 어태치 필름, 380: 도전성 기둥, 390: 몰딩 부재, 400: 제2 반도체 패키지, 410: 제3 반도체 칩, 442: 제4 범프 패드, 450: 패키지 연결 단자, 460: 제2 더미 칩, 470: 다이 어태치 필름

Claims (10)

  1. 제1 재배선 구조;
    상기 제1 재배선 구조 상에 실장되며 관통 전극을 가지는 제1 반도체 기판 및 제1 소자층을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판 및 제2 소자층을 포함하는 제2 반도체 칩, 및 상기 제1 반도체 칩을 둘러싸는 몰딩 부재를 포함하는 제1 반도체 패키지;
    상기 몰딩 부재의 상면 상에 배치되는 제2 재배선 구조; 및
    상기 제2 재배선 구조 상에 실장되며 제3 반도체 칩을 포함하는 제2 반도체 패키지를 포함하되,
    상기 제2 반도체 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되고, 상기 제2 반도체 칩의 상면은 상기 몰딩 부재의 상면보다 높은 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 반도체 칩의 상면 및 상기 제2 반도체 패키지의 상면은 동일 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 패키지는 상기 제2 반도체 칩의 상면 상에 배치되는 제1 더미 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 더미 칩의 상면은 상기 제2 반도체 패키지의 상면과 동일 수직레벨에 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 칩의 일부는 상기 제2 재배선 구조에 수직 방향으로 오버랩 되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 재배선 구조;
    제1 반도체 기판, 상기 제1 반도체 기판을 관통하는 관통 전극, 및 상기 제1 반도체 기판 상의 제1 소자층을 포함하며 상기 제1 재배선 구조 상에 실장되는 제1 반도체 칩, 제2 반도체 기판, 및 상기 제2 반도체 기판 상의 제2 소자층을 포함하며 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩, 및 상기 제1 반도체 칩과 상기 제2 반도체 칩을 둘러싸는 몰딩 부재를 포함하는 제1 반도체 패키지;
    상기 제2 반도체 칩의 상면 상에 위치하는 제1 더미 칩;
    상기 몰딩 부재의 상면 상에 배치되고, 상기 제1 더미 칩과 수평 방향으로 이격된 제2 재배선 구조; 및
    제3 반도체 칩을 포함하며 상기 제2 재배선 구조 상에 실장되는 제2 반도체 패키지를 포함하되,
    상기 제1 더미 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되고,
    상기 제1 더미 칩의 상면은 상기 몰딩 부재의 상면보다 높은 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 더미 칩의 상면 및 상기 제2 반도체 패키지의 상면은 수직 레벨에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 반도체 칩의 일부는 상기 제2 재배선 구조에 수직 방향으로 오버랩 되는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 제2 반도체 패키지는, 제3 반도체 칩 상에 배치되는 제2 더미 칩을 포함하고,
    상기 제2 더미 칩의 상면은 상기 제1 더미 칩의 상면과 동일 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 재배선 절연층 및 상기 제1 재배선 절연층 내에 배치되는 제1 재배선 패턴을 포함하는 제1 재배선 구조;
    상기 제1 재배선 구조 상에 실장되며 관통 전극을 가지는 제1 반도체 기판 및 제1 소자층을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판 및 제2 소자층을 포함하는 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 위치하는 접착층, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩 부재, 및 몰딩 부재를 관통하는 도전성 기둥을 포함하는 제1 반도체 패키지;
    상기 제2 반도체 칩의 상면 상에 위치하는 제1 더미 칩;
    상기 제1 더미 칩 및 상기 제2 반도체 칩 사이에 위치하고, 상기 제1 더미 칩 및 상기 제2 반도체 칩을 접착하도록 구성된 다이 어태치 필름;
    상기 몰딩 부재의 상면 상에 배치되고, 상기 제1 더미 칩과 수평 방향으로 이격된 제2 재배선 구조; 및
    상기 제2 재배선 구조 상에 실장되며 제3 반도체 칩을 포함하는 제2 반도체 패키지를 포함하되,
    상기 제2 소자층은 상기 제2 반도체 기판 상에 위치하고,
    상기 제1 더미 칩은 상기 제2 반도체 패키지와 수평 방향으로 이격되며,
    상기 제1 재배선 구조의 하면으로부터 상기 제1 더미 칩의 상면까지 수직 거리는 1mm 내지 1.3mm 범위에 있고,
    상기 제1 더미 칩의 상면은 제2 반도체 패키지의 상면과 동일 평면에 있는 것을 특징으로 하는 반도체 패키지.


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