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KR20240013658A - 자동 시험 장치 및 그 인터페이스 장치 - Google Patents

자동 시험 장치 및 그 인터페이스 장치 Download PDF

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KR20240013658A
KR20240013658A KR1020230087862A KR20230087862A KR20240013658A KR 20240013658 A KR20240013658 A KR 20240013658A KR 1020230087862 A KR1020230087862 A KR 1020230087862A KR 20230087862 A KR20230087862 A KR 20230087862A KR 20240013658 A KR20240013658 A KR 20240013658A
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KR
South Korea
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pin
pin electronics
interface device
dut
ics
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Application number
KR1020230087862A
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English (en)
Inventor
타카유키 다나카
타스쿠 후지베
Original Assignee
주식회사 아도반테스토
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Filing date
Publication date
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Abstract

<과제>
20Gbps를 넘는 고속 디바이스를 고정밀도로 시험 가능한 인터페이스 장치 및 자동 시험 장치를 제공한다.
<해결 수단>
인터페이스 장치(200)는, 테스트 헤드(130)와 DUT(1) 사이에 마련된다. 인터페이스 장치(200)는, 핀 일렉트로닉스 IC(400), RAM(410), 핀 컨트롤러(420), 비휘발성 메모리(430)를 구비한다. RAM(410)은, 복수의 핀 일렉트로닉스 IC(400)가 DUT로부터 수신한 디바이스 신호에 기초하는 데이터를 기억한다. 핀 컨트롤러(420)는, 테스트 헤드(130)로부터의 제어 신호에 따라, 복수의 핀 일렉트로닉스 IC(400)를 제어한다. 핀 일렉트로닉스 PCB(310)에는, 복수의 핀 일렉트로닉스 IC(400), RAM(410) 및 핀 컨트롤러(420)가 실장된다.

Description

자동 시험 장치 및 그 인터페이스 장치 {AUTOMATIC TEST EQUIPMENT AND INTERFACE EQUIPMENT THEREOF}
본 개시는, 자동 시험 장치의 인터페이스 장치에 관한 것이다.
메모리나 CPU(Central Processing Unit) 등의 각종 반도체 디바이스의 검사에, 자동 시험 장치(ATE: Automatic Test Equipment)가 사용된다. ATE는, 시험 대상의 반도체 디바이스(이하, 피시험 디바이스(DUT))에, 시험 신호를 공급하고, 시험 신호에 대한 DUT의 응답을 측정하여, DUT의 양호 여부를 판정하고, 혹은 불량 부분을 특정한다.
도 1은, 종래의 ATE(10)의 블럭도이다. ATE(10)는, 테스터(테스터 본체라고도 한다)(20), 테스트 헤드(30), 인터페이스 장치(40), 핸들러(50)를 구비한다.
테스터(20)는, ATE(10)를 통괄적으로 제어한다. 구체적으로는, 테스터(20)는, 테스트 프로그램을 실행하고, 테스트 헤드(30)나 핸들러(50)를 제어하여, 측정 결과를 수집한다.
테스트 헤드(30)는, DUT(1)에 공급해야 하는 시험 신호를 발생하고, 또한 DUT로부터의 신호(디바이스 신호라 한다)를 검출하는 하드웨어를 구비한다. 구체적으로는, 테스트 헤드(30)는, 핀 일렉트로닉스(PE)(32)나, 전원 회로(미도시) 등을 구비한다. PE(32)는, 드라이버 및 비교기 등을 포함하는 ASIC(Application Specific IC)이다. 종래에 있어서, PE(32)는, PE 보드(34)로 불리는 프린트 기판 상에 실장되고, 테스트 헤드(30)의 내부에 수용되어 있었다.
인터페이스 장치(40)는, 하이픽스라고도 불리고, 테스트 헤드(30)와 DUT(1) 사이의 전기적인 접속을 중계한다. 인터페이스 장치(40)는, 소켓 보드(42)를 구비한다. 소켓 보드(42)에는, 복수의 소켓(44)이 마련되어 있고, 복수의 DUT(1)를 동시 측정 가능하게 되어 있다. 웨이퍼 레벨 시험을 진행하는 ATE의 경우, 소켓 보드(42) 대신에, 프로브 카드가 사용된다.
복수의 소켓(44)에는, 핸들러(50)에 의해, 복수의 DUT(1)가 로드되어, 소켓(44)에 DUT(1)가 가압된다. 시험 종료 후, 핸들러(50)는, DUT(1)를 언로드하고, 필요에 따라, 양품과 불량품을 분별한다.
인터페이스 장치(40)는, 소켓 보드(42)와, 테스트 헤드(30)를 접속하는 복수의 케이블(46)을 구비한다. PE(32)가 발생하는 시험 신호는, 케이블(46)을 통해, DUT(1)에 전송되고, DUT(1)가 발생하는 디바이스 신호는, 케이블(46)을 통해 PE(32)에 전송된다.
일본국 공개특허공보 2008-76308호 공보 국제 공개 WO2009-034641호 공보
근래, DRAM(Dynamic Random Access Memory)의 고속화가 진행되고 있다. 그래픽 보드에 탑재되는 GDDR(Graphics Double Data Rate) 메모리에서는, GDDR6X 규격에 있어서, NRZ(Non Return to Zero) 방식에 의해 21Gbps의 전송 속도가 달성되고 있다.
차세대의 GDDR7에서는, PAM4(Pulse Amplitude Modulation 4)가 채용되어, 전송 속도는 40Gbps까지 향상된다. NRZ 방식도, 해마다 고속화가 진행되고 있어, 차세대에서는, 28Gbps 정도까지 고속화된다.
전송 속도가 20Gbps를 넘으면, 종래의 아키텍처를 유용한 메모리 테스터에서의 정확한 측정이 어려워진다. 현상, 28Gbps나 40Gbps의 고속의 메모리를 정확하게 측정할 수 있는 ATE는 시판되고 있지 않다.
본 개시는 상기와 같은 상황에서 안출된 것으로서, 그 예시적인 일 목적은, 20Gbps를 넘는 고속 디바이스를 고정밀도로 시험 가능한 인터페이스 장치, 및 자동 시험 장치의 제공에 있다.
본 개시의 일 태양은, 테스트 헤드와 피시험 디바이스(DUT) 사이에 마련되는 인터페이스 장치에 관한 것이다. 인터페이스 장치는, 복수의 핀 일렉트로닉스 IC(Integrated Circuit)와, 복수의 핀 일렉트로닉스 IC가 DUT로부터 수신한 디바이스 신호에 기초하는 데이터를 기억하는 RAM(Random Access Memory)과, 테스트 헤드로부터의 제어 신호에 따라, 복수의 핀 일렉트로닉스 IC를 제어하는 핀 컨트롤러와, 복수의 핀 일렉트로닉스 IC, RAM 및 핀 컨트롤러가 실장되는 프린트 기판을 구비한다.
한편, 이상의 구성 요소를 임의로 조합한 것, 구성 요소나 표현을, 방법, 장치, 시스템 등 사이에서 서로 치환한 것도, 본 발명 혹은 본 개시의 태양으로서 유효하다. 또한, 이 항목(과제를 해결하기 위한 수단)의 기재는, 본 발명의 불가결한 모든 특징을 설명하는 것이 아니고, 따라서, 기재되는 이들의 특징의 서브 콤비네이션도, 본 발명이 될수 있다.
본 개시의 일 태양에 의하면, 고속 디바이스를 양산 시험 가능하게 된다.
도 1은, 종래의 ATE의 블럭도이다.
도 2는, 실시형태에 따른 ATE를 나타내는 도면이다.
도 3은, 일 실시예에 따른 인터페이스 장치의 단면도이다.
도 4는, 일 실시예에 따른 프론트 엔드 모듈을 나타내는 도면이다.
도 5는, 도 4의 FEU의 구성예를 나타내는 사시도이다.
도 6은, 도 4의 FEU의 구성예를 나타내는 단면도이다.
도 7은, 핀 일렉트로닉스 IC와 소켓의 접속의 일례를 나타내는 단면도이다.
도 8은, FPC 케이블과 소켓 보드의 접속 부분의 구성예를 나타내는 단면도이다.
도 9는, FPC 케이블과 소켓 보드의 접속 부분의 분해 사시도이다.
도 10의 (a), (b)는, 인터포저의 구조 및 접속을 설명하는 단면도이다.
도 11은, FPC 케이블과 프린트 기판의 접속 부분의 구성예를 나타내는 단면도이다.
도 12는, FPC 케이블과 프린트 기판의 접속 부분의 분해 사시도이다.
도 13은, 핀 일렉트로닉스 PCB의 레이아웃을 나타내는 도면이다.
도 14는, 핀 일렉트로닉스 PCB의 간략화된 레이아웃도이다.
(실시형태의 개요)
본 개시의 몇몇 예시적인 실시형태의 개요를 설명한다. 이 개요는, 후술하는 상세한 설명의 서론으로서, 실시형태의 기본적인 이해를 목적으로 하여, 1개 또는 복수의 실시형태의 몇몇 개념을 간략화하여 설명하는 것이고, 발명 혹은 개시의 범위를 한정하는 것이 아니다. 이 개요는, 생각되는 모든 실시형태의 포괄적인 개요가 아니고, 모든 실시형태의 중요한 요소를 특정하는 것도, 일부 또는 모든 태양의 범위를 선긋기하는 것도 의도하고 있지 않다. 편의상, "일 실시형태"는, 본 명세서에 개시하는 하나의 실시형태(실시예나 변형예) 또는 복수의 실시형태(실시예나 변형예)를 가리키는 것으로 사용하는 경우가 있다.
초고속의 메모리 디바이스를 시험 가능한 ATE를 실현하기 위해서는, 신호원(드라이버)과 DUT 사이의 전송 거리를 최단화할 필요가 있다. 종래에는 동축 케이블을 사용한 마더보드(MB)에 의해, 핀 일렉트로닉스 보드(PE)와 DUT 사이의 전송을 담당하고 있었지만, 동축 케이블의 전송 손실 및 동축 케이블과 기판과의 접속에 필요한 커넥터의 전송 손실, 나아가 기판 상의 핀 일렉트로닉스 IC에서 커넥터까지의 배선 인출과 같은 전송 매체의 접속점이나, 접속 부분에서의 모드 변환에 따른 신호 반사 등의 신호 열화 요인이 많아, 고속 신호를 정확하게 전송하기에는 불리했다. 본 개시는, 이와 같은 식견을 바탕으로 이루어진 것이다. 본 개시에서는, 전송로에 있어서의 손실을 저감하는 것에 의해, 고속 신호의 전송을 가능하게 하는 방식을 제안한다.
일 실시형태에 따른 인터페이스 장치는, 테스트 헤드와 피시험 디바이스(DUT) 사이에 마련된다. 인터페이스 장치는, 복수의 핀 일렉트로닉스 IC(Integrated Circuit)와, 복수의 핀 일렉트로닉스 IC가 DUT로부터 수신한 디바이스 신호에 기초하는 데이터를 기억하는 RAM(Random Access Memory)과, 테스트 헤드로부터의 제어 신호에 따라, 복수의 핀 일렉트로닉스 IC를 제어하는 핀 컨트롤러와, 복수의 핀 일렉트로닉스 IC, RAM 및 핀 컨트롤러가 실장되는 프린트 기판을 구비한다.
본 발명자들은, 종래의 ATE에 대해 검토하고, 이하의 식견을 얻었다. 종래의 ATE에서는, 핀 일렉트로닉스 IC는, 테스트 헤드 내에 마련되어 있고, 핀 일렉트로닉스 IC와 DUT 사이의 거리가 멀었다. DUT가 28Gbps나 40Gbps의 고속의 메모리인 경우, 핀 일렉트로닉스 IC가 발생하는 시험 신호나 DUT가 발생하는 디바이스 신호는, 14GHz를 넘는 고주파수 성분을 포함하게 되지만, 전송 거리가 길면, 고주파 성분의 손실이 현저해진다. 고주파 성분의 감쇠는, 파형 왜곡을 일으켜, 정확한 신호 전송이 어려워진다.
이에 대해, 본 실시형태에서는, 복수의 핀 일렉트로닉스 IC를, 인터페이스 장치에 내장하는 것에 의해, 복수의 핀 일렉트로닉스 IC를, DUT의 지근에 배치하는 것이 가능해지고, 시험 신호 및 디바이스 신호의 전송 거리를 종래에 비해 대폭으로 짧게 할 수 있다. 이에 의해 고주파 성분의 손실을 억제할 수 있어, 고속의 시험 신호 및 디바이스 신호를 전송하는 것이 가능해지고, 나아가서는 정확한 시험이 가능해진다.
또한, 복수의 핀 일렉트로닉스 IC가 실장되는 프린트 기판 상에, RAM를 실장하고, RAM에 대용량의 디바이스 신호를 일시적으로 보존한 후에, 핀 컨트롤러에 의해, 테스트 헤드에 송신할 수 있다. 이에 의해, 테스트 헤드와 인터페이스 장치 사이의 전송 레이트를, DUT(1)의 레이트에 대해 현저하게 낮게 설계할 수 있다.
본 발명자는, 고속 디바이스의 시험에 있어서는, 핀 일렉트로닉스 IC의 전원 전압에 포함되는 노이즈가, 핀 일렉트로닉스 IC의 성능에 큰 영향을 미치는 것을 인식했다. 이 인식에 기초하여, 일 실시형태에 있어서, 인터페이스 장치는, 프린트 기판에 실장되고, 핀 일렉트로닉스 IC에 전원 전압을 공급하는 리니어 레귤레이터를 더 구비해도 좋다. 리니어 레귤레이터를 테스트 헤드에 마련하면, 전원 라인이 길어지기 때문에, 핀 일렉트로닉스 IC에 공급되는 전원 전압에 노이즈가 혼입하여, 핀 일렉트로닉스 IC의 성능이 저하한다. 이에 대해, 리니어 레귤레이터를 프린트 기판 상에 실장하는 것에 의해, 리니어 레귤레이터에서 핀 일렉트로닉스 IC까지의 전원 라인을 단축할 수 있고, 또한 전원 전압은, 프린트 기판 상의 배선만을 통과하게 되기 때문에, 노이즈의 혼입을 억제할 수 있다. 또한, 리니어 레귤레이터와 부하인 핀 일렉트로닉스 IC 사이의 배선이 짧게 할 수 있기 때문에, 배선 임피던스에 기인하는 IR 드롭, 즉 불필요한 전력 소비를 삭감할 수 있고, 또한 로드 레귤레이션을 개선할 수 있다.
일 실시형태에 있어서, 리니어 레귤레이터는, 테스트 헤드측에 마련된 DC/DC 컨버터로부터의 직류 전압을 받고, 핀 일렉트로닉스 IC에 공급해야 하는 전원 전압을 생성해도 좋다. 노이즈원이 되는 DC/DC 컨버터를, 테스트 헤드 내에 마련하는 것에 의해, 핀 일렉트로닉스 IC에 혼입하는 노이즈를 저감할 수 있다. 또한, DC/DC 컨버터의 일차측 전압은 비교적 높은 전압(예를 들면 48V)인 것이 많고, 그대로 인터페이스 장치에 공급하면, 커넥터로서 고내압인 것이 필요해지지만, 고내압의 커넥터는, 고속 전송에 적합하지 않다. DC/DC 컨버터를 테스트 헤드측에 마련하면, 저내압의, 고속 전송에 적합한 커넥터를 채용할 수 있다.
일 실시형태에 있어서, 복수의 핀 일렉트로닉스 IC가, 프린트 기판의 DUT에 가장 가까운 제1변을 따라 실장되어도 좋다. 이에 의해, 복수의 핀 일렉트로닉스 IC를, DUT에 접근시킬 수 있어, 시험 신호 및 디바이스 신호의 전송 거리를 짧게 할 수 있다.
일 실시형태에 있어서, 제1변이 연장되는 방향을 제1 방향, 그에 수직인 방향을 제2 방향으로 할 때, 핀 컨트롤러는, 제1 방향에 관해 프린트 기판의 중앙에 배치되고, 제2 방향에 관해, 프린트 기판의 중앙보다도, 제1변과 대향하는 제2변에 가까운 영역에 배치되어도 좋다.
일 실시형태에 있어서, 인터페이스 장치는, 테스트 헤드로부터 공급되는 클록 신호와 동기하여 동작해도 좋다. 즉, 클록 신호를 생성하는 오실레이터는, 프린트 기판 상이 아니라, 테스트 헤드에 마련된다. 이에 의해, 노이즈원인 오실레이터를, 핀 일렉트로닉스 IC나 리니어 레귤레이터 등의 아날로그 블록으로부터 멀리할 수 있어, 이들의 회로의 성능의 저하를 억제할 수 있다.
일 실시형태에 있어서, 인터페이스 장치는, 핀 일렉트로닉스 IC(Integrated Circuit)와 DUT를 접속하는 FPC(Flexible printed circuits) 케이블을 구비해도 좋다.
종래의 동축 케이블 대신에, FPC 케이블을 채용하는 것에 의해, 고주파 영역에서의 손실을 저감할 수 있다. 이에 의해 파형 왜곡을 개선하여, 고속의 디바이스를 시험하는 것이 가능해진다.
FPC 케이블은 동축 케이블에 비해 유연하기 때문에, 핀 일렉트로닉스 IC의 레이아웃에, 큰 자유도를 가져온다. 따라서, 종래에 비해 핀 일렉트로닉스 IC를, 더욱 DUT에 가까운 위치에 배치하는 것이 가능해진다.
일 실시형태에 있어서, 인터페이스 장치는, 핀 일렉트로닉스 IC가 실장되는 프린트 기판과, 프린트 기판과 FPC 케이블을 접속하는 제1 인터포저를 더 구비해도 좋다. 종래의 아키텍처에서는, 케이블을 탈착 가능하게 하고자 하는 경우, LIF(Low Insertion Force) 커넥터나 ZIF(Zero Insertion Force) 커넥터가 채용되고 있었지만, 이들의 커넥터는, 고주파 영역에서 무시할 수 없는 손실을 갖고 있다. 본 실시형태에서는, LIF 커넥터나 ZIF 커넥터 대신에, 인터포저를 이용하여 전기적 컨택트를 취하기 때문에, 커넥터에 있어서의 손실을 저감할 수 있다.
일 실시형태에 있어서, 프린트 기판은, 핀 일렉트로닉스 IC의 이면 전극의 위치에서 관통하는 비아 홀을 포함하고, 비아 홀의 위치에서, 제1 인터포저의 배선과 전기적으로 접속되어도 좋다. 프린트 기판의 내부에서, 면내 방향으로 전송로를 깔지 않고, 스트레이트로 이면으로 인도하는 것에 의해, 전송 손실을 더 저감할 수 있다.
일 실시형태에 있어서, 인터페이스 장치는, 소켓과, 소켓이 실장되는 소켓 프린트 기판을 포함하는 소켓 보드와, 소켓 프린트 기판과 FPC 케이블을 접속하는 제2 인터포저를 더 구비해도 좋다. 소켓 프린트 기판과, FPC 케이블 사이의 접속에, LIF 커넥터나 ZIF 커넥터 대신에, 인터포저를 채용하는 것에 의해, 커넥터에 있어서의 손실을 저감할 수 있다.
일 실시형태에 있어서, 소켓 프린트 기판은, 소켓 보드의 이면 전극의 위치에서 관통하는 비아 홀을 포함하고, 비아 홀의 위치에서, 제2 인터포저의 배선과 전기적으로 접속되어도 좋다. 소켓 프린트 기판의 내부에서, 면내 방향으로 전송로를 깔지 않고, 스트레이트로 이면으로 인도하는 것에 의해, 전송 손실을 더 저감할 수 있다.
일 실시형태에 따른 자동 시험 장치는, 테스터 본체와, 테스트 헤드와, 테스트 헤드에 접속되는 상술한 어느 하나의 인터페이스 장치를 구비해도 좋다.
(실시형태)
이하, 바람직한 실시형태에 대해, 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등의 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 적절히 중복된 설명은 생략한다. 또한, 실시형태는, 개시 및 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 반드시 개시 및 발명의 본질적인 것이라고는 할 수 없다.
또한 도면에 기재되는 각 부재의 치수(두께, 길이, 폭 등)는, 이해의 용이하게 하기 위해 적절히, 확대 축소되어 있는 경우가 있다. 나아가 복수의 부재의 치수는, 반드시 그들의 대소 관계를 나타내고 있다고는 할 수 없고, 도면상에서, 어떤 부재 A가, 다른 부재 B보다 두껍게 도시되어 있어도, 부재 A가 부재 B보다 얇은 경우도 있을 수 있다.
본 명세서에 있어서, "부재 A가 부재 B와 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우 이외에, 부재 A와 부재 B가, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는, 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상시키지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다.
마찬가지로, "부재 C가, 부재 A와 부재 B 사이에 접속된(마련된) 상태"란, 부재 A와 부재 C, 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는, 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상시키지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다.
도 2는, 실시형태에 따른 ATE(100)를 나타내는 도면이다. ATE(100)는, 테스터(120), 테스트 헤드(130), 핸들러(150) 및 인터페이스 장치(200)를 구비한다.
테스터(120)는, ATE(100)를 통괄적으로 제어한다. 구체적으로는, 테스터(120)는, 테스트 프로그램을 실행하고, 테스트 헤드(130)나 핸들러(150)를 제어하여, 측정 결과를 수집한다.
핸들러(150)는, DUT(1)를, 인터페이스 장치(200)에 공급(로드)하고, 시험 완료된 DUT(1)를, 인터페이스 장치(200)부터 언로드한다. 또한 핸들러(150)는, DUT(1)를, 양품과 불량품에 분별한다.
인터페이스 장치(200)는, 소켓 보드(210), 배선(220) 및 프론트 엔드 모듈(300)을 구비한다.
본 실시형태에 있어서, 복수의 핀 일렉트로닉스 IC(PE-IC)(400)는, 테스트 헤드(130) 내가 아닌, 인터페이스 장치(200)에 마련되어 있다. 핀 일렉트로닉스 IC(400)는, 시험 신호를 발생하는 드라이버나, 디바이스 신호를 수신하는 비교기가 집적화되는 특정 용도용 집적 회로(ASIC: Application Specific IC)이다. 시험 신호 및 디바이스 신호는, NRZ 신호 혹은 PAM4 신호이다.
더욱 구체적으로는, 복수의 핀 일렉트로닉스 IC(400)는 모듈화되어 있다. 이 모듈을 프론트 엔드 모듈(300)이라 부른다.
소켓 보드(210)에는, 복수의 소켓(212)이 마련되어 있다. 소켓(212)에는, DUT(1)가 장착된다. 프론트 엔드 모듈(300)과 소켓(212) 사이는, 배선(220)을 통해 접속된다.
이상이 ATE(100)의 구성이다.
이 ATE(100)에 의하면, 복수의 핀 일렉트로닉스 IC(400)를 모듈화하여 구성되는 프론트 엔드 모듈(300)을, 인터페이스 장치(200)에 내장하는 것에 의해, 핀 일렉트로닉스 IC(400)를, DUT(1)의 지근에 배치하는 것이 가능해진다. 이에 의해, 시험 신호 및 디바이스 신호의 전송 거리를, 종래에 비해 대폭으로 짧게 할 수 있다.
예를 들면, 종래의 ATE에 있어서, 핀 일렉트로닉스 IC와 소켓 보드 사이는, 길이 500mm~600mm 정도의 동축 케이블로 접속되어 있었지만, 본 실시형태에서는, 배선(220)의 길이를, 100mm~150mm 정도까지 짧게 할 수 있다. 이에 의해 고주파 성분의 손실을 대폭 저감할 수 있어, 고속의 시험 신호 및 디바이스 신호를 전송하는 것이 가능해진다. 이 인터페이스 장치(200)를 구비하는 ATE(100)는, 20Gbps를 넘는 고속 메모리의 시험이 가능해진다.
본 개시는, 도 2의 블록도나 회로도로서 파악되는, 혹은 상술한 설명으로부터 도출되는 다양한 장치, 방법에 이르는 것이고, 특정의 구성에 한정되는 것은 아니다. 이하, 본 개시의 범위를 좁히기 위한 것은 아니고, 본 개시나 발명의 본질이나 동작의 이해를 돕고, 또한 그들을 명확화하기 위해, 더욱 구체적인 구성예나 실시예를 설명한다.
도 3은, 일 실시예에 따른 인터페이스 장치(200A)의 단면도이다. 도 3에는, 1개의 DUT에 관련되는 구성만이 도시된다. 이 실시예에 있어서, 인터페이스 장치(200A)는, 마더보드(230)와, 마더보드(230)에 대해 탈착 가능한 소켓 보드(210)를 구비한다. 소켓 보드(210)는, 소켓(212), 소켓 프린트 기판(소켓 PCB)(214), 소켓 보드측 커넥터(216)를 구비한다.
프론트 엔드 모듈(300A)은, 복수의 핀 일렉트로닉스 IC(400)가 실장되는 복수의 프린트 기판(핀 일렉트로닉스 PCB)(310)을 구비한다. 복수의 핀 일렉트로닉스 PCB(310)는, DUT의 면(표면 및 이면), 즉 소켓 보드(210)의 면(S1)에 대해 수직인 방향으로 배치된다. 본 실시형태에서는, 소켓 보드(210)는, 지면과 수평이고, 따라서 복수의 핀 일렉트로닉스 PCB(310)는, 중력 방향과 평행해지도록 배치된다.
프론트 엔드 모듈(300A)은, 플레이트 형상의 냉각 장치(이하, 콜드 플레이트라 한다)(320)를 더 구비한다. 콜드 플레이트(320)는, 냉매가 유통하는 유로를 구비한다.
복수의 핀 일렉트로닉스 PCB(310a, 310b) 및 콜드 플레이트(320)는, 핀 일렉트로닉스 IC(400)가 콜드 플레이트(320)와 열적으로 결합하는 형태로 적층되어 있다.
마더보드(230)는, 소켓 보드측 커넥터(232), 스페이싱 프레임(234), 중계 커넥터(236)를 구비한다. 프론트 엔드 모듈(300A)은, 스페이싱 프레임(234)에 대해 고정되어 있다. 중계 커넥터(236)는, 테스트 헤드측 커넥터(132)와 전기적 및 기계적으로 결합한다.
상세한 것은 후술하는 바와 같이, 배선(220)은, 종래의 동축 케이블 대신에, 플렉시블 기판(FPC: Flexible printed circuits)으로 구성되는 케이블(FPC 케이블이라고도 한다)을 사용할 수 있다.
한편, 핀 일렉트로닉스 PCB(310)와 중계 커넥터(236) 사이의 배선(224)에는, 핀 일렉트로닉스 IC(400)에 대한 제어 신호만 전송하고, 시험 신호나 디바이스 신호는 전송하지 않는다. 그 때문에 배선(224)은, 동축 케이블을 이용해도 좋다.
복수의 핀 일렉트로닉스 IC(400)는, 핀 일렉트로닉스 PCB(310) 상에서, 핀 일렉트로닉스 PCB(310)의 상하 방향의 중앙보다도, DUT에 치우쳐(소켓 보드(210)에 치우쳐) 실장된다. 이에 의해, 핀 일렉트로닉스 PCB(310) 상에서의, 시험 신호 및 디바이스 신호의 전송 거리를 짧게 할 수 있어, 고속의 신호 전송이 가능해진다.
예를 들면, 복수의 핀 일렉트로닉스 IC(400)는, 핀 일렉트로닉스 PCB(310)의 DUT측의 1변으로부터, 50mm 이내에 배치하는 것이 바람직하고, 30mm 이내에 배치할 수 있으면, 더욱 전송 거리를 짧게 할 수 있다.
도 4는, 일 실시예에 따른 프론트 엔드 모듈(300B)을 나타내는 도면이다.
1개의 DUT(1)에는, 2ХM개(M≥1)의 핀 일렉트로닉스 IC(400)가 할당되어 있다. 복수의 DUT 및 핀 일렉트로닉스 IC(400)에는, A~D의 첨자를 붙여, 필요에 따라 구별한다. 이 예에서는, DUT(1)가, 192I/O를 갖고, 핀 일렉트로닉스 IC(400)가 24I/O를 갖는 경우, 1개의 DUT당, 192/24=8개(즉 M=4)의 핀 일렉트로닉스 IC(400)가 할당된다.
프론트 엔드 모듈(300B)은, 복수 N개(N≥2)의 DUT(1)마다 분할하여 구성되고, 이 분할 단위를 프론트 엔드 유닛(FEU)이라 부른다. 이 예에서는 4개의 DUT에 대응하는 블록이, 1개의 FEU를 구성하고 있고, 1개의 FEU는, 2ХMХN개=2Х4Х4=32개의 핀 일렉트로닉스 IC(400)를 구비한다.
도 4에는, 2개의 FEU가 도시되지만, 실제로는 프론트 엔드 모듈(300B)은, 2개 이상의 FEU를 구비할 수 있다. 예를 들면 64개의 동시 측정 가능한 ATE에서는, 64/4=16개의 FEU가 마련되고, 프론트 엔드 모듈(300B) 전체로서는, 64Х192I/O=12288I/O를 구비하게 된다.
도 5는, 도 4의 FEU의 구성예를 나타내는 사시도이다. 4개의 DUT에 대응하는 소켓(212A~212D)은, 2행 2열의 매트릭스 모양으로 배치된다. 1개의 DUT(1A)에 착목하면, 그에 할당되는 8개의 핀 일렉트로닉스 IC(400A)는, X 방향으로 배열되는 4장의 핀 일렉트로닉스 PCB(310a~310d)에 2개씩으로 나누어 실장된다. 소켓(212)이 실장되는 소켓 PCB(214)는, DUT마다 분할되어 있어도 좋고, 4개의 DUT에 대응하는 소켓 PCB(214)가, 1장의 기판으로서 일체로 구성되어도 좋다.
1장의 핀 일렉트로닉스 PCB(310)에 실장되는 2개의 핀 일렉트로닉스 IC(400A)는, Y방향으로 배열되어 배치된다. 2개의 핀 일렉트로닉스 IC(400A)는, DUT(1A)로부터 등거리의 위치에 배치되어 있다.
도 6은, 도 4의 FEU의 구성예를 나타내는 단면도이다. 도 3에 나타낸 바와 같이, 2장의 핀 일렉트로닉스 PCB(310a)와 PCB(310b) 사이에는, 콜드 플레이트(320)가 마련된다. 마찬가지로, 2장의 핀 일렉트로닉스 PCB(310c, 310d) 사이에도, 콜드 플레이트(320)가 마련된다. 상술한 바와 같이, 핀 일렉트로닉스 IC(400)는, 핀 일렉트로닉스 PCB(310) 상의 소켓 보드(210)에 가까운 곳에 실장되어 있다. 냉각 효율을 높이기 위해, 핀 일렉트로닉스 IC(400)는 베어 칩으로 할 수 있고, 핀 일렉트로닉스 IC(400)와 콜드 플레이트(320)는, thermal interface material(TIM)(322)을 통해 열적으로 결합하고 있다.
또한 FEU를, Y 축을 따라 평면시했을 때, X 방향으로 적층되는 4장(M장)의 핀 일렉트로닉스 PCB(310a~310d)의 중심 위치에, DUT의 중심, 즉 소켓(212A)이 위치하고 있다.
이상이 FEU의 구성이다.
이 FEU의 이점을 설명한다. 첨자 A를 붙인 DUT(1A)에 착목한다. 1개의 DUT(1A)에 대응하는 복수(이 예에서는 8개)의 핀 일렉트로닉스 IC(400A)를, 4장의 핀 일렉트로닉스 PCB(310a~310d)에 2개씩 실장하는 것에 의해, 8개의 핀 일렉트로닉스 IC(400A) 각각으로부터, 소켓(212A)까지의 거리를 균일화할 수 있다. 이에 의해 각 핀 일렉트로닉스 IC(400A)에서 소켓(212A)(DUT(1A))까지의 전송 선로의 손실을 균일화할 수 있고, 정확한 시험이 가능해진다.
이어서, 핀 일렉트로닉스 IC(400)와 소켓(212)의 전기적인 접속에 대해 설명한다.
도 7은, 핀 일렉트로닉스 IC와 소켓(DUT(1))의 접속의 일례를 나타내는 단면도이다. 시험 신호 및 디바이스 신호가 전송하는 전송로, 즉 핀 일렉트로닉스 PCB(310)와 소켓 보드(210) 사이의 배선(220)은, FPC 케이블(222)이 사용된다.
핀 일렉트로닉스 PCB(310)와 소켓 보드(210) 사이의 배선(220)으로서, 동축 케이블을 사용하면, 동축 케이블의 강성에 기인하여, 핀 일렉트로닉스 PCB(310)와 소켓 보드(210)의 최단 거리가 제약된다. 또한 이에 대해, FPC 케이블(222)을 상용하는 것에 의해, 그 유연성에 의해 핀 일렉트로닉스 PCB(310)와 소켓 보드(210)의 거리(h)를, 동축 케이블을 사용한 경우에 비해 단축할 수 있고, 시험 신호 및 디바이스 신호의 전송 거리를 짧게 할 수 있다.
종래의 시험 장치에서는, 소켓 보드(210)를 탈착 가능하게 하고자 하는 경우, LIF(Low Insertion Force) 커넥터를 사용하는 것이 일반적이었다. 이 LIF 커넥터는, 14GHz보다 높은 주파수 대역에 있어서, -3dB 정도의 무시할 수 없는 손실을 갖고 있어, 28Gbps 혹은 40Gbps의 고속 전송에 있어서는, 파형 왜곡의 원인이 된다. 배선(220)에 FPC 케이블(222)을 상용하는 것에 의해, LIF 커넥터가 불필요해지기 때문에, 손실(고주파 대역의 감쇠)에 기인하는 파형 왜곡을 억제할 수 있어, 정확한 시험이 가능해진다.
도 8은, FPC 케이블(222)과 소켓 보드(210)의 접속 부분의 구성예를 나타내는 단면도이다. 도 9는, FPC 케이블(222)과 소켓 보드(210)의 접속 부분의 분해 사시도이다.
소켓 보드(210)는, 소켓(212) 및 소켓 PCB(214)를 포함한다. 소켓 PCB(214)는, 배선층과 절연층을 포함하는 다층 기판이다. 배선층에는, 신호 경로를 수평 방향으로 이동시키는 배선이 형성되고, 절연층에는, 신호 경로를 수직 방향으로 이동시키는 비아 홀(VH)이 형성되어 있다. 시험 신호 및 디바이스 신호가 전송하는 경로는, 가능한 한 수평 방향으로 이동하지 않고, 소켓 보드(210)의 이면까지 인출되는 것이 바람직하다.
FPC 케이블(222)과 소켓 보드(210)는, 소켓 보드측 커넥터(216)에 의해 접속된다. 소켓 보드측 커넥터(216)는, 인터포저(218)와, 케이블 클램프(219)를 포함한다.
인터포저(218)의 표면에 노출되는 전극은, 소켓 PCB(214)의 이면에 노출되는 전극과 전기적으로 접속되어 있다. FPC 케이블(222)은, 인터포저(218)의 이면 전극과 접촉한 상태에서, 케이블 클램프(219)에 의해 끼워진다.
도 10(a), (b)는, 인터포저의 구조 및 접속을 설명하는 단면도이다. 도 10(a)는, 접속 전의 상태를, 도 10(b)는, 접속 후의 상태를 나타낸다. 인터포저(218)는, 기판(250), 비변형 전극(252), 변형 전극(254)을 구비한다. 기판(250)의 제1면(S1)에는 개구(256)가 마련되어 있고, 그 내부에, 변형 전극(254)이 심어진다. 변형 전극(254)은, 전도성 및 탄성을 갖고 있고, 접속 전의 상태에 있어서, 기판(250)의 일면보다 돌출되어 있다. 변형 전극(254)은, 전도성 개스킷이나 전도성 엘라스토머여도 좋다. 혹은 변형 전극(254)은, 포고핀과 같은 스프링을 갖는 전극이어도 좋다.
기판(250)의 제2면(S2)에는, 비변형 전극(252)이 마련된다. 비변형 전극(252)은, 기판(250)의 내부에서 변형 전극(254)과 전기적으로 접속되어 있다. 비변형 전극(252)은, 복수의 돌기를 구비하고 있고, 다점 접속이 가능하게 되어 있다.
도 10(b)에 나타내는 바와 같이, 인터포저(218)를 사이에 끼운 상태에서 소켓 PCB(214)와 FPC 케이블(222)에 압력이 가해지면, 인터포저(218)의 비변형 전극(252)이, FPC 케이블(222)의 전극(222e)과 접촉한다. 또한 변형 전극(254)이 변형하여, 소켓 PCB(214)의 이면 전극(214e)과 접촉한다.
이와 같은 인터포저(218)는, LIF 커넥터나 ZIF 커넥터에 비해 기생 용량을 작게 구성할 수 있기 때문에 고주파 특성에 뛰어나고, 0~40GHz에 걸쳐, 플랫한 통과 특성(S 파라미터의 S21 특성)을 얻을 수 있다.
도 11은, FPC 케이블(222)과 핀 일렉트로닉스 PCB(310)의 접속 부분의 구성예를 나타내는 단면도이다. 도 12는, FPC 케이블(222)과 핀 일렉트로닉스 PCB(310)의 접속 부분의 분해 사시도이다.
도 11을 참조한다. FPC 케이블(222)과 핀 일렉트로닉스 PCB(310)는, FPC 커넥터(312)에 의해 접속된다. FPC 커넥터(312)는, 소켓 보드측 커넥터(216)와 동일하게 구성되고, 구체적으로는, 인터포저(314)와 케이블 클램프(316)를 포함한다.
인터포저(314)의 제1면(S1)에 노출되는 변형 전극(254)은, 핀 일렉트로닉스 PCB(310)의 이면의 전극과 전기적으로 접속되어 있다. FPC 케이블(222)은, 인터포저(314)의 제2면(S2)에 노출되는 비변형 전극(252)과 전기적으로 접촉한 상태에서, 케이블 클램프(316)에 의해 끼워진다.
핀 일렉트로닉스 PCB(310)에는 비아 홀(VH)이 형성된다. 핀 일렉트로닉스 PCB(310)의 내부에서도, 시험 신호 및 디바이스 신호의 전송로는 최단화하는 것이 바람직하다. 여기서, 핀 일렉트로닉스 PCB(310)에 형성되는 비아 홀(VH)은, 핀 일렉트로닉스 IC(400)의 이면 전극(402)과 오버랩되는 위치에 배치하면 된다. 이에 의해, 핀 일렉트로닉스 PCB(310)의 내부에서, 전송로가 프린트 기판의 면내 방향으로 깔리지 않기 때문에, 고속의 신호 전송이 가능해진다.
도 13은, 핀 일렉트로닉스 PCB(310)의 레이아웃을 나타내는 도면이다. 핀 일렉트로닉스 PCB(310) 상에는, 복수의 핀 일렉트로닉스 IC(400), RAM(410), 핀 컨트롤러(420), 비휘발성 메모리(430), 리니어 레귤레이터(440)가 실장된다.
테스트 헤드(130)는, 버스 컨트롤러(134), DC/DC 컨버터(136), 오실레이터(138)를 구비한다.
핀 컨트롤러(420)는, 외부 버스(BUS1)를 통해 버스 컨트롤러(134)와 접속되어 있다. 핀 컨트롤러(420)는, 버스 컨트롤러(134)로부터의 제어 신호에 따라, 핀 일렉트로닉스 PCB(310)(즉 프론트 엔드 모듈(300))를 통합적으로 제어한다. 핀 컨트롤러(420)는, FPGA(Field Programmable Gate Array) 혹은 CPU에 의해 구성할 수 있다.
핀 컨트롤러(420)와 핀 일렉트로닉스 IC(400) 사이는, 로컬 버스(BUS2)를 통해 접속되어 있고, 제어 신호나 데이터, 각종 에러 신호 등을 송수신 가능하게 되어 있다. 핀 컨트롤러(420)는, 핀 일렉트로닉스 IC(400)를 제어하고, 핀 일렉트로닉스 IC(400)에 DUT(1)에 대한 시험 신호를 발생시킨다. 핀 일렉트로닉스 IC(400)는, I/O핀마다, 드라이버(Dr), 비교기(Cp), A/D 컨버터(ADC) 등을 포함한다. 또한 각 I/O 핀에는, ESD 보호용 다이오드가 접속된다.
핀 일렉트로닉스 IC(400)는, 도시하지 않는 DUT(1)로부터, 디바이스 신호를 수신한다. 핀 일렉트로닉스 IC(400)는, 수신한 디바이스 신호에 기초하는 데이터를, RAM(410)에 기억한다. RAM(410)은, 예를 들면 DRAM(Dynamic Random Access Memory)이다.
비휘발성 메모리(430)에는, 핀 컨트롤러(420)의 컨피그레이션 데이터(Configuration Data), 핀 컨트롤러(420)나 프론트 엔드 모듈(300) 전체의 동작 조건을 규정하는 데이터 등이 기억된다.
핀 컨트롤러(420)는, RAM(410)으부터 데이터를 리딩하여, 버스 컨트롤러(134)에 송신한다.
리니어 레귤레이터(440)는, LDO(Low Drop Output)로 불리는 전원 회로이다. 리니어 레귤레이터(440)의 입력 노드에는, 테스트 헤드(130)측에 마련된 DC/DC 컨버터(136)로부터의 직류 전압(VDC)이 공급되어, 전원 전압(VLDO)을 생성한다. 전원 전압(VLDO)은, 핀 일렉트로닉스 IC(400)에 공급되어, 드라이버(Dr)나 비교기(Cp) 등의 전원으로서 사용된다.
D/A 컨버터(450)는, 핀 컨트롤러(420)로부터의 전압 설정 데이터(DREF)를 받고, 그것을 아날로그의 기준 전압(VREF)으로 변환한다. 리니어 레귤레이터(440)가 생성하는 전원 전압(VLDO)은, 기준 전압(VREF)의 정수 배의 전압이다.
핀 일렉트로닉스 PCB(310) 측의 디지털 회로, 구체적으로는 핀 컨트롤러(420), 핀 일렉트로닉스 IC(400)의 일부, 비휘발성 메모리(430)나 RAM(410)은, 테스트 헤드(130)의 오실레이터(138)로부터 공급되는 클록 신호(CLK)와 동기하여 동작한다.
이상이, 프론트 엔드 모듈(300)의 구성이다.
이 구성에 의하면, 복수의 핀 일렉트로닉스 IC(400)가 실장되는 핀 일렉트로닉스 PCB(310)상에, RAM(410)을 실장하고, RAM(410)에 대용량의 디바이스 신호를 일시적으로 보존한 후에, 핀 컨트롤러(420)에 의해, 테스트 헤드(130)에 송신할 수 있다. 이에 의해, 테스트 헤드(130)와 핀 일렉트로닉스 PCB(310)를 접속하는 외부 버스(BUS1)의 전송 레이트를, DUT(1)의 레이트에 대해 현저하게 낮게 설계할 수 있다.
본 발명자는, 고속 디바이스의 시험에 있어서는, 핀 일렉트로닉스 IC(400)의 전원 전압(VLDO)에 포함되는 노이즈가, 핀 일렉트로닉스 IC(400)의 성능에 큰 영향을 미치는 것을 인식했다. 이 인식에 기초하여, 리니어 레귤레이터(440)를, 테스트 헤드(130)가 아니라, 도 13의 핀 일렉트로닉스 PCB(310)에 실장하는 것으로 했다. 리니어 레귤레이터(440)를 테스트 헤드(130)에 마련하면, 전원 라인이 길어지기 때문에, 핀 일렉트로닉스 IC(400)에 공급되는 전원 전압(VLDO)에 노이즈가 혼입하여, 핀 일렉트로닉스 IC(400)의 성능이 저하될 가능성이 있다. 이에 대해, 리니어 레귤레이터(440)를 핀 일렉트로닉스 PCB(310)상에 실장하는 것에 의해, 리니어 레귤레이터(440)에서 핀 일렉트로닉스 IC(400)까지의 전원 라인을 단축할 수 있고, 또한, 전원 전압(VLDO)은, 핀 일렉트로닉스 PCB(310) 상의 배선만을 통과하게 된다. 이에 의해, 핀 일렉트로닉스 IC(400)에 대한 노이즈의 혼입을 억제할 수 있다.
또한, 도 13의 구성에서는, 노이즈원이 되는 DC/DC 컨버터(136)를, 테스트 헤드(130) 내에 마련하고, 리니어 레귤레이터(440)와 분리하는 것으로 하고 있다. 이에 의해, DC/DC 컨버터(136)가 발생하는 노이즈가, 핀 일렉트로닉스 IC(400)에 혼입하는 것을 억제할 수 있다.
또한 클록 신호(CLK)를 생성하는 오실레이터(138)는, 핀 일렉트로닉스 PCB(310)상이 아니라, 테스트 헤드(130)에 마련된다. 이에 의해, 노이즈원인 오실레이터(138)를, 핀 일렉트로닉스 IC(400)나 리니어 레귤레이터(440) 등의 아날로그 블록으로부터 멀리할 수 있어, 이들의 회로의 성능의 저하를 억제할 수 있다.
도 14는, 핀 일렉트로닉스 PCB(310)의 간략화된 레이아웃도이다. 복수의 핀 일렉트로닉스 IC(400)는, 핀 일렉트로닉스 PCB(310)의 DUT(1)에 가장 가까운 제1변(E1)을 따라 실장된다. 이에 의해, 복수의 핀 일렉트로닉스 IC(400)를, DUT에 접근시킬 수 있어, 시험 신호 및 디바이스 신호의 전송 거리를 짧게 할 수 있다.
제1변(E1)이 연장되는 방향을 제1 방향(Y방향), 그와 수직인 방향을 제2 방향(Z방향)이라 할 때, 핀 컨트롤러(420)는, 제1 방향(Y방향)에 관해 핀 일렉트로닉스 PCB(310)의 중앙에 배치되고, 제2 방향(Z방향)에 관해, 핀 일렉트로닉스 PCB(310)의 중앙보다도, 제1변(E1)과 대향하는 제2변(E2)에 가까운 영역에 배치되어 있다. 이 레이아웃에 의하면, 열원 및 노이즈원인 테스트 헤드(130)로부터 먼 위치에, 핀 일렉트로닉스 IC(400)를 배치하고, 테스트 헤드(130)에 가까운 위치에, 핀 컨트롤러(420)을 배치하는 것에 의해, 프론트 엔드 모듈(300)의 특성의 열화를 억제할 수 있다.
인터페이스 장치(200)에는, 다양한 형식이 있지만, 본 개시는 어느 형식에도 적용 가능하다.
- SBC(Socket Board Change) 타입
SBC 타입은, DUT의 종류에 따라, 소켓 보드(210)를 교환하는 타입의 인터페이스 장치이다.
- CLS(Cable Less) 타입
CLS 타입은, 인터페이스 장치(200)가, 상부의 DSA(Device Specific Adapter)와 하부의 마더보드로 분리 가능하고, DUT의 종류에 따라, DSA를 교환하는 타입의 인터페이스 장치이다. 본 실시형태에 따른 인터페이스 장치(200)를 CLS 타입에 적용하는 경우, 2개의 방식이 생각된다.
하나는, 프론트 엔드 모듈(300)을, 마더보드측에 배치하는 것이다. 이 경우, 프론트 엔드 모듈(300)을, 상이한 DUT의 시험에서 공유할 수 있기 때문에, 코스트의 관점에서 유리하다.
다른 하나는, 프론트 엔드 모듈(300)을 DSA 측에 배치하는 것이다. 이 경우, 프론트 엔드 모듈(300)이 DSA마다 마련되기 때문에, 장치의 코스트는 상승한다. 한편, 프론트 엔드 모듈(300)을, DUT에 접근시키는 것이 가능해지기 때문에, 고속 시험의 관점에서는 유리하다.
- CCN(Cable Connection) 타입
CCN 타입은, 인터페이스 장치(200)의 전체를, DUT의 종류에 따라 교환하는 타입의 인터페이스 장치이다. 본 실시형태에 따른 인터페이스 장치(200)를 CCN 타입에 적용하면, 프론트 엔드 모듈(300)을 DUT에 극한까지 접근시키는 것이 가능해지기 때문에, 고속 시험의 관점에서는 유리하다.
- 웨이퍼 마더보드
인터페이스 장치(200)는, 웨이퍼 레벨 시험에 사용되는 웨이퍼 마더보드여도 좋다. 이 경우, 인터페이스 장치(200)는, 소켓 보드 대신에, 프로브 카드를 구비할 수 있다.
상술한 실시형태는 예시이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능한 것이 당업자에게 이해된다. 이하, 이러한 변형예에 대해 설명한다.
(변형예 1)
FPC 케이블(222)과 핀 일렉트로닉스 PCB(310) 사이의 접속 인터페이스로서, 혹은 FPC 케이블(222)과 소켓 보드(210) 사이의 접속 인터페이스로서, 인터포저를 사용한 것을 설명했지만, 본 개시는 그에 한정되지 않는다.
(변형예 2)
실시형태에서는, 소켓 보드(210)가, 지면과 평행인 인터페이스 장치(200)를 설명했지만 본 개시는 그에 한정되지 않는다. 예를 들면 소켓 보드(210)는, 지면과 수직이어도 좋다. 이 경우, 도 5, 도 6 등에서의 Y방향이, 중력 방향이 된다.
본 개시의 실시형태에 대해, 구체적인 용어를 사용하여 설명했지만, 이 설명은, 이해를 돕기 위한 예시에 불과하고, 본 개시 혹은 청구범위를 한정하는 것은 아니다. 본 발명의 범위는, 청구범위에 의해 규정되는 것이고, 따라서, 여기서는 설명하지 않는 실시형태, 실시예, 변형예도, 본 발명의 범위에 포함된다.
1: DUT
100: ATE
120: 테스터
130: 테스트 헤드
134: 버스 컨트롤러
136: DC/DC 컨버터
138: 오실레이터
200: 인터페이스 장치
210: 소켓 보드
212: 소켓
214: 소켓 프린트 기판
216: 소켓 보드측 커넥터
218: 인터포저
219: 케이블 클램프
220: 배선
222: FPC 케이블
230: 마더보드
250: 기판
252: 비변형 전극
254: 변형 전극
256: 개구
300: 프론트 엔드 모듈
310: 프린트 기판
312: FPC 커넥터
314: 인터포저
316: 케이블 클램프
320: 콜드 플레이트
400: 핀 일렉트로닉스 IC
410: RAM
420: 핀 컨트롤러
430: 비휘발성 메모리
440: 리니어 레귤레이터

Claims (7)

  1. 테스트 헤드와 피시험 디바이스(DUT) 사이에 마련되는 인터페이스 장치이고,
    복수의 핀 일렉트로닉스 IC(Integrated Circuit)와, 상기 복수의 핀 일렉트로닉스 IC가 상기 DUT로부터 수신한 디바이스 신호에 기초하는 데이터를 기억하는 RAM(Random Access Memory)과,
    상기 테스트 헤드로부터의 제어 신호에 따라, 상기 복수의 핀 일렉트로닉스 IC를 제어하는 핀 컨트롤러와,
    상기 복수의 핀 일렉트로닉스 IC, 상기 RAM 및 상기 핀 컨트롤러가 실장되는 프린트 기판을 구비하는 것을 특징으로 하는, 인터페이스 장치.
  2. 제1항에 있어서,
    상기 프린트 기판에 실장되고, 상기 복수의 핀 일렉트로닉스 IC에 전원 전압을 공급하는 리니어 레귤레이터를 더 구비하는 것을 특징으로 하는, 인터페이스 장치.
  3. 제2항에 있어서,
    상기 리니어 레귤레이터는, 상기 테스트 헤드측에 마련된 DC/DC 컨버터로부터의 직류 전압을 받고, 상기 복수의 핀 일렉트로닉스 IC에 공급해야 하는 상기 전원 전압을 생성하는 것을 특징으로 하는, 인터페이스 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 복수의 핀 일렉트로닉스 IC가, 상기 프린트 기판의 상기 DUT에 가장 가까운 제1변을 따라 실장되는 것을 특징으로 하는, 인터페이스 장치.
  5. 제4항에 있어서,
    상기 제1변이 연장되는 방향을 제1 방향, 그와 수직인 방향을 제2 방향으로 할 때,
    상기 핀 컨트롤러는, 상기 제1 방향에 관해 상기 프린트 기판의 중앙에 배치되고,
    상기 제2 방향에 관해, 상기 프린트 기판의 중앙보다도, 상기 제1변과 대향하는 제2변에 가까운 영역에 배치되는 것을 특징으로 하는, 인터페이스 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 인터페이스 장치는, 상기 테스트 헤드로부터 공급되는 클록 신호와 동기하여 동작하는 것을 특징으로 하는, 인터페이스 장치.
  7. 테스터 본체와,
    테스트 헤드와,
    테스트 헤드에 접속되는 제1항 또는 제2항에 기재된 인터페이스 장치를 구비하는 것을 특징으로 하는, 자동 시험 장치.
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