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KR20230139932A - 표시 장치 - Google Patents

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KR20230139932A
KR20230139932A KR1020220037945A KR20220037945A KR20230139932A KR 20230139932 A KR20230139932 A KR 20230139932A KR 1020220037945 A KR1020220037945 A KR 1020220037945A KR 20220037945 A KR20220037945 A KR 20220037945A KR 20230139932 A KR20230139932 A KR 20230139932A
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KR
South Korea
Prior art keywords
sensing electrodes
sub
sensing
area
disposed
Prior art date
Application number
KR1020220037945A
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English (en)
Inventor
김형배
조현욱
김상국
김태준
박재현
이지영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US18/095,906 priority patent/US12223140B2/en
Priority to CN202310294387.5A priority patent/CN116820261A/zh
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Abstract

본 발명에 따른 표시장치는 표시 패널, 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 센싱 영역을 포함하는 입력 센서, 및 입력 센서의 제1 센싱 영역을 구동하는 제1 센서 컨트롤러를 포함한다. 입력 센서는 제1 서브 영역에 배치되고, 제1 센서 컨트롤러로부터 제1 전송 신호를 수신하는 제1 감지 전극들, 제1 서브 영역에 배치되고, 제1 감지 전극들과 교차하는 제2 감지 전극들, 상기 제2 서브 영역에 배치되고, 제1 센서 컨트롤러로부터 제1 전송 신호와 반전된 위상을 갖는 제2 전송 신호를 수신하는 제3 감지 전극들, 및 제2 서브 영역에 배치되고, 제3 감지 전극들과 교차하는 제4 감지 전극들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 상세하게는 입력 센싱 기능을 갖는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 장치를 구비한다. 뿐만 아니라 자동차 내부에도 표시 장치가 제공되고 있다.
표시 장치는 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
본 발명은 입력 센서를 구비하는 구조에서 전자기 간섭을 저감할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 특징에 따른 표시 장치는 영상을 표시하는 표시 패널, 상기 표시 패널 상에 배치되고, 입력을 센싱하는 제1 센싱 영역을 포함하고, 제1 센싱 영역이 제1 서브 영역 및 제2 서브 영역을 포함하는 입력 센서, 및 상기 제1 센싱 영역을 구동하는 제1 센서 컨트롤러를 포함한다.
상기 입력 센서는 상기 제1 서브 영역에 배치되고, 상기 제1 센서 컨트롤러로부터 제1 전송 신호를 수신하는 제1 감지 전극들, 상기 제1 서브 영역에 배치되고, 상기 제1 감지 전극들과 교차하는 제2 감지 전극들, 상기 제2 서브 영역에 배치되고, 상기 제1 센서 컨트롤러로부터 상기 제1 전송 신호와 반전된 위상을 갖는 제2 전송 신호를 수신하는 제3 감지 전극들, 및 상기 제2 서브 영역에 배치되고, 상기 제3 감지 전극들과 교차하는 제4 감지 전극들을 포함한다.
본 발명에 따르면, 제1 서브 영역으로 제1 전송 신호를 공급하고, 제2 서브 영역으로 제1 전송 신호와 반전된 위상을 갖는 제2 전송 신호를 공급함으로써, 제1 및 제2 전송 신호 사이에서 상쇄 간섭이 일어날 수 있다. 따라서, 제1 및 제2 전송 신호 사이의 상쇄 간섭에 의해 전자파 장애(Electro-Magnetic interference: EMI) 문제를 개선할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 구비하는 자동차의 내부 구조를 나타낸 도면이다.
도 1b는 도 1a에 도시된 표시 장치의 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2c는 도 1b에 도시된 표시 장치를 절단선 Ⅰ-Ⅰ`에 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 2d는 도 1b에 도시된 표시 장치를 절단선 Ⅰ-Ⅰ`에 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 4는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 제1 내지 제4 전송 신호를 나타낸 파형도이다.
도 5b는 본 발명의 일 실시예에 따른 제1 내지 제4 전송 신호를 나타낸 파형도이다.
도 6a는 도 4에 도시된 입력 센서의 일 부분을 확대한 평면도이다.
도 6b는 도 6a에 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 입력 센서의 일 부분을 확대한 평면도이다.
도 7b는 도 7a에 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
도 8b는 도 8a에 도시된 제1 부분을 확대한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
도 10a는 도 4에 도시된 제2 부분을 확대한 평면도이다.
도 10b는 도 4에 도시된 제3 부분을 확대한 평면도이다.
도 10c는 본 발명의 일 실시예에 따른 제1 서브 더미 패턴들의 위치별 면적 변화를 나타낸 도면이다.
도 10d는 본 발명의 일 실시예에 따른 제3 서브 더미 패턴들의 위치별 면적 변화를 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “상에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 구비하는 자동차의 내부 구조를 나타낸 도면이고, 도 1b는 도 1a에 도시된 표시 장치의 평면도이다.
도 1a 및 도 1b를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판, 또는 자동차(AM)에 사용되는 대형 표시 장치일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 전자 기기에 채용되는 표시 장치일 수 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않는 이상 다른 전자 기기에 채용되는 표시 장치일 수 있다. 본 실시예에서, 자동차(AM)의 내부에 배치되는 표시 장치(DD)를 예시적으로 도시하였다.
표시 장치(DD)에는 액티브 영역(AA) 및 주변 영역(NAA)이 정의될 수 있다. 액티브 영역(AA)은 화소들이 배치되어 실질적으로 영상(IM)을 표시할 수 있는 영역이다. 액티브 영역(AA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 면을 포함할 수 있다. 도 1a 및 도 1b에서는 액티브 영역(AA)이 사각 형상을 갖는 것을 예시적으로 도시하였으나, 액티브 영역(AA)의 형상은 표시 장치(DD)의 형상에 따라 다양하게 변형될 수 있다.
주변 영역(NAA)은 영상(IM)이 표시되지 않는 영역일 수 있다. 본 발명의 일 예로, 주변 영역(NAA)은 액티브 영역(AA)의 주변을 에워쌀 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 주변 영역(NAA)은 액티브 영역(AA)의 일측에만 배치되거나 또는 생략될 수 있다.
표시 장치(DD)는 사용자(US)의 신체(예를 들어, 손가락)를 이용한 입력 또는 입력 장치를 이용한 입력을 감지할 수 있다. 입력 장치는 사용자(US)의 신체 이외의 장치를 의미할 수 있다. 예를 들어, 입력 장치는 액티브 펜, 스타일러스 펜, 터치 펜, 또는 전자 펜일 수 있다. 사용자(US)의 신체를 이용한 입력은 사용자(US)의 신체의 일부를 이용한 터치, 열, 또는 압력 등 다양한 형태의 외부 입력을 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이고, 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이며, 도 2c는 도 1b에 도시된 표시 장치를 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다. 도 2d는 도 1b에 도시된 표시 장치를 절단선 Ⅰ-Ⅰ`에 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 2a를 참조하면, 표시 장치(DD)은 표시 패널(DP) 및 입력 센서(ISP)를 포함할 수 있다. 입력 센서(ISP)는 입력감지패널로 지칭될 수 있다.
표시 패널(DP)은 제1 베이스층(BS1), 표시 회로층(DP_CL), 표시 소자층(DP_OLED), 제2 베이스층(BS2) 및 결합 부재(SLM)를 포함할 수 있다. 입력 센서(ISP)는 제2 베이스층(BS2) 위에 배치될 수 있다.
제1 베이스층(BS1) 및 제2 베이스층(BS2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
표시 회로층(DP_CL)은 제1 베이스층(BS1) 위에 배치될 수 있다. 표시 회로층(DP_CL)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 표시 회로층(DP_CL)의 복수의 도전층들은 신호 배선들 또는 화소의 제어 회로를 구성할 수 있다.
표시 소자층(DP_OLED)은 표시 회로층(DP_CL) 위에 배치될 수 있다. 표시 소자층(DP_OLED)은 발광 소자들을 포함할 수 있다. 예를 들어, 표시 소자층(DP_OLED)은 유기 발광 다이오드, 무기 발광 다이오드, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
제2 베이스층(BS2)은 표시 소자층(DP_OLED) 위에 배치될 수 있다. 제2 베이스층(BS2)과 표시 소자층(DP_OLED) 사이에는 소정의 공간이 정의될 수 있다. 상기 공간은 공기 또는 비활성 기체로 충진될 수 있다. 또한, 본 발명의 일 실시예에서, 상기 공간은 실리콘계 폴리머, 에폭시계 수지, 또는 아크릴계 수지 등과 같은 충진층(FL, 도 2c 참조)로 충진될 수 있다.
제1 베이스층(BS1) 및 제2 베이스층(BS2) 사이에는 결합 부재(SLM)가 배치될 수 있다. 결합 부재(SLM)는 제1 베이스층(BS1) 및 제2 베이스층(BS2)을 결합할 수 있다. 결합 부재(SLM)는 광 경화성 수지 또는 광 가소성 수지와 같은 유기물을 포함하거나, 프릿 실(frit seal)과 같은 무기물을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
입력 센서(ISP)는 복수의 절연층들 및 복수의 도전층들을 포함할 수 있다. 복수의 도전층들은 외부의 입력을 감지하는 감지전극들, 감지전극들과 전기적으로 연결된 감지배선들, 및 감지배선들과 전기적으로 연결된 감지패드들을 구성할 수 있다.
도 2b를 참조하면, 표시 장치(DD_1)은 표시 패널(DP_1) 및 입력 센서(ISP_1)을 포함할 수 있다. 입력 센서(ISP_1)는 입력감지층으로 지칭될 수 있다.
표시 패널(DP_1)은 베이스층(BS), 표시 회로층(DP_CL), 표시 소자층(DP_OLED), 및 봉지층(TFE)을 포함할 수 있다. 베이스층(BS)은 플렉서블 타입일 수 있다. 입력 센서(ISP_1)는 봉지층(TFE) 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 표시 패널(DP_1)과 입력 센서(ISP_1)는 연속 공정을 통해 형성될 수 있다. 즉, 입력 센서(ISP_1)는 봉지층(TFE) 위에 직접 형성될 수 있다.
도 2a 및 도 2c를 참조하면, 표시 패널(DP)에서 제1 베이스층(BS1)의 상면에는 적어도 하나의 무기층이 형성될 수 있다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP_1)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 제1 베이스층(BS1)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물 반도체를 포함할 수도 있다.
도 2c는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑 영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널 영역에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 채널부일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로는 다양한 형태로 변형될 수 있다. 도 2c에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)는 소스(SC1), 채널부(CH1), 드레인(D1), 및 게이트(G1)를 포함할 수 있다. 소스(SC1), 채널부(CH1), 및 드레인(D1)은 반도체 패턴으로부터 형성될 수 있다. 소스(SC1) 및 드레인(D1)은 단면 상에서 채널부(CH1)로부터 서로 반대 방향으로 연장될 수 있다. 도 2c에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인(D1)에 전기적으로 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 표시 회로층(DP_CL)의 절연층들은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트(G1)는 제1 절연층(10) 위에 배치된다. 게이트(G1)는 금속 패턴의 일부분일 수 있다. 게이트(G1)는 채널부(CH1)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(G1)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
표시 소자층(DP_OLED)은 표시 회로층(DP_CL) 위에 배치될 수 있다. 표시 소자층(DP_OLED)은 발광 소자(100PE) 및 화소 정의막(70)을 포함할 수 있다. 예를 들어, 표시 소자층(DP_OLED)은 유기 발광 물질, 무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
액티브 영역(AA, 도 1b 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
제2 베이스층(BS2)은 표시 소자층(DP-OLED) 상에 배치될 수 있다. 본 발명의 일 예로, 제1 및 제2 베이스층(BS1, BS2)은 리지드 타입일 수 있다.
제1 및 제2 베이스층(BS1, BS2) 사이에는 충진층(FL)이 배치될 수 있다. 충진층(FL)은 제1 및 제2 베이스층(BS1, BS2) 사이에 결합 부재(SLM, 도 2a 참조)에 의해 밀봉된 공간에 배치될 수 있다. 충진층(FL)은 열 경화성 물질을 포함할 수 있다.
입력 센서(ISP)는 표시 패널(DP) 상에 바로 배치될 수 있다. 예를 들어, 입력 센서(ISP)는 제2 베이스층(BS2) 상에 바로 배치될 수 있다.
도 2b 및 도 2d를 참조하면, 봉지층(TFE)은 표시 소자층(DP_OLED) 위에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 표시 소자층(DP_OLED)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 표시 소자층(DP_OLED)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력 센서(ISP_1)는 연속된 공정을 통해 표시 패널(DP_1) 위에 형성될 수 있다. 이 경우, 입력 센서(ISP_1)는 표시 패널(DP_1) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다(또는 바로 배치된다)는 것은 입력 센서(ISP_1)와 표시 패널(DP_1) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력 센서(ISP_1)와 표시 패널(DP_1) 사이에는 별도의 접착 부재 또는 결합 부재가 배치되지 않을 수 있다. 또는, 입력 센서(ISP_1)는 접착 부재 또는 결합 부재를 통해 표시 패널(DP_1)에 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
도 2c 및 도 2d를 참조하면, 입력 센서(ISP, ISP_1)는 베이스 절연층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스 절연층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스 절연층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스 절연층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 입력 센서(ISP)를 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다.
표시 패널(DP)은 영상(IM, 도 1b 참조)을 표시하는 표시 영역(DA) 및 표시 영역(DA) 주변에 인접한 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 도 1b에 도시된 액티브 영역(AA)에 대응하는 영역이고, 비표시 영역(NDA)은 도 1b에 도시된 주변 영역(NAA)에 대응하는 영역일 수 있다. 표시 영역(DA)은 실질적으로 영상이 표시되는 영역이고, 비표시 영역(NDA)은 영상이 표시되지 않는 베젤 영역이다. 도 3에서는 비표시 영역(NDA)이 표시 영역(DA)을 감싸도록 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에만 배치될 수 있다.
표시 패널(DP)은 복수의 화소(PX) 및 복수의 화소(PX)에 연결된 신호 라인들을 포함한다. 복수의 화소(PX) 각각은 발광 소자를 포함할 수 있다. 신호 라인들은 데이터 라인, 스캔 라인들 및 전원 라인들을 포함할 수 있다.
입력 센서(ISP)는 표시 패널(DP) 위에 배치될 수 있다. 입력 센서(ISP)는 외부에서 인가되는 입력을 감지할 수 있다. 본 발명의 일 예로, 입력 센서(ISP)는 표시 영역(DA)과 중첩하도록 배치될 수 있다. 입력 센서(ISP)는 복수의 영역을 포함할 수 있다. 도 3은 입력 센서(ISP)가 가상의 경계선(BL)에 의해 두 개의 영역으로 구분되는 것을 예시적으로 도시하였으나, 입력 센서(ISP)에 제공되는 영역의 개수는 이에 한정되지 않는다. 이하, 두 개의 영역을 각각 제1 센싱 영역(SA1) 및 제2 센싱 영역(SA2)을 지칭한다. 제1 및 제2 센싱 영역(SA1, SA2)은 제2 방향(DR2) 상에서 서로 인접할 수 있다.
표시 장치(DD)는 복수의 데이터 구동칩(DIC1~DIC4), 복수의 연성필름(COF1~COF4), 인쇄회로기판(PCB)을 더 포함할 수 있다. 복수의 연성필름(COF1~COF4)은 표시 패널(DP)과 인쇄회로기판(PCB) 사이에 제공되고, 표시 패널(DP)과 인쇄회로기판(PCB)을 전기적으로 연결시킬 수 있다. 각 연성필름(COF1~COF4)의 일단부는 표시 패널(DP)에 결합되고, 타단부는 인쇄회로기판(PCB)에 결합된다.
도 3에서는 데이터 구동칩들(DIC1~DIC4)이 연성필름들(COF1~COF4)에 각각 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 데이터 구동칩들(DIC1~DIC4)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 패널(DP) 상에 직접 실장될 수 있다.
인쇄회로기판(PCB) 상에는 표시 패널(DP) 및 데이터 구동칩들(DIC1~DIC4)을 구동하는데 필요한 각종 제어신호 및 전원 신호를 생성하기 위한 각종 회로가 구비될 수 있다. 본 발명의 일 예로, 메인 컨트롤러(MCU)가 인쇄회로기판(PCB) 상에 실장되어 표시 장치(DD)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 컨트롤러(MCU)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 메인 컨트롤러(MCU)는 호스트로 지칭될 수도 있다. 메인 컨트롤러(MCU)는 그래픽 컨트롤러를 더 포함할 수 있다.
표시 장치(DD)는 입력 센서(ISP)의 구동을 제어하기 위한 제1 센서 컨트롤러(TIC1) 및 제2 센서 컨트롤러(TIC2)를 더 포함할 수 있다. 본 발명의 일 예로, 두 개의 센서 컨트롤러(TIC1, TIC2)를 도시하였으나, 본 발명은 이에 한정되지 않는다. 표시 장치(DD)의 사이즈가 증가할 경우, 센서 컨트롤러(TIC1, TIC2)의 개수는 더 증가할 수 있다.
제1 센서 컨트롤러(TIC1)는 입력 센서(ISP)의 제1 센싱 영역(A1)의 구동을 제어하고, 제2 센서 컨트롤러(TIC2)는 입력 센서(ISP)의 제2 센싱 영역(A2)의 구동을 제어할 수 있다. 제1 및 제2 센서 컨트롤러(TIC1, TIC2) 각각은 칩의 형태로 구성되어 인쇄회로기판(PCB) 상에 실장될 수 있다.
제1 및 제2 센서 컨트롤러(TIC1, TIC2)는 메인 컨트롤러(MCU)로부터 센싱 제어 신호 등을 수신할 수 있다. 센싱 제어 신호는 제1 및 제2 센서 컨트롤러(TIC1, TIC2)의 구동 모드(또는 센싱 모드)를 결정하는 모드 결정신호 또는 클럭 신호 등을 포함할 수 있다. 제1 및 제2 센서 컨트롤러(TIC1, TIC2)는 센싱 제어 신호에 기초하여 입력 센서(ISP)로 후술할 전송 신호들을 제공할 수 있다.
제1 및 제2 센서 컨트롤러(TIC1, TIC2)는 입력 센서(ISP)로부터 수신한 수신 신호들에 근거하여 입력의 좌표정보를 산출하고, 좌표정보를 갖는 좌표 신호를 메인 컨트롤러(MCU)에 제공할 수 있다. 메인 컨트롤러(MCU)는 좌표 신호에 근거하여 입력에 대응하는 동작을 실행시킨다. 예를 들어, 메인 컨트롤러(MCU)는 좌표 신호에 근거하여 표시 패널(DP)에 새로운 이미지가 표시되도록 표시 패널(DP)을 동작시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 입력 센서의 평면도이고, 도 5a는 본 발명의 일 실시예에 따른 제1 내지 제4 전송 신호를 나타낸 파형도이며, 도 5b는 본 발명의 일 실시예에 따른 제1 내지 제4 전송 신호를 나타낸 파형도이다.
도 4, 도 5a, 도 5b를 참조하면, 입력 센서(ISP)는 제1 센싱 영역(SA1) 및 제2 센싱 영역(SA2)을 포함한다. 제1 센싱 영역(SA1) 및 제2 센싱 영역(SA2)은 제2 방향(DR2) 상에서 서로 인접할 수 있다. 입력 센서(ISP)가 2개의 센싱 영역(SA1, SA2)을 포함하는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 대안적으로, 입력 센서(ISP) 하나의 센싱 영역을 포함하거나, 3개 이상의 센싱 영역을 포함할 수 있다.
제1 센싱 영역(SA1)은 제1 서브 영역(SSA1) 및 제2 서브 영역(SSA2)을 포함한다. 제1 및 제2 서브 영역(SSA1, SSA2)은 제1 방향(DR1) 상에서 서로 인접할 수 있다. 제2 센싱 영역(SA2)은 제3 서브 영역(SSA3) 및 제3 서브 영역(SSA4)을 포함한다. 제3 및 제4 서브 영역(SSA3, SS4)은 제1 방향(DR1) 상에서 서로 인접할 수 있다.
입력 센서(ISP)는 제1 감지 전극들(TE1), 제2 감지 전극들(RE1), 제3 감지 전극들(TE2), 및 제4 감지 전극들(RE2)을 포함할 수 있다. 제1 감지 전극들(TE1)은 제1 서브 영역(SSA1)에 배치되고, 제1 센서 컨트롤러(TIC1)로부터 제1 전송 신호(TS1)를 수신한다. 제2 감지 전극들(RE1)은 제1 서브 영역(SSA1)에 배치되고, 제1 감지 전극들(TE1)과 교차한다. 제1 감지 전극들(TE1)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 제2 감지 전극들(RE1)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다. 제3 감지 전극들(TE2)은 제2 서브 영역(SSA2)에 배치되고, 제1 센서 컨트롤러(TIC1)로부터 제2 전송 신호(TS2)를 수신한다. 제2 전송 신호(TS2)는 제1 전송 신호(TS1)와 반전된 위상을 가질 수 있다. 제4 감지 전극들(RE2)은 제2 서브 영역(SSA2)에 배치되고, 제3 감지 전극들(TE2)과 교차한다. 제3 감지 전극들(TE2)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 제4 감지 전극들(RE2)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다.
제1 감지 전극들(TE1)은 제1 전송 전극들로 지칭될 수 있고, 제3 감지 전극들(TE2)은 제2 전송 전극들로 지칭될 수 있다. 또한, 제2 감지 전극들(RE1)은 제1 수신 전극들로 지칭될 수 있고, 제4 감지 전극들(RE2)은 제2 수신 전극들로 지칭될 수 있다.
제1 서브 영역(SSA1)에 구비되는 제1 감지 전극들(TE1)의 개수는 제2 서브 영역(SSA2)에 구비되는 제3 감지 전극들(TE2)의 개수와 동일하다. 제1 서브 영역(SSA1)에 구비되는 제2 감지 전극들(RE1)의 개수는 제2 서브 영역(SSA2)에 구비되는 제4 감지 전극들(RE2)의 개수와 동일하다. 도 4에서는, 제1 서브 영역(SSA1)에 7개의 제1 감지 전극들(TE1)이 배치되고, 제2 서브 영역(SSA2)에 7개의 제3 감지 전극들(TE2)이 배치되는 것을 예시적으로 도시하였으나, 제1 및 제3 감지 전극들(TE1, TE2)의 개수는 이에 한정되지 않는다. 도 4에서는, 제1 서브 영역(SSA1)에 4개의 제2 감지 전극들(RE1)이 배치되고, 제2 서브 영역(SSA2)에 4개의 제4 감지 전극들(RE2)이 배치되는 것을 예시적으로 도시하였으나, 제2 및 제4 감지 전극들(RE1, RE2)의 개수는 이에 한정되지 않는다.
제1 감지 전극들(TE1)의 제1 방향(DR1) 상에서의 길이는 제3 감지 전극들(TE2)의 제1 방향(DR1) 상에서의 길이와 실질적으로 동일할 수 있다. 구체적으로, 제1 감지 전극들(TE1) 중 첫번째 열에 배치되는 제1 감지 전극과 제3 감지 전극들(TE2) 중 첫번째 열에 배치되는 제3 감지 전극의 길이는 서로 동일할 수 있다. 즉, 동일 열에 배치되는 제1 및 제3 감지 전극들(TE1, TE2)은 서로 동일한 길이를 가질 수 있다.
본 발명의 일 예로, 제1 감지 전극들(TE1)과 제3 감지 전극들(TE2)은 제1 및 제2 서브 영역(SSA1, SSA2)의 경계를 기준으로 서로 대칭된 형상을 가질 수 있다. 제1 감지 전극들(TE1)과 제3 감지 전극들(TE2)은 제1 서브 영역(SSA1)과 제2 서브 영역(SSA2)의 경계에서 서로 이격되어 배치될 수 있다. 제1 감지 전극들(TE1)은 제3 감지 전극들(TE2)과 전기적으로 절연될 수 있다.
제2 감지 전극들(RE1) 중 제1 및 제2 서브 영역(SSA1, SSA2)의 경계에 인접하여 배치된 제2 경계 감지 전극은 나머지 제2 감지 전극들과 다른 면적(예를 들어, 절반의 면적)을 가질 수 있다. 제4 감지 전극들(RE2) 중 제1 및 제2 서브 영역(SSA1, SSA2)의 경계에 인접하여 배치된 제4 경계 감지 전극도 나머지 제4 감지 전극들과 다른 면적(예를 들어, 절반의 면적)을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 경계 감지 전극은 나머지 제2 감지 전극들과 동일한 면적을 가질 수 있고, 제4 경계 감지 전극도 나머지 제4 감지 전극들과 동일한 면적을 가질 수 있다.
입력 센서(ISP)는 제1 전송 라인들(TL1a~TL7a), 제1 수신 라인들(RL1a~RL4a), 제2 전송 라인들(TL1b~TL7b), 및 제2 수신 라인들(RL1b~RL4b)을 포함한다. 제1 전송 라인들(TL1a~TL7a), 제1 수신 라인들(RL1a~RL4a), 제2 전송 라인들(TL1b~TL7b), 및 제2 수신 라인들(RL1b~RL4b)은 표시 패널(DP, 도 3 참조)의 비표시 영역(NDA, 도 3 참조)에 대응하여 배치될 수 있다.
제1 전송 라인들(TL1a~TL7a)은 제1 감지 전극들(TE1)에 연결되고, 제1 수신 라인들(RL1a~RL4a)은 제2 감지 전극들(RE1)에 연결된다. 제2 전송 라인들(TL1b~TL7b)은 제3 감지 전극들(TE2)에 연결되고, 제2 수신 라인들(RL1b~RL4b)은 제4 감지 전극들(RE2)에 연결된다.
제1 전송 라인들(TL1a~TL7a)은 제1 센서 컨트롤러(TIC1)로부터 제1 전송 신호(TS1)를 수신하고, 제1 감지 전극들(TE1)로 제1 전송 신호(TS1)를 제공한다. 제2 전송 라인들(TL1b~TL7b)은 제1 센서 컨트롤러(TIC1)로부터 제2 전송 신호(TS2)를 수신하고, 제3 감지 전극들(TE2)로 제2 전송 신호(TS2)를 제공한다.
제1 센서 컨트롤러(TIC1)는 제2 감지 전극들(RE1)로부터 제1 수신 신호를 수신하는 제1 데이터 취득부(AFE1) 및 제4 감지 전극들(RE2)로부터 제2 수신 신호를 수신하는 제2 데이터 취득부(AFE2)를 포함한다. 제1 데이터 취득부(AFE1)는 제1 수신 라인들(RL1a~RL4a)을 통해 제1 수신 신호를 수신하고, 제2 데이터 취득부(AFE2)는 제2 수신 라인들(RL1b~RL4b)을 통해 제2 수신 신호를 수신한다.
제1 센서 컨트롤러(TIC1)는 제1 수신 신호를 기초하여, 제1 서브 영역(SSA1)에서 제1 및 제2 감지 전극들(TE1, RE1) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제1 센서 컨트롤러(TIC1)는 제2 수신 신호를 기초하여, 제2 서브 영역(SSA2)에서 제3 및 제4 감지 전극들(TE2, RE2) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다.
입력 센서(ISP)는 제5 감지 전극들(TE3), 제6 감지 전극들(RE3), 제7 감지 전극들(TE4), 및 제8 감지 전극들(RE4)을 더 포함할 수 있다. 제5 감지 전극들(TE3)은 제3 서브 영역(SSA3)에 배치되고, 제2 센서 컨트롤러(TIC2)로부터 제3 전송 신호(TS3)를 수신한다. 제6 감지 전극들(RE3)은 제3 서브 영역(SSA3)에 배치되고, 제5 감지 전극들(TE3)과 교차한다. 제5 감지 전극들(TE3)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 제6 감지 전극들(RE3)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다. 제7 감지 전극들(TE4)은 제4 서브 영역(SSA4)에 배치되고, 제2 센서 컨트롤러(TIC2)로부터 제4 전송 신호(TS4)를 수신한다. 제4 전송 신호(TS4)는 제3 전송 신호(TS3)와 반전된 위상을 갖는다. 제8 감지 전극들(RE4)은 제4 서브 영역(SSA4)에 배치되고, 제7 감지 전극들(TE4)과 교차한다. 제7 감지 전극들(TE4)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 제8 감지 전극들(RE4)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다.
제5 감지 전극들(TE3)은 제3 전송 전극들로 지칭될 수 있고, 제7 감지 전극들(TE4)은 제4 전송 전극들로 지칭될 수 있다. 또한, 제6 감지 전극들(RE3)은 제3 수신 전극들로 지칭될 수 있고, 제8 감지 전극들(RE4)은 제4 수신 전극들로 지칭될 수 있다.
제3 서브 영역(SSA3)에 구비되는 제5 감지 전극들(TE3)의 개수는 제4 서브 영역(SSA4)에 구비되는 제7 감지 전극들(TE4)의 개수와 동일하다. 제3 서브 영역(SSA3)에 구비되는 제6 감지 전극들(RE3)의 개수는 제4 서브 영역(SSA4)에 구비되는 제8 감지 전극들(RE4)의 개수와 동일하다. 제3 서브 영역(SSA3)은 제1 서브 영역(SSA1)과 제2 방향(DR2) 상에서 서로 인접하고, 제4 서브 영역(SSA4)은 제2 서브 영역(SSA2)과 제2 방향(DR2) 상에서 서로 인접한다. 제5 감지 전극들(TE3)의 개수는 제1 감지 전극들(TE1)의 개수와 동일할 수 있고, 제7 감지 전극들(TE4)의 개수는 제3 감지 전극들(TE2)의 개수와 동일할 수 있다.
도 4에서는, 제3 서브 영역(SSA3)에 7개의 제5 감지 전극들(TE3)이 배치되고, 제4 서브 영역(SSA4)에 7개의 제7 감지 전극들(TE4)이 배치되는 것을 예시적으로 도시하였으나, 제5 및 제7 감지 전극들(TE3, TE4)의 개수는 이에 한정되지 않는다. 도 4에서는, 제3 서브 영역(SSA3)에 4개의 제6 감지 전극들(RE3)이 배치되고, 제4 서브 영역(SSA4)에 4개의 제8 감지 전극들(RE4)이 배치되는 것을 예시적으로 도시하였으나, 제6 및 제8 감지 전극들(RE3, RE4)의 개수는 이에 한정되지 않는다.
제5 감지 전극들(TE3)의 제1 방향(DR1) 상에서의 길이는 제7 감지 전극들(TE4)의 제1 방향(DR1) 상에서의 길이와 실질적으로 동일할 수 있다. 구체적으로, 제5 감지 전극들(TE3) 중 첫번째 열에 배치되는 제5 감지 전극과 제7 감지 전극들(TE4) 중 첫번째 열에 배치되는 제7 감지 전극의 길이는 서로 동일할 수 있다. 즉, 동일 열에 배치되는 제5 및 제7 감지 전극들(TE3, TE4)은 서로 동일한 길이를 가질 수 있다.
본 발명의 일 예로, 제5 감지 전극들(TE3)과 제7 감지 전극들(TE4)은 제3 및 제4 서브 영역(SSA3, SSA4)의 경계를 기준으로 서로 대칭된 형상을 가질 수 있다. 제5 감지 전극들(TE3)과 제7 감지 전극들(TE4)은 제3 서브 영역(SSA3)과 제4 서브 영역(SSA4)의 경계에서 서로 이격되어 배치될 수 있다. 제5 감지 전극들(TE3)은 제7 감지 전극들(TE4)과 전기적으로 절연될 수 있다. 본 발명의 일 예로, 제1 감지 전극들(TE1)과 제5 감지 전극들(TE3)은 제1 및 제3 서브 영역(SSA1, SSA3)의 경계를 기준으로 서로 대칭된 형상을 가질 수 있다. 제3 감지 전극들(TE2)과 제7 감지 전극들(TE4)은 제2 및 제4 서브 영역(SSA2, SSA4)의 경계를 기준으로 서로 대칭된 형상을 가질 수 있다.
입력 센서(ISP)는 제3 전송 라인들(TL8a~TL14a), 제3 수신 라인들(RL1c~RL4c), 제4 전송 라인들(TL8b~TL14b), 및 제4 수신 라인들(RL1d~RL4d)을 더 포함한다. 제3 전송 라인들(TL8a~TL14a), 제3 수신 라인들(RL1c~RL4c), 제4 전송 라인들(TL8b~TL14b), 및 제4 수신 라인들(RL1d~RL4d)은 표시 패널(DP)의 비표시 영역(NDA)에 대응하여 배치될 수 있다.
제3 전송 라인들(TL8a~TL14a)은 제5 감지 전극들(TE3)에 연결되고, 제3 수신 라인들(RL1c~RL4c)은 제6 감지 전극들(RE3)에 연결된다. 제4 전송 라인들(TL8b~TL14b)은 제7 감지 전극들(TE4)에 연결되고, 제4 수신 라인들(RL1d~RL4d)은 제8 감지 전극들(RE4)에 연결된다.
제3 전송 라인들(TL8a~TL14a)은 제2 센서 컨트롤러(TIC2)로부터 제3 전송 신호(TS3)를 수신하고, 제5 감지 전극들(TE3)로 제3 전송 신호(TS3)를 제공한다. 제4 전송 라인들(TL8b~TL14b)은 제2 센서 컨트롤러(TIC2)로부터 제4 전송 신호(TS4)를 수신하고, 제7 감지 전극들(TE4)로 제4 전송 신호(TS4)를 제공한다.
제2 센서 컨트롤러(TIC2)는 제6 감지 전극들(RE3)로부터 제3 수신 신호를 수신하는 제3 데이터 취득부(AFE3) 및 제8 감지 전극들(RE4)로부터 제4 수신 신호를 수신하는 제4 데이터 취득부(AFE4)를 포함한다. 제3 데이터 취득부(AFE3)는 제3 수신 라인들(RL1c~RL4c)을 통해 제3 수신 신호를 수신하고, 제4 데이터 취득부(AFE4)는 제4 수신 라인들(RL1d~RL4d)을 통해 제4 수신 신호를 수신한다.
제2 센서 컨트롤러(TIC2)는 제3 수신 신호를 기초하여, 제3 서브 영역(SSA3)에서 외부 입력에 의한 제5 및 제6 감지 전극들(TE3, RE3) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제2 센서 컨트롤러(TIC2)는 제3 수신 신호를 기초하여, 제4 서브 영역(SSA4)에서 제7 및 제8 감지 전극들(TE4, RE4) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다.
도 5a를 참조하면, 제1 감지 전극들(TE1)로 제공되는 제1 전송 신호(TS1)는 제1 진폭(Va1)을 갖고 스윙하는 구형파 신호일 수 있다. 제3 감지 전극들(TE2)로 제공되는 제2 전송 신호(TS2)는 제2 진폭(Va2)을 갖고 스윙하는 구형파 신호일 수 있다. 제2 전송 신호(TS2)는 제1 전송 신호(TS1)와 반전된 위상을 가질 수 있다. 본 발명의 일 예로, 제2 전송 신호(TS2)의 제2 진폭(Va2)은 제1 전송 신호(TS1)의 제1 진폭(Va1)과 동일할 수 있다.
제5 감지 전극들(TE3)로 제공되는 제3 전송 신호(TS3)는 제3 진폭(Va3)을 갖고 스윙하는 구형파 신호일 수 있다. 제7 전송 전극들(TE4)로 제공되는 제4 전송 신호(TS4)는 제4 진폭(Va4)을 갖고 스윙하는 구형파 신호일 수 있다. 제4 전송 신호(TS4)는 제3 전송 신호(TS3)와 반전된 위상을 가질 수 있다. 본 발명의 일 예로, 제4 전송 신호(TS4)의 제4 진폭(Va4)은 제3 전송 신호(TS3)의 제3 진폭(Va3)과 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
본 발명의 일 예로, 제1 전송 신호(TS1)는 제3 전송 신호(TS3)와 반전된 위상을 가질 수 있고, 제2 전송 신호(TS2)는 제4 전송 신호(TS4)와 반전된 위상을 가질 수 있다. 제1 전송 신호(TS1)의 제1 진폭(Va1)은 제3 전송 신호(TS3)의 제3 진폭(Va3)과 동일하고, 제2 전송 신호(TS2)의 제2 진폭(Va2)은 제4 전송 신호(TS4)의 제4 진폭(Va4)과 동일할 수 있다.
제1 서브 영역(SSA1)으로 제1 전송 신호(TS1)가 공급되고, 제2 서브 영역(SSA2)으로 제1 전송 신호(TS1)와 반전된 위상을 갖는 제2 전송 신호(TS2)가 공급되면, 제1 및 제2 전송 신호(TS1, TS2) 사이에서 상쇄 간섭이 일어날 수 있다. 제1 및 제2 전송 신호(TS1, TS2) 사이에서 상쇄 간섭이 일어나면, 제1 및 제2 전송 신호(TS1, TS2)를 동일 위상으로 전송한 경우에 비하여 전자파 장애(Electro-Magnetic interference: EMI) 문제를 개선할 수 있다.
또한, 제1 서브 영역(SSA1)으로 공급되는 제1 전송 신호(TS1)는 제3 서브 영역(SSA3)으로 제3 전송 신호(TS3)와 반전된 위상을 갖는다. 따라서, 제1 및 제3 전송 신호(TS1, TS3) 사이에서도 상쇄 간섭이 일어날 수 있다. 마찬가지로, 제2 서브 영역(SSA2)으로 공급되는 제2 전송 신호(TS2)는 제4 서브 영역(SSA4)으로 제4 전송 신호(TS4)와 반전된 위상을 갖는다. 따라서, 제2 및 제4 전송 신호(TS2, TS4) 사이에서도 상쇄 간섭이 일어날 수 있다. 이처럼, 인접하는 서브 영역들(SSA1~SSA4) 사이에서 상쇄 간섭이 일어남으로써, 전자파 장애 문제를 더욱 개선할 수 있다.
도 5b를 참조하면, 제2 전송 신호(TS2)의 제2 진폭(Va2)은 제1 전송 신호(TS1a)의 제1 진폭(Va11)과 상이할 수 있다. 예를 들어, 제1 전송 신호(TS1a)의 제1 진폭(Va11)은 제2 전송 신호(TS2)의 제2 진폭(Va2)보다 클 수 있다. 제1 전송 신호(TS1a)와 제2 전송 신호(TS2)의 진폭 차이는 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이에 따라 설정될 수 있다. 따라서, 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이를 보상하기 위한 등저항 설계를 하지 않고, 제1 및 제2 전송 신호(TS1a, TS2)의 진폭을 조절하는 것 만으로도 효율적으로 상쇄 간섭을 일으킬 수 있다.
또한, 제4 전송 신호(TS4)의 제4 진폭(Va4)은 제3 전송 신호(TS3a)의 제3 진폭(Va31)과 상이할 수 있다. 예를 들어, 제3 전송 신호(TS3a)의 제3 진폭(Va31)은 제4 전송 신호(TS4)의 제4 진폭(Va4)보다 클 수 있다. 제3 전송 신호(TS3a)와 제4 전송 신호(TS4)의 진폭 차이는 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이의 라인 저항의 차이에 따라 설정될 수 있다. 따라서, 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이의 라인 저항의 차이를 보상하기 위한 등저항 설계를 하지 않고, 제3 및 제4 전송 신호(TS3a, TS4)의 진폭을 조절하는 것 만으로도 효율적으로 상쇄 간섭을 일으킬 수 있다.
도 6a는 도 4에 도시된 입력 센서의 일 부분을 확대한 평면도이고, 도 6b는 도 6a에 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다. 도 7a는 본 발명의 일 실시예에 따른 입력 센서의 일 부분을 확대한 평면도이고, 도 7b는 도 7a에 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 감지 전극들(TE1) 각각은 제1 방향(DR1)으로 배열된 복수의 제1 감지 패턴들(TP1) 및 복수의 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 적어도 하나의 제1 브릿지 패턴(BP1)은 서로 인접한 두 개의 제1 감지 패턴들(TP1)에 연결될 수 있다.
복수의 제1 감지 패턴들(TP1) 및 복수의 제1 브릿지 패턴들(BP1) 사이에는 감지 절연층(203)이 배치되고,　감지 절연층(203)에 정의된 컨택홀들(TP_CH)을 통해 복수의 제1 브릿지 패턴들(BP1) 각각이 대응하는 제1　감지 패턴(TP1)에 연결될 수 있다.
제2 감지 전극들(RE1) 각각은 제2 방향(DR2)으로 배열된 제2 감지 패턴들(RP1) 및 제1 연장 패턴들(EP1)을 포함할 수 있다. 적어도 하나의 제1 연장 패턴(EP1)은 서로 인접한 두 개의 제2 감지 패턴들(RP1)으로부터 연장될 수 있다. 제1 연장 패턴(EP1)은 인접한 두 개의 제2 감지 패턴들(RP1)과 일체로 형성될 수 있다. 제1 연장 패턴들(EP1)은 제1 브릿지 패턴들(BP1)과 절연되고, 제1 브릿지 패턴들(BP1)과 교차하도록 연장할 수 있다.
제1　및 제2　감지 패턴들(TP1, RP1), 그리고 제1 연장 패턴들(EP1)은 같은 층(예를 들어, 감지 절연층(203)) 상에 배치될 수 있다.　제1 브릿지 패턴들(BP1)은 감지 절연층(203)과 다른 층(예를 들어, 베이스 절연층(201)) 상에 배치될 수 있다.
본 발명의 일 예로, 제1　및 제2　감지 패턴들(TP1, RP1), 그리고 제1 연장 패턴들(EP1)은 도 2c에 도시된 제2 도전층(204)에 포함될 수 있고, 제1 브릿지 패턴들(BP1)은 도 2c에 도시된 제1 도전층(202)에 포함될 수 있다.
본 발명의 일 예로, 제1　및 제2　감지 패턴들(TP1, RP1), 제1 연장 패턴들(EP1) 및 제1 브릿지 패턴들(BP1)은 투명 도전층을 포함할 수 있다. 제1　및 제2　감지 패턴들(TP1, RP1) 각각은 복수개의 발광 소자(100PE, 도 2c 참조)를 커버할 정도의 사이즈를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 예로, 제1　및 제2　감지 패턴들(TPa, RPa), 제1 연장 패턴들(EPa) 및 제1 브릿지 패턴들(BPa)은 금속층을 포함할 수 있다. 제1　및 제2　감지 패턴들(TPa, RPa), 제1 연장 패턴들(EPa) 및 제1 브릿지 패턴들(BPa) 각각은 메쉬 형상을 가질 수 있다.　따라서, 제1　및 제2　감지 패턴들(TPa, RPa) 각각에는 터치 개구부들(TOP)이 정의될 수 있다. 본 발명의 일 예로, 터치 개구부들(TOP) 각각은 마름모 형상을 가질 수 있다.
평면 상에서 봤을 때,　복수개의 발광 소자(100PE, 도 2d 참조)는 터치 개구부들(TOP)　내에 각각 배치될 수 있다.　따라서, 각 발광 소자(100PE)에서 생성된 광은 제1　및 제2　감지 패턴들(TPa, RPa)의 영향을 받지 않고 정상적으로 출광될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 입력 센서의 평면도이고, 도 8b는 도 8a에 도시된 제1 부분(BB1)을 확대한 평면도이다. 도 8a에 도시된 구성 요소 중 도 4에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 중복되는 설명은 생략한다.
도 8a 및 도 8b를 참조하면, 입력 센서(ISPa)는 제1 센싱 영역(SA1a) 및 제2 센싱 영역(SA2a)을 포함한다. 제1 센싱 영역(SA1a) 및 제2 센싱 영역(SA2a)은 제2 방향(DR2) 상에서 서로 인접할 수 있다.
제1 센싱 영역(SA1a)은 제1 서브 영역(SSA1a) 및 제2 서브 영역(SSA2a)을 포함한다. 제1 및 제2 서브 영역(SSA1a, SSA2a)은 제1 방향(DR1) 상에서 서로 인접할 수 있다. 제2 센싱 영역(SA2a)은 제3 서브 영역(SSA3a) 및 제3 서브 영역(SSA4a)을 포함한다. 제3 및 제4 서브 영역(SSA3a, SS4a)은 제1 방향(DR1) 상에서 서로 인접할 수 있다.
입력 센서(ISPa)는 제1 감지 전극들(TE1), 제2 감지 전극들(RE1), 제3 감지 전극들(TE2), 및 제4 감지 전극들(RE2)을 포함할 수 있다.
제1 감지 전극들(TE1) 각각은 제1 방향(DR1)으로 배열된 복수의 제1 감지 패턴들(TP1) 및 복수의 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 적어도 하나의 제1 브릿지 패턴(BP1)은 서로 인접한 두 개의 제1 감지 패턴들(TP1)에 연결될 수 있다. 제2 감지 전극들(RE1) 각각은 제2 방향(DR2)으로 배열된 제2 감지 패턴들(RP1) 및 제1 연장 패턴들(EP1)을 포함할 수 있다. 적어도 하나의 제1 연장 패턴(EP1)은 서로 인접한 두 개의 제2 감지 패턴들(RP2)으로부터 연장될 수 있다.
제3 감지 전극들(TE2) 각각은 제1 방향(DR1)으로 배열된 복수의 제3 감지 패턴들(TP2) 및 복수의 제2 브릿지 패턴들(BP2)을 포함할 수 있다. 적어도 하나의 제2 브릿지 패턴(BP2)은 서로 인접한 두 개의 제3 감지 패턴들(TP2)에 연결될 수 있다. 제4 감지 전극들(RE2) 각각은 제2 방향(DR2)으로 배열된 제4 감지 패턴들(RP2) 및 제2 연장 패턴들(EP2)을 포함할 수 있다. 적어도 하나의 제2 연장 패턴(EP2)은 서로 인접한 두 개의 제4 감지 패턴들(RP2)으로부터 연장될 수 있다.
제1 감지 전극들(TE1)과 제3 감지 전극들(TE2)은 제1 및 제2 서브 영역(SSA1, SSA2)의 경계를 기준으로 서로 비대칭된 형상을 가질 수 있다. 제1 감지 전극들(TE1)의 제1 방향(DR1) 상에서의 길이는 제3 감지 전극들(TE2)의 제1 방향(DR1) 상에서의 길이와 상이할 수 있다. 구체적으로, 제1 감지 전극들(TE1) 중 마지막 열(예를 들어, 7번째 열)에 배치되는 제1 감지 전극(TE1)의 길이는 제3 감지 전극들(TE2) 중 마지막 열에 배치되는 제3 감지 전극(TE2)의 길이보다 작을 수 있다. 즉, 동일 열에 배치되는 제1 및 제3 감지 전극들(TE1, TE2)은 서로 상이한 길이를 가질 수 있다. 제1 감지 전극들(TE1)과 제3 감지 전극들(TE2) 사이의 길이 차이는 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이에 따라 설정될 수 있다.
제1 감지 패턴들(TP1) 중 제1 및 제2 서브 영역(SSA1, SSA2)의 경계에 배치된 제1 감지 패턴들(이하, 제1 경계 감지 패턴들(BTP1)이라 지칭함)은 대응하는 제1 전송 라인(TL1a~TL7a)의 길이가 길어질수록 감소하는 면적을 가질 수 있다. 예를 들어, 마지막 열의 제1 경계 감지 패턴(BTP1)은 첫번째 열의 제1 경계 감지 패턴(BTP1)보다 작은 면적을 가질 수 있다. 첫번째 열로부터 마지막 열로 갈수록 제1 경계 감지 패턴들(BTP1)의 면적은 점차적으로 감소할 수 있다.
제2 감지 패턴들(TP2) 중 제1 및 제2 서브 영역(SSA1, SSA2)의 경계에 배치된 제2 감지 패턴들(이하, 제2 경계 감지 패턴들(BTP2)이라 지칭함)은 대응하는 제2 전송 라인(TL1b~TL7b)의 길이가 길어질수록 증가하는 면적을 가질 수 있다. 예를 들어, 마지막 열의 제2 경계 감지 패턴(BTP2)은 첫번째 열의 제2 경계 감지 패턴(BTP2)보다 큰 면적을 가질 수 있다. 첫번째 열로부터 마지막 열로 갈수록 제2 경계 감지 패턴들(BTP2)의 면적은 점차적으로 증가할 수 있다.
제1 서브 영역(SSA1)으로 공급되는 제1 전송 신호(TS1, 도 5a 참조)와 제2 서브 영역(SSA2)으로 공급되는 제2 전송 신호(TS2, 도 5a 참조)가 서로 반전된 위상을 갖더라도, 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이에서 라인 저항의 차이가 발생하면, 제1 및 제2 전송 신호(TS1, TS2) 사이에서 정확하게 상쇄 간섭이 일어나지 않을 수 있다. 이러한 라인 저항의 차이를 보상하기 위하여, 제1 감지 전극들(TE1)의 길이를 제3 감지 전극들(TE2)의 길이와 상이하게 설정할 수 있다. 이 경우, 제1 감지 전극들(TE1)과 제3 감지 전극들(TE2)의 길이 차이로 인해 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이에서의 라인 저항의 차이가 보상될 수 있다. 그 결과, 라인 저항의 차이에도 불구하고 제1 및 제2 전송 신호(TS1, TS2) 사이에서 상쇄 간섭이 발생할 수 있고, 그로 인해 전자파 장애 문제를 효율적으로 개선할 수 있다.
제5 감지 전극들(TE3)과 제7 감지 전극들(TE4)은 제3 및 제4 서브 영역(SSA3, SSA4)의 경계를 기준으로 서로 비대칭된 형상을 가질 수 있다. 제5 감지 전극들(TE3)의 제1 방향(DR1) 상에서의 길이는 제7 감지 전극들(TE4)의 제1 방향(DR1) 상에서의 길이와 상이할 수 있다. 구체적으로, 제5 감지 전극들(TE3) 중 첫번째 열에 배치되는 제5 감지 전극(TE3)의 길이는 제7 감지 전극들(TE4) 중 첫번째 열에 배치되는 제7 감지 전극(TE4)의 길이보다 작을 수 있다. 즉, 동일 열에 배치되는 제5 및 제7 감지 전극들(TE3, TE4)은 서로 상이한 길이를 가질 수 있다. 제5 감지 전극들(TE3)과 제7 감지 전극들(TE4) 사이의 길이 차이는 제3 전송 라인들(TL1c~TL7c)과 제4 전송 라인들(TL1d~TL7d) 사이의 라인 저항의 차이에 따라 설정될 수 있다. 제5 감지 전극들(TE3)의 길이는 첫번째 열로부터 마지막 열로 갈수록 점차적으로 증가할 수 있다. 제7 감지 전극들(TE4)의 길이는 첫번째 열로부터 마지막 열로 갈수록 점차적으로 감소할 수 있다.
제3 서브 영역(SSA3)으로 공급되는 제3 전송 신호(TS3, 도 5a 참조)와 제4 서브 영역(SSA4)으로 공급되는 제4 전송 신호(TS4, 도 5a 참조)가 서로 반전된 위상을 갖더라도, 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이에서 라인 저항의 차이가 발생하면, 제3 및 제4 전송 신호(TS3, TS4) 사이에서 정확하게 상쇄 간섭이 일어나지 않을 수 있다. 이러한 라인 저항의 차이를 보상하기 위하여, 제5 감지 전극들(TE3)의 길이를 제7 감지 전극들(TE4)의 길이와 상이하게 설정할 수 있다. 이 경우, 제5 감지 전극들(TE3)과 제7 감지 전극들(TE4)의 길이 차이로 인해 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이에서의 라인 저항의 차이가 보상될 수 있다. 그 결과, 라인 저항의 차이에도 불구하고 제3 및 제4 전송 신호(TS3, TS4) 사이에서 상쇄 간섭이 발생할 수 있고, 그로 인해 전자파 장애 문제를 효율적으로 개선할 수 있다.
도 9는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다. 도 9에 도시된 구성 요소 중 도 4에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 중복되는 설명은 생략한다.
도 9를 참조하면, 입력 센서(ISP)는 제1 전송 라인들(TL1a~TL7a), 제1 수신 라인들(RL1a~RL4a), 제2 전송 라인들(TL1b~TL7b), 및 제2 수신 라인들(RL1b~RL4b)을 포함한다. 제2 전송 라인들(TL1b~TL7b) 각각에는 제1 저항 보상 패턴들(CP1)이 제공될 수 있다. 제1 저항 보상 패턴들(CP1)은 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이를 보상할 수 있다. 구체적으로, 제1 저항 보상 패턴들(CP1)은 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 길이 차이를 보상할 수 있다. 제2 전송 라인들(TL1b~TL7b)은 제1 저항 보상 패턴들(CP1)에 의해 전체 길이가 증가할 수 있고, 그 결과 길이 차이로 인한 라인 저항의 차이를 보상하여 등저항 설계를 구현할 수 있다. 따라서, 제1 및 제2 전송 신호(TS1, TS2, 도 5a 참조) 사이에서 상쇄 간섭이 발생할 수 있고, 그로 인해 전자파 장애 문제를 효율적으로 개선할 수 있다.
입력 센서(ISP)는 제3 전송 라인들(TL8a~TL14a), 제3 수신 라인들(RL1c~RL4c), 제4 전송 라인들(TL8b~TL14b), 및 제4 수신 라인들(RL1d~RL4d)을 더 포함한다. 제4 전송 라인들(TL8b~TL14b) 각각에는 제2 저항 보상 패턴들(CP2)이 제공될 수 있다. 제2 저항 보상 패턴들(CP2)은 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이의 라인 저항의 차이를 보상할 수 있다. 구체적으로, 제2 저항 보상 패턴들(CP2)은 제3 전송 라인들(TL8a~TL14a)과 제4 전송 라인들(TL8b~TL14b) 사이의 길이 차이를 보상할 수 있다. 제4 전송 라인들(TL8b~TL14b)은 제2 저항 보상 패턴들(CP2)에 의해 전체 길이가 증가할 수 있고, 그 결과 길이 차이로 인한 라인 저항의 차이를 보상하여 등저항 설계를 구현할 수 있다. 따라서, 제3 및 제4 전송 신호(TS3, TS4, 도 5a 참조) 사이에서 상쇄 간섭이 발생할 수 있고, 그로 인해 전자파 장애 문제를 효율적으로 개선할 수 있다.
도 10a는 도 4에 도시된 제2 부분을 확대한 평면도이고, 도 10b는 도 4에 도시된 제3 부분을 확대한 평면도이다. 도 10c는 본 발명의 일 실시예에 따른 제1 서브 더미 패턴들의 위치별 면적 변화를 나타낸 도면이다. 도 10d는 본 발명의 일 실시예에 따른 제3 서브 더미 패턴들의 위치별 면적 변화를 나타낸 도면이다.
도 4, 도 10a 및 도 10b를 참조하면, 입력 센서(ISP)는 제1 감지 전극들(TE1), 제2 감지 전극들(RE1), 제3 감지 전극들(TE2), 및 제4 감지 전극들(RE2)을 포함할 수 있다.
제1 감지 전극들(TE1) 각각은 제1 방향(DR1)으로 배열된 복수의 제1 감지 패턴들(TP1) 및 복수의 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 적어도 하나의 제1 브릿지 패턴(BP1)은 서로 인접한 두 개의 제1 감지 패턴들(TP1)에 연결될 수 있다. 제2 감지 전극들(RE1) 각각은 제2 방향(DR2)으로 배열된 제2 감지 패턴들(RP1) 및 제1 연장 패턴들(EP1)을 포함할 수 있다. 적어도 하나의 제1 연장 패턴(EP1)은 서로 인접한 두 개의 제2 감지 패턴들(RP2)으로부터 연장될 수 있다.
제3 감지 전극들(TE2) 각각은 제1 방향(DR1)으로 배열된 복수의 제3 감지 패턴들(TP2) 및 복수의 제2 브릿지 패턴들(BP2)을 포함할 수 있다. 적어도 하나의 제2 브릿지 패턴(BP2)은 서로 인접한 두 개의 제3 감지 패턴들(TP2)에 연결될 수 있다. 제4 감지 전극들(RE2) 각각은 제2 방향(DR2)으로 배열된 제4 감지 패턴들(RP2) 및 제2 연장 패턴들(EP2)을 포함할 수 있다. 적어도 하나의 제2 연장 패턴(EP2)은 서로 인접한 두 개의 제4 감지 패턴들(RP2)으로부터 연장될 수 있다.
도 10a에 도시된 바와 같이, 입력 센서(ISP)는 제1 및 제2 섬 패턴들(ILP1, ILP2)을 더 포함할 수 있다. 제1 및 제2 섬 패턴들(ILP1, ILP2)은 제2 감지 패턴들(RP1) 및 제1 연장 패턴들(EP1)과 전기적으로 절연되며, 제1 감지 패턴들(TP1)과 전기적으로 연결될 수 있다.
제1 및 제2 섬 패턴들(ILP1, ILP2) 각각은 육각형의 형상을 가질 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 섬 패턴(ILP1)은 다양한 형상을 가질 수 있다. 제2 섬 패턴(ILP2)은 제1 방향(DR1)으로 연장되는 제1 축(AX1)을 기준으로 제1 섬 패턴(ILP1)과 대칭되는 형상을 가질 수 있다. 제2 섬 패턴(ILP2)은 제1 섬 패턴(ILP1)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
본 발명의 일 실시예에서, 두 개의 제1 감지 패턴들(TP1)을 연결하기 위해 4 개의 제1 브릿지 패턴들(BP1)이 배치된 것을 예시적으로 도시하였으나, 제1 브릿지 패턴들(BP1)의 개수는 특별히 이에 제한되는 것은 아니다. 제1 브릿지 패턴들(BP1) 각각은 제1 감지 패턴들(TP1) 중 하나 및 제1 및 제2 섬 패턴들(ILP1, ILP2) 중 하나와 연결될 수 있다. 서로 이격된 두 개의 제1 감지 패턴들(TP1)은 제1 브릿지 패턴들(BP1)과 제1 및 제2 섬 패턴들(ILP1, ILP2)을 통해 서로 전기적으로 연결될 수 있다.
입력 센서(ISP)는 제1 더미 패턴들(MP1)을 더 포함할 수 있다. 제1 더미 패턴들(MP1)은 제1 감지 패턴들(TP1) 및 제2 감지 패턴들(RP1)과 동일 공정을 통해 형성되고, 제1 감지 패턴들(TP1) 및 제2 감지 패턴들(RP1)과 동일 물질을 포함할 수 있다. 제1 더미 패턴들(MP1)은 플로팅 전극으로 제1 감지 패턴들(TP1) 및 제2 감지 패턴들(RP1)과 전기적으로 연결되지 않는다. 제1 더미 패턴들(MP1)은 제1 감지 패턴들(TP1)과 제2 감지 패턴들(RP1) 사이에 배치될 수 있다. 제1 더미 패턴들(MP1)이 배치됨으로써 제1 감지 패턴들(TP1) 및 제2 감지 패턴들(RP1) 사이의 경계 영역이 시인되는 문제가 감소될 수 있다. 제1 더미 패턴들(MP1)은 제1 서브 더미 패턴들(MP1a) 및 제2 서브 더미 패턴들(MP1b)을 포함할 수 있다.
제1 서브 더미 패턴들(MP1a)은 제1 감지 패턴들(TP1)과 각각 인접할 수 있다. 제2 서브 더미 패턴들(MP1b)은 제2 감지 패턴들(RP1)과 각각 인접할 수 있다. 제1 서브 더미 패턴들(MP1a) 및 제2 서브 더미 패턴들(MP1b)은 서로 이격될 수 있다.
도 10c에 도시된 바와 같이, 제1 서브 더미 패턴들(MP1a)은 첫번째 열(C1_1)로부터 마지막 열(C1_7)로 갈수록 증가하는 폭을 가질 수 있다. 예를 들어, 제1 서브 더미 패턴들(MP1a)은 첫번째 열(C1_1)에서 제1 폭(W1_1)을 갖고, 세번째 열(C1_3)에서 제2 폭(W1_3)을 가지며, 마지막 열(C1_1)에서 제3 폭(W1_7)을 가질 수 있다. 제2 폭(W1_3)은 제1 폭(W1_1)보다 크고, 제3 폭(W1_7)은 제2 폭(W1_3)보다 클 수 있다.
제1 서브 더미 패턴들(MP1a)의 폭이 증가하는 만큼, 제1 감지 패턴들(TP1)의 면적은 감소할 수 있다. 즉, 제1 감지 패턴들(TP1)의 면적은 첫번째 열(C1_1)로부터 마지막 열(C1_7)로 갈수록 감소할 수 있다. 제1 감지 패턴들(TP1)의 면적의 차이는 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이에 따라 설정될 수 있다.
다시 도 10b를 참조하면, 입력 센서(ISP)는 제3 및 제4 섬 패턴들(ILP3, ILP4)을 더 포함할 수 있다. 제3 및 제4 섬 패턴들(ILP3, ILP4)은 제4 감지 패턴들(RP2) 및 제2 연장 패턴들(EP1)과 전기적으로 절연되며, 제3 감지 패턴들(TP2)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 두 개의 제3 감지 패턴들(TP2)을 연결하기 위해 4 개의 제2 브릿지 패턴들(BP2)이 배치된 것을 예시적으로 도시하였으나, 제2 브릿지 패턴들(BP2)의 개수는 특별히 이에 제한되는 것은 아니다. 제2 브릿지 패턴들(BP2) 각각은 제3 감지 패턴들(TP2) 중 하나 및 제3 및 제4 섬 패턴들(ILP3, ILP4) 중 하나와 연결될 수 있다. 서로 이격된 두 개의 제3 감지 패턴들(TP2)은 제2 브릿지 패턴들(BP2)과 제3 및 제4 섬 패턴들(ILP3, ILP4)을 통해 서로 전기적으로 연결될 수 있다.
입력 센서(ISP)는 제2 더미 패턴들(MP2)을 더 포함할 수 있다. 제2 더미 패턴들(MP2)은 제3 감지 패턴들(TP2) 및 제4 감지 패턴들(RP2)과 동일 공정을 통해 형성되고, 제3 감지 패턴들(TP2) 및 제4 감지 패턴들(RP2)과 동일 물질을 포함할 수 있다. 제2 더미 패턴들(MP2)은 플로팅 전극으로 제3 감지 패턴들(TP2) 및 제4 감지 패턴들(RP2)과 전기적으로 연결되지 않는다. 제2 더미 패턴들(MP2)은 제3 감지 패턴들(TP2)과 제4 감지 패턴들(RP2) 사이에 배치될 수 있다. 제2 더미 패턴들(MP2)이 배치됨으로써 제3 감지 패턴들(TP2) 및 제4 감지 패턴들(RP2) 사이의 경계 영역이 시인되는 문제가 감소될 수 있다. 제2 더미 패턴들(MP2)은 제3 서브 더미 패턴들(MP2a) 및 제4 서브 더미 패턴들(MP2b)을 포함할 수 있다.
제3 서브 더미 패턴들(MP2a)은 제3 감지 패턴들(TP2)과 각각 인접할 수 있다. 제4 서브 더미 패턴들(MP2b)은 제4 감지 패턴들(RP2)과 각각 인접할 수 있다. 제3 서브 더미 패턴들(MP2a) 및 제4 서브 더미 패턴들(MP2b)은 서로 이격될 수 있다.
도 10d에 도시된 바와 같이, 제3 서브 더미 패턴들(MP3a)은 첫번째 열(C2_1)로부터 마지막 열(C2_7)로 갈수록 증가하는 폭을 가질 수 있다. 예를 들어, 제3 서브 더미 패턴들(MP2a)은 첫번째 열(C2_1)에서 제1 폭(W2_1)을 갖고, 세번째 열(C2_3)에서 제2 폭(W2_3)을 가지며, 마지막 열(C2_7)에서 제3 폭(W2_7)을 가질 수 있다. 제2 폭(W2_3)은 제1 폭(W2_1)보다 크고, 제3 폭(W2_7)은 제2 폭(W2_3)보다 클 수 있다.
제3 서브 더미 패턴들(MP2a)의 폭이 증가하는 만큼, 제3 감지 패턴들(TP2)의 면적은 감소할 수 있다. 즉, 제3 감지 패턴들(TP2)의 면적은 첫번째 열(C2_1)로부터 마지막 열(C2_7)로 갈수록 감소할 수 있다. 제3 감지 패턴들(TP2)의 면적의 차이는 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 차이에 따라 설정될 수 있다.
이로써, 제1 전송 라인들(TL1a~TL7a)과 제2 전송 라인들(TL1b~TL7b) 사이의 라인 저항의 보상하여 등저항 설계를 구현할 수 있다. 그 결과, 제1 및 제2 전송 신호(TS1, TS2, 도 5a 참조) 사이에서 상쇄 간섭이 발생할 수 있고, 그로 인해 전자파 장애 문제를 효율적으로 개선할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 평면도이고, 도 12는 본 발명의 일 실시예에 따른 입력 센서의 평면도이다. 도 11 및 도 12에 도시된 구성 요소 중 도 1b 및 도 4에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 중복되는 설명은 생략한다.
도 11을 참조하면, 표시 장치(DDa)에는 제1 액티브 영역(AA1), 제2 액티브 영역(AA2), 경계 영역(DS) 및 주변 영역(NAA)이 정의될 수 있다. 제1 및 제2 액티브 영역(AA1, AA2) 각각은 화소들이 배치되어 실질적으로 영상을 표시할 수 있는 영역이다. 본 발명의 일 예로, 제1 액티브 영역(AA1)에 표시되는 영상을 제1 영상(IM1)으로 지칭하고, 제2 액티브 영역(AA2)에 표시되는 영상을 제2 영상(IM2)으로 지칭한다. 제1 및 제2 영상(IM1, IM2)은 서로 독립된 영상일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 제1 및 제2 영상(IM1, IM2)은 서로 종속된 영상일 수 있다.
경계 영역(DS) 및 주변 영역(NAA)은 영상(IM)이 표시되지 않는 영역일 수 있다. 경계 영역(DS)은 제1 및 제2 액티브 영역(AA1, AA2) 사이에 배치되고, 주변 영역(NAA)은 제1 및 제2 액티브 영역(AA1, AA2)의 주변을 에워쌀 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 주변 영역(NAA)은 제1 및 제2 액티브 영역(AA1, AA2) 중 어느 하나의 일측에만 배치되거나 또는 생략될 수 있다.
도 12를 참조하면, 입력 센서(ISPc)는 제1 센싱 영역(SA1b) 및 제2 센싱 영역(SA2b)을 포함한다. 제1 센싱 영역(SA1b) 및 제2 센싱 영역(SA2b)은 제2 방향(DR2) 상에서 서로 인접할 수 있다.
제1 센싱 영역(SA1b)은 제1 서브 영역(SSA1b) 및 제2 서브 영역(SSA2b)을 포함한다. 제1 및 제2 서브 영역(SSA1b, SSA2b)은 제1 방향(DR1) 상에서 서로 인접할 수 있다. 제2 센싱 영역(SA2b)은 제3 서브 영역(SSA3b) 및 제3 서브 영역(SSA4b)을 포함한다. 제3 및 제4 서브 영역(SSA3b, SS4b)은 제1 방향(DR1) 상에서 서로 인접할 수 있다.
제1 서브 영역(SSA1b)은 제1 및 제2 영역(A1, A2)을 포함한다. 제1 영역(A1)에는 제1 서브 감지 전극들(TE1_1) 및 제2 서브 감지 전극(RE1_1)이 배치되고, 제2 영역(A2)에는 제3 서브 감지 전극들(TE1_2) 및 제4 서브 감지 전극(RE1_2)이 배치된다.
제2 서브 영역(SSA2b)은 제3 및 제4 영역(A3, A4)을 포함한다. 제3 영역(A3)에는 제5 서브 감지 전극들(TE2_1) 및 제6 서브 감지 전극(RE2_1)이 배치되고, 제4 영역(A4)에는 제7 서브 감지 전극들(TE2_2) 및 제8 서브 감지 전극(RE2_2)이 배치된다.
제1 서브 감지 전극들(TE1_1) 및 제3 서브 감지 전극들(TE1_2)은 제1 센서 컨트롤러(TIC1)로부터 제1 전송 신호(TS1, 도 5a 참조)를 수신한다. 제5 서브 감지 전극들(TE2_1) 및 제7 서브 감지 전극들(TE2_2)은 제1 센서 컨트롤러(TIC1)로부터 제2 전송 신호(TS2, 도 5a 참조)를 수신한다. 제2 전송 신호(TS2)는 제1 전송 신호(TS1)와 반전된 위상을 가질 수 있다. 대안적으로, 제1 서브 감지 전극들(TE1_1) 및 제3 서브 감지 전극들(TE1_2)은 제1 센서 컨트롤러(TIC1)로부터 서로 반전된 위상을 갖는 제1 및 제2 서브 전송 신호를 각각 수신할 수 있다. 또한, 제5 서브 감지 전극들(TE2_1) 및 제7 서브 감지 전극들(TE2_2)은 제1 센서 컨트롤러(TIC1)로부터 서로 반전된 위상을 갖는 제3 및 제4 서브 전송 신호를 각각 수신할 수 있다.
제1 서브 감지 전극들(TE1_1) 및 제3 서브 감지 전극들(TE1_2)은 제1 및 제3 영역(A1, A3)의 경계에서 서로 이격되어 배치될 수 있다. 제1 서브 감지 전극들(TE1_1)은 제3 서브 감지 전극들(TE1_2)과 전기적으로 절연될 수 있다. 제5 서브 감지 전극들(TE2_1) 및 제7 서브 감지 전극들(TE2_2)은 제2 및 제4 영역(A2, A4)의 경계에서 서로 이격되어 배치될 수 있다. 제5 서브 감지 전극들(TE2_1)은 제7 서브 감지 전극들(TE2_2)과 전기적으로 절연될 수 있다.
제2 서브 감지 전극(RE1_1) 및 제4 서브 감지 전극(RE1_2)은 제1 및 제2 영역(A1, A2)의 경계에서 서로 이격되어 배치될 수 있다. 제2 서브 감지 전극(RE1_1)은 제4 서브 감지 전극(RE1_2)과 전기적으로 절연될 수 있다. 제6 서브 감지 전극(RE2_1) 및 제8 서브 감지 전극(RE2_2)은 제3 및 제4 영역(A3, A4)의 경계에서 서로 이격되어 배치될 수 있다. 제6 서브 감지 전극(RE2_1)은 제8 서브 감지 전극(RE2_2)과 전기적으로 절연될 수 있다.
입력 센서(ISP)는 제1 전송 라인들(TL1a~TL6a), 제1 서브 수신 라인들(RL1a~RL4a), 제2 서브 수신 라인들(RL1e~RL4e), 제2 전송 라인들(TL1b~TL6b), 제3 서브 수신 라인들(RL1b~RL4b) 및 제4 서브 수신 라인들(RL1f~RL4f)을 포함한다.
제1 전송 라인들(TL1a~TL6a)은 제1 및 제3 서브 감지 전극들(TE1_1, TE1_2)에 연결되고, 제2 전송 라인들(TL1b~TL6b)은 제5 및 제7 서브 감지 전극들(TE2_1, TE2_2)에 연결된다. 제1 서브 수신 라인들(RL1a~RL4a)은 제2 서브 감지 전극들(RE1_1)에 연결되고, 제2 서브 수신 라인들(RL1e~RL4e)은 제4 서브 감지 전극들(RE1_2)에 연결된다. 제3 서브 수신 라인들(RL1b~RL4b)은 제6 서브 감지 전극들(RE2_1)에 연결되고, 제4 서브 수신 라인들(RL1f~RL4f)은 제8 서브 감지 전극들(RE2_2)에 연결된다.
제1 센서 컨트롤러(TIC1)는 제1 데이터 취득부(AFEa), 제2 데이터 취득부(AFEb), 제3 데이터 취득부(AFEc) 및 제4 데이터 취득부(AFEd)를 포함한다. 제1 데이터 취득부(AFEa)는 제1 서브 수신 라인들(RL1a~RL4a)을 통해 제1 서브 수신 신호를 수신하고, 제2 데이터 취득부(AFEb)는 제2 서브 수신 라인들(RL1e~RL4e)을 통해 제2 서브 수신 신호를 수신한다. 제3 데이터 취득부(AFEc)는 제3 서브 수신 라인들(RL1b~RL4b)을 통해 제3 서브 수신 신호를 수신하고, 제4 데이터 취득부(AFEd)는 제4 서브 수신 라인들(RL1f~RL4f)을 통해 제4 서브 수신 신호를 수신한다.
제1 센서 컨트롤러(TIC1)는 제1 서브 수신 신호를 기초하여, 제1 영역(A1)에서 제1 및 제2 서브 감지 전극들(TE1_1, RE1_1) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제1 센서 컨트롤러(TIC1)는 제2 서브 수신 신호를 기초하여, 제2 영역(A2)에서 제3 및 제4 서브 감지 전극들(TE1_2, RE1_2) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제1 센서 컨트롤러(TIC1)는 제3 서브 수신 신호를 기초하여, 제3 영역(A3)에서 제5 및 제6 서브 감지 전극들(TE2_1, RE2_1) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제1 센서 컨트롤러(TIC1)는 제4 서브 수신 신호를 기초하여, 제4 영역(A4)에서 제7 및 제8 서브 감지 전극들(TE2_2, RE2_2) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다.
본 발명에서, 상호 커패시턴스(mutual capacitance))의 변화를 감지하여 입력을 센싱하는 모드를 제1 센싱 모드라 지칭하고, 셀프캡(Self-cap) 방식으로 입력을 센싱하는 모드를 제2 센싱 모드라 지칭한다.
제1 센싱 모드에서 제1 서브 수신 라인들(RL1a~RL4a), 제2 서브 수신 라인들(RL1e~RL4e), 제3 서브 수신 라인들(RL1b~RL4b) 및 제4 서브 수신 라인들(RL1f~RL4f)에는 바이어스 전압이 인가될 수 있다.
한편, 제2 센싱 모드에서, 제1 센서 컨트롤러(TIC1)는 제1 서브 수신 라인들(RL1a~RL4a)에 제1 서브 전송 신호를 인가하고, 제2 서브 수신 라인들(RL1e~RL4e)에 제1 서브 전송 신호와 반전된 위상을 갖는 제2 서브 전송 신호를 인가할 수 있다. 제2 센싱 모드에서, 제1 센서 컨트롤러(TIC1)는 제3 서브 수신 라인들(RL1b~RL4b)에 제3 서브 전송 신호를 인가하고, 제4 서브 수신 라인들(RL1f~RL4f)에 제3 서브 전송 신호와 반전된 위상을 갖는 제2 서브 전송 신호를 인가할 수 있다. 본 발명의 일 예로, 제1 서브 전송 신호는 제3 서브 전송 신호와 반전된 위상을 가질 수 있고, 제2 서브 전송 신호는 제4 서브 전송 신호와 반전된 위상을 가질 수 있다.
따라서, 제2 센싱 모드에서 제2 및 제4 서브 감지 전극들(RE1_1, RE1_2), 제6 및 제8 서브 감지 전극들(RE2_1, RE2_2)이 제1 내지 제4 서브 전송 신호들을 수신하더라도, 제1 내지 제4 서브 전송 신호들 사이에서 상쇄 간섭이 일어날 수 있다. 이로써, 제2 센싱 모드에서도 전자파 장애 문제를 효율적으로 개선할 수 있다.
제3 서브 영역(SSA3b)은 제5 및 제6 영역(A5, A6)을 포함한다. 제5 영역(A5)에는 제9 서브 감지 전극들(TE3_1) 및 제10 서브 감지 전극(RE3_1)이 배치되고, 제6 영역(A6)에는 제11 서브 감지 전극들(TE3_2) 및 제12 서브 감지 전극(RE3_2)이 배치된다.
제4 서브 영역(SSA4b)은 제7 및 제8 영역(A7, A8)을 포함한다. 제7 영역(A7)에는 제13 서브 감지 전극들(TE4_1) 및 제14 서브 감지 전극(RE4_1)이 배치되고, 제8 영역(A8)에는 제15 서브 감지 전극들(TE4_2) 및 제16 서브 감지 전극(RE4_2)이 배치된다.
제9 서브 감지 전극들(TE3_1) 및 제11 서브 감지 전극들(TE3_2)은 제2 센서 컨트롤러(TIC2)로부터 제3 전송 신호(TS3, 도 5a 참조)를 수신한다. 제13 서브 감지 전극들(TE4_1) 및 제15 서브 감지 전극들(TE4_2)은 제2 센서 컨트롤러(TIC2)로부터 제4 전송 신호(TS4, 도 5a 참조)를 수신한다. 제4 전송 신호(TS4)는 제3 전송 신호(TS3)와 반전된 위상을 가질 수 있다. 대안적으로, 제9 서브 감지 전극들(TE3_1) 및 제11 서브 감지 전극들(TE3_2)은 제2 센서 컨트롤러(TIC2)로부터 서로 반전된 위상을 갖는 제5 및 제6 서브 전송 신호를 각각 수신할 수 있다. 또한, 제13 서브 감지 전극들(TE4_1) 및 제15 서브 감지 전극들(TE4_2)은 제2 센서 컨트롤러(TIC2)로부터 서로 반전된 위상을 갖는 제7 및 제8 서브 전송 신호를 각각 수신할 수 있다.
제9 서브 감지 전극들(TE3_1) 및 제11 서브 감지 전극들(TE3_2)은 제5 및 제6 영역(A5, A6)의 경계에서 서로 이격되어 배치될 수 있다. 제9 서브 감지 전극들(TE3_1)은 제11 서브 감지 전극들(TE3_2)과 전기적으로 절연될 수 있다. 제13 서브 감지 전극들(TE4_1) 및 제15 서브 감지 전극들(TE4_2)은 제7 및 제8 영역(A7, A8)의 경계에서 서로 이격되어 배치될 수 있다. 제13 서브 감지 전극들(TE4_1)은 제15 서브 감지 전극들(TE4_2)과 전기적으로 절연될 수 있다.
제10 서브 감지 전극(RE3_1) 및 제12 서브 감지 전극(RE3_2)은 제5 및 제6 영역(A5, A6)의 경계에서 서로 이격되어 배치될 수 있다. 제10 서브 감지 전극(RE3_1)은 제12 서브 감지 전극(RE3_2)과 전기적으로 절연될 수 있다. 제14 서브 감지 전극(RE4_1) 및 제16 서브 감지 전극(RE4_2)은 제7 및 제8 영역(A7, A8)의 경계에서 서로 이격되어 배치될 수 있다. 제14 서브 감지 전극(RE4_1)은 제16 서브 감지 전극(RE4_2)과 전기적으로 절연될 수 있다.
입력 센서(ISP)는 제3 전송 라인들(TL7a~TL12a), 제5 서브 수신 라인들(RL1c~RL4c), 제6 서브 수신 라인들(RL1g~RL4g), 제4 전송 라인들(TL7b~TL12b), 제7 서브 수신 라인들(RL1d~RL4d) 및 제8 서브 수신 라인들(RL1h~RL4h)을 포함한다.
제3 전송 라인들(TL7a~TL12a)은 제9 및 제11 서브 감지 전극들(TE3_1, TE3_2)에 연결되고, 제4 전송 라인들(TL7b~TL12b)은 제13 및 제15 서브 감지 전극들(TE4_1, TE4_2)에 연결된다. 제5 서브 수신 라인들(RL1c~RL4c)은 제10 서브 감지 전극들(RE3_1)에 연결되고, 제6 서브 수신 라인들(RL1g~RL4g)은 제12 서브 감지 전극들(RE3_2)에 연결된다. 제7 서브 수신 라인들(RL1d~RL4d)은 제14 서브 감지 전극들(RE4_1)에 연결되고, 제8 서브 수신 라인들(RL1h~RL4h)은 제16 서브 감지 전극들(RE4_2)에 연결된다.
제2 센서 컨트롤러(TIC2)는 제5 데이터 취득부(AFEe), 제6 데이터 취득부(AFEf), 제7 데이터 취득부(AFEg) 및 제8 데이터 취득부(AFEh)를 포함한다. 제5 데이터 취득부(AFEe)는 제5 서브 수신 라인들(RL1c~RL4c)을 통해 제5 서브 수신 신호를 수신하고, 제6 데이터 취득부(AFEf)는 제6 서브 수신 라인들(RL1g~RL4g)을 통해 제6 서브 수신 신호를 수신한다. 제7 데이터 취득부(AFEg)는 제7 서브 수신 라인들(RL1d~RL4d)을 통해 제7 서브 수신 신호를 수신하고, 제8 데이터 취득부(AFEh)는 제8 서브 수신 라인들(RL1h~RL4h)을 통해 제8 서브 수신 신호를 수신한다.
제2 센서 컨트롤러(TIC2)는 제5 서브 수신 신호를 기초하여, 제5 영역(A5)에서 제9 및 제10 서브 감지 전극들(TE3_1, RE3_1) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제2 센서 컨트롤러(TIC2)는 제6 서브 수신 신호를 기초하여, 제6 영역(A6)에서 제11 및 제12 서브 감지 전극들(TE3_2, RE3_2) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제2 센서 컨트롤러(TIC2)는 제7 서브 수신 신호를 기초하여, 제7 영역(A7)에서 제13 및 제14 서브 감지 전극들(TE4_1, RE4_1) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다. 제2 센서 컨트롤러(TIC2)는 제8 서브 수신 신호를 기초하여, 제8 영역(A8)에서 제15 및 제16 서브 감지 전극들(TE4_2, RE4_2) 사이의 상호 커패시턴스의 변화를 감지하고, 변화가 감지된 위치에 대한 좌표 정보를 생성할 수 있다.
제1 센싱 모드에서 제5 서브 수신 라인들(RL1c~RL4c), 제6 서브 수신 라인들(RL1g~RL4g), 제7 서브 수신 라인들(RL1d~RL4d), 및 제8 서브 수신 라인들(RL1h~RL4h)에는 바이어스 전압이 인가될 수 있다.
한편, 제2 센싱 모드에서, 제2 센서 컨트롤러(TIC1)는 제5 서브 수신 라인들(RL1c~RL4c)에 제5 서브 전송 신호를 인가하고, 제6 서브 수신 라인들(RL1g~RL4g)에 제5 서브 전송 신호와 반전된 위상을 갖는 제6 서브 전송 신호를 인가할 수 있다. 제2 센싱 모드에서, 제2 센서 컨트롤러(TIC2)는 제7 서브 수신 라인들(RL1d~RL4d)에 제7 서브 전송 신호를 인가하고, 제8 서브 수신 라인들(RL1h~RL4h)에 제7 서브 전송 신호와 반전된 위상을 갖는 제8 서브 전송 신호를 인가할 수 있다. 본 발명의 일 예로, 제5 서브 전송 신호는 제7 서브 전송 신호와 반전된 위상을 가질 수 있고, 제6 서브 전송 신호는 제8 서브 전송 신호와 반전된 위상을 가질 수 있다.
따라서, 제2 센싱 모드에서 제10 및 제12 서브 감지 전극들(RE3_1, RE3_2), 제14 및 제16 서브 감지 전극들(RE4_1, RE4_2)이 제5 내지 제8 서브 전송 신호들을 수신하더라도, 제5 내지 제6 서브 전송 신호들 사이에서 상쇄 간섭이 일어날 수 있다. 이로써, 제2 센싱 모드에서도 전자파 장애 문제를 효율적으로 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
AM: 자동차 DD: 표시장치
DP: 표시패널 ISP: 입력감지패널
TIC1: 제1 센서 컨트롤러 TIC2: 제2 센서 컨트롤러
SA1: 제1 센싱 영역 SA2: 제2 센싱 영역
SSA1: 제1 서브 영역 SSA2: 제2 서브 영역
TE1: 제2 감지 전극들 RE1: 제2 감지 전극들
TE2: 제3 감지 전극들 RE2: 제4 감지 전극들
AFE1: 제1 데이터 취득부 AFE2: 제2 데이터 취득부
TL1a~TL7a: 제1 전송 라인들 TL1b~TL7b: 제2 전송 라인들
TL8a~TL14a: 제1 전송 라인들 TL8b~TL14b: 제4 전송 라인들
TS1: 제1 전송 신호 TS2: 제2 전송 신호
TS3: 제3 전송 신호 TS4: 제4 전송 신호

Claims (22)

  1. 영상을 표시하는 표시 패널;
    상기 표시 패널 상에 배치되고, 입력을 센싱하는 제1 센싱 영역을 포함하고, 제1 센싱 영역이 제1 서브 영역 및 제2 서브 영역을 포함하는 입력 센서; 및
    상기 제1 센싱 영역을 구동하는 제1 센서 컨트롤러를 포함하고,
    상기 입력 센서는,
    상기 제1 서브 영역에 배치되고, 상기 제1 센서 컨트롤러로부터 제1 전송 신호를 수신하는 제1 감지 전극들;
    상기 제1 서브 영역에 배치되고, 상기 제1 감지 전극들과 교차하는 제2 감지 전극들;
    상기 제2 서브 영역에 배치되고, 상기 제1 센서 컨트롤러로부터 상기 제1 전송 신호와 반전된 위상을 갖는 제2 전송 신호를 수신하는 제3 감지 전극들; 및
    상기 제2 서브 영역에 배치되고, 상기 제3 감지 전극들과 교차하는 제4 감지 전극들을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 센서 컨트롤러는,
    상기 제2 감지 전극들로부터 제1 수신 신호를 수신하는 제1 데이터 취득부; 및
    상기 제4 감지 전극들로부터 제2 수신 신호를 수신하는 제2 데이터 취득부를 포함하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 서브 영역과 상기 제2 서브 영역은 제1 방향 상에서 서로 인접하고,
    상기 제1 감지 전극들과 상기 제3 감지 전극들은 상기 제1 서브 영역과 상기 제2 서브 영역의 경계에서 이격되어 배치되는 표시 장치.
  4. 제3항에 있어서, 상기 제1 감지 전극들 및 상기 제3 감지 전극들 각각은 상기 제1 방향으로 연장되고,
    상기 제2 감지 전극들 및 상기 제4 감지 전극들 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
  5. 제4항에 있어서, 상기 입력 센서는,
    상기 제1 감지 전극들에 연결된 제1 전송 라인들;
    상기 제2 감지 전극들에 연결된 제1 수신 라인들;
    상기 제3 감지 전극들에 연결된 제2 전송 라인들; 및
    상기 제4 감지 전극들에 연결된 제2 수신 라인들을 포함하는 표시 장치.
  6. 제5항에 있어서, 상기 제1 감지 전극들과 상기 제3 감지 전극들은 상기 경계를 기준으로 서로 대칭인 형상을 갖는 표시 장치.
  7. 제6항에 있어서, 상기 제1 전송 라인들은 상기 제2 전송 라인들과의 길이 차이를 보상하는 저항 보상 패턴을 포함하는 표시 장치.
  8. 제7항에 있어서, 상기 제1 전송 신호는 상기 제2 전송 신호와 동일한 진폭을 갖는 표시 장치.
  9. 제6항에 있어서, 상기 제1 전송 신호는 상기 제2 전송 신호와 다른 진폭을 갖고,
    상기 제1 전송 신호와 상기 제2 전송 신호의 진폭 차이는 상기 제1 전송 라인들과 상기 제2 전송 라인들 사이의 라인 저항 차이에 따라 설정되는 표시 장치.
  10. 제5항에 있어서, 상기 제1 감지 전극들과 상기 제3 감지 전극들은 상기 제1 방향 상에서 서로 동일한 길이를 갖고,
    상기 제1 감지 전극들과 상기 제3 감지 전극들은 서로 다른 면적을 가지며,
    상기 제1 감지 전극들과 상기 제3 감지 전극들 사이의 면적 차이는 상기 제1 전송 라인들과 상기 제2 전송 라인들 사이의 라인 저항 차이에 따라 설정되는 표시 장치.
  11. 제10항에 있어서, 상기 입력 센서는,
    상기 제1 감지 전극들 주변에 배치된 제1 더미 패턴들; 및
    상기 제3 감지 전극들 주변에 배치된 제2 더미 패턴들을 포함하며,
    상기 제1 감지 전극들과 상기 제3 감지 전극들 사이의 면적 차이에 의해 상기 제1 더미 패턴들과 상기 제2 더미 패턴들은 서로 다른 면적을 갖는 표시 장치.
  12. 제10항에 있어서, 상기 제1 전송 신호는 상기 제2 전송 신호와 동일한 진폭을 갖는 표시 장치.
  13. 제5항에 있어서, 상기 제1 감지 전극들과 상기 제3 감지 전극들은 상기 경계를 기준으로 서로 비대칭인 형상을 갖는 표시 장치.
  14. 제13항에 있어서, 상기 제1 감지 전극들과 상기 제3 감지 전극들은 상기 제1 방향 상에서 서로 다른 길이를 갖고,
    상기 제1 감지 전극들과 상기 제3 감지 전극들 사이의 길이 차이는 상기 제1 전송 라인들과 상기 제2 전송 라인들 사이의 라인 저항 차이에 따라 설정되는 표시 장치.
  15. 제1항에 있어서, 상기 입력 센서는,
    상기 제1 방향과 교차하는 제2 방향 상에서 상기 제1 센싱 영역과 인접하는 제2 센싱 영역을 더 포함하고,
    상기 제2 센싱 영역은 상기 제1 방향 상에서 서로 인접한 제3 서브 영역 및 제4 서브 영역을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제2 센싱 영역에 연결된 제2 센서 컨트롤러를 더 포함하는 표시 장치.
  17. 제16항에 있어서, 상기 입력 센서는,
    상기 제3 서브 영역에 배치되고, 상기 제2 센서 컨트롤러로부터 제3 전송 신호를 수신하는 제5 감지 전극들;
    상기 제3 서브 영역에 배치되고, 상기 제5 감지 전극들과 교차하는 제6 감지 전극들;
    상기 제4 서브 영역에 배치되고, 상기 제2 센서 컨트롤러로부터 상기 제3 전송 신호와 반전된 위상을 갖는 제4 전송 신호를 수신하는 제7 감지 전극들; 및
    상기 제4 서브 영역에 배치되고, 상기 제7 감지 전극들과 교차하는 제8 감지 전극들을 포함하는 표시 장치.
  18. 제17항에 있어서, 상기 제2 센서 컨트롤러는,
    상기 제6 감지 전극들로부터 제3 수신 신호를 수신하는 제3 데이터 취득부; 및
    상기 제8 감지 전극들로부터 제4 수신 신호를 수신하는 제4 데이터 취득부를 포함하는 표시 장치.
  19. 제1항에 있어서, 상기 제2 감지 전극들 중 상기 경계에 인접하여 배치된 제2 경계 감지 전극은 나머지 제2 감지 전극들과 다른 크기를 갖고,
    상기 제4 감지 전극들 중 상기 경계에 인접하여 배치된 제4 경계 감지 전극은 나머지 제4 감지 전극들과 다른 크기를 갖는 표시 장치.
  20. 제1항에 있어서, 상기 제1 서브 영역은 제1 및 제2 영역을 포함하고,
    상기 제2 감지 전극들은 상기 제1 영역에 배치된 제1 서브 감지 전극들 및 상기 제2 영역에 배치된 제2 서브 감지 전극들을 포함하며,
    상기 제2 서브 영역은 제3 및 제4 영역을 포함하고,
    상기 제4 감지 전극들은 상기 제3 영역에 배치된 제3 서브 감지 전극들 및 상기 제4 영역에 배치된 제4 서브 감지 전극들을 포함하는 표시 장치.
  21. 제20항에 있어서, 상기 입력 센서는,
    상기 제1 감지 전극들에 연결된 제1 전송 라인들;
    상기 제1 서브 감지 전극들에 연결된 제1 서브 수신 라인들;
    상기 제2 서브 감지 전극들에 연결된 제2 서브 수신 라인들;
    상기 제3 감지 전극들에 연결된 제2 전송 라인들; 및
    상기 제3 서브 감지 전극들에 연결된 제3 서브 수신 라인들; 및
    상기 제3 서브 감지 전극들에 연결된 제3 서브 수신 라인들을 포함하는 표시 장치.
  22. 제21항에 있어서, 제1 센싱 모드에서 상기 제1 내지 제4 서브 수신 라인들에는 바이어스 전압이 인가되고,
    제2 센싱 모드에서 상기 제1 및 제3 서브 수신 라인에는 제1 서브 전송 신호가 인가되고, 상기 제2 및 제4 서브 수신 라인에는 상기 제1 서브 전송 신호와 반전된 위상을 갖는 제2 서브 전송 신호가 인가되는 표시 장치.
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20220328

PG1501 Laying open of application