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KR20230108771A - 전자 장치 - Google Patents

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KR20230108771A
KR20230108771A KR1020220003647A KR20220003647A KR20230108771A KR 20230108771 A KR20230108771 A KR 20230108771A KR 1020220003647 A KR1020220003647 A KR 1020220003647A KR 20220003647 A KR20220003647 A KR 20220003647A KR 20230108771 A KR20230108771 A KR 20230108771A
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KR
South Korea
Prior art keywords
layer
pixels
sensing
pattern
sub
Prior art date
Application number
KR1020220003647A
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English (en)
Inventor
복승룡
김기철
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/961,115 priority patent/US11861126B2/en
Priority to CN202211448469.2A priority patent/CN116416877A/zh
Publication of KR20230108771A publication Critical patent/KR20230108771A/ko
Priority to US18/532,106 priority patent/US20240111389A1/en

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Abstract

본 발명의 일 실시예에 따른 전자 장치는 표시층 및 감지 전극을 포함하는 센서층을 포함하고, 상기 표시층은 복수의 제1 화소들, 복수의 제2 화소들, 및 복수의 제3 화소들을 포함하고, 상기 복수의 제2 화소들은 상기 제2 방향을 따라 교대로 배열되고, 인접한 두 개의 제2 화소들은 화소 그룹으로 정의되며, 상기 인접한 두 개의 제2 화소들은 상기 제2 방향으로 제1 거리만큼 이격되며, 상기 화소 그룹은 인접한 다른 화소 그룹과 상기 제2 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격되고, 상기 감지 전극은 복수의 감지 패턴들을 포함하는 제1 감지 전극 및 제2 감지 전극을 포함하고, 상기 복수의 감지 패턴들 각각은 제1 부분 및 평면 상에서 보았을 때, 상기 화소 그룹 및 상기 인접한 다른 화소 그룹 사이에 상기 제1 방향으로 연장되는 제2 부분을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 센싱 성능이 향상된 전자 장치에 관한 것이다.
유기 발광 전자 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
적색, 녹색 및 청색을 각각 표시하는 복수의 발광층은 풀 컬러(full color)를 표현할 수 있으며, 이 때 동일한 색을 표시하는 발광층이 일렬로 배열되어 있는 스트라이프(stripe) 구조일 수 있다.
본 발명은 센싱 성능이 향상된 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 표시층 및 상기 표시층 위에 배치되고, 감지 전극을 포함하는 센서층을 포함하고, 상기 표시층은 복수의 제1 화소들, 상기 복수의 제1 화소들과 제1 방향으로 이격된 복수의 제2 화소들, 및 상기 복수의 제1 화소들과 상기 제2 방향을 따라 교대로 배열된 복수의 제3 화소들을 포함하고, 상기 복수의 제2 화소들은 상기 제2 방향을 따라 교대로 배열되고, 인접한 두 개의 제2 화소들은 화소 그룹으로 정의되며, 상기 인접한 두 개의 제2 화소들은 상기 제2 방향으로 제1 거리만큼 이격되며, 상기 화소 그룹은 인접한 다른 화소 그룹과 상기 제2 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격되고, 상기 감지 전극은 복수의 감지 패턴들을 포함하는 제1 감지 전극 및 제2 감지 전극을 포함하고, 상기 복수의 감지 패턴들 각각은 상기 복수의 제1 화소들 및 상기 복수의 제3 화소들과 인접한 제1 부분 및 평면 상에서 보았을 때, 상기 화소 그룹 및 상기 인접한 다른 화소 그룹 사이에 상기 제1 방향으로 연장되는 제2 부분을 포함할 수 있다.
평면 상에서 보았을 때, 상기 감지 전극은 상기 복수의 제1 화소들, 상기 복수의 제2 화소들, 및 상기 제3 화소들과 비중첩할 수 있다.
상기 제2 부분은 복수로 제공되고, 상기 복수의 제2 부분들은 서로 상기 제1 방향으로 이격되고, 상기 화소 그룹 및 상기 인접한 다른 화소 그룹 사이에 배치될 수 있다.
상기 복수의 제2 부분들은 각각이 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열된 제1 서브 부분, 제2 서브 부분, 및 제3 서브 부분을 포함하고, 상기 제2 서브 부분에는 제1 패턴이 정의될 수 있다.
상기 제1 패턴은 상기 제2 서브 부분의 중앙에 정의될 수 있다.
상기 제1 서브 부분에는 제2 패턴이 정의되고, 상기 제3 서브 부분에는 제3 패턴이 정의되며, 상기 제2 방향에서 보았을 때, 상기 제1 패턴, 상기 제2 패턴, 및 상기 제3 패턴은 중첩할 수 있다.
상기 제1 서브 부분에는 제2 패턴이 정의되고, 상기 제3 서브 부분에는 제3 패턴이 정의되며, 상기 제2 방향에서 보았을 때, 상기 제1 패턴, 상기 제2 패턴, 및 상기 제3 패턴은 비중첩할 수 있다.
상기 제1 패턴이 정의된 상기 제2 서브 부분의 일면은 소정의 각도를 가질 수 있다.
상기 제1 패턴은 상기 제2 서브 부분의 일측에 정의될 수 있다.
상기 제1 부분의 폭 및 상기 제2 부분의 폭은 동일할 수 있다.
상기 제1 부분은 제1 폭을 가지고, 상기 제2 부분은 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
평면 상에서 보았을 때, 상기 화소 그룹은 상기 감지 전극과 비중첩할 수 있다.
상기 센서층은 감지 전극과 인접한 더미 전극을 더 포함하고, 상기 더미 전극은 그라운드 전극과 전기적으로 연결될 수 있다.
상기 제1 감지 전극은 상기 감지 패턴들 중 서로 인접한 두 개의 감지 패턴들을 연결하는 적어도 하나의 연결 패턴을 더 포함하고, 상기 제2 감지 전극은 제1 감지 부분들 및 상기 제1 감지 부분들 중 서로 인접한 두 개의 제1 감지 부분들을 연결하는 적어도 하나의 제2 감지 부분을 포함하고, 상기 연결 패턴 및 상기 제2 감지 부분은 서로 상이한 층 상에 배치될 수 있다.
상기 제1 부분에는 복수의 개구부들이 정의되고, 상기 제1 부분은 상기 제2 부분과 전기적으로 연결될 수 있다.
상기 감지 전극은 평면 상에서 보았을 때, 인접한 두 개의 제2 화소들 사이에 배치되고, 상기 제1 부분으로부터 상기 제2 방향으로 돌출된 돌출부를 더 포함할 수 있다.
상기 감지 전극은 상기 제1 부분 및 상기 제2 부분과 상이한 층에 배치되는 제2 감지 전극을 더 포함하고, 평면 상에서 보았을 때, 상기 제1 부분에는 상기 제2 감지 전극과 중첩하는 개구부가 정의될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 표시층 및 상기 표시층 위에 직접 배치되고 감지 전극을 포함하는 센서층을 포함하고, 상기 표시층은 복수의 제1 화소들, 상기 복수의 제1 화소들과 제1 방향으로 이격되고, 각각이 인접한 제2 화소들과 제1 거리 및 상기 제1 거리보다 큰 제2 거리만큼 각각 이격된 복수의 제2 화소들, 및 상기 복수의 제1 화소들과 상기 제2 방향을 따라 교대로 배열된 복수의 제3 화소들을 포함하고, 상기 감지 전극은 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들과 인접한 제1 부분 및 평면 상에서 보았을 때, 상기 제2 거리만큼 이격된 두 개의 제2 화소들 사이에 상기 제1 방향으로 연장되는 제2 부분을 포함할 수 있다.
상기 제2 부분은 복수로 제공되고, 상기 복수의 제2 부분들은 서로 상기 제2 방향으로 이격될 수 있다.
상기 제1 부분은 제1 폭을 가지고, 상기 제2 부분은 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
상술된 바에 따르면, 서로 인접한 화소 그룹들 사이에 형성된 제2 부분에 의해, 각각이 제1 부분 및 제2 부분으로 형성된 복수의 제1 감지 전극들 및 복수의 제2 감지 전극들 사이의 상호 정전 용량이 증가할 수 있다. 상호 정전 용량이 증가됨에 따라 상호 정전 용량의 변화량이 증가될 수 있다. 따라서, 센서층의 센싱 감도가 향상될 수 있다.
또한, 상술된 바에 따르면, 서로 인접한 화소 그룹들 사이에 형성된 제2 부분에 의해, 금속층인 제2 부분과 화소 정의막 사이의 거리의 균일도가 향상될 수 있다. 와드(White Angular Dependency, WAD) 특성이 향상될 수 있다. 따라서, 표시 품질이 향상된 전자 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 I-I'를 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 AA' 영역을 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 II-II'을 따라 절단한 전자 장치의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 전자 장치의 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 전자 장치의 평면도이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역을 도시한 평면도들이다.
도 10은 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다
도 13은 본 발명의 일 실시예에 따른 센서층을 도시한 단면도이다.
도 14a는 본 발명의 일 실시예에 따른 제1 도전층을 도시한 평면도이다.
도 14b는 본 발명의 일 실시예에 따른 제2 도전층을 도시한 평면도이이다.
도 15는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 1 및 도 2를 참조하면, 전자 장치(1000)는 영상을 실질적으로 생성하는 구성일 수 있다. 전자 장치(1000)는 발광형 전자 장치 또는 수광형 전자 장치일 수 있다. 예를 들어, 유기발광 전자 장치, 퀀텀닷 발광 전자 장치, 마이크로 엘이디 전자 장치, 나노 엘이디 전자 장치, 액정 전자 장치, 전기영동 전자 장치, 일렉트로웨팅 전자 장치, 및 MEMS 전자 장치 중 어느 하나일 수 있으며, 특별히 제한되지 않는다.
전자 장치(1000)는 표시층(100) 및 표시층(100) 위에 배치된 센서층(200)을 포함할 수 있다.
전자 장치(1000)는 표시면(IS)을 통해 이미지를 표시할 수 있다. 표시면(IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(IS)은 액티브 영역(AA) 및 주변 영역(NA)을 포함할 수 있다. 액티브 영역(AA)에는 화소(PX)가 배치되고, 주변 영역(NA)에는 화소(PX)가 배치되지 않을 수 있다. 주변 영역(NA)은 표시면(IS)의 테두리를 따라 정의될 수 있다. 주변 영역(NA)은 액티브 영역(AA)을 에워쌀 수 있다. 본 발명의 일 실시예에서 주변 영역(NA)은 생략되거나 액티브 영역(AA)의 일 측에만 배치될 수도 있다.
표시면(IS)의 법선 방향, 즉 전자 장치(1000)의 두께 방향은 제3 방향(DR3)이 지시할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다.
본 발명의 일 실시예에서 평면형 표시면(IS)을 구비한 전자 장치(1000)를 도시하였으나, 이에 제한되지 않는다. 전자 장치(1000)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수 있다.
전자 장치(1000)는 표시층(100) 및 센서층(200)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시층(100)은 발광형 표시층일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시층(100)은 유기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층 등을 포함할 수 있다. 유기 발광 표시층의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 표시층의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 마이크로 엘이디 표시층의 발광층은 마이크로 엘이디를 포함할 수 있다. 나노 엘이디 표시층의 발광층은 나노 엘이디를 포함할 수 있다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판일 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니며, 베이스층(110)은 무기층, 유기층, 또는 복합 재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 “~~” 계 수지는 “~~” 의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시층(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 3을 참조하면, 표시층(100)은 액티브 영역(100A) 및 액티브 영역(100A)과 인접한 주변 영역(100N)을 포함할 수 있다. 액티브 영역(100A)과 주변 영역(100N)은 복수의 화소들(PX11-PXnm)의 배치 유무에 의해 구분될 수 있다. 복수의 화소들(PX11-PXnm)은 액티브 영역(100A)에 배치되고, 주변 영역(100N)에 배치되지 않을 수 있다.
평면 상에서 보았을 때, 액티브 영역(100A)은 전자 장치(1000, 도 1 참조)의 액티브 영역(AA, 도 1 참조)과 중첩할 수 있다. 주변 영역(100N)은 전자 장치(1000, 도 1 참조)의 주변 영역(NA, 도 1 참조)과 중첩할 수 있다.
복수의 화소들(PX11-PXnm) 각각은 복수의 게이트 배선들(GL1-GLn) 중 대응하는 게이트 배선과 복수의 데이터 배선들(DL1-DLm) 중 대응하는 데이터 배선에 연결될 수 있다. 복수의 화소들(PX11-PXnm) 각각은 화소 구동 회로 및 표시 소자를 포함할 수 있다. 복수의 화소들(PX11-PXnm)의 화소 구동 회로의 구성에 따라 더 많은 종류의 신호 배선이 표시층(100)에 구비될 수 있다.
스캔 구동 회로(GDC) 및 복수의 패드들(PD)은 주변 영역(100N)에 배치될 수 있다. 스캔 구동 회로(GDC)는 전자 장치(1000) 내의 회로들과 동일한 공정을 통해 형성될 수 있다. 데이터 구동 회로는 구동칩에 구성된 일부 회로일 수 있고, 구동칩은 주변 영역(100N)에 배치된 패드들(PD)을 통해 복수의 화소들(PX11-PXnm)과 전기적으로 연결될 수 있다.
표시층(100)은 복수의 감지 패드들(TPD)을 더 포함할 수 있다. 복수의 감지 패드들(TPD)은 주변 영역(100N)에 배치될 수 있다. 복수의 감지 패드들(TPD)은 센서층(200, 도 2 참조)의 복수의 감지 전극들과 각각 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 4를 참조하면, 감지층(200)은 액티브 영역(200A) 및 액티브 영역(200A)과 인접한 주변 영역(200N)을 포함할 수 있다. 액티브 영역(200A)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 액티브 영역(200A)은 입력을 감지하는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(200A)은 표시층(100, 도 3 참조)의 액티브 영역(100A, 도 3 참조)와 중첩할 수 있다. 주변 영역(200N)은 표시층(100, 도 3 참조)의 주변 영역(100N, 도 3 참조)와 중첩할 수 있다.
센서층(200)은 베이스층(201), 복수의 감지 전극들(SP), 복수의 감지 라인들(TL1, TL2), 더미 전극(DE)을 포함할 수 있다. 복수의 감지 전극들(SP) 및 더미 전극(DE)은 액티브 영역(200A)에 배치될 수 있다. 복수의 감지 라인들(TL1, TL2)은 주변 영역(200N)에 배치될 수 있다.
베이스층(201)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수 있다. 베이스층(201)은 표시층(100, 도 2 참조) 위에 직접 형성될 수 있다.
복수의 감지 전극들(SP)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2)을 포함할 수 있다. 센서층(200)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
복수의 제1 감지 전극들(TE1) 각각은 제1 방향(DR1)을 따라 연장되고, 복수의 제1 감지 전극들(TE1)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제1 감지 전극들(TE1) 각각은 복수의 제1 감지 부분들(SP1) 및 복수의 제2 감지 부분들(BSP1)을 포함할 수 있다. 복수의 제2 감지 부분들(BSP1) 각각은 서로 인접한 2 개의 제1 감지 부분들(SP1)을 전기적으로 연결할 수 있다. 복수의 제1 감지 부분들(SP1) 및 복수의 제2 감지 부분들(BSP1)은 메쉬 구조를 가질 수 있다. 복수의 제1 감지 부분들(SP1)은 복수의 제1 감지부들(SP1)로 지칭될 수 있다. 복수의 제2 감지 부분들(BSP1)은 복수의 제1 연결부들(BSP1)로 지칭될 수 있다.
복수의 제2 감지 전극들(TE2) 각각은 제2 방향(DR2)을 따라 연장되고, 복수의 제2 감지 전극들(TE2)은 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제2 감지 전극들(TE2) 각각은 복수의 감지 패턴들(SP2) 및 복수의 연결 패턴들(BSP2)을 포함할 수 있다. 복수의 연결 패턴들(BSP2) 각각은 서로 인접한 2 개의 감지 패턴들(SP2)을 전기적으로 연결할 수 있다. 복수의 감지 패턴들(SP2)은 메쉬 구조를 가질 수 있다. 복수의 감지 패턴들(SP2)은 복수의 제2 감지부들(SP2)로 지칭될 수 있다. 복수의 연결 패턴들(BSP2)은 복수의 제2 연결부들(BSP2)로 지칭될 수 있다.
복수의 제2 감지 부분들(BSP1)은 복수의 연결 패턴들(BSP2)과 상이한 층에 배치될 수 있다. 복수의 연결 패턴들(BSP2)은 복수의 제1 감지 전극들(TE1)과 절연 교차될 수 있다. 예를 들어, 복수의 제2 감지 부분들(BSP1)은 복수의 연결 패턴들(BSP2)과 각각 절연 교차될 수 있다.
더미 전극(DE)은 복수의 감지 전극들(SP)과 인접하게 배치될 수 있다. 더미 전극(DE)은 메쉬 구조를 가질 수 있다.
복수의 감지 라인들(TL1, TL2)은 복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)을 포함할 수 있다. 복수의 제1 감지 라인들(TL1)은 복수의 제1 감지 전극들(TE1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 복수의 제2 감지 전극들(TE2)에 각각 전기적으로 연결될 수 있다.
복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)은 복수의 감지 패드들(TPD, 도 3 참조)에 컨택홀들을 통해 각각 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 I-I'를 따라 절단한 단면도이다.
도 5를 참조하면, 센서층(200)은 베이스층(201), 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 복수의 감지 패턴들(SP2), 복수의 연결 패턴들(BSP2), 감지 절연층(203), 및 커버 절연층(205)을 포함할 수 있다. 베이스층(201) 위에 복수의 연결 패턴들(BSP2)이 배치될 수 있다. 감지 절연층(203)은 복수의 연결 패턴들(BSP2) 위에 배치될 수 있다. 감지 절연층(203)은 단층 또는 다층 구조를 가질 수 있다. 감지 절연층(203)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 및 복수의 감지 패턴들(SP2)은 감지 절연층(203) 위에 배치될 수 있다. 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 및 복수의 감지 패턴들(SP2)은 메쉬 구조를 가질 수 있다.
복수의 컨택홀들(CNT)은 감지 절연층(203)이 제3 방향(DR3)으로 관통되어 형성될 수 있다. 복수의 감지 패턴들(SP2) 중 인접하는 2 개의 감지 패턴들(SP2)은 복수의 컨택홀들(CNT)을 통해 연결 패턴(BSP2)과 전기적으로 연결될 수 있다.
커버 절연층(205)은 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 및 복수의 감지 패턴들(SP2) 위에 배치될 수 있다. 커버 절연층(205)은 단층 또는 다층 구조를 가질 수 있다. 커버 절연층(205)은 무기물, 유기물, 또는 복합 재료를 포함할 수 있다.
도 5에서는 예시적으로 복수의 연결 패턴들(BSP2)이 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 및 복수의 감지 패턴들(SP2) 아래에 배치되는 바텀 브릿지 구조를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 센서층(200)은 복수의 연결 패턴들(BSP2)이 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 및 복수의 감지 패턴들(SP2) 위에 배치된 탑 브릿지 구조를 가질 수도 있다.
도 6은 본 발명의 일 실시예에 따른 도 1의 AA' 영역을 도시한 평면도이다.
도 1 및 도 6을 참조하면, 전자 장치(1000)의 표시층(100)에는 복수의 제1 화소 영역들(PXA1), 복수의 제2 화소 영역들(PXA2), 및 복수의 제3 화소 영역들(PXA3), 및 차광 영역(NPXA)이 정의될 수 있다. 표시층(100)은 복수의 제1 화소 영역들(PXA1)을 통해 제1 색광을 제공하고, 복수의 제2 화소 영역들(PXA2)을 통해 제2 색광을 제공하며, 복수의 제3 화소 영역들(PXA3)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광은 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
복수의 화소들(PX, 도 1 참조)은 복수의 제1 화소들, 복수의 제2 화소들, 및 복수의 제3 화소들을 포함할 수 있다.
복수의 제1 화소 영역들(PXA1)은 복수의 제1 화소들과 각각 대응되는 영역일 수 있다.
복수의 제1 화소 영역들(PXA1) 각각은 제1 방향(DR1)으로 연장된 제1 폭(WD1-1)을 가질 수 있다. 제1 폭(WD1-1)은 31um 내지 32um일 수 있다. 예를 들어, 제1 폭(WD1-1)은 31.54um일 수 있다.
복수의 제1 화소 영역들(PXA1) 각각은 제2 방향(DR2)으로 연장된 제2 폭(WD1-2)을 가질 수 있다. 제2 폭(WD1-2)은 39um 내지 40um일 수 있다. 예를 들어, 제2 폭(WD1-2)은 39.56um일 수 있다.
복수의 제2 화소 영역들(PXA2)은 복수의 제2 화소들과 각각 대응되는 영역일 수 있다.
복수의 제2 화소 영역들(PXA2) 각각은 제1 방향(DR1)으로 연장된 제1 폭(WD2-1)을 가질 수 있다. 제1 폭(WD2-1)은 31um 내지 32um일 수 있다. 예를 들어, 제2 폭(WD2-1)은 31.54um일 수 있다.
복수의 제2 화소 영역들(PXA2) 각각은 제2 방향(DR2)으로 연장된 제2 폭(WD2-2)을 가질 수 있다. 제2 폭(WD2-2)은 19um 내지 20um일 수 있다. 예를 들어, 제2 폭(WD2-2)은 19.44um일 수 있다.
복수의 제2 화소 영역들(PXA2) 각각의 면적은 복수의 제1 화소 영역들(PXA1) 각각의 면적보다 클 수 있다.
복수의 제3 화소 영역들(PXA3)은 복수의 제3 화소들과 각각 대응되는 영역일 수 있다.
복수의 제3 화소 영역들(PXA3) 각각은 제1 방향(DR1)으로 연장된 제1 폭(WD3-1)을 가질 수 있다. 제1 폭(WD3-1)은 27um 내지 28um일 수 있다. 예를 들어, 제1 폭(WD3-1)은 27.46um일 수 있다.
복수의 제3 화소 영역들(PXA3) 각각은 제2 방향(DR2)으로 연장된 제2 폭(WD3-2)을 가질 수 있다. 제2 폭(WD3-2)은 65um 내지 66um일 수 있다. 예를 들어, 제2 폭(WD3-2)은 65.5um일 수 있다.
복수의 제3 화소 영역들(PXA3) 각각의 면적은 복수의 제1 화소 영역들(PXA1) 각각의 면적보다 작을 수 있다.
복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA2)은 제2 방향(DR2)으로 연장되는 제1 열을 따라 교대로 각각 배열될 수 있다.
복수의 제2 화소 영역들(PXA2)은 제2 방향(DR2)으로 연장되는 제2 열을 따라 배열될 수 있다.
복수의 제1 화소 영역들(PXA1)은 복수의 제2 화소 영역들(PXA2)과 제1 방향(DR1)을 따라 교대로 각각 배열될 수 있다.
복수의 제3 화소 영역들(PXA3)은 복수의 제2 화소 영역들(PXA2)과 제1 방향(DR1)을 따라 교대로 각각 배열될 수 있다.
제1 간격(DT1)은 하나의 제1 화소 영역(PXA1) 및 하나의 제3 화소 영역(PXA3) 사이의 제2 방향(DR2)으로 연장된 간격일 수 있다. 제1 간격(DT1)은 19um(micrometer) 내지 20um일 수 있다. 예를 들어, 제1 간격(DT1)은 18.5um일 수 있다.
제1 간격(DT1)은 하나의 제1 화소 영역(PXA1) 및 하나의 제2 화소 영역(PXA2) 사이의 제1 방향(DR1)으로 연장된 제2 간격(DT2)과 동일할 수 있다.
인접하는 제2 화소 영역들(PXA2a, PXA2b) 사이의 제2 방향(DR2)으로 연장된 제1 거리(DT3)은 제1 간격(DT1) 및 제2 간격(DT2)보다 작을 수 있다.
제1 거리(DT3)은 12um 내지 13um일 수 있다. 예를 들어, 제1 거리(DT3)은 12.5um일 수 있다.
두 개의 인접하는 제2 화소 영역들(PXA2a, PXA2b)의 제2 화소들은 화소 그룹(BPA)으로 정의될 수 있다. 인접하는 화소 그룹들(BPA) 사이의 제2 방향(DR2)으로 연장된 제2 거리(DT4)는 제1 간격(DT1), 제2 간격(DT2), 및 제1 거리(DT3)보다 클 수 있다.
제2 거리(DT4)는 48um 내지 49um일 수 있다. 예를 들어, 제2 거리(DT4)는 48.5um일 수 있다.
본 발명의 일 실시예에 따른 두 개의 제2 화소 영역들(PXA2a, PXA2b)의 제2 화소들의 제2 발광층(EL2, 도 7 참조)은 하나의 패턴으로 형성될 수 있다. 따라서, 제2 화소 영역들(PXA2a, PXA2b)의 상기 발광층은 제2 화소 영역들(PXA2a, PXA2b)의 면적에 대응하는 크기의 개구부를 가지는 섀도 마스크를 이용하여 증착될 수 있다.
본 발명에 따르면, 인접한 제2 화소 영역들(PXA2a, PXA2b)의 발광층은 하나의 패턴이므로 그 사이의 간격이 없이 이어질 수 있다. 인접한 제2 화소들 사이의 거리는 실질적으로 인접한 제2 화소 영역들(PXA2a, PXA2b) 사이의 제1 거리(DT3)에 의해 결정될 수 있다. 이 때, 제1 거리(DT3)는 발광층을 증착하는데 사용되는 섀도 마스크와 무관하므로 섀도 마스크의 한계에 의해 발광 면적이 줄어드는 섀도 현상을 방지할 수 있다. 표시층(100)이 생성하는 영상의 해상도가 향상될 수 있다. 따라서, 표시 성능이 향상된 전자 장치(1000)를 제공할 수 있다.
차광 영역(NPXA)은 제1 화소 영역들(PXA1), 제2 화소 영역들(PXA2), 및 제3 화소 영역들(PXA3)에 인접하여 배치된 영역일 수 있다. 차광 영역(NPXA)은 제1 화소 영역들(PXA1), 제2 화소 영역들(PXA2), 및 제3 화소 영역들(PXA3)의 경계를 설정할 수 있다. 차광 영역(NPXA)은 제1 화소 영역들(PXA1), 제2 화소 영역들(PXA2), 및 제3 화소 영역들(PXA3) 사이의 혼색을 방지할 수 있다.
복수의 감지 전극들(SP) 각각은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 복수의 감지 전극들(SP)은 복수의 제1 화소 영역들(PXA1), 복수의 제2 화소 영역들(PXA2), 및 복수의 제3 화소 영역들(PXA3)과 비중첩할 수 있다.
복수의 감지 전극들(SP)은 복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조)을 포함할 수 있다. 복수의 제1 감지 전극들(TE1, 도 4 참조)은 복수의 제1 감지 부분들(SP1, 도 4 참조) 및 복수의 제2 감지 부분들(BSP1, 도 4 참조)을 포함할 수 있다. 복수의 제2 감지 전극들(TE2, 도 4 참조)은 복수의 감지 패턴들(SP2, 도 4 참조) 및 복수의 연결 패턴들(BSP2, 도 4 참조)을 포함할 수 있다.
복수의 제1 감지 부분들(SP1, 도 4 참조), 복수의 제2 감지 부분들(SP2, 도 4 참조), 및 복수의 감지 패턴들(SP2, 도 4 참조) 각각은 제1 부분(P1) 및 제2 부분(P2)으로 구성될 수 있다.
제1 부분(P1)은 복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA3)과 인접하게 배치될 수 있다. 제1 부분(P1)은 복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA3)을 에워쌀 수 있다.
제1 부분(P1)은 제1 폭(WDa)을 가질 수 있다. 제1 폭(WDa)은 3.5um 내지 4.5um일 수 있다. 예를 들어 제1 폭(WDa)은 4um일 수 있다.
제2 부분(P2)은 평면 상에서 보았을 때, 화소 그룹(BPA) 및 인접한 다른 화소 그룹(BPA) 사이에 제1 방향(DR1)으로 연장될 수 있다. 제2 부분(P2)은 제1 부분(P1)과 일체로 제공될 수 있다.
제2 부분(P2)은 제2 폭(WDb)을 가질 수 있다. 제2 폭(WDb)은 제1 폭(WDa)과 동일할 수 있다.
제2 화소 영역들(PXA2a, PXA2b) 사이의 제1 거리(DT3)에 의해 제2 화소 영역들(PXA2a, PXA2b) 사이에는 제2 부분(P2)이 배치되지 않을 수 있다. 평면 상에서 보았을 때, 화소 그룹(BPA)은 복수의 감지 전극들(SP)과 비중첩할 수 있다. 즉, 하나의 화소 그룹(BPA)의 두 개의 제2 화소 영역들(PXA2a, PXA2b) 사이에는 제2 부분(P2)이 배치되지 않을 수 있다.
복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량은 430fF(femtofarad) 내지 440fF일 수 있다. 예를 들어, 상기 상호 정전 용량은 434fF일 수 있다. 상기 상호 정전 용량의 변화량은 36fF 내지 38fF일 수 있다. 예를 들어, 상기 변화량은 37fF일 수 있다.
본 발명에 따르면, 서로 인접한 화소 그룹들(BPA) 사이에 형성된 제2 부분(P2)에 의해, 각각이 제1 부분(P1) 및 제2 부분(P2)으로 형성된 복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량이 증가할 수 있다. 상호 정전 용량이 증가됨에 따라 상호 정전 용량의 변화량이 증가될 수 있다. 따라서, 센서층(200, 도 1 참조)의 센싱 감도가 향상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 6의 II-II'을 따라 절단한 전자 장치의 단면도이다.
도 6 및 도 7을 참조하면, 전자 장치(1000, 도 1 참조)는 표시층(100), 센서층(200), 반사 방지 패널(300), 및 윈도우(400)를 포함할 수 있다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(100)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 7은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
복수의 화소들은 복수의 제1 화소, 복수의 제2 화소, 및 복수의 제3 화소들을 포함할 수 있다. 복수의 화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 7에서는 화소들 각각에 포함되는 하나의 트랜지스터 및 발광 소자를 예시적으로 도시하였다.
복수의 제1 화소들 각각은 제1 트랜지스터(100PC1) 및 제1 발광 소자(100PE1)를 포함할 수 있다.
복수의 제2 화소들 각각은 제2 트랜지스터(100PC2) 및 제2 발광 소자(100PE2)를 포함할 수 있다.
복수의 제3 화소들 각각은 제3 트랜지스터(100PC3) 및 제3 발광 소자(100PE3)를 포함할 수 있다.
제1 트랜지스터(100PC1), 제2 트랜지스터(100PC2), 및 제3 트랜지스터(100PC3) 각각의 소스 영역(SC), 액티브 영역(AL), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SC) 및 드레인 영역(DR)은 단면 상에서 액티브 영역(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 7에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 제1 트랜지스터(100PC1)의 드레인 영역(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(100PC1), 제2 트랜지스터(100PC2), 및 제3 트랜지스터(100PC3) 각각의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 복수의 발광 소자들(100PE1, 100PE2, 100PE3)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 복수의 발광 소자들(100PE1, 100PE2, 100PE3)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
제1 발광 소자(100PE1)는 제1 화소 전극(AE1), 제1 발광층(EL1), 및 공통 전극(CE)을 포함할 수 있다.
제2 발광 소자(100PE2)는 제2 화소 전극(AE2), 제2 발광층(EL2), 및 공통 전극(CE)을 포함할 수 있다.
제3 발광 소자(100PE3)는 제3 화소 전극(AE3), 제3 발광층(EL3), 및 공통 전극(CE)을 포함할 수 있다.
제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3)은 제6 절연층(60) 위에 배치될 수 있다. 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 화소 전극(AE1)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각의 적어도 일부분을 노출시킨다.
액티브 영역(100A, 도 3 참조)은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3) 및 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)과 인접한 차광 영역(NPXA)을 포함할 수 있다. 차광 영역(NPXA)은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)을 에워쌀 수 있다.
본 실시예에서 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)은 개구부(70-OP)에 의해 노출된 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3)의 일부 영역에 대응하게 각각 정의되었다.
제1 발광층(EL1)은 제1 화소 전극(AE1) 위에 배치될 수 있다. 제2 발광층(EL2)은 제2 화소 전극(AE2) 위에 배치될 수 있다. 제3 발광층(EL3)은 제3 화소 전극(AE3) 위에 배치될 수 있다. 제1 발광층(EL1), 제2 발광층(EL2), 및 제3 발광층(EL3)은 개구부(70-OP)에 대응하는 영역에 각각 배치될 수 있다.
공통 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 공통 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 화소 전극(AE1)과 제1 발광층(EL1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 제1 화소 영역(PXA1)과 차광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 제1 발광층(EL1)과 공통 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 무기층만을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층은 수분 및 산소로부터 발광 소자층(130)을 보호할 수 있다. 무기층은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
센서층(200)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(202)은 복수의 제1 감지 부분들(SP1), 복수의 제2 감지 부분들(BSP1), 복수의 감지 패턴들(SP2)을 포함할 수 있다. 제2 도전층(204)은 복수의 연결 패턴들(BSP2)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 도전층(202) 및 제2 도전층(204) 각각이 포함하는 구성은 이에 제한되지 않는다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사 방지 패널(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지 패널(300)은 윈도우(400)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에서, 반사 방지 패널(300)은 생략될 수도 있다.
윈도우(400)는 반사 방지 패널(300) 위에 배치될 수 있다. 윈도우(400)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(400)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(400)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(400)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 전자 장치의 평면도이다. 도 8a를 설명함에 있어서 도 6을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8a를 참조하면, 복수의 제2 부분들(P2a-1, P2a-2, P2a-3)은 평면 상에서 보았을 때, 화소 그룹(BPA) 및 인접한 다른 화소 그룹(BPA) 사이에 배치될 수 있다. 복수의 제2 부분들(P2a-1, P2a-2, P2a-3)은 제1 부분(P1)과 일체로 제공될 수 있다.
복수의 제2 부분들(P2a-1, P2a-2, P2a-3)은 제1 서브 부분(P2a-1), 제2 서브 부분(P2a-2), 및 제3 서브 부분(P2a-3)을 포함할 수 있다. 제1 서브 부분(P2a-1), 제2 서브 부분(P2a-2), 및 제3 서브 부분(P2a-3) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제1 서브 부분(P2a-1), 제2 서브 부분(P2a-2), 및 제3 서브 부분(P2a-3)은 제1 방향(DR1)으로 배열될 수 있다. 도 8a에서는 예시적으로 3 개의 제2 부분들을 도시하였으나, 본 발명의 일 실시예에 따른 복수의 제2 부분들의 개수는 이에 제한되지 않는다.
제1 서브 부분(P2a-1), 제2 서브 부분(P2a-2), 및 제3 서브 부분(P2a-3) 각각은 제2 폭(WDb)을 가질 수 있다. 제2 폭(WDb)은 3.5um 내지 4.5um일 수 있다. 예를 들어 제2 폭(WDb)은 4um일 수 있다.
본 발명과 달리, 화소 정의막(70, 도 7 참조) 및 금속층 사이의 거리가 균일하지 않은 경우, 특정지점에서 백색 이미지를 바라본 사용자에게 상기 백색 이미지가 붉은 백색 이미지(reddish white image)로 인지되는 현상이 발생될 수 있다. 특정한 지점에서만 색좌표 변화량이 큰 현상을 백색 파장 변이 또는 와드(White Angular Dependency, WAD)라고 지칭된다. 본 실시예에서 장파장으로 시프트된 백색 이미지를 백색 파장 변이의 일예로 설명하였으나, 백색 파장 변이는 이에 제한되지 않는다. 색좌표의 변화 방향에 따라 백색 이미지는 붉은 백색 이미지(reddish white image)이거나, 푸른 백색 이미지(bluish white image)이거나, 초록의 백색 이미지(reddish white image)로 인지될 수도 있다. 하지만, 본 발명에 따르면, 금속층인 제2 부분은 복수로 제공될 수 있다. 제1 서브 부분(P2a-1), 제2 서브 부분(P2a-2), 및 제3 서브 부분(P2a-3) 각각과 화소 정의막(70, 도 7 참조) 사이의 거리의 균일도가 복수의 제2 부분들(P2a-1, P2a-2, P2a-3)이 없을 경우에 비해 향상될 수 있다. 상기 와드 특성이 향상될 수 있다. 따라서, 표시 품질이 향상된 전자 장치(1000, 도 1 참조)를 제공할 수 있다.
복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량은 441fF 내지 450fF일 수 있다. 예를 들어, 상기 상호 정전 용량은 448fF일 수 있다. 상기 상호 정전 용량의 변화량은 38fF 내지 40fF일 수 있다. 예를 들어, 상기 변화량은 38fF일 수 있다.
본 발명에 따르면, 각각이 제1 부분(P1) 및 복수의 제2 부분들(P2a-1, P2a-2, P2a-3)으로 형성된 복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량이 증가할 수 있다. 상호 정전 용량이 증가됨에 따라 상호 정전 용량의 변화량이 증가될 수 있다. 따라서, 센서층(200, 도 1 참조)의 센싱 감도가 향상될 수 있다.
도 8b는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 전자 장치의 평면도이다. 도 8b를 설명함에 있어서 도 6을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8b를 참조하면, 제2 부분(P2b)은 평면 상에서 보았을 때, 화소 그룹(BPA) 및 인접한 다른 화소 그룹(BPA) 사이에 배치될 수 있다. 제2 부분(P2b)은 제1 부분(P1)과 일체로 제공될 수 있다.
제2 부분(P2b)은 제2 방향(DR2)으로 연장될 수 있다.
제2 부분(P2b)은 제2 폭(WDb-1)을 가질 수 있다. 제2 폭(WDb-1)은 32um 내지 34um일 수 있다. 예를 들어, 제2 폭(WDb-1)은 33um일 수 있다.
복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량은 470fF 내지 480fF일 수 있다. 예를 들어, 상기 상호 정전 용량은 476fF일 수 있다. 상기 상호 정전 용량의 변화량은 40fF 내지 45fF일 수 있다. 예를 들어, 상기 변화량은 43fF일 수 있다.
본 발명에 따르면, 각각이 제1 부분(P1) 및 제2 부분(P2b)으로 형성된 복수의 제1 감지 전극들(TE1, 도 4 참조) 및 복수의 제2 감지 전극들(TE2, 도 4 참조) 사이의 상호 정전 용량이 증가할 수 있다. 상호 정전 용량이 증가됨에 따라 상호 정전 용량의 변화량이 증가될 수 있다. 따라서, 센서층(200, 도 1 참조)의 센싱 감도가 향상될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역을 도시한 평면도이다. 도 9a를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9a를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1)이 정의될 수 있다. 제1 패턴(PT1)은 제2 서브 부분(P2a-2)의 중앙에 정의될 수 있다.
제1 서브 부분(P2a-1)에는 제2 패턴(PT2)이 정의될 수 있다 제2 패턴(PT2)은 제1 서브 부분(P2a-1)의 일측에 정의될 수 있다.
제3 서브 부분(P2a-3)에는 제3 패턴(PT3)이 정의될 수 있다. 제3 패턴(PT3)은 제3 서브 부분(P2a-3)의 타측에 정의될 수 있다.
제2 방향(DR2)에서 보았을 때, 제1 패턴(PT1), 제2 패턴(PT2), 및 제3 패턴(PT3)은 비중첩할 수 있다.
도 9b는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9b를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9b를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-1)이 정의될 수 있다. 제1 패턴(PT1-1)은 제2 서브 부분(P2a-2)의 중앙에 정의될 수 있다.
제1 서브 부분(P2a-1)에는 제2 패턴(PT2-1)이 정의될 수 있다. 제2 패턴(PT2-1)은 제1 서브 부분(P2a-1)의 일측에 정의될 수 있다.
제3 서브 부분(P2a-3)에는 제3 패턴(PT3-1)이 정의될 수 있다. 제3 패턴(PT3-1)은 제3 서브 부분(P2a-3)의 타측에 정의될 수 있다.
제2 방향(DR2)에서 보았을 때, 제1 패턴(PT1-1), 제2 패턴(PT2-1), 및 제3 패턴(PT3-1)은 비중첩할 수 있다.
제1 패턴(PT1-1)이 정의된 제2 서브 부분(P2a-2)의 일면(SF1)은 소정의 각도(AG)를 가질 수 있다.
제2 패턴(PT2-1)이 정의된 제1 서브 부분(P2a-1) 및 제3 패턴(PT3-1)이 정의된 제3 서브 부분(P2a-3) 또한 소정의 각도(AG)와 동일한 각도를 갖는 패턴 면을 가질 수 있다.
도 9c는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9c를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9c를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-2)이 정의될 수 있다. 제1 패턴(PT1-2)은 제2 서브 부분(P2a-2)의 중앙에 정의될 수 있다.
제1 서브 부분(P2a-1)에는 제2 패턴(PT2-2)이 정의될 수 있다. 제2 패턴(PT1-2)은 제1 서브 부분(P2a-1)의 중앙에 정의될 수 있다.
제3 서브 부분(P2a-3)에는 제3 패턴(PT3-2)이 정의될 수 있다. 제3 패턴(PT3-2)은 제3 서브 부분(P2a-3)의 중앙에 정의될 수 있다.
제2 방향(DR2)에서 보았을 때, 제1 패턴(PT1-2), 제2 패턴(PT2-2), 및 제3 패턴(PT3-2)은 중첩할 수 있다.
도 9d는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9d를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9d를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-3)이 정의될 수 있다. 제1 패턴(PT1-3)은 제2 서브 부분(P2a-2)의 중앙에 정의될 수 있다.
도 9e는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9e를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9e를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-4)이 정의될 수 있다. 제1 패턴(PT1-4)은 제2 서브 부분(P2a-2)의 일측에 정의될 수 있다.
도 9f는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9f를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9f를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-5)이 정의될 수 있다. 제1 패턴(PT1-5)은 제2 서브 부분(P2a-2)의 타측에 정의될 수 있다. 즉, 제1 패턴(PT1-5)은 도 9e의 제1 패턴(PT1-4)과 제1 방향(DR1)으로 이격된 곳에 정의될 수 있다.
도 9g는 본 발명의 일 실시예에 따른 도 8a의 BB' 영역에 대응되는 영역을 도시한 평면도이다. 도 9g를 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9g를 참조하면, 제2 서브 부분(P2a-2)에는 제1 패턴(PT1-6)이 정의될 수 있다. 제1 패턴(PT1-6)은 제2 서브 부분(P2a-2)의 중앙에 정의될 수 있다.
제1 패턴(PT1-6)이 정의된 제1 서브 부분(P2a-2)의 일면(SF2)은 소정의 각도를 가질 수 있다.
본 발명에 따르면, 제2 부분(P2a-1, P2a-2, P2a-3)에 정의되는 적어도 하나의 패턴은 다양하게 형성될 수 있다. 상기 패턴을 통해 감지 전극(SP)의 형상은 다양하게 제공될 수 있다. 예를 들어, 상기 패턴을 통해 도 4의 다이아몬드 형상을 갖는 감지 전극(SP)을 용이하게 제공할 수 있다. 또한, 상기 패턴의 형상을 복수의 제1 감지 전극들(TE1, 도 4 참조), 복수의 제2 감지 전극들(TE2, 도 4 참조), 및 더미 전극(DE, 도 4 참조) 각각에 따라 상이하게 형성하여, 상기 패턴의 형상을 관측하여 복수의 제1 감지 전극들(TE1, 도 4 참조), 복수의 제2 감지 전극들(TE2, 도 4 참조), 및 더미 전극(DE, 도 4 참조) 각각을 용이하게 구분할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 10을 설명함에 있어서 도 8b를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10을 참조하면, 제1 부분(P1-1)에는 적어도 하나의 개구부(HAa)가 정의될 수 있다. 제1 부분(P1-1)은 제2 부분(P2b)과 전기적으로 연결될 수 있다. 제1 부분(P1-1)은 제2 부분(P2b)과 일체로 제공될 수 있다.
도 10에서는 예시적으로 절단면이 소정의 각도를 가지지 않는 개구부(HAa)를 도시하였으나, 본 발명의 일 실시예에 따른 개구부(HAa)는 이에 제한되지 않는다. 예를 들어, 개구부(HAa)는 도 9g의 실시예에서의 제1 패턴(PT1-6, 도 9g 참조)과 같이 소정의 각도를 가지는 절단면을 가지도록 정의될 수도 있다.
본 발명에 따르면, 개구부(HAa)는 복수로 제공될 수 있다. 복수의 개구부들(HAa)들은 복수의 감지 전극들(SP, 도 4 참조) 각각의 상이한 위치에 형성될 수 있다. 복수의 개구부들(HAa)은 외부에서 복수의 감지 전극들(SP, 도 4 참조)이 시인되는 현상을 감소시킬 수 있다. 따라서, 표시 품질이 향상된 전자 장치(1000, 도 1 참조)를 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11을 설명함에 있어서 도 8b을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11을 참조하면, 감지 전극(SP, 도 4 참조)은 복수의 돌출부들(PTT)을 포함할 수 있다. 복수의 돌출부들(PTT)은 평면 상에서 보았을 때, 인접한 두 개의 제2 화소들(PXA2a, PXA2b) 사이에 배치되고, 제1 부분(P1-2)으로부터 제2 방향(DR2)으로 돌출될 수 있다.
평면 상에서 보았을 때, 복수의 돌출부들(PTT)은 화소 그룹(BPA)과 중첩할 수 있다.
본 발명에 따르면, 복수의 돌출부들(PTT)은 인접한 두 개의 제2 화소들(PXA2a, PXA2b) 사이의 터치를 감지할 수 있다. 따라서, 센싱 감도가 향상된 전자 장치(1000, 도 1 참조)를 제공할 수 있다.
도 12는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다
도 12를 참조하면, 감지 전극(SP)은 표시층(100, 도 1 참조)의 공통 전극(CE)과 제3 방향(DR3)에서 소정 간격을 두고 이격 배치될 수 있다.
감지 전극(SP)과 공통 전극(CE) 사이에 제1 기생 커패시터(Cb)가 형성될 수 있다.
더미 전극(DE)과 공통 전극(CE) 사이에는 제2 기생 커패시터(Cc)가 형성될 수 있다. 더며 전극(DE)은 그라운드 전극(GE)과 전기적으로 연결될 수 있다.
더미 전극(DE)과 감지 전극(SP) 사이에 제3 기생 커패시터(Ca)가 형성될 수 있다.
외부 입력(TC)이 센서층(200, 도 1 참조)에 접촉 또는 근접 시에, 외부 입력(TC) 및 감지 전극(SP) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 전자 장치(1000, 도 1 참조)는 감지 커패시터(Ct)의 커패시턴스의 변화량을 근거로 외부 입력(TC)에 대한 터치 여부 및 터치 위치를 판단할 수 있다.
본 발명에 따르면, 공통 전극(CE)에서 발생된 제1 노이즈 신호는 제2 기생 커패시터(Cc)를 통해 더미 전극(DE)으로 이동할 수 있다. 더미 전극(DE)으로 이동된 상기 제1 노이즈 신호는 그라운드 전극(GE)을 통해 제거될 수 있다. 또한, 더미 전극(DE)에서 발생된 제2 노이즈 신호는 그라운드 전극(GE)을 통해 제거될 수 있다. 따라서, 노이즈가 감소 또는 제거된 감지 커패시터(Ct)의 커패시턴스의 변화량을 근거로 외부 입력(TC)을 감지할 수 있다. 따라서, 센싱 감도가 향상된 전자 장치(1000, 도 1 참조)를 제공할 수 있다.
도 13은 본 발명의 일 실시예에 따른 센서층을 도시한 단면도이고, 도 14a는 본 발명의 일 실시예에 따른 제1 도전층을 도시한 평면도이며, 도 14b는 본 발명의 일 실시예에 따른 제2 도전층을 도시한 평면도이고, 도 15는 본 발명의 일 실시예에 따른 도 1의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 13을 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 13 내지 도 15를 참조하면, 센서층(200-1)은 베이스층(201), 제1 도전층(202-1), 감지 절연층(203), 제2 도전층(204-1), 및 커버 절연층(205)을 포함할 수 있다.
제1 도전층(202-1)을 베이스층(201) 위에 배치될 수 있다. 제1 도전층(202-1)은 제1 감지 전극(TE1-1)을 포함할 수 있다. 제1 도전층(202-1) 위에는 감지 절연층(203)이 배치될 수 있다.
제1 감지 전극(TE1-1)은 제1 부분(P1-3) 및 제2 부분(P2-3)을 포함할 수 있다.
제1 부분(P1-3)은 복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA3)과 인접하게 배치될 수 있다. 제1 부분(P1-3)은 복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA3)을 에워쌀 수 있다.
제2 부분(P2-3)은 평면 상에서 보았을 때, 화소 그룹(BPA) 및 인접한 다른 화소 그룹(BPA) 사이에 제1 방향(DR1)으로 연장될 수 있다. 제2 부분(P2-3)은 제1 부분(P1-3)과 일체로 제공될 수 있다.
제2 도전층(204-1)은 감지 절연층(203) 위에 배치될 수 있다. 제2 도전층(204-1)은 제2 감지 전극(TE2-1)을 포함할 수 있다.
제2 감지 전극(TE2-1)은 복수의 제1 화소 영역들(PXA1) 및 복수의 제3 화소 영역들(PXA3)과 인접하게 배치될 수 있다.
평면 상에서 보았을 때, 제1 부분(P1-3)에는 제2 감지 전극(TE2-1)과 중첩하는 개구부(202-H)가 정의될 수 있다. 개구부(202-H)는 복수로 제공될 수 있다.
복수의 개구부들(202-H)은 제1 감지 전극(TE1-1) 및 제2 감지 전극(TE2-1)이 중첩되는 면적을 감소시킬 수 있다. 복수의 개구부들(202-H)은 제1 감지 전극(TE1-1) 및 제2 감지 전극(TE2-1) 사이에 과도한 커패시턴스가 발생되는 것을 방지할 수 있다. 제1 감지 전극(TE1-1) 및 제2 감지 전극(TE2-1) 사이의 상호 정전 용량은 복수의 개구부들(202-H)에 의해 제어되고, 상호 정전 용량의 변화량을 근거로 센서층(200, 도 1 참조)은 외부의 입력을 감지할 수 있다. 따라서, 센싱 감도가 향상된 전자 장치(1000, 도 1 참조)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 100: 표시층
200: 센서층 PXA1: 복수의 제1 화소 영역들
PXA2: 복수의 제2 화소 영역들 PXA3: 복수의 제3 화소 영역들
P1: 제1 부분 P2: 제2 부분

Claims (20)

  1. 표시층; 및
    상기 표시층 위에 배치되고, 감지 전극을 포함하는 센서층을 포함하고,
    상기 표시층은,
    복수의 제1 화소들;
    상기 복수의 제1 화소들과 제1 방향으로 이격된 복수의 제2 화소들; 및
    상기 복수의 제1 화소들과 상기 제2 방향을 따라 교대로 배열된 복수의 제3 화소들을 포함하고,
    상기 복수의 제2 화소들은 상기 제2 방향을 따라 교대로 배열되고, 인접한 두 개의 제2 화소들은 화소 그룹으로 정의되며,
    상기 인접한 두 개의 제2 화소들은 상기 제2 방향으로 제1 거리만큼 이격되며, 상기 화소 그룹은 인접한 다른 화소 그룹과 상기 제2 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 감지 전극은 복수의 감지 패턴들을 포함하는 제1 감지 전극 및 제2 감지 전극을 포함하고,
    상기 복수의 감지 패턴들 각각은,
    상기 복수의 제1 화소들 및 상기 복수의 제3 화소들과 인접한 제1 부분; 및
    평면 상에서 보았을 때, 상기 화소 그룹 및 상기 인접한 다른 화소 그룹 사이에 상기 제1 방향으로 연장되는 제2 부분을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 감지 전극은 상기 복수의 제1 화소들, 상기 복수의 제2 화소들, 및 상기 제3 화소들과 비중첩하는 전자 장치.
  3. 제1 항에 있어서,
    상기 제2 부분은 복수로 제공되고,
    상기 복수의 제2 부분들은 서로 상기 제1 방향으로 이격되고, 상기 화소 그룹 및 상기 인접한 다른 화소 그룹 사이에 배치되는 전자 장치.
  4. 제3 항에 있어서,
    상기 복수의 제2 부분들은 각각이 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열된 제1 서브 부분, 제2 서브 부분, 및 제3 서브 부분을 포함하고,
    상기 제2 서브 부분에는 제1 패턴이 정의되는 전자 장치.
  5. 제4 항에 있어서,
    상기 제1 패턴은 상기 제2 서브 부분의 중앙에 정의된 전자 장치.
  6. 제5 항에 있어서,
    상기 제1 서브 부분에는 제2 패턴이 정의되고, 상기 제3 서브 부분에는 제3 패턴이 정의되며,
    상기 제2 방향에서 보았을 때, 상기 제1 패턴, 상기 제2 패턴, 및 상기 제3 패턴은 중첩하는 전자 장치.
  7. 제5 항에 있어서,
    상기 제1 서브 부분에는 제2 패턴이 정의되고, 상기 제3 서브 부분에는 제3 패턴이 정의되며,
    상기 제2 방향에서 보았을 때, 상기 제1 패턴, 상기 제2 패턴, 및 상기 제3 패턴은 비중첩하는 전자 장치.
  8. 제5 항에 있어서,
    상기 제1 패턴이 정의된 상기 제2 서브 부분의 일면은 소정의 각도를 가지는 전자 장치.
  9. 제4 항에 있어서,
    상기 제1 패턴은 상기 제2 서브 부분의 일측에 정의된 전자 장치.
  10. 제1 항에 있어서,
    상기 제1 부분의 폭 및 상기 제2 부분의 폭은 동일한 전자 장치.
  11. 제1 항에 있어서,
    상기 제1 부분은 제1 폭을 가지고,
    상기 제2 부분은 상기 제1 폭보다 큰 제2 폭을 가지는 전자 장치.
  12. 제1 항에 있어서,
    평면 상에서 보았을 때, 상기 화소 그룹은 상기 감지 전극과 비중첩하는 전자 장치.
  13. 제1 항에 있어서,
    상기 센서층은 감지 전극과 인접한 더미 전극을 더 포함하고,
    상기 더미 전극은 그라운드 전극과 전기적으로 연결된 전자 장치.
  14. 제1 항에 있어서,
    상기 제1 감지 전극은 상기 감지 패턴들 중 서로 인접한 두 개의 감지 패턴들을 연결하는 적어도 하나의 연결 패턴을 더 포함하고,
    상기 제2 감지 전극은 제1 감지 부분들 및 상기 제1 감지 부분들 중 서로 인접한 두 개의 제1 감지 부분들을 연결하는 적어도 하나의 제2 감지 부분을 포함하고, 상기 연결 패턴 및 상기 제2 감지 부분은 서로 상이한 층 상에 배치된 전자 장치.
  15. 제1 항에 있어서,
    상기 제1 부분에는 복수의 개구부들이 정의되고,
    상기 제1 부분은 상기 제2 부분과 전기적으로 연결된 전자 장치.
  16. 제1 항에 있어서,
    상기 감지 전극은 평면 상에서 보았을 때, 상기 인접한 두 개의 제2 화소들 사이에 배치되고, 상기 제1 부분으로부터 상기 제2 방향으로 돌출된 돌출부를 더 포함하는 전자 장치.
  17. 제1 항에 있어서,
    상기 감지 전극은 상기 제1 부분 및 상기 제2 부분과 상이한 층에 배치되는 제2 감지 전극을 더 포함하고,
    평면 상에서 보았을 때, 상기 제1 부분에는 상기 제2 감지 전극과 중첩하는 개구부가 정의된 전자 장치.
  18. 표시층 및 상기 표시층 위에 직접 배치되고 감지 전극을 포함하는 센서층을 포함하고,
    상기 표시층은,
    복수의 제1 화소들;
    상기 복수의 제1 화소들과 제1 방향으로 이격되고, 각각이 인접한 제2 화소들과 제1 거리 및 상기 제1 거리보다 큰 제2 거리만큼 각각 이격된 복수의 제2 화소들; 및
    상기 복수의 제1 화소들과 상기 제2 방향을 따라 교대로 배열된 복수의 제3 화소들을 포함하고,
    상기 감지 전극은,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들과 인접한 제1 부분; 및
    평면 상에서 보았을 때, 상기 제2 거리만큼 이격된 두 개의 제2 화소들 사이에 상기 제1 방향으로 연장되는 제2 부분을 포함하는 전자 장치.
  19. 제18 항에 있어서,
    상기 제2 부분은 복수로 제공되고,
    상기 복수의 제2 부분들은 상기 제2 방향으로 서로 이격되는 전자 장치.
  20. 제18 항에 있어서,
    상기 제1 부분은 제1 폭을 가지고,
    상기 제2 부분은 상기 제1 폭보다 큰 제2 폭을 갖는 전자 장치.

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