KR20230104453A - 표시장치 - Google Patents

Abstract

본 발명의 일 실시예에 따른 표시장치는, 제1화소영역에 배치된 제1도전층; 상기 제1화소영역에 인접한 제2화소영역에 배치된 제2도전층; 상기 제1화소영역에 배치되고, 제1방향으로 연장된 제1도전선; 상기 제2화소영역에 배치되고, 상기 제1방향으로 연장된 제2도전선; 제1발광영역이 정의된 제1화소전극; 제2발광영역이 정의된 제2화소전극; 및 상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 포함하고, 상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고, 상기 제1발광영역이 상기 제1홀에 중첩하고, 상기 제2발광영역이 상기 제2홀에 비중첩한다.

Description

표시장치{DISPLAY APPARATUS}

본 발명의 실시예들은 표시장치에 관한 것이다.

각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시장치가 소개되고 있다. 고해상도로 갈수록, 표시소자 및 표시소자를 구동하는 복수의 트랜지스터, 커패시터 및 이들에 신호를 전달하는 배선들을 중첩 배치하게 되며, 이에 따라 다양한 이슈가 발생할 수 있다.

본 발명의 실시예들은 화소들 간의 특성 차이를 최소화하면서 비대칭 칼라 시프트 현상을 줄이고 우수한 시인성을 확보할 수 있는 표시장치를 제공하고자 한다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시장치는, 제1화소영역에 배치된 제1도전층; 상기 제1화소영역에 인접한 제2화소영역에 배치된 제2도전층; 상기 제1화소영역에 배치되고, 제1방향으로 연장된 제1도전선; 상기 제2화소영역에 배치되고, 상기 제1방향으로 연장된 제2도전선; 제1발광영역이 정의된 제1화소전극; 제2발광영역이 정의된 제2화소전극; 및 상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 포함하고, 상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고, 상기 제1발광영역이 상기 제1홀에 중첩하고, 상기 제2발광영역이 상기 제2홀에 비중첩한다.

상기 제1홀이 상기 제1발광영역의 중심에 위치할 수 있다.

상기 제1절연층에 상기 제2홀에 이격된 더미홀이 더 정의되고, 상기 제2발광영역이 상기 더미홀에 중첩할 수 있다.

상기 더미홀이 상기 제2발광영역의 중심에 위치할 수 있다.

상기 제1방향에 수직인 제2방향을 따라 상기 제1홀과 상기 제2홀이 지그재그로 배치될 수 있다.

상기 표시장치는, 상기 제1화소영역에 배치된 제1반도체층; 상기 제2화소영역에 배치된 제2반도체층; 및 상기 제1반도체층과 상기 제1도전층 사이 및 상기 제2반도체층과 상기 제2도전층 사이에 배치되고, 상기 제1절연층의 하부에 배치된 제2절연층;을 더 포함하고, 상기 제2절연층에 상기 제1반도체층과 상기 제1도전층이 컨택하는 제3홀 및 상기 제2반도체층과 상기 제2도전층이 컨택하는 제4홀이 정의되고, 상기 제3홀이 상기 제1홀에 비중첩하고, 상기 제4홀이 상기 제2홀에 중첩할 수 있다.

상기 제1발광영역이 상기 제3홀에 중첩하고, 상기 제2발광영역이 상기 제4홀에 비중첩할 수 있다.

상기 제1절연층에 상기 제1홀에 이격된 제1더미홀이 더 정의되고, 상기 제1발광영역의 중심을 기준으로 상기 제1홀과 상기 제1더미홀이 상기 제1방향으로 대칭이고, 상기 제1홀과 상기 제1더미홀이 상기 제1발광영역에 중첩될 수 있다.

상기 제1홀과 상기 제2홀의 중심이 상기 제1방향에 수직인 제2방향의 가상의 직선 상에 위치할 수 있다.

상기 제1절연층에 상기 제2홀에 이격된 제2더미홀이 더 정의되고, 상기 제2더미홀이 상기 제2발광영역의 중심에 위치할 수 있다.

본 발명의 일 실시예에 따른 표시장치는, 제1화소영역에 배치된 제1도전층; 상기 제1화소영역에 인접한 제2화소영역에 배치된 제2도전층; 상기 제1화소영역의 상기 제1도전층 상부에 배치된 제1도전선; 상기 제2화소영역의 상기 제2도전층 상부에 배치된 제2도전선; 상기 제1도전선 상부에 배치된 제1화소전극; 상기 제2도전선 상부에 배치된 제2화소전극; 및 상기 제1화소전극과 상기 제2화소전극의 가장자리를 덮고, 상기 제1화소전극의 일부에 대응하는 제1개구 및 상기 제2화소전극의 일부에 대응하는 제2개구가 정의된 화소정의층;을 포함하고, 상기 제1개구가 상기 제1도전층과 상기 제1도전선이 컨택하는 위치에 중첩하고, 상기 제2개구가 상기 제2도전층과 상기 제2도전선이 컨택하는 위치에 비중첩한다.

상기 표시장치는, 상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 더 포함하고, 상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고, 상기 제1홀이 상기 제1개구의 중심에 위치하고, 상기 제2홀이 상기 제2화소전극의 주변에 위치할 수 있다.

상기 제1절연층에 상기 제2홀에 이격된 더미홀이 더 정의되고, 상기 제2개구의 중심에 상기 더미홀이 중첩할 수 있다.

상기 더미홀이 상기 제2개구의 중심에 위치할 수 있다.

상기 제1도전선의 연장방향에 수직인 방향을 따라 상기 제1홀과 상기 제2홀이 지그재그로 배치될 수 있다.

상기 표시장치는, 상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 더 포함하고, 상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀, 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀 및 상기 제1홀에 이격된 제1더미홀이 정의되고, 상기 제1개구의 중심을 기준으로 상기 제1홀과 상기 제1더미홀이 상기 제1도전선의 연장방향으로 대칭이고, 상기 제1홀과 상기 제1더미홀이 상기 제1개구에 중첩될 수 있다.

상기 제1홀과 상기 제2홀의 중심이 상기 연장방향에 수직인 방향의 가상의 직선 상에 위치할 수 있다.

상기 제1절연층에 상기 제2홀에 이격된 제2더미홀이 더 정의되고, 상기 제2더미홀이 상기 제2개구의 중심에 위치할 수 있다.

상기 표시장치는, 상기 제1화소영역에 배치된 제1반도체층; 상기 제2화소영역에 배치된 제2반도체층; 상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층; 및 상기 제1반도체층과 상기 제1도전층 사이 및 상기 제2반도체층과 상기 제2도전층 사이에 배치되고, 상기 제1절연층의 하부에 배치된 제2절연층;을 더 포함하고, 상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고, 상기 제2절연층에 상기 제1반도체층과 상기 제1도전층이 컨택하는 제3홀 및 상기 제2반도체층과 상기 제2도전층이 컨택하는 제4홀이 정의되고, 상기 제3홀이 상기 제1홀에 비중첩하고, 상기 제4홀이 상기 제2홀에 중첩할 수 있다.

상기 제1개구가 상기 제1홀과 상기 제3홀에 중첩하고, 상기 제2개구가 상기 제2홀과 상기 제4홀에 비중첩할 수 있다.

본 발명의 다양한 실시예들에 따르면, 화소들 간의 균일한 특성을 유지하면서, 표시장치의 시야각에 따른 비대칭 칼라 시프트 현상이 최소화될 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1은 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 2는 일 실시예에 따른 표시장치에 포함될 수 있는 화소의 등가회로도이다.
도 3은 일 실시예에 따른 복수의 화소들의 발광영역을 나타낸 개략적인 배치도이다.
도 4는 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다.
도 5는 도 4의 I-I'를 따르는 단면도이다.
도 6은 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다.
도 7은 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다.
도 8은 도 7의 II-II'를 따르는 단면도이다.
도 9는 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다.
도 10은 본 발명의 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도이다.
도 11 및 도 12는 도 10의 일부 영역들의 단면도들이다.
도 13 내지 도 20은 도 10의 소자들을 층별로 개략적으로 도시하는 배치도들이다.
도 21 내지 도 23은 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도들이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.

본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.

이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.

도 1은 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.

일 실시예에 따른 표시장치는 표시패널(10)을 포함할 수 있다. 표시패널(10)은 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다. 표시패널(10)을 이루는 각종 구성요소들은 기판(100) 상에 배치된다. 즉 기판(100)은 표시영역(DA) 및 주변영역(PA)을 포함할 수 있다.

표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다. 표시영역(DA)은 가장자리의 코너가 라운드 형상을 가질 수 있다. 주변영역(PA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(PA)에 의해 전체적으로 둘러싸일 수 있다.

표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)들은 x 방향 및 y 방향을 따라 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 이미지를 구현할 수 있다. 각 화소(PX)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.

화소(PX)들을 구동하는 화소회로들 각각은 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2), 단자부(PAD), 구동전압 공급선(11) 및 공통전압 공급선(13)이 배치될 수 있다.

제1스캔구동회로(SDRV1)는 스캔선(SL)을 통해 화소(PX)들을 구동하는 화소회로들 각각에 스캔신호를 인가할 수 있다. 제1스캔구동회로(SDRV1)는 발광 제어선(EL)을 통해 각 화소회로에 발광제어신호를 인가할 수 있다. 제2스캔구동회로(SDRV2)는 표시영역(DA)을 기준으로 제1스캔구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1스캔구동회로(SDRV1)와 대략 평행할 수 있다. 표시영역(DA)의 화소(PX)들의 화소회로 중 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제2스캔구동회로(SDRV2)는 생략될 수 있다.

단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시회로보드(30)와 연결된다. 표시회로보드(30)에는 표시구동부(32)가 배치될 수 있다.

표시구동부(32)는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 전달하는 제어신호를 생성할 수 있다. 표시구동부(32)는 데이터신호를 생성하며, 생성된 데이터신호는 팬아웃선(FW) 및 팬아웃선(FW)과 연결된 데이터선(DL)을 통해 화소(PX)들의 화소회로들에 전달될 수 있다.

표시구동부(32)는 구동전압 공급선(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급선(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급선(11)과 연결된 구동전압선(PL)을 통해 화소(PX)들의 화소회로들에 인가되고, 공통전압(ELVSS)은 공통전압 공급선(13)을 통해 표시요소의 대향전극에 인가될 수 있다.

구동전압 공급선(11)은 단자부(PAD)와 연결되며, 표시영역(DA)의 하측에서 x 방향으로 연장되어 구비될 수 있다. 공통전압 공급선(13)은 단자부(PAD)와 연결되며, 루프 형상에서 일측이 개방된 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다.

표시장치는 커버 윈도우(미도시)를 더 포함할 수 있다. 커버 윈도우는 표시패널(10) 상에 배치될 수 있다. 커버 윈도우는 표시패널(10)을 보호하는 기능을 할 수 있다. 일 실시예에서, 커버 윈도우는 플렉서블 윈도우일 수 있다. 커버 윈도우는 유리, 사파이어, 또는 플라스틱을 포함할 수 있다. 커버 윈도우는 예를 들어, 초박형 유리(Ultra Thin Glass) 또는 투명폴리이미드(Colorless Polyimide)일 수 있다. 커버 윈도우는 광학 투명 접착제(Optically clear adhesive, OCA) 필름과 같은 투명 접착 부재에 의해 표시패널(10)에 부착될 수 있다.

본 발명의 실시예에 따른 표시장치는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.

도 2는 일 실시예에 따른 표시장치에 포함될 수 있는 화소의 등가회로도이다.

도 2를 참조하면, 화소(PX)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.

화소회로(PC)는 구동 트랜지스터인 제1트랜지스터(T1)와 스위칭 트랜지스터인 제2 내지 제7트랜지스터들(T2 내지 T7)을 포함할 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예를 들어, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다. 일 실시예에서 소스단자 및 드레인단자는 각각 소스전극 및 드레인전극과 혼용되어 칭해질 수 있다.

화소회로(PC)는 제1스캔신호를 전달하는 제1스캔선(SL1), 제2스캔신호를 전달하는 제2스캔선(SL2), 제3스캔신호를 전달하는 제3스캔선(SL3), 발광제어신호를 전달하는 발광제어선(EL) 및 데이터신호를 전달하는 데이터선(DL), 구동전압(ELVDD)을 전달하는 구동전압선(PL), 초기화전압을 전달하는 제1초기화전압선(VIL1) 및 제2초기화전압선(VIL2)에 연결될 수 있다.

제1트랜지스터(T1)는 구동전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다.

제2트랜지스터(T2)(데이터기입 트랜지스터)는 데이터선(DL) 및 제1노드(N1) 사이에 연결되며, 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 제1노드(N1)는 제1트랜지스터(T1)와 제5트랜지스터(T5)가 연결된 노드일 수 있다. 제2트랜지스터(T2)는 제1스캔선(SL1)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.

제3트랜지스터(T3)(보상 트랜지스터)는 제2노드(N2)와 제3노드(N3) 사이에 연결될 수 있다. 제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결될 수 있다. 제2노드(N2)는 제1트랜지스터(T1)의 게이트단자에 연결된 노드이고, 제3노드(N3)는 제1트랜지스터(T1)와 제6트랜지스터(T6)가 연결된 노드일 수 있다. 제3트랜지스터(T3)는 제1스캔선(SL1)에 연결된 게이트단자, 제2노드(N2)(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킴으로써 제1트랜지스터(T1)의 문턱전압을 보상할 수 있다.

제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2노드(N2)와 제1초기화전압선(VIL1) 사이에 연결될 수 있다. 제4트랜지스터(T4)는 제2스캔선(SL2)에 연결된 게이트단자, 제2노드(N2)에 연결된 제1단자, 제1초기화전압선(VIL1)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호에 따라 턴온되어 초기화전압을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다.

제5트랜지스터(T5)(제1발광제어 트랜지스터)는 구동전압선(PL)과 제1노드(N1) 사이에 연결될 수 있다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제5트랜지스터(T5)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 구동전류가 흐르게 된다.

제7트랜지스터(T7)(제2초기화 트랜지스터)는 유기발광다이오드(OLED)와 제2초기화전압선(VIL2) 사이에 연결될 수 있다. 제7트랜지스터(T7)는 제3스캔선(SL3)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VIL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호에 따라 턴온되어 초기화전압을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제2초기화전압선(VIL2)이 공급하는 초기화전압과 제1초기화전압선(VIL1)이 공급하는 초기화전압은 상이할 수 있다. 일 실시예에서, 제3스캔선(SL3)은 다음 행의 제2스캔선(SL2)이고, 제3스캔신호는 다음 행의 제2스캔신호일 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.

커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다. 커패시터(Cst)는 제1전극과 제2전극의 양단에 각각 공급된 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.

유기발광다이오드(OLED)는 화소전극(예컨대, 애노드) 및 화소전극을 마주하는 대향전극(예컨대, 캐소드)을 포함하고, 대향전극은 공통전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 커패시터(Cst)에 저장된 전압 값에 대응하는 구동전류를 전달받아 소정의 색으로 발광함으로써 영상을표시할 수 있다.

도 2에서 화소회로의 트랜지스터들은 P형 트랜지스터를 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예컨대, 화소회로의 트랜지스터들은 N형 트랜지스터이거나, 일부는 P형 트랜지스터이고 다른 일부는 N형 트랜지스터 등 다양한 실시예가 가능하다.

도 2에서 제3트랜지스터(T3)와 제4트랜지스터(T4)는 각각 하나의 게이트단자를 가지고 있다. 다른 실시예에서, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 각각 두 개의 게이트단자들을 구비하여 두 개의 트랜지스터들이 직렬 연결되어 구현될 수 있다.

도 3은 일 실시예에 따른 복수의 화소들의 발광영역을 나타낸 개략적인 배치도이다.

표시영역(DA)에 배치된 복수의 화소들은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)를 포함할 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 x 방향 및 y 방향으로 소정 패턴에 따라 반복 배치될 수 있다. 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 각각 화소회로 및 화소회로에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 각 화소의 유기발광다이오드(OLED)는 화소회로 상부 층에 배치될 수 있다. 유기발광다이오드(OLED)는 화소회로와 중첩하도록 바로 상부에 배치될 수도 있고, 화소회로와 오프셋되어 인접하는 행 또는 열에 배치된 타 화소의 화소회로와 일부 중첩하도록 배치될 수도 있다.

도 3은 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3) 각각의 발광영역을 나타낸다. 발광영역은 유기발광다이오드(OLED)의 발광층이 배치되는 영역이다. 발광영역은 화소정의층의 개구에 의해서 정의될 수 있다. 이에 대해서는 후술한다.

제1화소(PX1)는 제1발광영역(EA1)을 포함하고, 제2화소(PX2)는 제2발광영역(EA2)을 포함하고, 제3화소(PX3)는 제3발광영역(EA3)을 포함할 수 있다.

홀수 열(또는 짝수 열)에는 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)이 y 방향으로 교대로 배열될 수 있다. 짝수 열(또는 홀수 열)에는 제2화소(PX2)의 제2발광영역(EA2)이 y 방향으로 반복 배열될 수 있다. 예컨대, 제1열(M1)에는 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)이 y 방향으로 교대로 배열될 수 있다. 제1열(M1)에 인접한 제2열(M2)에는 제2화소(PX2)의 제2발광영역(EA2)이 y 방향으로 반복 배열될 수 있다. 제2열(M2)에 인접한 제3열(M3)에는 제1열(M1)과 반대로 제3화소(PX3)의 제3발광영역(EA3)과 제1화소(PX1)의 제1발광영역(EA1)이 y 방향으로 교대로 배열될 수 있다.

각 행(N1, N2,...)의 제1서브행(SN1)에는 제1화소(PX1)의 제1발광영역(EA1)과 제3화소(PX3)의 제3발광영역(EA3)이 x 방향으로 교대로 배열되고, 제2서브행(SN2)에는 제2화소(PX2)의 제2발광영역(EA2)이 x 방향으로 반복하여 배열될 수 있다. 즉, 각 행(N1, N2,...)에는 제1화소(PX1)의 제1발광영역(EA1), 제2화소(PX2)의 제2발광영역(EA2), 제3화소(PX3)의 제3발광영역(EA3), 제2화소(PX2)의 제2발광영역(EA2)이 지그재그로 반복 배열될 수 있다.

제1화소(PX1)의 제1발광영역(EA1), 제2화소(PX2)의 제2발광영역(EA2), 제3화소(PX3)의 제3발광영역(EA3)은 서로 다른 면적을 가질 수 있다. 일 실시예에서, 제3화소(PX3)의 제3발광영역(EA3)은 제1화소(PX1)의 제1발광영역(EA1)보다 큰 면적을 가질 수 있다. 또한, 제3화소(PX3)의 제3발광영역(EA3)은 제2화소(PX2)의 제2발광영역(EA2)보다 큰 면적을 가질 수 있다. 제1화소(PX1)의 제1발광영역(EA1)은 제2화소(PX2)의 제2발광영역(EA2)보다 큰 면적을 가질 수 있다. 다른 실시예에서, 제3화소(PX3)의 제3발광영역(EA3)은 제1화소(PX1)의 제1발광영역(EA1)과 동일한 면적을 가질 수 있다. 본 발명은 이에 한정되지 않는다. 예컨대, 제1화소(PX1)의 제1발광영역(EA1)이 제2화소(PX2)의 제2발광영역(EA2) 및 제3화소(PX3)의 제3발광영역(EA3)보다 클 수 있는 등 여러 실시예가 가능하다.

제1 내지 제3발광영역들(EA1, EA2, EA3)은 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 코너(꼭지점)가 라운드된 형태도 포함할 수 있다.

일 실시예에서, 제1화소(PX1)는 적색의 빛을 발광하는 적색 화소(R)이고, 제2화소(PX2)는 녹색의 빛을 발광하는 녹색 화소(G)이고, 제3화소(PX3)는 청색의 빛을 발광하는 청색 화소(B)일 수 있다. 다른 실시예에서, 제1화소(PX1)는 적색 화소(R)이고, 제2화소(PX2)는 청색 화소(B)이고, 제3화소(PX3)는 녹색 화소(G)일 수 있다.

한편, 본 발명의 실시예에서 화소 배열은 발광영역의 배열로 이해될 수 있다. 본 발명의 실시예에 따른 화소 배열은 상기 배열에 한정되지 않는다. 예컨대, 본 발명은 스트라이프(Strip) 배열, 모자이크(Mosaic) 배열, 델타(Delta) 배열을 갖는 화소 배열에 적용될 수 있다. 또한, 본 발명은 백색광을 내는 백색 화소를 더 포함하는 화소 배열 구조에도 적용될 수 있다.

도 4는 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다. 도 5는 도 4의 I-I'를 따르는 단면도이다.

도 4 및 도 5를 참조하면, 기판(100)의 표시영역(DA)에는 복수의 화소(PX)들에 연결된 도전선(CL)들이 배치될 수 있다. 도전선(CL)들 각각은 y 방향으로 연장되고, 동일 열에 배치된 복수의 화소들과 연결될 수 있다. 예컨대, 제1열(M1)을 따라 연장된 도전선(CL)은 교번적으로 배치된 제1화소(PX1)들 및 제3화소(PX3)들과 연결될 수 있다. 그리고 제2열(M2)을 따라 연장된 도전선(CL)은 제2화소(PX2)들과 연결될 수 있다. 도전선(CL)들 각각은 평면상 화소들의 발광영역들과 일부 중첩되어 배치될 수 있다. 도전선(CL)들은 화소들에 소정의 신호를 인가하는 배선들일 수 있다. 예컨대, 도전선(CL)들은 복수의 화소들에 데이터신호를 전달하는 데이터선일 수 있다. 도전선(CL)들은 각 열마다 배치되며 x 방향을 따라 일정한 간격으로 이격 배치될 수 있다. 도전선(CL)들 각각은 컨택홀(CH)들을 통해 하부 도전층(LCL)과 컨택할 수 있다. 컨택홀(CH)들은 도전선(CL)과 하부 도전층(LCL) 사이의 절연층(IL2)에 정의될 수 있다. 도시되지 않았으나, 기판(100)과 하부 도전층(LCL) 사이의 다층 구조의 절연층(IL1)에 화소회로를 구성하는 회로소자들이 배치될 수 있다. 하부 도전층(LCL)은 화소회로의 일 구성요소와 컨택할 수 있다.

도전선(CL) 상부에 절연층(IL3)이 배치되고, 절연층(IL3) 상부에 제1 내지 제3화소들(PX1, PX2, PX3)의 제1 내지 제3화소전극들(PE1, PE2, PE3)이 배치될 수 있다.

제1화소(PX1)의 제1화소전극(PE1)과 제3화소(PX3)의 제3화소전극(PE3)은 x 방향 및 y 방향으로 교번하여 배치될 수 있다. 제1화소(PX1)의 제1화소전극(PE1)과 제3화소(PX3)의 제3화소전극(PE3)는 홀수 열들(예컨대, M1, M3, ...)에서 y 방향으로 교대로 배열되고, 각 행(N1, N2,...)의 제1서브행(SN1)에서 x 방향으로 교대로 배열될 수 있다. 제2화소(PX2)의 제2화소전극(PE2)은 제1화소전극(PE1) 및 제3화소전극(PE3)으로부터 대각선 방향으로 이격되고, x 방향 및 y 방향으로 반복 배치될 수 있다. 제2화소(PX2)의 제2화소전극(PE2)은 짝수 열들(예컨대, M2, M4, ...)에서 y 방향으로 반복 배열되고, 각 행(N1, N2,...)의 제2서브행(SN2)에서 x 방향으로 반복 배열될 수 있다.

제1 내지 제3화소들(PX1, PX2, PX3)의 제1 내지 제3발광영역들(EA1, EA2, EA3) 각각은 제1 내지 제3화소전극들(151R, 151G, 151B) 각각의 일부에 대응하는 영역일 수 있다. 제1 내지 제3발광영역들(EA1, EA2, EA3)은 화소정의층(PDL)에 정의된 제1 내지 제3개구들(OP1, OP2, OP3)에 의해 정의될 수 있다.

도전선(CL)은 컨택홀(CH)들에 중첩하고, 컨택홀(CH)들은 도전선(CL)을 따라 y 방향으로 배치될 수 있다. 컨택홀(CH)들은 제1컨택홀(CH1)들 및 제2컨택홀(CH2)들을 포함할 수 있다. 제1컨택홀(CH1)들은 제1화소(PX1)들의 제1발광영역(EA1)들 및 제3화소(PX3)들의 제3발광영역(EA3)들에 중첩될 수 있다. 제2컨택홀(CH2)들은 제2화소(PX2)들의 제2발광영역(EA2)들에 중첩되지 않을 수 있다. 예컨대, 제1열(M1)을 따라 배치된 제1컨택홀(CH1)들은 제1화소(PX1)의 제1발광영역(EA1) 및 제3화소(PX3)의 제3발광영역(EA3)에 중첩될 수 있다. 제2열(M2)을 따라 배치된 제2컨택홀(CH2)들은 제2화소(PX2)의 제2발광영역(EA2) 주변에 배치될 수 있다. 제1컨택홀(CH1)들은 제1발광영역(EA1)들 및 제3발광영역(EA3)들의 중심에 배치될 수 있다.

절연층(IL2)에 더미홀(DH)들이 더 정의될 수 있다. 더미홀(DH)들은 제2열(M2)을 따라 연장되는 도전선(CL)에 중첩될 수 있다. 더미홀(DH)들은 제2화소(PX2)들의 제2발광영역(EA2)들에 중첩될 수 있다. 더미홀(DH)들은 제2발광영역(EA2)들의 중심에 배치될 수 있다.

제1발광영역(EA1) 및 제3발광영역(EA3)은 제1컨택홀(CH1)을 기준으로 상하 대칭 및 좌우 대칭일 수 있다. 제2발광영역(EA2)은 더미홀(DH)을 기준으로 상하 대칭 및 좌우 대칭일 수 있다. 예컨대, 제1발광영역(EA1) 및 제3발광영역(EA3) 각각은 제1컨택홀(CH1)의 중심을 지나는 x 방향의 가상의 직선을 기준으로 상하 대칭이고, 제1컨택홀(CH1)의 중심을 지나는 y 방향의 가상의 직선을 기준으로 좌우 대칭일 수 있다. 제2발광영역(EA2)은 더미홀(DH)의 중심을 지나는 대각선 방향(+y 방향에서 +x 방향으로 기울어진 방향)의 가상의 직선을 기준으로 상하 대칭이고, 더미홀(DH)의 중심을 지나는 대각선 방향(+y 방향에서 -x 방향으로 기울어진 방향)의 가상의 직선을 기준으로 좌우 대칭일 수 있다.

평면상, x 방향으로, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각의 중심에 중첩하는 제1컨택홀(CH1)들의 중심들을 지나는 가상의 직선(IML1)과, 제2컨택홀(CH2)들의 중심들을 지나는 가상의 직선(IML2)과, 제2발광영역(EA2)들 각각의 중심에 중첩하는 더미홀(DH)들의 중심들을 지나는 가상의 직선(IML3)은 서로 소정 간격을 두고 스캔선들에 평행할 수 있다.

평면상, x 방향으로, 제1컨택홀(CH1)들과 제2컨택홀(CH2)들은 열 간격(GD)으로 교대하며 지그재그로 배치될 수 있다. x 방향으로, 제1컨택홀(CH1)들과 더미홀(DH)들이 열 간격(GD)으로 교대하며 지그재그로 배치될 수 있다.

평면상, y 방향으로, 제1컨택홀(CH1)들은 한 쌍의 화소전극들의 중심들 간의 간격으로 이격되고, 제2컨택홀(CH1)들과 더미홀(DH)이 한 쌍의 화소전극들 사이의 일 위치와 화소전극의 중심 간의 간격으로 교대로 배치될 수 있다.

일 실시예에서 더미홀(DH)의 사이즈는 컨택홀(CH)의 사이즈와 동일할 수 있다. 다른 실시예에서 더미홀(DH)의 사이즈는 컨택홀(CH)의 사이즈보다 작거나 클 수 있다. 제1발광영역(EA1)을 기준으로 더미홀(DH)의 사이즈가 결정될 수 있다. 예컨대, 제1발광영역(EA1)과 제1컨택홀(CH1)의 면적 비율과 제2발광영역(EA2)과 더미홀(DH)의 면적 비율이 동일하도록, 더미홀(DH)의 사이즈가 결정될 수 있다. 또는, 제3발광영역(EA3)을 기준으로 더미홀(DH)의 사이즈가 결정될 수 있다. 예컨대, 제3발광영역(EA3)과 제1컨택홀(CH1)의 면적 비율이 제2발광영역(EA2)과 더미홀(DH)의 면적 비율이 동일하도록, 더미홀(DH)의 사이즈가 결정될 수 있다. 또는 제1발광영역(EA1)을 기준으로 결정된 더미홀(DH)의 사이즈와 제3발광영역(EA3)을 기준으로 결정된 더미홀(DH)의 사이즈의 중간 값으로 더미홀(DH)의 사이즈가 결정될 수 있다.

제1컨택홀(CH1)들 및 더미홀(DH)들이 제1 내지 제3발광영역들(EA1 내지 EA3)의 중심에 대응하게 배치됨에 따라 제1발광영역(EA1)들, 제2발광영역(EA2)들 및 제3발광영역(EA3)들의 단차 특성이 동일해짐으로써 시야각에 따른 화소들 간의 비대칭 컬러 시프트를 최소화할 수 있다.

도 6은 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다. 도 6에 도시된 실시예는, 제2화소(PX2)들의 제2발광영역(EA2)들 각각에 중첩하는 더미홀(DH)이 형성되지 않는 점에서 도 4에 도시된 실시예와 차이가 있다.

제1화소(PX1)들의 제1발광영역(EA1)들 및 제3화소(PX3)들의 제3발광영역(EA3)들 각각은 중심에 제1컨택홀(CH1)이 위치하도록 배치될 수 있다. 제2화소(PX2)들의 제2발광영역(EA2)들 각각에 대응하는 더미홀(DH)이 절연층에 형성되지 않을 수 있다. 도 6에 도시된 실시예에 따른 표시장치는 제1발광영역(EA1)들 및 제3발광영역(EA3)들의 컬러 시프트 특성은 동일하나, 도 4에 도시된 실시예에 비해 제2발광영역(EA2)들의 컬러 시프트 특성이 다를 수 있다.

도 7은 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다. 도 8은 도 7의 II-II'를 따르는 단면도이다. 도 7 및 도 8에 있어서, 도 4 및 도 5와 동일한 참조부호는 동일 부재를 의미하므로, 이들에 대해 중복 설명은 생략한다. 이하 도 4 및 도 5에 도시된 실시예와 차이점을 중심으로 설명한다.

도 7 및 도 8을 참조하면, 컨택홀(CH)들 및 더미홀(DH)들은 도전선(CL)에 중첩되고, 도전선(CL)을 따라 y 방향으로 배치될 수 있다.

컨택홀(CH)들은 제1컨택홀(CH1)들 및 제2컨택홀(CH2)들을 포함할 수 있다. 제1컨택홀(CH1)들은 제1화소(PX1)들의 제1발광영역(EA1)들 및 제3화소(PX3)들의 제3발광영역(EA3)들에 중첩될 수 있다. 제2컨택홀(CH2)들은 제2화소(PX2)들의 제2발광영역(EA2)들에 중첩되지 않을 수 있다. 예컨대, 제1열(M1)을 따라 배치된 제1컨택홀(CH1)들은 제1화소(PX1)의 제1발광영역(EA1) 및 제3화소(PX3)의 제3발광영역(EA3)에 중첩할 수 있다. 제2열(M2)을 따라 배치된 제2컨택홀(CH2)들은 제2화소(PX2)의 제2발광영역(EA2) 주변에 배치될 수 있다.

더미홀(DH)들은 제1더미홀(DH1)들 및 제2더미홀(DH2)들을 포함할 수 있다. 제1더미홀(DH1)들은 제1화소(PX1)들의 제1발광영역(EA1)들 및 제3화소(PX3)들의 제3발광영역(EA3)들에 중첩될 수 있다. 제2더미홀(DH2)들은 제2화소(PX2)들의 제2발광영역(EA2)들에 중첩될 수 있다. 예컨대, 제1열(M1)을 따라 배치된 제1더미홀(DH1)들은 제1화소(PX1)의 제1발광영역(EA1) 및 제3화소(PX3)의 제3발광영역(EA3)에 중첩할 수 있다. 제2열(M2)을 따라 배치된 제2더미홀(DH2)들은 제2화소(PX2)의 제2발광영역(EA2)에 중첩할 수 있다.

평면 상 및 단면 상, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각은 제1더미홀(DH1) 및 제1컨택홀(CH1)에 중첩할 수 있다. 평면 상, 제1더미홀(DH1) 및 제1컨택홀(CH1)은 y 방향으로 소정 간격 이격되어 배치될 수 있다. 평면 상 및 단면 상, 제2발광영역(EA2)들 각각은 제3더미홀(DH1)에 중첩하고, 제2컨택홀(CH2)에 중첩하지 않을 수 있다.

제1발광영역(EA1) 및 제3발광영역(EA3) 각각은 제1컨택홀(CH1)과 제1더미홀(DH1)을 기준으로 좌우 대칭일 수 있다. 예컨대, 제1발광영역(EA1) 및 제3발광영역(EA3) 각각은 제1컨택홀(CH1)과 제1더미홀(DH1)의 중심을 지나는 y 방향의 가상의 직선을 기준으로 좌우 대칭일 수 있다. 제2발광영역(EA2)은 더미홀(DH)의 중심을 지나는 대각선 방향(+y 방향에서 +x 방향으로 기울어진 방향)의 가상의 직선을 기준으로 상하 대칭이고, 더미홀(DH)의 중심을 지나는 대각선 방향(+y 방향에서 -x 방향으로 기울어진 방향)의 가상의 직선을 기준으로 좌우 대칭일 수 있다.

평면상, x 방향으로, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각에 중첩하는 제1컨택홀(CH1)들과 제2컨택홀(CH2)들의 중심들을 지나는 가상의 직선(IML4)과, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각에 중첩하는 제1더미홀(DH1)들의 중심들을 지나는 가상의 직선(IML5)과, 제2발광영역(EA2)들 각각의 중심에 중첩하는 제2더미홀(DH2)들의 중심들을 지나는 가상의 직선(IML6)은 서로 소정 간격을 두고 평행할 수 있다.

평면상, x 방향으로, 제1컨택홀(CH1)들과 제2컨택홀(CH2)들은 열 간격(GD)으로 교대하며 일직선 상에 배치될 수 있다. 예컨대, 평면상, x 방향으로, 제1컨택홀(CH1)들과 제2컨택홀(CH2)들은 열 간격(GD)으로 교대하며 가상의 직선(IML4) 상에 배치될 수 있다.

도 9는 일 실시예에 따른 화소의 발광영역과 도전층의 관계를 나타낸 배치도이다. 도 9에 도시된 실시예는, 제2화소(PX2)들의 제2발광영역(EA2)들 각각에 중첩하는 더미홀(DH)이 형성되지 않는 점에서 도 7에 도시된 실시예와 차이가 있다.

제1화소(PX1)들의 제1발광영역(EA1)들 및 제3화소(PX3)들의 제3발광영역(EA3)들 각각은 제1컨택홀(CH1)과 제1더미홀(DH1)에 중첩하게 배치될 수 있다. 제2화소(PX2)들의 제2발광영역(EA2)들 각각에 대응하는 더미홀(DH)이 절연층에 형성되지 않을 수 있다. 도 9에 도시된 실시예에 따른 표시장치는 제1발광영역(EA1)들 및 제3발광영역(EA3)들의 컬러 시프트 특성은 동일하나, 도 7에 도시된 실시예에 비해 제2발광영역(EA2)들의 컬러 시프트 특성이 다를 수 있다.

도 10은 본 발명의 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도이다. 도 11 및 도 12는 도 10의 일부 영역들의 단면도들이다. 도 13 내지 도 20은 도 10의 소자들을 층별로 개략적으로 도시하는 배치도들이다. 도 10은 도 2에 도시된 화소의 배치도에 대응할 수 있다. 도 2에 도시된 제1 내지 제7트랜지스터들(T1 내지 T7)은 박막트랜지스터로 구현될 수 있다. 이하에서, 제1 내지 제3화소들(PX1, PX2, PX3)의 각 층에 동일한 소자들이 배치되므로, 이를 구분하여 설명하지 않는다. 도 16은 일 화소의 제1 내지 제7트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 도시한다.

기판(100) 상의 각 행에 제1화소(PX1)의 화소회로가 배치되는 제1화소영역(PXA1), 제2화소(PX2)의 화소회로가 배치되는 제2화소영역(PXA2), 제3화소(PX3)의 화소회로가 배치되는 제3화소영역(PXA3)이 등간격으로 x 방향으로 반복될 수 있다.

도 13에 도시된 바와 같이, 기판(100) 상에 버퍼층(101)이 배치되고, 버퍼층(101) 상에 반도체층(ACT)이 위치할 수 있다. 각 행에서 제1화소영역(PXA1), 제2화소영역(PXA2) 및 제3화소영역(PXA3)의 반도체층(ACT)은 서로 연결될 수 있다. 각 화소영역에서 반도체층(ACT)은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)의 반도체층(ACT)은 각각 채널영역, 채널영역 양옆의 소스영역 및 드레인영역을 포함할 수 있다.

도 16을 참조하면, 각 화소영역의 반도체층(ACT)은 제1트랜지스터(T1)의 채널영역(131a), 소스영역(133a) 및 드레인영역(135a), 제2트랜지스터(T2)의 채널영역(131b), 소스영역(133b) 및 드레인영역(135b), 제3트랜지스터(T3)의 채널영역(131c1, 131c2), 소스영역(133c) 및 드레인영역(135c), 제4트랜지스터(T4)의 채널영역(131d1, 131d2), 소스영역(133d) 및 드레인영역(135d), 제5트랜지스터(T5)의 채널영역(131e), 소스영역(133e) 및 드레인영역(135e), 제6트랜지스터(T6)의 채널영역(131f), 소스영역(133f) 및 드레인영역(135f), 및 제7트랜지스터(T7)의 채널영역(131g), 소스영역(133g) 및 드레인영역(135g)을 포함할 수 있다.

즉, 제1 내지 제7트랜지스터들(T1 내지 T7)의 각 채널영역, 소스영역 및 드레인영역은 반도체층(ACT)의 일부 영역들인 것으로 이해될 수 있다. 제1트랜지스터(T1)의 채널영역(131a)은 굴곡을 가짐으로써 길게 형성할 수 있어, 게이트전극에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1트랜지스터(T1)의 채널영역(131a)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.

소스영역이나 드레인영역은 경우에 따라 트랜지스터의 소스전극이나 드레인전극으로 해석될 수도 있다. 즉, 예컨대 제1트랜지스터(T1)의 소스전극과 드레인전극은 각각 채널영역(131a) 근방에서 불순물이 도핑된 소스영역(133a)과 드레인영역(135a)에 해당할 수 있다. 반도체층(ACT)의 상부에는 제1절연층(102)이 위치할 수 있다.

도 14 및 도 16에 도시된 바와 같이, 제1절연층(102) 상에는 제1트랜지스터(T1)의 게이트전극(141a), 제2트랜지스터(T2)의 게이트전극(141b), 제3트랜지스터(T3)의 게이트전극(141c1, 141c2), 제4트랜지스터(T4)의 게이트전극(141d1, 141d2), 제5트랜지스터(T5)의 게이트전극(141e), 제6트랜지스터(T6)의 게이트전극(141f) 및 제7트랜지스터(T7)의 게이트전극(141g)이 배치될 수 있다. 또한 제1절연층(102) 상에는 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들과 동일층에 동일 물질로 제1스캔선(143), 제2스캔선(145), 제3스캔선(147), 및 발광제어선(149)이 x 방향으로 연장되며 배치될 수 있다. 제3스캔선(147)은 다음 행의 제2스캔선(145)일 수 있다.

제2트랜지스터(T2)의 게이트전극(141b)과 제3트랜지스터(T3)의 게이트전극(141c1, 141c2)은 반도체층과 교차(중첩)하는 제1스캔선(143)의 부분들이거나 제1스캔선(143)으로부터 돌출된 부분들일 수 있다. 제4트랜지스터(T4)의 게이트전극(141d1, 141d2)은 반도체층과 교차하는 제2스캔선(145)의 부분들이거나 제2스캔선(145)으로부터 돌출된 부분들일 수 있다. 제5트랜지스터(T5)의 게이트전극(141e)과 제6트랜지스터(T6)의 게이트전극(141f)은 반도체층과 교차하는 발광제어선(149)의 부분들이거나 발광제어선(149)으로부터 돌출된 부분들인 것으로 이해될 수 있다. 제7트랜지스터(T7)의 게이트전극(141g)은 다음 행에서 반도체층과 교차하는 제3스캔선(147)의 부분들이거나 제3스캔선(147)으로부터 돌출된 부분들일 수 있다. 제1트랜지스터(T1)의 게이트전극(141a)은 아일랜드 타입으로 구비될 수 있다. 제1트랜지스터(T1)의 게이트전극(141a)은 커패시터(Cst)의 제1전극인 하부전극(CE1)일 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들 상부에는 제2절연층(103)이 배치될 수 있다.

도 15 및 도 16에 도시된 바와 같이, 제2절연층(103) 상에는 전극전압선(HL), 제1수평초기화전압선(151) 및 제2수평초기화전압선(153)이 x 방향으로 연장되며 배치될 수 있다.

전극전압선(HL)의 일부는 커패시터(Cst)의 하부전극(CE1)을 커버할 수 있다. 전극전압선(HL)의 일부는 커패시터(Cst)의 제2전극인 상부전극(CE2)이 될 수 있다. 전극전압선(HL)에 의해 제1 내지 제3화소들(PX1, PX2, PX3)의 커패시터(Cst)들의 상부전극(CE2)들은 서로 연결될 수 있다. 커패시터(Cst)의 상부전극(CE2)에는 개구(27)가 형성될 수 있다.

제2수평초기화전압선(153)은 제4트랜지스터(T4)의 두 개의 채널영역들(131d1, 131d2)의 사이의 반도체층(ACT)과 중첩할 수 있다.

제2절연층(103) 상에는 차폐층(155)이 더 배치될 수 있다. 차폐층(155)은 제3트랜지스터(T3)의 두 개의 채널영역들(131c1, 131c2)의 사이의 반도체층(ACT)과 중첩할 수 있다.

전극전압선(HL), 제1수평초기화전압선(151) 및 제2수평초기화전압선(153) 상에는 제3절연층(104)이 배치될 수 있다. 이하, 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 하부 절연층(LIL)이라 칭한다. 일 실시예에서, 하부 절연층(LIL)은 무기절연층일 수 있다.

도 17에 도시된 바와 같이, 제3절연층(104) 상에는 구동전압선(161), 제1수직초기화전압선(162) 및 제2수직초기화전압선(163)이 y 방향으로 연장되며 배치될 수 있다.

구동전압선(161)은 제3절연층(104)에 형성된 컨택홀(31)을 통해 커패시터(Cst)의 상부전극(CE2)에 연결되고, 제3절연층(104)에 형성된 컨택홀(32)을 통해 차폐층(155)에 연결되고, 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(33)을 통해 제5트랜지스터(T5)의 소스영역(133e)에 연결될 수 있다. y 방향으로 연장된 구동전압선(161)은 x 방향으로 연장된 전극전압선(HL)과 연결됨으로써, 구동전압선(161)은 메쉬 구조를 가질 수 있다.

제1수직초기화전압선(162)은 제3절연층(104)에 형성된 컨택홀(38)을 통해 제1수평초기화전압선(151)에 연결되고, 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(39)을 통해 제4트랜지스터(T4)의 드레인영역(135d)에 연결될 수 있다. y 방향으로 연장된 제1수직초기화전압선(162)은 x 방향으로 연장된 제1수평초기화전압선(151)과 연결됨으로써, 제1초기화전압선(VIL1)은 메쉬 구조를 가질 수 있다.

제2수직초기화전압선(163)은 제3절연층(104)에 형성된 컨택홀(40)을 통해 제2수평초기화전압선(153)에 연결되고, 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(41)을 통해 제7트랜지스터(T7)의 드레인영역(135g)에 연결될 수 있다. y 방향으로 연장된 제2수직초기화전압선(163)은 x 방향으로 연장된 제2수평초기화전압선(153)과 연결됨으로써, 제2초기화전압선(VIL2)은 메쉬 구조를 가질 수 있다.

구동전압선(161)은 화소영역마다 배치될 수 있다. 하나의 화소영역에는 제1수직초기화전압선(162) 또는 제2수직초기화전압선(163)이 배치될 수 있다. 즉, 제1수직초기화전압선(162) 및 제2수직초기화전압선(163)은 각각 두 개의 화소영역마다 배치되며 x 방향으로 교대로 배치될 수 있다.

제3절연층(104) 상에는 다양한 도전층들이 더 배치될 수 있다. 예를 들어, 제3절연층(104) 상에는 노드전극(165) 및 연결전극들(166a, 166b, 167)이 형성될 수 있다.

노드전극(165)은 커패시터(Cst)의 상부전극(CE2)의 개구(27)를 통해 커패시터(Cst)의 하부전극(CE1)과 제3트랜지스터(T3)의 드레인영역(135c)이 전기적으로 연결되도록 할 수 있다. 노드전극(165)의 일단은 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(34)을 통해 제3트랜지스터(T3)의 드레인영역(135c) 및 제4트랜지스터(T4)의 드레인영역(135d)에 연결되고, 노드전극(165)의 타단은 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(35)을 통해 제1트랜지스터(T1)의 게이트전극(141a)에 연결될 수 있다.

제2화소영역(PXA2)에 배치된 연결전극(166a)은 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(36a)을 통해 제2트랜지스터(T2)의 소스영역(133b)에 연결될 수 있다. 제1화소영역(PXA1) 및 제3화소영역(PXA3)에 배치된 연결전극(166b)은 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(36b)을 통해 제2트랜지스터(T2)의 소스영역(133b)에 연결될 수 있다. 연결전극(167)은 제1절연층(102), 제2절연층(103) 및 제3절연층(104)을 관통하는 컨택홀(37)을 통해 제6트랜지스터(T6)의 드레인영역(135f)에 연결될 수 있다. 제2화소영역(PXA2)에 배치된 연결전극(166a)과 제1화소영역(PXA1) 및 제3화소영역(PXA3)에 배치된 연결전극(166b)의 사이즈는 상이할 수 있다. 예컨대, 연결전극(166a)의 y 방향 길이는 연결전극(166b)의 y 방향 길이보다 길 수 있다.

구동전압선(161), 제1수직초기화전압선(162), 제2수직초기화전압선(163), 노드전극(165) 및 연결전극들(166a, 166b, 167) 상에는 제4절연층(105)이 배치될 수 있다.

도 18에 도시된 바와 같이, 제4절연층(105)에는 연결전극들(166a, 166b, 167)의 일부를 노출하는 홀들이 정의될 수 있다. 여기서, 연결전극들(166a, 166b)에 대응하는 홀들은 도 4의 제1컨택홀(CH1)들 및 제2컨택홀(CH2)들일 수 있다. 예컨대, 제4절연층(105)에는 제2화소영역(PXA2)에 배치된 연결전극(166a)에 대응하는 제1컨택홀(CH1)이 형성될 수 있다. 제4절연층(105)에는 제1화소영역(PXA1) 및 제3화소영역(PXA3)에 배치된 연결전극(166b)에 대응하는 제2컨택홀(CH2)이 형성될 수 있다. 그리고, 제4절연층(105)에는 제1화소영역(PXA1), 제2화소영역(PXA2) 및 제3화소영역(PXA3)에 배치된 연결전극(167)에 대응하는 컨택홀(42)이 형성될 수 있다.

제4절연층(105)에는 도 4에 도시된 더미홀(DH)이 더 형성될 수 있다. 제1화소영역(PXA1) 및 제3화소영역(PXA3)의 제4절연층(105)에는 더미홀(DH)이 형성될 수 있다.

도 19에 도시된 바와 같이, 제4절연층(105) 상에는 데이터선(171) 및 연결전극(173)이 배치될 수 있다.

데이터선(171)은 y 방향으로 연장되며 배치될 수 있다. 제1화소영역(PXA1) 및 제3화소영역(PXA3)에 배치된 데이터선(171)은 제4절연층(105)에 형성된 제2컨택홀(CH2)을 통해 연결전극(166b)에 연결됨으로써 제2트랜지스터(T2)의 소스영역(133b)에 연결될 수 있다. 제2화소영역(PXA2)에 배치된 데이터선(171)은 제4절연층(105)에 형성된 제1컨택홀(CH1)을 통해 연결전극(166a)에 연결됨으로써 제2트랜지스터(T2)의 소스영역(133b)에 연결될 수 있다. 일 실시예에서, 도 4의 도전선(CL) 및 하부도전선(LCL)은 각각 데이터선(171) 및 연결전극(166a, 166b)일 수 있다.

연결전극(173)은 유기발광다이오드(OLED)를 트랜지스터와 연결하기 위한 전극일 수 있다. 연결전극(173)은 제1 내지 제3화소전극들(221a, 221b, 221c) 각각을 트랜지스터의 소스영역 또는 드레인영역과 연결하기 위한 전극일 수 있다. 연결전극(173)은 제4절연층(105)에 형성된 컨택홀(42, 도 18)을 통해 연결전극(167)에 연결됨으로써 제6트랜지스터(T6)의 드레인영역(135f) 및 제7트랜지스터(T7)의 소스영역(133g)에 연결될 수 있다.

데이터선(171) 및 연결전극(173) 상에는 제5절연층(106)이 배치될 수 있다.

제5절연층(106) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극, 대향전극, 및 화소전극과 대향전극 사이의 중간층을 포함할 수 있다.

도 20에 도시된 바와 같이, 제5절연층(106) 상에는 제1 내지 제3화소전극들(221a, 221b, 221c)이 배치될 수 있다. 제1화소전극(221a) 및 제3화소전극(221c)은 제5절연층(106)에 형성된 컨택홀(43)을 통해 연결전극(173)에 연결될 수 있다. 제1화소전극(221a) 및 제3화소전극(221c)의 제1돌출부(221P1)가 컨택홀(43)에 중첩하며 연결전극(173)에 연결될 수 있다. 제1화소전극(221a) 및 제3화소전극(221c)은 대각선 방향의 가상의 직선(IML7)을 기준으로 제1돌출부(221P1)에 대칭된 제2돌출부(221P2)를 구비할 수 있다. 제2돌출부(221P2)는 인접하는 화소영역, 즉 다음 행 또는 이전 행의 화소영역에 배치된 제3트랜지스터(T3)의 두 개의 채널영역들(131c1, 131c2)의 사이의 반도체층(ACT)과 일부 중첩할 수 있다.

제1화소전극(221a) 및 제3화소전극(221c)은 인접하는 화소영역, 즉 다음 행 또는 이전 행의 화소영역에 배치된 제2트랜지스터(T2)의 소스영역(133b)의 일부, 컨택홀(36), 연결전극(166a), 제1컨택홀(CH1) 및 데이터선(171)의 일부와 중첩할 수 있다. 제1화소전극(221a) 및 제3화소전극(221c)은 제1화소전극(221a) 및 제3화소전극(221c)이 연결된 화소회로가 배치된 화소영역의 일부 및 x 방향 및 y 방향으로 인접한 다른 행 및 다른 열의 화소영역의 일부와 중첩할 수 있다. 제2화소전극(221b)은 더미홀(DH) 및 데이터선(171)의 일부와 중첩할 수 있다. 제2화소전극(221b)은 제2화소전극(221b)이 연결된 화소회로가 배치된 화소영역의 일부 및 x 방향으로 인접한 동일 행의 다른 열의 화소영역의 일부와 중첩할 수 있다.

도 11 및 도 12에 도시된 바와 같이, 제1 내지 제3화소전극들(221a, 221b, 221c) 상부에 제1 내지 제3화소전극들(221a, 221b, 221c)의 가장자리를 덮는 화소정의층(107)이 배치될 수 있다. 화소정의층(107)에는 제1화소전극(221a)의 일부를 노출하고 제1발광영역(EA1)을 정의하는 제1개구(OP1), 제2화소전극(221b)의 일부를 노출하고 제2발광영역(EA2)을 정의하는 제2개구(OP2) 및 제3화소전극(221c)의 일부를 노출하고 제3발광영역(EA3)을 정의하는 제3개구(OP3)가 정의될 수 있다.

제1개구(OP1) 및 제3개구(OP3)는 제2트랜지스터(T2)의 소스영역(133b)의 일부, 컨택홀(36), 연결전극(166a), 제1컨택홀(CH1) 및 데이터선(171)의 일부와 중첩할 수 있다. 이는 제1발광영역(EA1)과 제3발광영역(EA3)이 제2트랜지스터(T2)의 소스영역(133b)의 일부, 컨택홀(36a), 연결전극(166a), 제1컨택홀(CH1) 및 데이터선(171)의 일부와 중첩함을 의미할 수 있다.

제2개구(OP2)는 제2트랜지스터(T2)의 소스영역(133b)의 일부, 컨택홀(36b), 연결전극(166b) 및 제1컨택홀(CH1)과 오프셋되고, 더미홀(DH)과 중첩할 수 있다. 이는 제2발광영역(EA2)이 제2트랜지스터(T2)의 소스영역(133b)의 일부, 컨택홀(36b), 연결전극(166b) 및 제1컨택홀(CH1)과 오프셋되고, 더미홀(DH)과 중첩함을 의미할 수 있다.

도시되지 않았으나, 제1 내지 제3개구들(OP1, OP2, OP3) 각각에 발광층이 배치되고, 발광층 상부에 대향전극이 공통전극으로 기판(100)의 전면에 배치될 수 있다.

도 21 내지 도 23은 일 실시예에 따른 화소를 구성하는 소자들의 위치를 개략적으로 도시하는 배치도들이다.

도 21에 도시된 실시예는 도 6에 도시된 실시예에 대응할 수 있다. 도 21에 도시된 실시예는 제2화소(PX2)들의 제2화소전극(221b)들 또는 제2발광영역(EA2)들 각각에 대응하는 더미홀(DH)이 배치되지 않는 점에서, 도 10에 도시된 실시예와 상이하고, 그 외 구성은 동일하다.

도 22에 도시된 실시예는 도 7에 도시된 실시예에 대응할 수 있다. 제1화소(PX1)들의 제1화소전극(221a)들 및 제3화소(PX3)들의 제3화소전극(221c)들 각각이 제1더미홀(DH1) 및 제1컨택홀(CH1)에 중첩할 수 있다. 제1발광영역(EA1) 및 제3발광영역(EA3)은 제1컨택홀(CH1)과 제1더미홀(DH1)에 중첩할 수 있다. 제1더미홀(DH1) 및 제1컨택홀(CH1)은 y 방향으로 소정 간격 이격되어 배치될 수 있다.

제2화소(PX2)들의 제2화소전극(221b)들 및 제2발광영역(EA2)들 각각은 제2더미홀(DH2)에 중첩할 수 있다.

평면상, x 방향으로, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각에 중첩하는 제1컨택홀(CH1)들과 제2컨택홀(CH2)들의 중심들을 지나는 가상의 직선과, 제1발광영역(EA1)들 및 제3발광영역(EA3)들 각각에 중첩하는 제1더미홀(DH1)들의 중심들을 지나는 가상의 직선과, 제2발광영역(EA2)들 각각의 중심에 중첩하는 제2더미홀(DH2)들의 중심들을 지나는 가상의 직선은 서로 소정 간격을 두고 스캔선들에 평행할 수 있다. 평면상, x 방향으로, 제1컨택홀(CH1)들과 제2컨택홀(CH2)들은 열 간격(GD)으로 교대하며 일직선 상에 배치될 수 있다.

도 23에 도시된 실시예는 도 9에 도시된 실시예에 대응할 수 있다. 제1화소(PX1)들의 제1화소전극(221a)들 및 제3화소(PX3)들의 제3화소전극(221c)들 각각의 중심에 제1컨택홀(CH1)이 배치될 수 있다. 그리고, 제2화소(PX2)들의 제2화소전극(221b)들 각각에는 더미홀(DH)이 배치되지 않는 점이 도 22에 도시된 실시예와 상이하다.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

1. 제1화소영역에 배치된 제1도전층;
   상기 제1화소영역에 인접한 제2화소영역에 배치된 제2도전층;
   상기 제1화소영역에 배치되고, 제1방향으로 연장된 제1도전선;
   상기 제2화소영역에 배치되고, 상기 제1방향으로 연장된 제2도전선;
   제1발광영역이 정의된 제1화소전극;
   제2발광영역이 정의된 제2화소전극; 및
   상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 포함하고,
   상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고,
   상기 제1발광영역이 상기 제1홀에 중첩하고,
   상기 제2발광영역이 상기 제2홀에 비중첩하는, 표시장치.
2. 제1항에 있어서,
   상기 제1홀이 상기 제1발광영역의 중심에 위치하는, 표시장치.
3. 제1항에 있어서,
   상기 제1절연층에 상기 제2홀에 이격된 더미홀이 더 정의되고,
   상기 제2발광영역이 상기 더미홀에 중첩하는, 표시장치.
4. 제3항에 있어서,
   상기 더미홀이 상기 제2발광영역의 중심에 위치하는, 표시장치.
5. 제1항에 있어서,
   상기 제1방향에 수직인 제2방향을 따라 상기 제1홀과 상기 제2홀이 지그재그로 배치된, 표시장치.
6. 제1항에 있어서,
   상기 제1화소영역에 배치된 제1반도체층;
   상기 제2화소영역에 배치된 제2반도체층; 및
   상기 제1반도체층과 상기 제1도전층 사이 및 상기 제2반도체층과 상기 제2도전층 사이에 배치되고, 상기 제1절연층의 하부에 배치된 제2절연층;을 더 포함하고,
   상기 제2절연층에 상기 제1반도체층과 상기 제1도전층이 컨택하는 제3홀 및 상기 제2반도체층과 상기 제2도전층이 컨택하는 제4홀이 정의되고,
   상기 제3홀이 상기 제1홀에 비중첩하고,
   상기 제4홀이 상기 제2홀에 중첩하는, 표시장치.
7. 제6항에 있어서,
   상기 제1발광영역이 상기 제3홀에 중첩하고,
   상기 제2발광영역이 상기 제4홀에 비중첩하는, 표시장치.
8. 제1항에 있어서,
   상기 제1절연층에 상기 제1홀에 이격된 제1더미홀이 더 정의되고,
   상기 제1발광영역의 중심을 기준으로 상기 제1홀과 상기 제1더미홀이 상기 제1방향으로 대칭이고, 상기 제1홀과 상기 제1더미홀이 상기 제1발광영역에 중첩된, 표시장치.
9. 제8항에 있어서,
   상기 제1홀과 상기 제2홀의 중심이 상기 제1방향에 수직인 제2방향의 가상의 직선 상에 위치하는, 표시장치.
10. 제8항에 있어서,
    상기 제1절연층에 상기 제2홀에 이격된 제2더미홀이 더 정의되고,
    상기 제2더미홀이 상기 제2발광영역의 중심에 위치하는, 표시장치.
11. 제1화소영역에 배치된 제1도전층;
    상기 제1화소영역에 인접한 제2화소영역에 배치된 제2도전층;
    상기 제1화소영역의 상기 제1도전층 상부에 배치된 제1도전선;
    상기 제2화소영역의 상기 제2도전층 상부에 배치된 제2도전선;
    상기 제1도전선 상부에 배치된 제1화소전극;
    상기 제2도전선 상부에 배치된 제2화소전극; 및
    상기 제1화소전극과 상기 제2화소전극의 가장자리를 덮고, 상기 제1화소전극의 일부에 대응하는 제1개구 및 상기 제2화소전극의 일부에 대응하는 제2개구가 정의된 화소정의층;을 포함하고,
    상기 제1개구가 상기 제1도전층과 상기 제1도전선이 컨택하는 위치에 중첩하고, 상기 제2개구가 상기 제2도전층과 상기 제2도전선이 컨택하는 위치에 비중첩하는, 표시장치.
12. 제11항에 있어서,
    상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 더 포함하고,
    상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고,
    상기 제1홀이 상기 제1개구의 중심에 위치하고,
    상기 제2홀이 상기 제2화소전극의 주변에 위치하는, 표시장치.
13. 제12항에 있어서,
    상기 제1절연층에 상기 제2홀에 이격된 더미홀이 더 정의되고,
    상기 제2개구의 중심에 상기 더미홀이 중첩하는, 표시장치.
14. 제13항에 있어서,
    상기 더미홀이 상기 제2개구의 중심에 위치하는, 표시장치.
15. 제12항에 있어서,
    상기 제1도전선의 연장방향에 수직인 방향을 따라 상기 제1홀과 상기 제2홀이 지그재그로 배치된, 표시장치.
16. 제11항에 있어서,
    상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층;을 더 포함하고,
    상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀, 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀 및 상기 제1홀에 이격된 제1더미홀이 정의되고,
    상기 제1개구의 중심을 기준으로 상기 제1홀과 상기 제1더미홀이 상기 제1도전선의 연장방향으로 대칭이고, 상기 제1홀과 상기 제1더미홀이 상기 제1개구에 중첩된, 표시장치.
17. 제16항에 있어서,
    상기 제1홀과 상기 제2홀의 중심이 상기 연장방향에 수직인 방향의 가상의 직선 상에 위치하는, 표시장치.
18. 제16항에 있어서,
    상기 제1절연층에 상기 제2홀에 이격된 제2더미홀이 더 정의되고,
    상기 제2더미홀이 상기 제2개구의 중심에 위치하는, 표시장치.
19. 제11항에 있어서,
    상기 제1화소영역에 배치된 제1반도체층;
    상기 제2화소영역에 배치된 제2반도체층;
    상기 제1도전층과 상기 제1도전선 사이 및 상기 제2도전층과 상기 제2도전선 사이에 배치된 제1절연층; 및
    상기 제1반도체층과 상기 제1도전층 사이 및 상기 제2반도체층과 상기 제2도전층 사이에 배치되고, 상기 제1절연층의 하부에 배치된 제2절연층;을 더 포함하고,
    상기 제1절연층에 상기 제1도전층과 상기 제1도전선이 컨택하는 제1홀 및 상기 제2도전층과 상기 제2도전선이 컨택하는 제2홀이 정의되고,
    상기 제2절연층에 상기 제1반도체층과 상기 제1도전층이 컨택하는 제3홀 및 상기 제2반도체층과 상기 제2도전층이 컨택하는 제4홀이 정의되고,
    상기 제3홀이 상기 제1홀에 비중첩하고,
    상기 제4홀이 상기 제2홀에 중첩하는, 표시장치.
20. 제19항에 있어서,
    상기 제1개구가 상기 제1홀과 상기 제3홀에 중첩하고,
    상기 제2개구가 상기 제2홀과 상기 제4홀에 비중첩하는, 표시장치.

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