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KR20230081422A - 전원 공급회로 및 그를 포함하는 표시장치 - Google Patents

전원 공급회로 및 그를 포함하는 표시장치 Download PDF

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KR20230081422A
KR20230081422A KR1020210169468A KR20210169468A KR20230081422A KR 20230081422 A KR20230081422 A KR 20230081422A KR 1020210169468 A KR1020210169468 A KR 1020210169468A KR 20210169468 A KR20210169468 A KR 20210169468A KR 20230081422 A KR20230081422 A KR 20230081422A
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KR
South Korea
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voltage
node
area
initialization
voltage level
Prior art date
Application number
KR1020210169468A
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English (en)
Inventor
류승석
소병성
Original Assignee
엘지디스플레이 주식회사
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Filing date
Publication date
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Priority to US17/952,013 priority patent/US11741890B2/en
Priority to EP22197592.3A priority patent/EP4187526A1/en
Priority to TW111136535A priority patent/TWI829365B/zh
Priority to CN202211192217.8A priority patent/CN116206552A/zh
Priority to JP2022162826A priority patent/JP2023081291A/ja
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Abstract

본 개시의 실시예들은 다수의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동 회로, 다수의 전원라인 중 제1초기화전원라인들에 제1전압레벨과 제2전압레벨 사이의 전압레벨을 갖는 제1초기화전압을 공급하되, 제1초기화전압이 제1기간에서 제1전압레벨을 갖고 제2기간에서 제1전압레벨과 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 제2전압레벨을 갖게 하는, 제1전원공급회로 및 다수의 전원라인 중 구동전원라인들에 구동전압을 공급하는 제2전원공급회로를 포함하는 전원 공급장치 및 그를 포함하는 표시장치를 제공할 수 있다.

Description

전원 공급회로 및 그를 포함하는 표시장치{POWER SUPPLIER CIRCUIT AND DISPLAY DEVICE INCLUNING THE SAME}
본 개시의 실시예들은 전원 공급회로 및 그를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display device), 전계발광 표시장치(ELD; Electroluminescence Display device) 등과 같은 여러 가지 타입의 표시장치가 활용되고 있다.
그리고, 전계발광 표시장치(ELD)는 퀀텀닷(QD: Quantum Dot)을 포함하는 퀀텀닷 발광표시장치(Quantum-dot Light Emitting Display device), 무기 발광 표시장치(Inorganic Light Emitting Display device), 및 유기 발광표시 장치(Organic Light Emitting Display device) 등을 포함할 수 있다.
상기의 표시장치 중 전계발광 표시장치(ELD)는 응답속도, 시야각, 색재현성 등이 매우 우수하게 구현될 수 있다. 또한, 두께가 얇게 구현될 수 있는 장점이 있다.
또한, 전계발광표시장치는 구동전류에 의해 발광되는 빛에 의해 영상을 표시하기 때문에 저계조 또는 블랙 계조에서 구동전류의 양이 적거나 구동전류가 흐르지 않게 되어 저휘도에서 명암비가 높아 화질이 매우 뛰어난 장점이 있다.
하지만, 전계발광표시장치의 픽셀은 구동트랜지스터에 인가되는 전압에 의해 구동전류가 발생하게 되고 구동전류의 양은 데이터신호에 대응하여 결정될 수 있다. 하지만, 픽셀에 인가되는 전압이 설계치보다 높으면 픽셀에 흐르는 구동전류의 양은 데이터신호에 대응하지 않게 될 수 있다. 특히, 픽셀에서 저계조를 표시하는 경우에 상기의 문제점이 크게 나타나게 되어 전계발광표시장치는 화질이 저하되는 문제점이 발생하게 된다.
또한, 최근에는 환경 보호와 자원 고갈 등의 문제로 인하여 전자장비 등의 소비전력을 낮추기 위한 노력들이 강구되고 있다.
본 개시의 실시예들을 통해 화질이 저하되지 않는 전원공급회로 및 그를 포함하는 표시장치를 제공할 수 있다.
본 개시의 실시예들을 통해 소비전력을 저감할 수 있는 전원공급회로 및 그를 포함하는 표시장치를 제공하는 것이다.
본 개시의 실시예들은 다수의 게이트라인들과, 다수의 데이터 라인들과, 다수의 제1초기화전원라인들과, 다수의 전원라인들이 배치되어 있고 다수의 게이트라인들과, 다수의 데이터 라인들과, 다수의 전원라인들과 연결되어 빛을 발광하는 다수의 픽셀을 포함하는 표시 패널, 다수의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 다수의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동 회로, 다수의 전원라인 중 제1초기화전원라인들에 제1전압레벨과 제2전압레벨 사이의 전압레벨을 갖는 제1초기화전압을 공급하되, 제1초기화전압이 제1기간에서 제1전압레벨을 갖고 제2기간에서 제1전압레벨과 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 제2전압레벨을 갖게 하는, 제1전원공급회로 및 다수의 전원라인 중 구동전원라인들에 픽셀구동전압을 공급하는 제2전원공급회로를 포함할 수 있다.
또한, 다수의 픽셀 중 적어도 하나의 픽셀은, 데이터 신호에 대응하는 전압이 인가되는 제1노드의 전압에 대응하여 제2노드에서 제3노드 방향으로 흐르는 구동전류를 생성하는 구동트랜지스터와, 구동전류를 공급받아 빛을 발광하는 발광소자를 포함하되, 발광소자가 발광되지 않을 때, 제1노드에 데이터 신호에 대응하는 전압을 제1노드에 인가한 후, 제2노드와 제3노드를 제1초기화 전압을 이용하여 초기화하는 표시장치를 제공할 수 있다.
또한, 본 개시의 실시예들은, 각각 순차적으로 출력되는 제1초기화전압과 캐리신호를 생성하는 복수의 스테이지를 포함하고, 복수의 스테이지에서 각각 출력되는 제1초기화전압은 제1전압레벨과 제2전압레벨 사이의 전압레벨을 갖되, 제1기간에서 제1전압레벨을 갖고 제2기간에서 제1전압레벨과 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 제2전압레벨을 갖는 전원 공급장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 화질 저하를 최소화할 수 있는 전원 공급 회로 및 그를 포함하는 표시장치를 제공할 수 있다.
또한, 본 개시의 실시예들에 의하면, 소비전력을 저감할 수 있는 전원공급회로 및 그를 포함하는 표시장치를 제공할 수 있다.
도 1a, 도 1b 및 도 1c는 본 개시의 실시예들에 따른 표시 장치의 평면도들이다.
도 2는 본 개시의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 3은 본 개시의 실시예들에 따른 표시 패널에서 픽셀의 등가 회로이다.
도 4는 본 개시의 실시예들에 따른 표시 패널의 표시 영역에 포함된 3가지 영역에서의 픽셀들의 배치도이다.
도 5a는 본 개시의 실시예들에 따른 표시 패널에서, 제1 광학 영역 및 일반 영역 각각에서의 신호 라인들의 배치도이다.
도 5b는 본 개시의 실시예들에 따른 표시 패널에서, 제2 광학 영역 및 일반 영역 각각에서의 신호 라인들의 배치도이다.
도 6 및 도 7은 본 개시의 실시예들에 따른 표시 패널의 표시 영역에 포함된 일반 영역, 제1 광학 영역 및 제2 광학 영역 각각의 단면도들이다.
도 8은 본 개시의 실시예들에 따른 표시 패널의 외곽에서의 단면도이다.
도 9는 본 개시의 실시예들에 따른 픽셀을 나타내는 회로도이다.
도 10은 도 9에 도시되어 있는 표시패널 내에 게이트 구동 회로와 제1전원공급회로가 배치되어 있는 것을 나타내는 평면도이다.
도 11은 도 9에 도시된 표시장치에 채용된 픽셀을 나타내는 회로도이다.
도 12는 도 11에 도시된 픽셀의 동작을 나타내는 타이밍도이다.
도 13은 도 10에 도시된 제1전원 공급회로를 나타내는 구조도이다.
도 14와 도 15는 도 13에 도시된 n 번째 스테이지를 나타내는 회로도이다.
도 16은 도 14 또는 도 15에 도시된 스테이지의 동작을 나타내는 타이밍도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1a, 도 1b 및 도 1c는 본 개시의 실시예들에 따른 표시 장치(100)의 평면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)는 영상을 표시하는 표시 패널(110) 및 하나 이상의 광학 전자 장치(11, 12)를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 다수의 픽셀이 배치되고, 다수의 픽셀을 구동하기 위한 각종 신호 라인들이 배치될 수 있다.
비 표시 영역(NDA)은 표시 영역(DA)의 바깥 영역일 수 있다. 비 표시 영역(NDA)에는 각종 신호 라인이 배치될 수 있고 각종 구동 회로가 연결될 수 있다. 비 표시 영역(NDA)은 벤딩 되어 전면에서 보이지 않거나 케이스(미 도시)에 의해 가려질 수 있다. 비 표시 영역(NDA)은 베젤(Bezel) 또는 베젤 영역이라고도 한다.\
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)의 아래(시청 면의 반대 편)에 위치하는 전자 부품이다.
빛은 표시 패널(110)의 전면(시청 면)으로 들어가서 표시 패널(110)을 투과하여 표시 패널(110)의 아래(시청 면의 반대편)에 위치하는 하나 이상의 광학 전자 장치(11, 12)로 전달될 수 있다.
하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)을 투과한 빛을 수신하여, 수신된 빛에 따라 정해진 기능을 수행하는 장치일 수 있다. 예를 들어, 하나 이상의 광학 전자 장치(11, 12)는 카메라(이미지 센서) 등의 촬영 장치, 근접 센서 및 조도 센서 등의 감지 센서 등 중 하나 이상을 포함할 수 있다.
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시예들에 따른 표시 패널(110)에서, 표시 영역(DA)은 일반 영역(NA)과 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다.
도 1a, 도 1b 및 도 1c를 참조하면, 하나 이상의 광학 영역(OA1, OA2)은 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 영역일 수 있다.
도 1a의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA) 및 제1 광학 영역(OA1)을 포함할 수 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있다.
도 1b의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1b의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재한다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2) 의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
도 1c의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1c의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재하지 않는다. 즉, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 서로 접하고 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2)의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
하나 이상의 광학 영역(OA1, OA2)은 영상 표시 구조 및 광 투과 구조가 모두 형성되어 있어야 한다. 즉, 하나 이상의 광학 영역(OA1, OA2)은 표시 영역(DA)의 일부 영역이므로, 하나 이상의 광학 영역(OA1, OA2)에는 영상 표시를 위한 픽셀들이 배치되어야 한다. 그리고, 하나 이상의 광학 영역(OA1, OA2)에는 하나 이상의 광학 전자 장치(11, 12)로 빛을 투과해주기 위한 광 투과 구조가 형성되어야 한다.
하나 이상의 광학 전자 장치(11, 12)는 광 수신이 필요한 장치이지만, 표시 패널(110)의 뒤(아래, 시청 면의 반대편)에 위치하여, 표시 패널(110)을 투과한 빛을 수신하게 된다.
하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)의 전면(시청 면)에 노출되지 않는다. 따라서, 사용자가 표시 장치(110)의 전면을 볼 때, 광학 전자 장치(11, 12)가 사용자에게 보이지 않는다.
예를 들어, 제1 광학 전자 장치(11)는 카메라일 수 있고, 제2 광학 전자 장치(12)는 근접 센서, 조도 센서 등의 감지 센서일 수 있다. 예를 들어, 감지 센서는 적외선을 감지하는 적외선 센서일 수 있다.
이와 반대로, 제1 광학 전자 장치(11)가 감지 센서이고, 제2 광학 전자 장치(12)가 카메라일 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 전자 장치(11)가 카메라이고, 제2 광학 전자 장치(12)가 감지 센서인 것으로 예를 든다. 여기서, 카메라는 카메라 렌즈 또는 이미지 센서일 수 있다.
제1 광학 전자 장치(11)가 카메라인 경우, 이 카메라는 표시 패널(110)의 뒤(아래)에 위치하지만, 표시 패널(110)의 전면 방향을 촬영하는 전면 카메라(Front camera)일 수 있다. 따라서, 사용자는 표시 패널(110)의 시청 면을 보면서, 시청 면에 보이지 않는 카메라를 통해 촬영을 할 수 있다.
표시 영역(DA)에 포함된 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
따라서, 하나 이상의 광학 영역(OA1, OA2)은 일정 수준 이상의 투과율을 가져야 하고, 일반 영역(NA)은 광 투과성을 가지지 않거나 일정 수준 미만의 낮은 투과율을 가질 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)과 일반 영역(NA)은, 해상도, 픽셀 배치 구조, 단위 면적당 픽셀 개수, 전극 구조, 라인 구조, 전극 배치 구조, 또는 라인 배치 구조 등이 서로 다를 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)에서의 단위 면적당 픽셀 개수는 일반 영역(NA)에서의 단위 면적당 픽셀 개수보다 작을 수 있다. 즉, 하나 이상의 광학 영역(OA1, OA2)의 해상도는 일반 영역(NA)의 해상도보다 낮을 수 있다. 여기서, 단위 면적당 픽셀 개수는 해상도를 측정하는 단위이고, 1 인치(inch) 내 픽셀 개수를 의미하는 PPI (Pixels Per Inch)라고도 할 수 있다.
예를 들어, 제1 광학 영역(OA1) 내 단위 면적당 픽셀 개수는 일반 영역(NA) 내 단위 면적당 픽셀 개수보다 작을 수 있다. 제2 광학 영역(OA2) 내 단위 면적당 픽셀 개수는 제1 광학 영역(OA1) 내 단위 면적당 픽셀 개수 이상일 수 있다.
제1 광학 영역(OA1)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제2 광학 영역(OA2)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 동일한 모양을 가질 수도 있고 다른 모양을 가질 수 있다.
도 1c를 참조하면, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 접해 있는 경우, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함하는 전체 광학 영역 또한 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각은 원형인 것을 예로 든다.
본 개시의 실시예들에 따른 표시 장치(100)에서, 외부로 노출되지 않고 표시 패널(100)의 하부에 숨겨져 있는 제1 광학 전자 장치(11)가 카메라인 경우, 본 개시의 실시예들에 따른 표시 장치(100)는 UDC(Under Display Camera) 기술이 적용된 디스플레이라고 할 수 있다.
이에 따르면, 본 개시의 실시예들에 따른 표시 장치(100)의 경우, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 표시 영역(DA)의 면적 감소가 발생하지 않는다.
이에 따라, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 베젤 영역의 크기가 줄어들 수 있고, 디자인 제약 사항이 없어져 디자인 설계의 자유도가 높아질 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)에, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치함에도 불구하고, 하나 이상의 광학 전자 장치(11, 12)는 정상적으로 빛을 수신하여 정해진 기능을 정상적으로 수행할 수 있어야 한다.
또한, 본 개시의 실시예들에 따른 표시 장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치하고 표시 영역(DA)과 중첩되어 위치함에도 불구하고, 표시 영역(DA)에서 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 하나 이상의 광학 영역(OA1, OA2)에서 정상적인 영상 표시가 가능해야 한다.
도 2는 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 2를 참조하면, 표시 장치(100)는, 영상 표시를 위한 구성 요소들로서, 표시 패널(110) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시 패널(110)을 구동하기 위한 회로로서, 데이터 구동 회로(220), 게이트 구동 회로(230), 및 디스플레이 컨트롤러(240) 등을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 외곽 영역일 수 있으며, 베젤(Bezel) 영역이라고도 할 수 있다. 비 표시 영역(NDA)의 전체 또는 일부는 표시 장치(100)의 앞면에서 보이는 영역이거나, 벤딩되어 표시 장치(100)의 앞면에서 보이지는 않는 영역일 수도 있다.
표시 패널(110)은 기판(SUB)과 기판(SUB) 상에 배치된 다수의 픽셀들(SP)을 포함할 수 있다. 또한, 표시 패널(110)은 다수의 픽셀들(SP)을 구동하기 위하여, 여러 가지 종류의 신호 라인들을 더 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 액정 표시 장치 등일 수도 있고, 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 다수의 픽셀들(SP) 각각은 발광 소자를 포함할 수 있다.
예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.
표시 장치(100)의 타입에 따라 다수의 픽셀들(SP) 각각의 구조가 달라질 수 있다. 예를 들어, 표시 장치(100)가 픽셀(SP)이 빛을 스스로 내는 자체 발광 표시 장치인 경우, 각 픽셀(SP)은 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
예를 들어, 여러 가지 종류의 신호 라인들은 데이터 신호들(데이터 전압들 또는 영상 신호들이라고도 함)을 전달하는 다수의 데이터 라인들(DL) 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 다수의 게이트 라인들(GL) 등을 포함할 수 있다.
다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제2 방향으로 연장되면서 배치될 수 있다.
여기서, 제1 방향은 열(Column) 방향이고 제2 방향은 행(Row) 방향일 수 있다. 또는 제1 방향은 행 방향이고 제2 방향은 열 방향일 수 있다.
데이터 구동 회로(220)는 다수의 데이터 라인들(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인들(DL)로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(230)는 다수의 게이트 라인들(GL)을 구동하기 위한 회로로서, 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다.
디스플레이 컨트롤러(240)는 데이터 구동 회로(220) 및 게이트 구동 회로(230)를 제어하기 위한 장치로서, 다수의 데이터 라인들(DL)에 대한 구동 타이밍과 다수의 게이트 라인들(GL)에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(240)는 데이터 구동 회로(220)를 제어하기 위하여 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(220)에 공급하고, 게이트 구동 회로(230)를 제어하기 위하여 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(230)에 공급할 수 있다.
디스플레이 컨트롤러(240)는 호스트 시스템(250)으로부터 입력 영상 데이터를 수신하여, 입력 영상 데이터를 토대로 영상 데이터(Data)를 데이터 구동 회로(220)로 공급할 수 있다.
데이터 구동 회로(220)는 디스플레이 컨트롤러(240)의 구동 타이밍 제어에 따라 다수의 데이터 라인들(DL)로 데이터 신호들을 공급할 수 있다.
데이터 구동 회로(220)는 디스플레이 컨트롤러(240)로부터 디지털 형태의 영상 데이터들(Data)을 수신하고, 수신된 영상 데이터들(Data)을 아날로그 형태의 데이터 신호들로 변환하여 다수의 데이터 라인들(DL)로 출력할 수 있다.
게이트 구동 회로(230)는 디스플레이 컨트롤러(240)의 타이밍 제어에 따라 다수의 게이트 라인들(GL)로 게이트 신호들을 공급할 수 있다. 게이트 구동 회로(230)는 각종 게이트 구동 제어 신호(GCS)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 다수의 게이트 라인들(GL)로 공급할 수 있다.
예를 들어, 데이터 구동 회로(220)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(230)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(230)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비 표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(230)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(230)는 GIP 타입인 경우 기판의 비 표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(230)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(220) 및 게이트 구동 회로(230) 중 적어도 하나의 구동 회로는 표시 패널(110)의 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(220) 및 게이트 구동 회로(230) 중 적어도 하나의 구동 회로는 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(220)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(220)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(230)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(230)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(240)는, 데이터 구동 회로(220)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(220)와 함께 통합되어 집적 회로로 구현될 수 있다.
디스플레이 컨트롤러(240)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(240)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
디스플레이 컨트롤러(240)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(220) 및 게이트 구동 회로(230)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(240)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(220)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SP(Serial Peripheral Interface) 등을 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서와, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로를 포함할 수 있다.
터치 센싱 회로는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로(260)와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러(270) 등을 포함할 수 있다.
터치 센서는 다수의 터치 전극들을 포함할 수 있다. 터치 센서는 다수의 터치 전극들과 터치 구동 회로(260)를 전기적으로 연결해주기 위한 다수의 터치 라인을 더 포함할 수 있다.
터치 센서는 표시 패널(110)의 외부에 터치 패널 형태로 존재할 수도 있고 표시 패널(110)의 내부에 존재할 수도 있다. 터치 센서가 터치 패널 형태로 표시 패널(110)의 외부에 존재하는 경우, 터치 센서는 외장형이라고 한다. 터치 센서가 외장형인 경우, 터치 패널과 표시 패널(110)은, 별도로 제작되어, 조립 과정에서 결합될 수 있다. 외장형의 터치 패널은 터치 패널용 기판 및 터치 패널용 기판 상의 다수의 터치 전극들 등을 포함할 수 있다.
터치 센서는 표시 패널(110)의 내부에 존재하는 경우, 표시 패널(110)의 제작 공정 중에 디스플레이 구동과 관련된 신호 라인들 및 전극들 등과 함께 기판(SUB) 상에 터치 센서가 형성될 수 있다.
터치 구동 회로(260)는 다수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 다수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로는 셀프-캐패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-캐패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로가 셀프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
셀프-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들 각각은 구동 터치 전극의 역할도 하고 센싱 터치 전극의 역할도 할 수 있다. 터치 구동 회로(260)는 다수의 터치 전극들의 전체 또는 일부를 구동하고 다수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로가 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 터치 전극들 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
뮤추얼-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로(260)는 구동 터치 전극들을 구동하고 센싱 터치 전극들을 센싱할 수 있다.
터치 센싱 회로에 포함된 터치 구동 회로(260) 및 터치 컨트롤러(270)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다. 또한, 터치 구동 회로(260)와 데이터 구동 회로(220)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다.
표시 장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 다양한 크기의 디스플레이일 수 있다.
전술한 바와 같이, 표시 패널(110)에서 표시 영역(DA)은 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다.
일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이다. 하지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
전술한 바와 같이, 표시 패널(110)에서 표시 영역(DA)은 일반 영역(NA)과 함께, 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있지만, 설명의 편의를 위하여, 표시 영역(DA)이 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 모두 포함하는 경우(도 1b, 도 1c)를 가정한다.
도 3은 본 개시의 실시예들에 따른 표시 패널(110)에서 픽셀(SP)의 등가 회로이다.
표시 패널(110)의 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)에 배치된 픽셀들(SP) 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압이 인가될 수 있는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 픽셀구동 전압(ELVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다.
발광 소자(ED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 다수의 픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있으며, 기저 전압(ELVSS)이 인가될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 이 경우, 발광 소자(ED)가 유기 발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 게이트 라인(GL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어되며, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
각 픽셀(SP)은 도 3에 도시된 바와 같이 2개의 트랜지스터(DRT, SCT)와 1개의 캐패시터(Cst)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있으며, 경우에 따라서, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 픽셀(SP) 내 회로 소자들(특히, 발광 소자(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히, 발광 소자(ED))로 침투되는 것을 방지하기 위한 봉지층(ENCAP)이 표시 패널(110)에 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다.
도 4는 본 개시의 실시예들에 따른 표시 패널(110)의 표시 영역(DA)에 포함된 3가지 영역(NA, OA1, OA2)에서의 픽셀들(SP)의 배치도이다.
도 4를 참조하면, 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각에는 다수의 픽셀들(SP)이 배치될 수 있다.
예를 들어, 다수의 픽셀들(SP)은 적색 빛을 발광하는 적색 픽셀(Red SP), 녹색 빛을 발광하는 녹색 픽셀(Green SP) 및 청색 빛을 발광하는 청색 픽셀(Blue SP)을 포함할 수 있다.
이에 따라, 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각은, 적색 픽셀들(Red SP)의 발광 영역들(EA), 녹색 픽셀들(Green SP)의 발광 영역들(EA) 및 청색 픽셀들(Blue SP)의 발광 영역들(EA)을 포함할 수 있다.
도 4를 참조하면, 일반 영역(NA)은 광 투과 구조를 포함하지 않고, 발광 영역들(EA)을 포함할 수 있다.
하지만, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 발광 영역들(EA)을 포함할 뿐만 아니라, 광 투과 구조도 포함하고 있어야 한다.
따라서, 제1 광학 영역(OA1)은 발광 영역들(EA)과 제1 투과 영역들(TA1)을 포함할 수 있고, 제2 광학 영역(OA2)은 발광 영역들(EA)과 제2 투과 영역들(TA2)을 포함할 수 있다.
발광 영역들(EA)과 투과 영역들(TA1, TA2)은 광 투과 가능 여부에 따라 구별될 수 있다. 즉, 발광 영역들(EA)은 광 투과가 불가능한 영역일 수 있고, 투과 영역들(TA1, TA2)은 광 투과가 가능한 영역일 수 있다.
또한, 발광 영역들(EA)과 투과 영역들(TA1, TA2)은 특정 메탈 층(CE)의 형성 유무에 따라 구별될 수 있다. 예를 들어, 발광 영역들(EA)에는 캐소드 전극(CE)이 형성되어 있고, 투과 영역들(TA1, TA2)에는 캐소드 전극(CE)이 형성되지 않을 수 있다. 발광 영역들(EA)에는 라이트 쉴드층(Light Shield Layer)이 형성되어 있고, 투과 영역들(TA1, TA2)에는 라이트 쉴드층이 형성되지 않을 수 있다.
제1 광학 영역(OA1)은 제1 투과 영역들(TA1)을 포함하고, 제2 광학 영역(OA2)은 제2 투과 영역들(TA2)을 포함하기 때문에, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 모두는 빛이 투과할 수 있는 영역들이다.
제1 광학 영역(OA1)의 투과율(투과 정도)과 제2 광학 영역(OA2)의 투과율(투과 정도)는 동일할 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 동일할 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양이나 크기가 다르더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율이 동일할 수 있다.
이와 다르게, 제1 광학 영역(OA1)의 투과율(투과 정도)과 제2 광학 영역(OA2)의 투과율(투과 정도)는 서로 다를 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 다를 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양이나 크기가 동일하더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율이 서로 다를 수 있다.
예를 들어, 제1 광학 영역(OA1)이 중첩되는 제1 광학 전자 장치(11)가 카메라이고, 제2 광학 영역(OA2)이 중첩되는 제2 광학 전자 장치(12)가 감지 센서인 경우, 카메라는 감지 센서보다 더 큰 광량을 필요로 할 수 있다.
따라서, 제1 광학 영역(OA1)의 투과율(투과 정도)은 제2 광학 영역(OA2)의 투과율(투과 정도)보다 높을 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)은 제2 광학 영역(OA2)의 제2 투과 영역(TA2)보다 더 큰 크기를 가질 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 크기가 동일하더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율이 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율보다 클 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1)의 투과율(투과 정도)이 제2 광학 영역(OA2)의 투과율(투과 정도)보다 높은 경우를 예로 들어 설명한다.
또한, 도 4에 도시된 바와 같이, 본 개시의 실시예들에서는, 투과 영역(TA1, TA2)은 투명 영역이라고도 할 수 있으며, 투과율은 투명도라고도 할 수 있다.
또한, 도 4에 도시된 바와 같이, 본 개시의 실시예들에서는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 표시 패널(110)의 표시 영역(DA)의 상단에 위치하고, 좌우로 나란히 배치되는 경우를 가정한다.
도 4를 참조하면, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 배치되는 가로 표시 영역을 제1 가로 표시 영역(HA1)이라고 하고, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 배치되지 않는 가로 표시 영역을 제2 가로 표시 영역(HA2)이라고 한다.
도 4를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 제2 가로 표시 영역(HA2)은 일반 영역(NA)만을 포함할 수 있다.
도 5a는 본 개시의 실시예들에 따른 표시 패널(110)에서, 제1 광학 영역(OA1) 및 일반 영역(NA) 각각에서의 신호 라인들의 배치도이고, 도 5b는 본 개시의 실시예들에 따른 표시 패널(110)에서, 제2 광학 영역(OA2) 및 일반 영역(NA) 각각에서의 신호 라인들의 배치도이다.
도 5a 및 도 5b에 도시된 제1 가로 표시 영역(HA1)은 표시 패널(110)에서의 제1 가로 표시 영역(HA1)의 일부이고, 제2 가로 표시 영역(HA2)은 표시 패널(110)에서의 제2 가로 표시 영역(HA2)의 일부이다.
도 5a에 도시된 제1 광학 영역(OA1)은 표시 패널(110)에서의 제1 광학 영역(OA1)의 일부이고, 도 5b에 도시된 제2 광학 영역(OA2)은 표시 패널(110)에서의 제2 광학 영역(OA2)의 일부이다.
도 5a 및 도 5b를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 제2 가로 표시 영역(HA2)은 일반 영역(NA)을 포함할 수 있다.
표시 패널(11)에는, 다양한 종류의 가로 라인들(HL1, HL2)이 배치되고, 다양한 종류의 세로 라인들(VLn, VL1, VL2)이 배치될 수 있다.
본 개시의 실시예들에서, 가로 방향과 세로 방향은 교차하는 2개의 방향을 의미하는 것으로서, 가로 방향과 세로 방향은 보는 방향에 따라서 다를 수 있다. 예를 들어, 본 개시에서의 실시예들에서, 가로 방향은 하나의 게이트 라인(GL)이 연장되면서도 배치되는 방향을 의미하고, 세로 방향은 하나의 데이터 라인(DL)이 연장되면서 배치되는 방향을 의미할 수 있다. 이와 같이, 가로와 세로를 예로 든다.
도 5a 및 도 5b를 참조하면, 표시 패널(110)에 배치되는 가로 라인들은 제1 가로 표시 영역(HA1)에 배치되는 제1 가로 라인들(HL1) 및 제2 가로 표시 영역(HA2)에 배치되는 제2 가로 라인들(HL2)을 포함할 수 있다.
표시 패널(110)에 배치되는 가로 라인들은 게이트 라인들(GL)일 수 있다. 즉, 제1 가로 라인들(HL1)과 제2 가로 라인들(HL2)은 게이트 라인들(GL)일 수 있다. 게이트 라인들(GL)은 픽셀(SP)의 구조에 따라 다양한 종류의 게이트 라인들을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 표시 패널(110)에 배치되는 세로 라인들은, 일반 영역(NA)에만 배치되는 일반 세로 라인들(VLn), 제1 광학 영역(OA1)과 일반 영역(NA)을 모두 지나가는 제1 세로 라인들(VL1), 및 제2 광학 영역(OA2)과 일반 영역(NA)을 모두 지나가는 제2 세로 라인들(VL2)을 포함할 수 있다.
표시 패널(110)에 배치되는 세로 라인들은 데이터 라인들(DL), 구동 전압 라인들(DVL) 등을 포함할 수 있으며, 이뿐만 아니라, 기준 전압 라인들, 초기화 전압 라인들 등을 더 포함할 수 있다. 즉, 일반 세로 라인들(VLn), 제1 세로 라인들(VL1) 및 제2 세로 라인들(VL2)은 데이터 라인들(DL), 구동 전압 라인들(DVL) 등을 포함할 수 있으며, 이뿐만 아니라, 기준 전압 라인들, 초기화 전압 라인들 등을 더 포함할 수 있다.
본 개시의 실시예들에서, 제2 가로 라인(HL2)에서 "가로"라는 용어는 신호가 좌측(또는 우측)에서 우측(또는 좌측)으로 전달된다는 의미일 뿐, 제2 가로 라인(HL2)이 정확한 가로 방향으로만 직선 형태로 연장된다는 의미는 아닐 수 있다. 즉, 도 5a 및 도 5b에서, 제2 가로 라인(HL2)은 일직선 형태로 도시되어 있지만, 이와 다르게, 제2 가로 라인(HL2)은 꺾이거나 구부려진 부분들을 포함할 수 있다. 마찬가지로, 제1 가로 라인(HL1) 또한 꺾이거나 구부려진 부분들을 포함할 수 있다.
본 개시의 실시예들에서, 일반 세로 라인(VLn)에서 "세로"라는 용어는 신호가 상측(또는 하측)에서 하측(또는 상측)으로 전달된다는 의미일 뿐, 일반 세로 라인(VLn)이 정확한 세로 방향으로만 직선 형태로 연장된다는 의미는 아니다. 즉, 도 5a 및 도 5b에서, 일반 세로 라인(VLn)은 일직선 형태로 도시되어 있지만, 이와 다르게, 일반 세로 라인(VLn)은 꺾이거나 구부려진 부분들을 포함할 수 있다. 마찬가지로, 제1 세로 라인(VL1) 및 제2 세로 라인(VL2) 또한 꺾이거나 구부려진 부분들을 포함할 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 포함되는 제1 광학 영역(OA1)은 발광 영역들(EA)과 제1 투과 영역들(TA1)을 포함할 수 있다. 제1 광학 영역(OA1) 내에서, 제1 투과 영역들(TA1)의 바깥 영역이 발광 영역들(EA)을 포함할 수 있다.
도 5a를 참조하면, 제1 광학 영역(OA1)의 투과율 개선을 위하여, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1)은 제1 광학 영역(OA1) 내 제1 투과 영역들(TA1)을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1) 각각은 각 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인(HL1)과 제2 가로 영역(HA2)에 배치되는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다. 즉, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인(HL1)과 제1 광학 영역(OA1)을 지나가지 않는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다.
또한, 제1 광학 영역(OA1)의 투과율 개선을 위하여, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인들(VL1)은 제1 광학 영역(OA1) 내 제1 투과 영역들(TA1)을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인들(VL1) 각각은 각 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인(VL1)과 제1 광학 영역(OA1)을 지나가지 않고 일반 영역(NA)에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에 포함된 제1 투과 영역들(TA1)은 사선 방향으로 배열될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에서, 좌우로 인접한 2개의 제1 투과 영역들(TA1) 사이에는 발광 영역들(EA)이 배치될 수 있다. 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에서, 상하로 인접한 2개의 제1 투과 영역들(TA1) 사이에는 발광 영역들(EA)이 배치될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인들(HL1), 즉, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1)은 모두 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간을 적어도 하나는 포함할 수 있다.
도 5b를 참조하면, 제1 가로 영역(HA1)에 포함되는 제2 광학 영역(OA2)은 발광 영역들(EA)과 제2 투과 영역들(TA2)을 포함할 수 있다. 제2 광학 영역(OA2) 내에서, 제2 투과 영역들(TA2)의 바깥 영역이 발광 영역들(EA)을 포함할 수 있다.
제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 동일할 수도 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 다를 수 있다.
예를 들어, 도 5b를 참조하면, 제2 광학 영역(OA2) 내에서, 제2 투과 영역들(TA2)은 가로 방향(좌우 방향)으로 배열될 수 있다. 가로 방향(좌우 방향)으로 인접한 2개의 제2 투과 영역들(TA2) 사이에는 발광 영역(EA)이 배치 되지 않을 수 있다. 또한, 제2 광학 영역(OA2) 내 발광 영역들(EA)은 세로 방향(상하 방향)으로 인접한 제2 투과 영역들(TA2) 사이에 배치될 수 있다. 즉, 2개의 제2 투과 영역 행 사이에 발광 영역들(EA)이 배치될 수 있다.
제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 도 5a에서와 동일한 형태로 지나갈 수 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 도 5a에서와 다른 형태로 지나갈 수 있다.
이는, 도 5b의 제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 다르기 때문이다.
도 5b를 참조하면, 제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 곡선 구간이나 벤딩 구간 없이, 상하로 인접한 제2 투과 영역들(TA2) 사이를 직선 형태로 지나갈 수 있다.
다시 말해, 하나의 제1 가로 라인(HL1)은 제1 광학 영역(OA1) 내에서 곡선 구간 또는 벤딩 구간을 갖지만, 제2 광학 영역(OA2) 내에서는 곡선 구간 또는 벤딩 구간을 갖지 않을 수 있다.
제2 광학 영역(OA2)의 투과율 개선을 위하여, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인들(VL2)은 제2 광학 영역(OA2) 내 제2 투과 영역들(TA2)을 회피하여 지나갈 수 있다.
따라서, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인들(VL2) 각각은 각 제2 투과 영역(TA2)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인(VL2)과 제2 광학 영역(OA2)을 지나가지 않고 일반 영역(NA)에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a에 도시된 바와 같이, 제1 광학 영역(OA1)을 통과하는 제1 가로 라인(HL1)은 제1 투과 영역들(TA1)의 외곽 테두리 바깥을 우회하는 곡선 구간들 또는 벤딩 구간들을 가질 수 있다.
따라서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 길이는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 길이보다 조금은 더 길 수 있다.
이에 따라, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 저항(이하, 제1 저항이라고도 함)은, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 저항(이하, 제2 저항이라고도 함)보다 약간 클 수 있다.
도 5a 및 도 5b를 참조하면, 광 투과 구조에 따라, 제1 광학 전자 장치(11)와 적어도 일부가 중첩되는 제1 광학 영역(OA1)은 다수의 제1 투과 영역들(TA1)을 포함하고, 제2 광학 전자 장치(12)와 적어도 일부가 중첩되는 제2 광학 영역(OA2)은 다수의 제2 투과 영역들(TA2)을 포함하기 때문에, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 일반 영역(NA)에 비해 단위 면적당 픽셀 개수가 적을 수 있다.
제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 픽셀들(SP)의 개수와, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 픽셀들(SP)의 개수는 서로 다를 수 있다.
제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 픽셀들(SP)의 개수(제1 개수)는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 픽셀들(SP)의 개수(제2 개수)보다 적을 수 있다.
제1 개수와 제2 개수 간의 차이는 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 해상도와 일반 영역(NA)의 해상도의 차이에 따라 달라질 수 있다. 예를 들어, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 해상도와 일반 영역(NA)의 해상도의 차이가 커질수록, 제1 개수와 제2 개수 간의 차이는 커질 수 있다.
전술한 바와 같이, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 픽셀들(SP)의 개수(제1 개수)가 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 픽셀들(SP)의 개수(제2 개수)보다 적기 때문에, 제1 가로 라인(HL1)이 주변의 다른 전극들이나 라인들과 중첩되는 면적이 제2 가로 라인(HL2)이 주변의 다른 전극들이나 라인들과 중첩되는 면적보다 작을 수 있다.
따라서, 제1 가로 라인(HL1)이 주변의 다른 전극들이나 라인들과 형성하는 기생 캐패시턴스(이하 제1 캐패시턴스라고 함)는 제2 가로 라인(HL2)이 주변의 다른 전극들이나 라인들과 형성하는 기생 캐패시턴스(이하 제2 캐패시턴스)보다 크게 작을 수 있다.
제1 저항 및 제2 저항 간의 대소 관계(제1 저항≥제2 저항) 및 제1 캐패시턴스 및 제2 캐패시턴스 간의 대소 관계(제1 캐패시턴스≪제2 캐패시턴스)를 고려할 때, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 RC(Resistance-Capacitance) 값(이하, 제1 RC 값이라고도 함)은, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 RC(Resistance-Capacitance) 값(이하, 제2 RC 값이라고도 함)보다 휠씬 작을 수 있다(제1 RC 값≪제2 RC 값).
제1 가로 라인(HL1)의 제1 RC 값과 제2 가로 라인(HL2)의 제2 RC 값 간의 차이(아래에서, RC 로드(RC Load) 편차라고 함)로 인해, 제1 가로 라인(HL1)을 통한 신호 전달 특성과 제2 가로 라인(HL2)을 통한 신호 전달 특성이 달라질 수 있다.
도 6 및 도 7은 본 개시의 실시예들에 따른 표시 패널(110)의 표시 영역(DA)에 포함된 일반 영역(OA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 단면도들이다.
도 6은 터치 센서가 터치 패널 형태로 표시 패널(110)의 외부에 존재하는 경우에 대한 표시 패널(110)의 단면도들이고, 도 7은 터치 센서(TS)가 표시 패널(110)의 내부에 존재하는 경우에 대한 표시 패널(110)의 단면도들이다.
도 6 및 도 7 각각은, 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)에 대한 단면도들이다.
먼저, 도 6 및 도 7을 참조하여, 일반 영역(NA1)의 적층 구조를 설명한다. 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 각각에 포함된 발광 영역(EA)은 일반 영역(NA1) 내 발광 영역(EA)과 동일한 적층 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB)은 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)을 포함할 수 있다. 층간 절연막(IPD)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 위치할 수 있다. 기판(SUB)을 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)으로 구성함으로써, 수분 침투를 방지할 수 있다. 예를 들어, 제1 기판(SUB1) 및 제2 기판(SUB2)은 폴리이미드(polyimide, PI) 기판일 수 있다. 제1 기판(SUB1)을 1차 PI 기판이라고 하고, 제2 기판(SUB2)을 2차 PI 기판이라고 할 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB) 상에는, 구동 트랜지스터(DRT) 등의 트랜지스터를 형성하기 위한 각종 패턴들(ACT, SD1, GATE), 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0) 및 각종 금속 패턴(TM, GM, ML1, ML2)이 배치될 수 있다.
도 6 및 도 7을 참조하면, 제2 기판(SUB2) 상에 멀티 버퍼층(MBUF)이 배치될 수 있고, 멀티 버퍼층(MBUF) 상에 제1 액티브 버퍼층(ABUF1)이 배치될 수 있다.
제1 액티브 버퍼층(ABUF1) 상에 제1 금속층(ML1) 및 제2 금속층(ML2)이 배치될 수 있다. 여기서, 제1 금속층(ML1) 및 제2 금속층(ML2)은 빛을 쉴딩하는 라이트 쉴드 층(Light Shield Layer, LS)일 수 있다.
제1 금속층(ML1) 및 제2 금속층(ML2) 상에 제2 액티브 버퍼층(ABUF2)이 배치될 수 있다. 제2 액티브 버퍼층(ABUF2) 상에 구동 트랜지스터(DRT)의 액티브 층(ACT)이 배치될 수 있다.
게이트 절연막(GI)이 액티브 층(ACT)을 덮으면서 배치될 수 있다.
게이트 절연막(GI) 상에 구동 트랜지스터(DRT)의 게이트 전극(GATE)이 배치될 수 있다. 이때, 구동 트랜지스터(DRT)의 형성 위치와 다른 위치에서, 구동 트랜지스터(DRT)의 게이트 전극(GATE)과 함께, 게이트 물질 층(GM)이 게이트 절연막(GI) 상에 배치될 수 있다.
제1 층간 절연막(ILD1)이 게이트 전극(GATE) 및 게이트 물질 층(GM)을 덮으면서 배치될 수 있다. 제1 층간 절연막(ILD1) 상에 금속패턴(TM)이 배치될 수 있다. 금속패턴(TM)은 구동 트랜지스터(DRT)의 형성 위치와 다른 곳에 위치할 수 있다. 제2 층간 절연막(ILD2)이 제1 층간 절연막(ILD1) 상의 금속패턴(TM)을 덮으면서 배치될 수 있다.
제2 층간 절연막(ILD2) 상에 2개의 제1 소스-드레인 전극 패턴(SD1)이 배치될 수 있다. 2개의 제1 소스-드레인 전극 패턴(SD1 중 하나는 구동 트랜지스터(DRT)의 소스 노드이고, 나머지 하나는 구동 트랜지스터(DRT)의 드레인 노드이다.
2개의 제1 소스-드레인 전극 패턴(SD1)은, 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 컨택홀을 통해, 액티브 층(ACT)의 일측과 타측에 전기적으로 연결될 수 있다.
액티브 층(ACT)에서 게이트 전극(GATE)과 중첩되는 부분은 채널 영역이다. 2개의 제1 소스-드레인 전극 패턴(SD1) 중 하나는 액티브 층(ACT)에서 채널 영역의 일 측과 연결될 수 있고, 2개의 제1 소스-드레인 전극 패턴(SD1) 중 나머지 하나는 액티브 층(ACT)에서 채널 영역의 타 측과 연결될 수 있다.
패시베이션층(PAS0)이 2개의 제1 소스-드레인 전극 패턴(SD1)을 덮으면서 배치된다. 패시베이션층(PAS0) 상에 평탄화층(PLN)이 배치될 수 있다. 평탄화층(PLN)은 제1 평탄화층(PLN1) 및 제2 평탄화층(PLN2)을 포함할 수 있다.
패시베이션층(PAS0) 상에 제1 평탄화층(PLN1)이 배치될 수 있다.
제1 평탄화층(PLN1) 상에 제2 소스-드레인 전극 패턴(SD2)이 배치될 수 있다. 제2 소스-드레인 전극 패턴(SD2)은 제1 평탄화층(PLN1)의 컨택홀을 통해 2개의 제1 소스-드레인 전극 패턴(SD1) 중 하나(도 3의 픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)와 대응됨)와 연결될 수 있다.
제2 평탄화층(PLN2)은 제2 소스-드레인 전극 패턴(SD2)을 덮으면서 배치될 수 있다. 제2 평탄화층(PLN2) 위에 발광 소자(ED)가 배치될 수 있다.
발광 소자(ED)의 적층 구조를 살펴보면, 애노드 전극(AE)이 제2 평탄화층(PLN2) 상에 배치될 수 있다. 애노드 전극(AE)이 제2 평탄화층(PLN2)의 컨택홀을 통해 제2 소스-드레인 전극 패턴(SD2)과 전기적으로 연결될 수 있다.
뱅크(BANK)가 애노드 전극(AE)의 일부를 덮으면서 배치될 수 있다. 픽셀(SP)의 발광 영역(EA)에 대응되는 뱅크(BANK)의 일부가 오픈될 수 있다.
애노드 전극(AE)의 일부가 뱅크(BANK)의 개구부(오픈 된 부분)로 노출될 수 있다. 발광층(EL)이 뱅크(BANK)의 측면과 뱅크(BANK)의 개구부(오픈 된 부분)에 위치할 수 있다. 발광층(EL)의 전체 또는 일부는 인접한 뱅크(BANK) 사이에 위치할 수 있다.
뱅크(BANK)의 개구부에서, 발광층(EL)은 애노드 전극(AE)와 접촉할 수 있다. 발광층(EL) 상에 캐소드 전극(CE)이 배치될 수 있다.
애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)에 의해 발광 소자(ED)가 형성될 수 있다. 발광층(EL)은 유기막을 포함할 수 있다.
전술한 발광 소자(ED) 상에 봉지층(ENCAP)이 배치될 수 있다.
봉지층(ENCAP)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 봉지층(ENCAP)은 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2)을 포함할 수 있다.
예를 들어, 제1 봉지층(PAS1) 및 제3 봉지층(PAS2)은 무기막이고, 제2 봉지층(PCL)은 유기막일 수 있다. 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2) 중에서 제2 봉지층(PCL)은 가장 두껍고 평탄화 층 역할을 수 있다.
제1 봉지층(PAS1)은 캐소드 전극(CE) 상에 배치되고, 발광 소자(ED)와 가장 인접하게 배치될 수 있다. 제1 봉지층(PAS1)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(PAS1)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등일 수 있다. 제1 봉지층(PAS1)이 저온 분위기에서 증착되기 때문에, 증착 공정 시, 제1 봉지층(PAS1)은 고온 분위기에 취약한 유기물을 포함하는 발광층(EL)이 손상되는 것을 방지할 수 있다.
제2 봉지층(PCL)은 제1 봉지층(PAS1)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(PCL)은 제1 봉지층(PAS1)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(PCL)은 표시 장치(100)의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할을 하며, 평탄화 성능을 강화하는 역할을 할 수도 있다. 예를 들어, 제2 봉지층(PCL)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등일 수 있으며, 유기 절연 재질로 형성될 수 있다. 예를 들어, 제2 봉지층(PCL)은 잉크젯 방식을 통해 형성될 수도 있다.
제3 무기 봉지층(PAS2)은 제2 봉지층(PCL)이 형성된 기판(SUB) 상에 제2 봉지층(PCL) 및 제1 봉지층(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 제3 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 유기 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(PAS2)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(A(Al2O3) 등과 같은 무기 절연 재질로 형성된다.
도 7을 참조하면, 터치 센서(TS)가 표시 패널(110)에 내장되는 타입인 경우, 봉지층(ENCAP) 상에 터치 센서(TS)가 배치될 수 있다. 터치 센서 구조에 대하여 상세하게 설명하면 아래와 같다.
봉지층(ENCAP) 상에 터치 버퍼막(T-BUF)이 배치될 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치될 수 있다.
터치 센서(TS)는 서로 다른 층에 위치하는 터치 센서 메탈들(TSM)과 브릿지 메탈(BRG)을 포함할 수 있다.
터치 센서 메탈들(TSM)과 브릿지 메탈(BRG) 사이에는 터치 층간 절연막(T-ILD)이 배치될 수 있다.
예를 들어, 터치 센서 메탈들(TSM)이 서로 인접하게 배치되는 제1 터치 센서 메탈(TSM), 제2 터치 센서 메탈(TSM) 및 제3 터치 센서 메탈(TSM)을 포함할 수 있다. 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM) 사이에 제3 터치 센서 메탈(TSM)이 있고, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 서로 전기적으로 연결되어야 할 때, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 다른 층에 있는 브릿지 메탈(BRG)을 통해 전기적으로 서로 연결될 수 있다. 브릿지 메탈(BRG)은 터치 층간 절연막(T-ILD)에 의해 제3 터치 센서 메탈(TSM)과 절연될 수 있다.
표시 패널(110)에 터치 센서(TS)가 형성될 때, 공정에 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 발생할 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치됨으로써, 터치 센서(TS)의 제조 공정 시 약액이나 수분 등이 유기물을 포함하는 발광층(EL)으로 침투되는 것이 방지될 수 있다. 이에 따라, 터치 버퍼막(T-BUF)은 약액 또는 수분에 취약한 발광층(EL)의 손상을 방지할 수 있다.
터치 버퍼막(T-BUF)은 고온에 취약한 유기물을 포함하는 발광층(EL)의 손상을 방지하기 위해, 일정 온도(예: 100도(℃)) 이하의 저온에서 형성 가능하고 1~3의 저유전율을 가지는 유기 절연 재질로 형성된다. 예를 들어, 터치 버퍼막(T-BUF)은 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 재질로 형성될 수 있다. 표시 장치(100)의 휘어짐에 따라, 봉지층(ENCAP)이 손상될 수 있고, 터치 버퍼막(T-BUF) 상에 위치하는 터치 센서 메탈이 깨질 수 있다. 표시 장치(100)가 휘어지더라도, 유기 절연 재질로 평탄화 성능을 가지는 터치 버퍼막(T-BUF)은 봉지층(ENCAP)의 손상 및/또는 터치 센서(TS)를 구성하는 메탈(TSM, BRG)의 깨짐 현상을 방지해줄 수 있다.
보호층(PAC)이 터치 센서(TS)를 덮으면서 배치될 수 있다. 보호층(PAC)은 유기 절연막일 수 있다.
다음으로, 도 6 및 도 7을 참조하여 제1 광학 영역(OA1)에 대한 적층 구조를 설명한다.
도 6 및 도 7을 참조하면, 제1 광학 영역(OA1) 내 발광 영역(EA)은 일반 영역(EA)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 따라서, 아래에서는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조에 대하여 상세하게 설명한다.
일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에는 캐소드 전극(CE)이 배치되지만, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 캐소드 전극(CE)이 배치되지 않을 수 있다. 즉, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 캐소드 전극(CE)의 개구부와 대응될 수 있다.
또한, 일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에는 제1 금속층(ML1) 및 제2 금속층(ML2) 중 적어도 하나를 포함하는 라이트 쉴드층(LS)이 배치되지만, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 라이트 쉴드층(LS)이 배치되지 않을 수 있다. 즉, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 라이트 쉴드층(LS)의 개구부와 대응될 수 있다.
일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에 배치된 기판(SUB)과 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0, PLN(PLN1, PLN2), BANK, ENCAP(PAS1, PCL, PAS2), T-BUF, T-ILD, PAC)은 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에도 동일하게 배치될 수 있다.
하지만, 일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에서 절연 물질 이외에, 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)은 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
예를 들어, 도 6 및 도 7을 참조하면, 트랜지스터와 관련된 금속 물질 층(ML1, ML2, GATE, GM, TM, SD1, SD2)과 반도체 층(ACT)은 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
또한, 도 6 및 도 7을 참조하면, 발광 소자(ED)에 포함된 애노드 전극(AE) 및 캐소드 전극(CE)은 제1 투과 영역(TA1)에 배치되지 않을 수 있다. 다만, 발광층(EL)은 제1 투과 영역(TA1)에 배치될 수도 있고 배치되지 않을 수도 있다.
또한, 도 7을 참조하면, 터치 센서(TS)에 포함된 터치 센서 메탈(TSM) 및 브릿지 메탈(BRG)도 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
따라서, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)이 배치되지 않음으로써, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 광 투과성이 제공될 수 있다. 따라서, 제1 광학 전자 장치(11)는 제1 투과 영역(TA1)을 통해 투과된 빛을 수신하여 해당 기능(예: 이미지 센싱)을 수행할 수 있다.
제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 전체 또는 일부는 제1 광학 전자 장치(11)와 중첩되기 때문에, 제1 광학 전자 장치(11)의 정상적인 동작을 위해서는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 투과율은 더욱더 높아질 필요가 있다.
이를 위해, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에서, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 투과율 향상 구조(TIS: Transmittance Improvement Structure)를 가질 수 있다.
도 6 및 도 7을 참조하면, 표시 패널(110)에 포함된 다수의 절연막들은, 기판(SUB1, SUB2)과 트랜지스터(DRT, SCT) 사이의 버퍼층(MBUF, ABUF1, ABUF2), 트랜지스터(DRT)와 발광 소자(ED) 사이의 평탄화층(PLN1, PLN2), 및 발광소자(ED) 상의 봉지층(ENCAP) 등을 포함할 수 있다.
도 7을 참조하면, 표시 패널(110)에 포함된 다수의 절연막들은, 봉지층(ENCAP) 상의 터치 버퍼막(T-BUF) 및 터치 층간 절연막(T-ILD) 등을 더 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은, 투과율 향상 구조(TIS)로서, 제1 평탄화층(PLN1) 및 패시배이션층(PAS0)이 아래로 함몰된 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 다수의 절연막들 중에서 제1 평탄화층(PLN1)은, 적어도 하나의 요철 부(또는 함몰 부)를 포함할 수 있다. 여기서, 제1 평탄화층(PLN1)은 유기 절연막일 수 있다.
제1 평탄화층(PLN1)이 아래로 함몰된 경우, 제2 평탄화층(PLN2)이 실질적인 평탄화 역할을 할 수 있다. 한편, 제2 평탄화층(PLN2)도 아래로 함몰될 수 있다. 이 경우, 제2 봉지층(PCL)이 실질적인 평탄화 역할을 할 수 있다.
도 6 및 도 7을 참조하면, 제1 평탄화층(PLN1) 및 패시배이션층(PAS0)의 함몰된 부분은, 트랜지스터(DRT)를 형성하기 위한 절연막들(ILD2, IDL1, GI)과 그 아래에 위치하는 버퍼층들(ABUF1, ABUF2, MBUF)을 관통하고, 제2 기판(SUB2)의 상부까지 내려올 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB)은 투과율 향상 구조(TIS)로서 적어도 하나의 오목부를 포함할 수 있다. 예를 들어, 제1 투과 영역(TA1)에서, 제2 기판(SUB1)의 상면이 아래로 함몰되거나 뚫릴 수 있다.
도 6 및 도 7을 참조하면, 봉지층(ENCAP)을 구성하는 제1 봉지층(PAS1) 및 제2 봉지층(PCL)도 아래로 함몰된 형태의 투과율 향상 구조(TIS)를 가질 수 있다. 여기서, 제2 봉지층(PCL)은 유기 절연막일 수 있다.
도 7을 참조하면, 보호층(PAC)은 봉지층(ENCAP) 상의 터치 센서(TS)를 덮으면서 배치되어, 터치 센서(TS)를 보호할 수 있다.
도 7을 참조하면, 보호층(PAC)은 제1 투과 영역(TA1)과 중첩되는 부분에서 투과율 향상 구조(TIS)로서 적어도 하나의 요철부를 가질 수 있다. 여기서, 보호층(PAC)은 유기 절연막일 수 있다.
도 7을 참조하면, 터치 센서(TS)는 메쉬 타입의 터치 센서 메탈(TSM)로 구성될 수 있다. 터치 센서 메탈(TSM)이 메쉬 타입으로 형성된 경우, 터치 센서 메탈(TSM)에는 다수의 오픈 영역이 존재할 수 있다. 다수의 오픈 영역 각각은 픽셀(SP)의 발광 영역(EA)과 위치가 대응될 수 있다.
제1 광학 영역(OA1)의 투과율이 일반 영역(NA)의 투과율보다 더욱 높아지도록, 제1 광학 영역(OA1)내에서 단위 영역 당 터치 센서 메탈(TSM)의 면적은 일반 영역(NA) 내에서 단위 영역 당 터치 센서 메탈(TSM)의 면적보다 작을 수 있다.
도 7을 참조하면, 제1 광학 영역(OA1) 내 발광 영역(EA)에 터치 센서(TS)가 배치되고, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 터치 센서(TS)가 미 배치될 수 있다.
다음으로, 도 6 및 도 7을 참조하여 제2 광학 영역(OA2)에 대한 적층 구조를 설명한다.
도 6 및 도 7을 참조하면, 제2 광학 영역(OA2) 내 발광 영역(EA)은 일반 영역(EA)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 따라서, 아래에서는, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조에 대하여 상세하게 설명한다.
일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에는 캐소드 전극(CE)이 배치되지만, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에는 캐소드 전극(CE)이 배치되지 않을 수 있다. 즉, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 캐소드 전극(CE)의 개구부와 대응될 수 있다.
또한, 일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에는 제1 금속층(ML1) 및 제2 금속층(ML2) 중 적어도 하나를 포함하는 라이트 쉴드층(LS)이 배치되지만, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에는 라이트 쉴드층(LS)이 배치되지 않을 수 있다. 즉, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 라이트 쉴드층(LS)의 개구부와 대응될 수 있다.
제2 광학 영역(OA2)의 투과율과 제1 광학 영역(OA1)의 투과율이 동일한 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조와 완전히 동일할 수 있다.
제2 광학 영역(OA2)의 투과율과 제1 광학 영역(OA1)의 투과율이 다른 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조와 일부 다를 수 있다.
예를 들어, 도 6 및 도 7에 도시된 바와 같이, 제2 광학 영역(OA2)의 투과율이 제1 광학 영역(OA1)의 투과율보다 낮은 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 투과율 향상 구조(TIS)를 가지지 않을 수 있다. 그 일환으로서, 제1 평탄화층(PLN1) 및 패시베이션층(PAS0)이 함몰되지 않을 수 있다. 또한, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 폭은, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 폭보다 좁을 수 있다.
일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에 배치된 기판(SUB)과 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0, PLN(PLN1, PLN2), BANK, ENCAP(PAS1, PCL, PAS2), T-BUF, T-ILD, PAC)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에도 동일하게 배치될 수 있다.
하지만, 일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에서 절연 물질 이외에, 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
예를 들어, 도 6 및 도 7을 참조하면, 트랜지스터와 관련된 금속 물질 층(ML1, ML2, GATE, GM, TM, SD1, SD2)과 반도체 층(ACT)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
또한, 도 6 및 도 7을 참조하면, 발광 소자(ED)에 포함된 애노드 전극(AE) 및 캐소드 전극(CE)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다. 다만, 발광층(EL)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치될 수도 있고 배치되지 않을 수도 있다.
또한, 도 7을 참조하면, 터치 센서(TS)에 포함된 터치 센서 메탈(TSM) 및 브릿지 메탈(BRG)도 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
따라서, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)이 배치되지 않음으로써, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 광 투과성이 제공될 수 있다. 따라서, 제2 광학 전자 장치(12)는 제2 투과 영역(TA2)을 통해 투과된 빛을 수신하여 해당 기능(예: 물체나 인체의 접근 감지, 외부의 조도 감지 등)을 수행할 수 있다.
도 8은 본 개시의 실시예들에 따른 표시 패널(110)의 외곽에서의 단면도이다.
도 8에서는, 제1 기판(SUB1) 및 제2 기판(SUB2)이 합쳐진 형태의 기판(SUB)이 표시되고, 뱅크(BANK)의 아래 부분은 간략하게 나타내었다. 도 8에서는, 제1 평탄화층(PLN1) 및 제2 평탄화층(PLN2)은 하나의 평탄화층(PLN)으로 도시되고, 평탄화층(PLN) 아래의 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)은 하나의 층간 절연막(INS)으로 도시된다.
도 8을 참조하면, 제1 봉지층(PAS1)은 캐소드 전극(CE) 상에 배치되고, 발광 소자(ED)와 가장 인접하게 배치될 수 있다. 제2 봉지층(PCL)은 제1 봉지층(PAS1)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(PCL)은 제1 봉지층(PAS1)의 양 끝 단을 노출시키도록 형성될 수 있다.
제3 무기 봉지층(PAS2)은 제2 봉지층(PCL)이 형성된 기판(SUB) 상에 제2 봉지층(PCL) 및 제1 봉지층(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다.
제3 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 유기 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단한다.
도 8을 참조하면, 표시 패널(110)은 봉지층(ENCAP)이 무너지는 것을 방지해주기 위하여, 봉지층(ENCAP)의 경사면(SLP)의 끝 지점 또는 그 근방에 하나 이상의 댐(DAM1, DAM2)이 존재할 수 있다. 하나 이상의 댐(DAM1, DAM2)은 표시 영역(DA)과 비 표시 영역(NDA)의 경계 지점에 존재하거나 경계 지점의 근방에 존재할 수 있다.
하나 이상의 댐(DAM1, DAM2)은 뱅크(BANK)와 동일한 물질(DFP)을 포함할 수 있다.
도 8을 참조하면, 유기물을 포함하는 제2 봉지층(PCL)은 가장 안쪽에 있는 1차 댐(DAM1)의 내 측면에만 위치할 수 있다. 즉, 제2 봉지층(PCL)은 모든 댐(DAM1, DAM2)의 상부에 존재하지 않을 수 있다. 이와 다르게, 유기물을 포함하는 제2 봉지층(PCL)은 1차 댐(DAM1) 및 2차 댐(DAM2) 중 적어도 1차 댐(DAM1)의 상부에 위치할 수 있다.
제2 봉지층(PCL)은 1차 댐(DAM1)의 상부까지만 확장되어 위치할 수 있다. 또는 제2 봉지층(PCL)은 1차 댐(DAM1)의 상부를 지나 2차 댐(DAM2)의 상부까지 확장되어 위치할 수 있다.
도 8을 참조하면, 하나 이상의 댐(DAM1, DAM2)의 외곽에는, 터치 구동 회로(260)이 전기적으로 연결되는 터치 패드(TP)가 기판(SUB)에 배치될 수 있다.
터치 라인(TL)은 표시 영역(DA)에 배치된 터치 전극을 구성하는 터치 센서 메탈(TSM) 또는 브릿지 메탈(BRG)을 터치 패드(TP)에 전기적으로 연결해줄 수 있다.
터치 라인(TL)의 일단은 터치 센서 메탈(TSM) 또는 브릿지 메탈(BRG)과 전기적으로 연결되고, 터치 라인(TL)의 타단은 터치 패드(TP)와 전기적으로 연결될 수 있다.
터치 라인(TL)은 봉지층(ENCAP)의 경사면(SLP)을 따라 내려와서 댐(DAM1, DAM2)의 상부를 지나고, 외곽에 배치된 터치 패드(TP)까지 연장될 수 있다.
도 8을 참조하면, 터치 라인(TL)은 브릿지 메탈(BRG)일 수 있다. 이와 다르게, 터치 라인(TL) 터치 센서 메탈(TSM)일 수도 있다.
도 9는 본 개시의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 9를 참조하면, 표시장치(100)는 표시패널(110), 데이터 구동 회로(220), 게이트 구동 회로(230), 제1전원공급회로(910), 제2전원공급회로(920)를 포함할 수 있다.
표시패널(110)은 다수의 데이터 라인들(DL1 내지 DLm)과, 다수의 게이트라인들(GL1 내지 GLn)과, 다수의 제1초기화전원라인들(VL11 내지 VL1n)과, 다수의 전원라인들(VL21 내지 VL2n)이 배치되어 있고 다수의 데이터 라인들(DL1 내지 DLm)과 다수의 게이트라인들(GL1 내지 GLn)과, 다수의 제1초기화전원라인들(VL11 내지 VL1n)과, 다수의 전원라인들(VL21 내지 VL2n)과 연결되어 빛을 발광하는 다수의 픽셀(101)들을 포함할 수 있다.
다수의 픽셀(101)들 중 적어도 하나의 픽셀은, 데이터 신호에 대응하는 전압에 대응하여 구동전류를 생성하고, 구동전류를 공급받아 빛을 발광하는 발광소자를 포함할 수 있다.
데이터 구동 회로(220)는 다수의 데이터 라인들(DL1 내지 DLm)에 연결되고 다수의 데이터 라인들(DL1 내지 DLm)에 데이터 신호를 공급할 수 있다. 또한, 데이터 구동 회로(220)는 집적회로로 구현될 수 있다. 데이터 구동회로(220)는 디지털 신호인 영상신호를 공급받아 아날로그 신호이 데이터신호를 생성하여 공급할 수 있다.
게이트 구동 회로(230)는 다수의 게이트 라인들(GL1 내지 GLn)에 연결되고 다수의 게이트 라인들(GL1 내지 GLn)에 게이트 신호를 공급할 수 있다. 여기서, 게이트 구동 회로(230)는 표시패널(110)의 외부에 도시되어 있지만, 표시패널(110) 내에 배치될 수 있다.
제1전원공급회로(910)는 다수의 제1초기화전원라인들(VL11 내지 VL1n)에 제1초기화전압을 공급할 수 있다. 제1초기화전압은 제1전압레벨과 제2전압레벨 사이의 전압레벨을 가질 수 있다. 또한, 제1초기화전압은 제1기간에서 제1전압레벨을 갖고 제2기간에서 제1전압레벨과 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 제2전압레벨을 갖게 될 수 있다. 여기서, 제1기간, 제2기간, 제3기간은 연속적일 수 있다. 또한, 제1전원공급회로(910)는 표시패널(110)의 외부에 도시되어 있지만, 표시패널(110) 내에 배치될 수 있다.
제2전원공급회로(920)는 다수의 전원라인들(VL21 내지 VL2n)에 구동전압을 공급할 수 있다. 제2전원공급회로(920)에서 공급되는 구동전압은 하이 상태의 전압인 픽셀구동전압과 로우 상태의 전압인 기저전압을 포함할 수 있다. 픽셀구동전압의 전압레벨은 제1초기화전압의 제1전압레벨 보다 낮을 수 있다. 또한, 픽셀구동전압의 전압레벨은 제1초기화전압의 제2전압레벨과 동일할 수 있다. 또한, 제2전원공급회로(920)는 제2초기화전압을 공급할 수 있다. 하지만, 제2전원공급회로(920)에서 공급하는 전압은 이에 한정되는 것은 아니다.
또한, 표시장치(100)는 데이터 구동 회로(220), 게이트 구동 회로(230), 제1전원공급회로(910) 및 제2전원공급회로(920)를 제어할 수 있는 디스플레이 컨트롤러(240)를 포함할 수 있다. 디스플레이 컨트롤러(240)는 영상신호, 클럭신호, 동기신호를 출력할 수 있다.
또한, 표시장치(100)에는 표시패널(110)과 중첩되도록 터치를 감지하는 터치센서가 배치될 수 있다.
데이터 구동 회로(220), 게이트 구동 회로(230), 제1전원공급회로(910), 제2전원공급회로(320) 중 적어도 하나는 논리회로를 포함하고 있고, 표시장치(100)가 저주파수로 구동하게 되면, 논리회로가 동작하는 시간이 줄어들어 논리회로를 포함하는 데이터 구동 회로(220), 게이트 구동 회로(230), 제1전원공급회로(910) 또는 제2전원공급회로(320)에서 소비되는 소비전력이 저감될 수 있어, 표시장치(100)은 소비전력이 저감될 수 있다.
도 10은 도 9에 도시되어 있는 표시패널 내에 게이트 구동 회로와 제1전원공급회로가 배치되어 있는 것을 나타내는 평면도이다.
도 10을 참조하면, 표시패널(110)은 기판(SUB)을 포함할 수 있다. 기판(SUB)에는 다수의 픽셀들(101)이 배치될 수 있다. 또한, 표시 패널(110)은 다수의 픽셀들(101)을 구동하기 위하여, 여러 가지 종류의 신호 라인들이 배치될 수 있다.
또한, 기판(SUB)의 일 측에는 복수의 스테이지(1000)가 배치될 수 있다. 하지만, 이에 한정되는 것은 아니며, 기판(SUB)의 양측에 복수의 스테이지(1000)가 각각 배치될 수 있다.
복수의 스테이지들(1000)에 의해 표시패널(110)에 도 9에 도시되어 있는 게이트 구동 회로(230)와 제1전원공급회로(910)가 배치될 수 있다. 복수의 스테이지(1000) 중 빗금이 표시되지 않은 스테이지들(1000a)에 의해 도 9에 도시되어 있는 게이트 구동 회로(230)가 구현되고 복수의 스테이지들(1000) 중 빗금이 표시되어 있는 스테이지들(1000b)에 의해 도 9에 도시되어 있는 제1전원공급회로(910)가 구현될 수 있다. 하지만, 표시패널(110)에서의 스테이지들(1000a, 1000b)의 배치는 이에 한정되는 것은 아니다.
게이트 구동회로(220)에 포함된 스테이지들(1000a)은 다수의 게이트 라인(GL)에 순차적으로 게이트신호를 출력하고 제1전원공급회로(910)에 포함된 스테이지들(1000b)은 다수의 제1초기화전원라인(VL1)에 순차적으로 제1초기화전압을 출력할 수 있다. 여기서, 게이트 구동회로(220)와 제1전원공급회로(910)는 각각 세개의 스테이지를 포함하고 있는 것으로 도시되어 있지만, 이는 예시적인 것으로 이에 한정되는 것은 아니다.
그리고, 설명을 용이하게 하기 위해 기판(SUB) 상에 복수의 스테이지(100)만이 배치되어 있는 것으로 도시하고 있지만, 이에 한정되는 것은 아니며, 기판(SUB) 상에 픽셀들을 배치하는 공정 중에 게이트 구동회로(220)와 제1전원공급회로(910)에 포함되는 복수의 스테이지들(1000a, 1000b)이 배치될 수 있어 게이트 구동회로(220)과 제1전원공급회로(910)을 별도로 연결하는 것보다 표시장치(100)를 제조하는 공정이 간단해질 수 있다.
또한, 게이트 구동회로(220)와 제1전원공급회로(910)는 기판(SUB) 상의 비표시영역에 배치될 수 있다. 또한, 게이트 구동회로(220)와 제1전원공급회로(910)가 비표시영역에 배치되게 되면, 표시장치(100)의 베젤이 얇게 구현될 수 있다.
도 11은 도 9에 도시된 표시장치에 채용된 픽셀을 나타내는 회로도이다.
도 11을 참조하면, 픽셀(101)은 데이터 신호에 대응하는 전압이 인가되는 제1노드(N1)의 전압에 대응하여 제2노드(N2)에서 제3노드(N3) 방향으로 흐르는 구동전류를 생성하는 구동트랜지스터(DRT), 구동트랜지스터(DRT)로부터 구동전류를 공급받아 빛을 발광하는 발광소자(ED)를 포함할 수 있다.
구동트랜지스터(DRT)는 제1전극이 제2노드(N2)에 연결되고 제2전극이 제3노드(N3)에 연결될 수 있다. 그리고, 구동트랜지스터(DRT)는 게이트 전극이 제1노드(N1)에 연결될 수 있다. 그리고, 제1노드(N1)에 데이터 신호에 대응하는 전압이 인가될 수 있다. 또한, 구동트랜지스터(DRT)는 제2노드(N1)에 픽셀구동전압(ELVDD)이 인가된 상태에서 제1노드(N1)에 인가되는 전압의 레벨에 대응하여 제2노드(N2)에서 제3노드(N3) 방향으로 전류가 흐르게 할 수 있다.
발광소자(ED)는 애노드전극, 캐소드전극 및 애노드전극과 캐소드전극 사이에 배치되는 발광층을 포함할 수 있다. 발광소자(ED)의 캐소드전극에 기저전압(ELVSS)이 인가될 수 있다. 발광소자(ED)의 캐소드전극에 인가되는 기저전압은 접지 또는 네가티브 전압이여서, 발광소자(ED)의 애노드전극에 하이 상태의 전압이 인가되면 되면 발광소자(ED)의 애노드전극에서 캐소드전극방향으로 전류가 흐르게 된다. 이로 인하여 발광소자(ED)는 빛을 발광할 수 있다.
발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 이 경우, 발광 소자(ED)가 유기 발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
또한, 픽셀(101)은 제1노드(N1)와 제3노드(N3) 사이에 연결되며, 제1게이트신호(SCAN1)에 대응하여 턴온되는 제1트랜지스터(T1), 복수의 데이터 라인 중 하나의 데이터 라인(DL)과 제2노드(N2) 사이에 연결되며, 제2게이트신호(SCAN2)에 대응하여 턴온되는 제2트랜지스터(T2), 픽셀구동전압(ELVDD)를 공급하는 픽셀구동전원에 연결된 구동전원라인(VL2)과 제2노드(N2) 사이에 연결되고 에미션신호(EMS)에 대응하여 턴온되는 제3트랜지스터(T3), 제3노드(N3)와 발광소자(ED)의 애노드 전극 사이에 연결되며 에미션신호(EMS)에 대응하여 턴온되는 제4트랜지스터(T4), 제1초기화전압(Dvini)을 전달하는 제1초기화전압 라인(VL1)과 제3노드(N3) 사이에 배치되고 제3게이트신호(SCAN3)에 대응하여 턴온되는 제5트랜지스터(T5), 제1노드(N1)와 구동전원라인(VL2) 사이에 연결되는 스토리지 캐패시터(Cstg)를 포함할 수 있다.
또한, 픽셀(101)은 발광소자(ED)의 애노드 전극과 발광소자(ED)의 애노드 전극에 제2초기화 전압(VAR)을 인가하는 제2초기화전원라인(VL3) 사이에 배치되며, 제3게이트신호(SCAN3)에 대응하여 턴온되는 제6트랜지스터(T6)를 포함할 수 있다.
제1트랜지스터(T1)는 게이트 전극이 제1게이트라인(GL1)에 연결되어 제1게이트라인(GL1)으로 전달되는 제1게이트신호(SCAN1)에 대응하여 턴온/턴오프될 수 있다. 제1트랜지스터(T1)가 턴온되면 제1노드(N1)와 제3노드(N3)가 도통되게 되어 구동트랜지스터(DRT)가 다이오드연결을 한 상태가 될 수 있다.
제2트랜지스터(T2)는 게이트 전극이 제2게이트라인(GL2)에 연결되어 제2게이트라인(GL2)으로 전달되는 제2게이트신호(SCAN2)에 대응하여 턴온/턴오프될 수 있다. 제2트랜지스터(T2)가 턴온되면 데이터라인(DL)에 흐르는 데이터신호(Vdata)에 대응하는 전압이 제2노드(N2)에 전달될 수 있다.
제3트랜지스터(T3)는 게이트 전극이 에미션라인(EML)에 연결되어 에미션라인(EML)을 통해 전달되는 에미션신호(EMS)에 의해 턴온/턴오프될 수 있다. 에미션신호(EMS)에 의해 제3트랜지스터(T3)가 턴온되면 픽셀구동전압(ELVDD)를 공급하는 픽셀구동전원라인과 제2노드(N2)가 연결되어 제2노드(N2)에는 픽셀구동전압(ELVDD)이 인가될 수 있다.
제4트랜지스터(T4)는 게이트 전극이 에미션라인(EML)에 연결되어 에미션라인(EML)을 통해 전달되는 에미션신호(EMS)에 의해 턴온/턴오프될 수 있다. 에미션신호(EMS)에 의해 제4트랜지스터(T4)가 턴온되면 제3노드(N3)와 발광소자(ED)의 애노드전극이 연결되고 제3노드(N3)에 흐르는 구동전류가 발광소자(ED)로 공급될 수 있다.
제5트랜지스터(T5)는 게이트전극이 제3게이트라인(GL3)에 연결되어 제3게이트라인(GL3)을 통해 전달되는 제3게이트신호(SCAN3)에 의해 턴온/턴오프될 수 있다. 제3게이트신호(SCAN3)에 의해 제5트랜지스터(T5)가 턴온되면 제1초기화신호라인(VL1)으로 전달되는 제1초기화전압(Dvini)이 제3노드(N3)로 전달될 수 있다. 또한, 제1초기화전압(Dvini)은 픽셀구동전압(ELVDD)보다 전압레벨이 높아 구동트랜지스터(DRT)의 게이트 전극에 데이터신호(Vdata)가 인가되어 있으면, 제1초기화전압(Dvini)은 구동트랜지스터(DRT)를 지나 제2노드(N2)에 전달될 수 있다. 따라서, 제1초기화전압(Dvini)에 의해 제2노드(N2)와 제3노드(N3)가 초기화될 수 있다.
제6트랜지스터(T6)는 게이트전극이 제3게이트라인(GL3)에 연결되어 제3게이트라인(GL3)을 통해 전달되는 제3게이트신호(SCAN3)에 의해 턴온/턴오프될 수 있다. 제3게이트신호(SCAN3)에 의해 제6트랜지스터(T3)가 턴온되면 제2초기화신호라인(VL3)으로 전달되는 제2초기화전압(VAR)이 발광소자(ED)의 애노드전극으로 전달되어 애노드전극의 전압이 제2초기화전압(VAR)에 의해 초기화될 수 있다.
여기서, 제1트랜지스터(T1)는 N 모스(NMOS) 타입의 산화물 반도체를 이용한 트랜지스터이고, 구동트랜지스터(DRT), 제2 내지 제6트랜지스터(T2 내지 T6)는 P 모스(PMOS) 타입의 저온폴리실리콘 트랜지스터일 수 있다. 하지만, 트랜지스터의 타입이 이에 한정되는 것은 아니다.
산화물 반도체를 이용한 트랜지스터는 저온폴리실리콘 트랜지스터보다 누설전류의 양을 줄일 수 있다. 반면에, 저온폴리실리콘 트랜지스터는 전자의 이동도가 산화물 반도체를 이용한 트랜지스터보다 큰 장점이 있다.
상기와 같은 이유로, 제1노드(N1)의 전압이 누설전류에 의해 낮아지게 되면 표시장치의 화질이 저하되기 때문에 제1트랜지스터(T1)는 산화물 반도체를 이용한 트랜지스터일 수 있고, 구동트랜지스터(DRT) 및 제2트랜지스터 내지 제6트랜지스터(T2 내지 T6)는 저온폴리실리콘 트랜지스터일 수 있다. 또한, 픽셀(101)이 산화물 반도체를 이용한 트랜지스터를 포함하는 경우, 누설전류의 양이 줄어들어 표시장치(100)의 크기를 크게 구현하는데 더 유리하다.
스토리지 캐패시터(Cstg)는 제1전극이 픽셀구동전압(ELVDD)을 공급하는 픽셀구동전원에 연결되는 구동전원라인(VL2)에 연결되고 제2전극이 제1노드(N1)에 연결되어 제1노드(N1)의 전압을 유지할 수 있다.
여기서, 제1게이트라인(GL1), 제2게이트라인(GL2) 및 제3게이트라인(GL3)와 에미션라인(EML)은 도 5에 도시되어 있는 가로라인(HL1, HL2)에 대응할 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 12는 도 11에 도시된 픽셀의 동작을 나타내는 타이밍도이다.
도 12를 참조하면, 픽셀(101)은 데이터 기입기간(Tw)과 에미션기간(Te)으로 구분되어 동작할 수 있다. 데이터 기입기간(Tw)은 도 11에 도시되어 있는 구동트랜지스터(DRT)의 게이트전극에 데이터신호(Vdata)가 기입되는 기간을 나타내고, 에미션기간(Te)은 구동트랜지스터(DRT)의 게이트 전극에 기입된 데이터신호(Vdata)에 의해 구동트랜지스터(DRT)가 발광소자(ED)로 구동전류를 공급하는 기간을 나타낸다.
데이터 기입기간(Tw)은 제1온바이어스 스트레스기간(OBS1), 초기화 기간(Ti), 센싱기간(Ts), 제2온바이어스 스트레스기간(OBS2) 및 리셋기간(Tr)을 포함할 수 있다.
제1온바이어스 스트레스기간(OBS1)과 제2온바이어스 스트레스기간(OBS2)은 구동트랜지스터(DRT)에 하이 상태의 전압을 인가하는 기간일 수 있다. 구동트랜지스터(DRT)에 인가되는 전압이 가변되더라도 가변되는 전압의 크기에 맞게 구동전류가 흐르지 않게 되는 히스테리시스 문제가 발생할 수 있다. 하지만, 구동트랜지스터(DRT)에 하이 상태의 전압이 인가되면 구동트랜지스터(DRT)의 히스테리시스가 개선될 수 있다.
데이터기입기간(Tw)에는 발광소자(ED)로 구동전류가 흐르지 않는다. 제3트랜지스터(T3)와 제4트랜지스터(T4)가 오프상태이면 구동전원에 연결된 구동전원라인(VL2)과 제2노드(N2)가 오픈 상태가 되고 제3노드(N3)와 발광소자(ED)가 오픈 상태가 될 수 있다. 이로 인하여, 구동트랜지스터(DRT)로부터 발광소자(ED)로 전류가 흐르지 않게 된다. 에미션라인(EML)에 연결된 제3트랜지스터(T3)와 제4트랜지스터(T4)가 P 모스 타입의 트랜지스터이기 때문에 하이 상태의 신호가 전달되면 오프상태이기 때문에 데이터기입기간(Tw)에서 에미션라인(EML)에 흐르는 에미션신호(EMS)가 하이 상태로 공급될 수 있다
그리고, 제1온바이어스 스트레스기간(OBS1)에서 제1게이트 신호(SCAN1)와 제3게이트신호(SCAN3)는 로우상태가 되고 제2게이트신호(SCAN2)는 하이상태가 될 수 있다. 제1게이트 신호(SCAN1)가 로우 상태가 되면 제1트랜지스터(T1)는 N 모스 타입의 트랜지스터이기 때문에 제1트랜지스터(T1)는 오프상태가 된다. 제2게이트신호(SCAN2)가 하이상태여서 제2트랜지스터(T2)는 오프상태가 되어 데이터라인(DL)에 흐르는 데이터신호(Vdata)는 제2노드(N2)에 공급되지 않게 된다. 그리고, 제3게이트신호(SCAN3)가 로우상태이기 때문에 제5트랜지스터(T5)는 온상태가 되어 제1초기화전압(Dvini)은 제3노드(N3)에 전달될 수 있다.
제3노드(N3)에 전달된 제1초기화전압(Dvini)은 구동전압보다 높기 때문에 제1초기화전압(Dvini)은 제3노드(N3)에서 제2노드(N1)로 전달될 수 있어, 제1초기화전압(Dvini)에 의해 구동트랜지스터(DRT)의 히스테리시스가 개선될 수 있다.
그리고, 초기화기간(Ti)에서 제1게이트신호(SCAN1)와 제2게이트신호(SCAN2)는 하이 신호이고 제3게이트신호(SCAN3)는 로우상태일 수 있다. 제1게이트신호(SCAN1)가 하이상태이면, 제1트랜지스터(T1)가 온상태가 될 수 있다. 제1트랜지스터(T1)가 온상태가 되면 제1노드(N1)와 제3노드(N3)가 연결되어 제1트랜지스터(T1)는 다이오드 연결 상태가 될 수 있다.
또한, 제3게이트신호(SCAN3)가 로우상태이기 때문에, 제5트랜지스터(T5)가 턴온되어 제1초기화전압(Dvini)이 제3노드(N3)에 전달될 수 있다. 제3노드(N3)에 전달된 제1초기화전압(Dvini)은 제2전압레벨을 갖게 되며, 제1노드(N1)와 제2노드(N2)에 전달될 수 있다. 따라서, 제1노드 내지 제3노드(N1 내지 N3)는 제2전압레벨을갖는 제1초기화전압(Dvini)에 의해 초기화될 수 있다.
그리고, 센싱기간(Ts)에서 제1게이트신호(SCAN1)와 제3게이트신호(SCAN3)는 하이상태이고, 제1게이트신호(SCAN1)와 제3게이트신호(SCAN3)가 하이 상태를 유지하는 동안 제2게이트신호(SCAN2)는 1H 기간(1수평기간) 동안 로우 상태가 될 수 있다. 제1게이트신호(SCAN1)와 제3게이트신호(SCAN3)가 로우 상태이기 때문에 제1트랜지스터(T1)는 온상태이고 제5트랜재스터(T5)는 오프상태이다.
또한, 제2게이트신호(SCAN2)가 로우상태일 때, 제2트랜지스터(T2)가 온상태가 되어 데이터라인(DL)에 흐르는 데이터신호(Vdata)가 제2노드(N2)로 전달되게 된다. 이때, 제1트랜지스터(T1)는 온 상태를 유지하고 있어서, 제2노드(N2)에 인가된 데이터신호(Vdata)에 의해 제2노드(N2)에서 제3노드(N3) 방향으로 전류가 흐르게 되고 제2노드(N2)에서 제3노드(N3) 방향으로 흐르는 전류에 대응하는 전압이 제1노드(N1)에 기입될 수 있다. 제2노드(N2)에 기입되는 전압은 데이터신호(Vdata)와 구동트랜지스터(DRT)의 문턱전압에 대응하는 전압일 수 있다.
그리고, 제2온바이어스 스트레스 기간(OBS2)에서 제1게이트신호(SCAN1)와 제3게이트신호(SCAN3)는 로우상태이고 제2게이트신호(SCAN2)는 하이상태일 수 있다. 제1게이트신호(SCAN1)에 의해 제1트랜지스터(T1)는 오프상태가 되고 제2게이트신호(SCAN2)에 의해 제2트랜지스터(T2)는 오프상태가 된다. 그리고, 제3게이트신호(SCAN3)에 의해 제5트랜지스터(T5)는 온상태가 된다.
제1게이트신호(SCAN1)가 로우 상태가 되면 제1트랜지스터(T1)는 오프상태가 된다. 그리고, 제2게이트신호(SCAN2)가 하이상태여서 제3트랜지스터(T3)는 오프상태가 되어 데이터라인에 흐르는 데이터신호는 제2노드(N2)에 공급되지 않게 된다. 그리고, 제3트랜지스터(T3)는 온상태가 되어 제1초기화전압(Dvini)은 제3노드(N3)에 전달될 수 있다. 제3노드(N3)에 전달된 제1초기화전압(Dvini)은 픽셀구동전압(ELVDD)보다 높기 때문에 제3노드(N3)에 전달된 제1초기화전압(Dvini)은 제2노드(N2)로 전달될 수 있다. 따라서, 제2노드(N2)와 제3노드(N3)에 제1초기화전압(Dvini)이 인가되어 제1트랜지스터(T1)의 히스테리시스를 개선할 수 있다.
특히, 표시장치(100)가 저주파수로 구동하는 경우에 구동트랜지스터(DRT)에 인가되는 전압이 변동되는 주기가 매우 길어 제1온바이어스 스트레스기간(OBS1)과 제2온바이어스 스트레스기간(OBS2)에 인가된 제1초기화전압(Dvini)에 의해 구동트랜지스터(DRT)의 히스테리시스가 개선되는 효과가 더 크게 나타날 수 있다. 또한, 표시장치(100)가 저주파수로 구동하게 되면, 표시장치(100)의 소비전력이 저감될 수 있다.
제2온바이어스 기간(OBS2)에 제2노드(N2)에 제1초기화전압(Dvini)이 인가되어 제2노드(N2)에는 픽셀구동전압(ELVDD)보다 높은 전압레벨을 갖게 될 수 있다. 제2노드(N2)가 픽셀구동전압(ELVDD)보다 높은 전압레벨을 가진 상태에서 에미션기간(Te)이 시작되면, 에미션신호(EMS)에 의해 제3트랜지스터(T3)와 제4트랜지스터(T4)가 턴온되게 되고, 제1트랜지스터(T1)는 제1노드(N1)에 저장되어 있는 데이터신호(Vdata)와 제1트랜지스터(T1)의 문턱전압에 대응하는 전압에 의해 제1트랜지스터(T1)의 문턱전압을 보상한 구동전류가 제2노드(N2)에서 제3노드(N3) 방향으로 흐르게 되어 발광소자(ED)에 구동전류가 흐르게 될 수 있다.
제3트랜지스터(T3)가 온상태가 되면, 픽셀구동전압(ELVDD)를 공급하는 전원라인(VL2)와 제2노드(N2)가 연결되기 때문에, 제2노드(N2)의 전압은 픽셀구동전압(ELVDD)보다 높은 제1초기화전압(Dvini)의 제1전압레벨을 갖고 있는 상태에서 픽셀구동전압(ELVDD)의 전압레벨로 낮아지게 된다. 이때, 제2노드(N2)의 전압이 낮아지는데 시간이 필요하다.
하지만, 제2노드(N2)의 전압이 충분지 낮아지지 않은 상태에서 에미션기간(Te)에 도달하게 되면 발광소자(ED)로 구동전류가 공급되는 기간인 에미션기간(Te)에서 제2노드(N2)의 전압은 픽셀구동전압(ELVDD)의 전압레벨보다 높은 상태를 유지하게 된다. 이로 인하여, 픽셀구동전압(ELVDD)와 기저전압(ELVSS) 간의 전압차이가 커져 발광소자(ED)로 흐르는 구동전류의 양이 더 많아지게 될 수 있다. 특히, 픽셀이 저계조를 표시하는 경우에는 구동전류의 양이 커져 밝게 표시되게 되는 문제가 발생할 수 있다.
상기의 문제점을 해결하기 위해 에미션기간(Te)에 제2노드(N2)와 제3노드(N3)를 픽셀구동전압(ELVDD)의 전압레벨에 대응하는 전압레벨로 초기화시키는 것이 필요하다. 따라서, 제2온바이어스 스트레스 기간(OBS2) 후에 제2노드(N2)와 제3노드(N3)를 픽셀구동전압(ELVDD)의 전압레벨로 초기화하는 리셋기간(Tr)이 수행될 수 있다.
제1초기화전압(Dvini)은 제1전압레벨(V1)과 제2전압레벨(V2) 사이의 전압레벨을 갖게 될 수 있다. 제1초기화전압(Dvini)은 제1기간(T1)에서 제1전압레벨(V1)을 갖고 제2기간(T2)에서 제1전압레벨(V1)과 제2전압레벨(V2) 사이의 전압레벨인 제3전압레벨(V3)을 갖고 제3기간(T3)에서 제2전압레벨(V2)을 갖게 될 수 있다. 여기서, 제1기간(T1)은 제2오비에스기간(OBS2)과 중첩되고 제2기간(T2)은 리셋기간(Tr)과 중첩될 수 있다.
따라서, 리셋기간(Tr)에서 제2노드(N2)와 제3노드(N3)에 전달되는 제1초기화전압(Dvini)의 전압레벨이 픽셀구동전압(ELVDD)의 전압레벨에 대응하는 제3전압레벨(V3)을 갖게 된다. 이로 인하여, 제2노드(N2)와 제3노드(N3)가 픽셀구동전압(ELVDD)의 전압레벨과 동일한 전압레벨을 갖게 되어 픽셀(101)에 흐르는 구동전류의 양이 많아지는 것을 방지할 수 있다. 이로 인하여, 표시장치(100)의 화질이 개선될 수 있다.
또한, 픽셀(101)에 별도의 신호선을 추가하지 않고 제2노드(N2)와 제3노드(N3)를 픽셀구동전압(ELVDD)의 전압레벨로 리셋할 수 있어서 제2노드(N2)와 제3노드(N3)를 리셋할 수 있더라도 표시장치(100)의 개구율이 낮아지는 것이 방지될 수 있고 픽셀(101)의 설계가 간소화될 수 있다. 특히, 표시장치(100)의 픽셀(101)에 배선이 추가되지 않게 되는 경우에는 도 1a 내지 도 1c에 도시되어 있는 것과 같이 광학 영역(OA1, OA2)에서의 개구율이 낮아지는 것을 방지할 수 있다.
그리고, 제6트랜지스터(T6)가 제3게이트신호(SCAN3)에 대응하여 턴온/턴오프되기 때문에 제1오비에스기간(OBS1), 제2오비에스기간(OBS2) 및 리셋기간(Tr)에 발광소자(ED)의 애노드전극을 초기화시키는 제2초기화전압(Var)이 공급되어 발광소자(ED)의 애노드전극이 제2초기화전압(Var)에 의해 초기화될 수 있다.
도 13은 도 10에 도시된 제1전원 공급회로를 나타내는 구조도이다.
도 13을 참조하면, 제1전원 공급회로(910)는 복수의 스테이지(1301 내지 1304)를 포함할 수 있다. 복수의 스테이지(1301 내지 1304) 각각은 도 10에 도시된 스테이지(1000b)에 대응할 수 있다. 복수의 스테이지들(1301 내지 1304)는 순차적으로 출력되는 제1초기화전압(Dvini[n-1], Dvini[n], Dvini[n+1], Dvini[n+2])과 캐리신호(Carry_Vini[n-1], Carry_Vini[n], Carry_Vini[n+1], Carry_Vini[n+2])를 생성할 수 있다.
복수의 스테이지(1301 내지 1304)는 각각은 제1전압레벨(V1)을 갖는 고전압(VGH), 제2전압레벨(V2)을 갖는 저전압(VGL) 및 제3전압레벨(V3)을 갖는 구동전압(VDD)을 공급받아 제1초기화전압(Dvini)의 전압레벨이 제1전압레벨(V1), 제3전압레벨(V3) 및 제2전압레벨(V3)을 순차적으로 갖게 출력할 수 있다. 구동전압(VDD)의 전압레벨은 도 11에 도시되어 있는 픽셀구동전압(ELVDD)와 동일할 수 있다.
또한, 제1전원 공급회로(910)에서 공급되는 제1초기화전압(Dvini)은 순차적으로 출력되는 n-1 번째 제1초기화전압(Dvini[n-1]), n 번째 제1초기화전압(Dvini[n]), n+1 번째 제1초기화전압(Dvini[n+1]), n+2 번째 제1초기화전압(Dvini[n+2])으로 구분될 수 있다. 그리고, n-1 번째 제1초기화전압((Dvini[n-1]))은 다수의 게이트 라인 중 n-1번째 게이트라인에 전송되는 게이트신호에 대응하여 데이터신호를 공급받는 픽셀에 전달되는 제1초기화전압이고, n 번째 제1초기화전압(Dvini[n])은 n 번째 게이트라인에 전송되는 게이트신호에 대응하여 데이터신호를 공급받는 픽셀에 전달되는 제1초기화전압이고, n+1 번째 제1초기화전압(Dvini[n+1])은 n+1번째 게이트라인에 전송되는 게이트신호에 대응하여 데이터신호를 공급받는 픽셀에 전달되는 제1초기화전압이며, n+2 번째 제1초기화전압(Dvini[n+2])은 n+2번째 게이트라인에 전송되는 게이트신호에 대응하여 데이터신호를 공급받는 픽셀에 전달되는 제1초기화전압을 의미할 수 있다.
그리고, 제1전원 공급회로(910)는 n-1 번째 캐리신호(Carry_Vini[n-2])와 n-1 번째 제1초기화전압(Dvini[n-1])을 출력하는 n-1번째 스테이지(1301), n 번째 캐리신호(Carry_Vini[n])와 n 번째 제1초기화전압(Dvini[n])을 출력하는 n 번째 스테이지(1302), n+1 번째 캐리신호(Carry_Vini[n+1])와 n+1 번째 제1초기화전압(Dvini[n+1])을 출력하는 n+1 번째 스테이지(1303) 및 n+2 번째 캐리신호(Carry_Vini[n+2])와 n+2 번째 제1초기화전압(Dvini[n+2])을 출력하는 n+ 2 번째 스테이지(1304)를 포함할 수 있다.
또한, n 번째 스테이지(1302)는 제1기간(T1)에서 n-1번째 캐리신호(Carry_Vini[n-1])에 대응하여 제1전압레벨(V1)을 갖는 n 번째 제1초기화전압(Dvini[n])을 출력하고, 제2기간(T2)에서 n+2번째 캐리신호(Carry_Vini[n+2])에 대응하여 구동전압(VDD)에 대응하여 제3전압레벨(V3)을 갖는 n 번째 제1초기화 전압(Dvini[n])을 출력할 수 있다.
도 14와 도 15는 도 13에 도시된 n 번째 스테이지를 나타내는 회로도이다.
도 14 및 도 15를 참조하면, n 번째 스테이지(1302)는, 제1전극이 제1저전압(VGL1)을 공급하는 제1저전압원에 연결되고 제2전극이 출력노드(No)에 연결되며 게이트전극이 Q 노드(Q)에 연결되며, n-1 번째 캐리신호(Carry_Vini[n-1])에 대응하는 Q노드(Q)의 전압에 의해 제1저전압(VGL1)을 제1출력 노드(No)에 인가하는 제1스위치(SW1), 제1전극이 제1고전압(VGH1)을 공급하는 제1고전압원에 연결되고 제2전극이 출력노드(No)에 연결되며 게이트전극이 QB노드(QB)에 연결되며, n-1 번째 캐리신호(Carry_Vini[n-1])에 대응하는 QB노드(QB)의 전압에 의해 제1고전압(VGH1)을 출력노드(No)에 인가하는 제2스위치(SW2), 제1전극이 출력노드(No)에 연결되고 제2전극이 제1출력단(OUT1)에 연결되며 게이트전극이 n+2번째 캐리신호(Carry_Vini[n+2])가 공급되는 캐리신호라인에 연결되는 제3스위치(Sw3), 제1전극이 구동전압(VDD)을 공급하는 구동전원에 연결되고 제2전극이 제1출력단(OUT1)에 연결되며 게이트전극이 n+2번째 캐리신호(Carry_Vini[n+2])가 공급되는 캐리신호라인에 연결되며, 제3스위치(SW3)와 반대로 동작하는 제4스위치(SW4), 제1전극이 제2저전압(VGH2)을 전달하는 제2저전압원에 연결되고 제2전극이 제2출력단(OUT2)에 연결되며 게이트전극이 출력노드(No)에 연결되는 제5스위치(SW5) 및 제1전극이 제2고전압(VGH2)을 전달하는 제2고전압원에 연결되고 제2전극이 제2출력단(OUT2)에 연결되며 게이트전극이 QB노드(QB)에 연결되는 제6스위치(SW6)를 포함할 수 있다.
제1출력단(OUT1)으로는 n 번째 제1초기화전압(Dvini[n])이 출력되고 제2출력단(OUT2)으로는 n 번째 캐리신호(Carry_Vini[n])가 출력될 수 있다.
제1고전압(VGH1)은 제1초기화전압(Dvini)의 제1전압레벨(V1)에 대응하고 제1저전압(VGL1)은 제1초기화전압(Dvini)의 제2전압레벨(V2)에 대응할 수 있다. 그리고, 구동전압(VDD)이 제1초기화전압(Dvini)의 제3전압레벨(V3)에 대응할 수 있다.
도 14에서 제4스위치(SW4)는 인버터(INV)를 통해 n+2번째 캐리신호(Carry_Vini[n+2])를 전달받게 되어 제4스위치(SW4)는 제3스위치(SW3)와 반대로 동작할 수 있다. 또한, 도 15에서는 제1스위치 내지 제3스위치(SW1 내지 SW3) 및 제5스위치(SW5) 및 제6스위치(SW6)는 P 모스 트랜지스터이고 제4스위치(SW4)는 n 모스 트랜지스터로 구현됨으로써, 제3스위치(SW3)와 제4스위치(SW4)가 동일한 n+2번째 캐리신호(Carry_Vini[n+2])를 전달받더라도 제4스위치(SW4)는 제3스위치(SW3)와 반대로 동작하게 될 수 있다. 즉, 제3스위치(SW3)가 턴온되면 제4스위치(SW4)는 턴오프되고 제3스위치(SW3)가 턴오프되면 제4스위치(SW4)는 턴온될 수 있다.
그리고, n 번째 스테이지(1302)는 Q노드(Q)와 출력노드(No) 사이에 배치되는 제1캐패시터(CB)와 QB노드(QB)와 제1고전압(VGH1)을 공급하는 고전압원 사이에 배치되는 제2캐패시터(CQB) 및 출력노드(No)와 제2저전압(VGL2)을 공급하는 저전압원 사이에 배치되는 제3캐패시터(CBUF)를 포함할 수 있다. 제1캐패시터(CB)에 의해 Q노드(Q)의 전압이 유지될 수 있다. 또한, 제2캐패시터(CQB)에 의해 QB노드(QB)의 전압이 유지될 수 있다. 또한, 제3캐패시터(CBUF)에 의해 출력노드(No)와 제2저전압원 사이의 전압차이가 유지될 수 있다.
또한, n 번째 스테이지(1302)는 제7스위치 내지 제11스위치(Ts7 내지 Ts11)를 포함할 수 있다. 제7스위치(SW7)와 제8스위치(SW8)는 n-1 번째 캐리신호(Carry_Dvini[n-1])가 입력되는 입력단과 Q 노드(Q) 사이에 직렬로 배치될 수 있고, Q노드(Q)에 n-1번째 캐리신호(Carry_Dvini[n-1])를 전달할 수 있다.
제7스위치(SW7)의 게이트 전극에 클럭신호(GCLK)가 전달되어 제7스위치(SW7)는 클럭신호(GCLK)에 대응하여 턴온/턴오프될 수 있다.
제8스위치(SW8)는 제1저전압(VGL1)에 의해 턴온될 수 있다.
제9스위치(SW9)는 제7스위치(SW7)의 게이트전극과 QB 노드(QB) 사이에 배치되고 제10스위치(SW10)는 QB 노드(QB)와 제1고전압(VGH1)을 공급하는 고전압원에 사이에 연결되며, 게이트전극이 제7스위치(SW7)와 제8스위치(SW8) 사이에 연결될 수 있다. 그리고, 제11스위치(SW11)는 제1고전압원과 제9스위치(SW9)의 게이트전극 사이에 배치되고 제11스위치(SW11)의 게이트전극에 클럭신호(GCCLK)가 입력되는 클럭신호입력단이 연결될 수 있다. 그리고, 제9스위치(SW9)의 게이트 전극과 클럭신호 입력단 사이에 제4캐패시터(C_ON)가 배치될 수 있다.
여기서, 제1고전압(VGH1)과 제2고전압(VGH2)의 전압레벨은 서로 다를 수 있다. 또한, 제2저전압(VGL1)과 제2저전압(VGL2)의 전압레벨은 서로 다를 수 있다. 하지만, 이에 한정되는 것은 아니다. 그리고, 제1고전압(VGH1)과 제2고전압(VGH2) 및 제2저전압(VGL1)과 제2저전압(VGL2)은 도 9에 도시된 제2전원공급회로(920)에서 제2전원공급회로(910)으로 공급할 수 있다.
도 16은 도 14 또는 도 15에 도시된 스테이지의 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 제1기간(T11)에서 n-1번째 캐리신호(Carry_Dvini[n-1])와 클럭신호(GCLK[n])가 하이상태이고 n+2 번째 캐리신호(Carry_Dvini[n+2])가 로우 상태일 수 있다. n-1번째 캐리신호신호(Carry_Dvini[n-1])와 클럭신호(GCLK[n])에 의해 제2스위치(SW2), 제7스위치(SW7), 제9스위치(SW9), 제10스위치(SW10), 제11스위치(SW11)가 오프상태가 되고 제5스위치(SW5)는 온상태가 된다. 그리고, n+2 번째 캐리신호(Carry_Dvini[n+2])에 의해 제3스위치(SW3)는 온상태가 되고 제4스위치(SW4)는 오프상태가 된다. 또한, 제8스위치(SW8)는 온상태일 수 있다.
따라서, 저전원에서 공급되는 제1저전압(VGL1)이 제1스위치(SW1)와 제3스위치(SW3)를 통해 제1출력단(OUT1)으로 출력되어 제1초기화전압(Dvini[n])은 제2전압레벨(V2)을 갖게 될 수 있다. 또한, 저전원에서 공급되는 제2저전압(VGL2)이 제5스위치(SW5)를 통해 제2출력단(OUT2)으로 출력 출력되어 n 번째 캐리신호(Carry_Dvini[n])는 로우 상태일 수 있다.
그리고, 제2기간(T12)에서 n-1번째 캐리신호(Carry_Dvini[n-1])가 하이상태이고, n+2 번째 캐리신호(Carry_Dvini[n+1])와 클럭신호(GCLK[n])가 로우 상태일 수 있다. n-1번째 캐리신호신호(Carry_Dvini[n-1])와 클럭신호(GCLK[n])에 의해 제1스위치(SW1), 제5스위치(SW5), 제7스위치(SW7), 제10스위치(SW10), 제11스위치(SW11)가 오프상태가 되고, 제2스위치(SW2), 제6스위치(SW6), 제9스위치(SW9)는 온상태가 된다. 그리고, n+2 번째 캐리신호(Carry_Dvini[n+2])에 의해 제3스위치(SW3)는 온상태가 되고 제4스위치(SW4)는 오프상태가 된다. 또한, 제8스위치(SW8)는 온상태일 수 있다.
따라서, 고전원에서 공급되는 제1고전압(VGH1)이 제2스위치(SW2)와 제3스위치(SW3)를 통해 제1출력단(OUT1)으로 출력되어 제1초기화전압(Dvini[n])은 제1전압레벨(V1)을 갖게 될 수 있다. 또한, 고전원에서 공급되는 제1고전압(VGH1)이 제6스위치(SW6)를 통해 제2출력단(OUT2)으로 출력되어 n 번째 캐리신호(Carry_Dvini[n])는 하이 상태로 출력될 수 있다.
그리고, 제3기간(T13)에서 n-1번째 캐리신호(Carry_Dvini[n-1])와 n+2 번째 캐리신호 Carry_Dvini[n+2]가 로우상태이고, 클럭신호(GCLK[n])가 하이 상태일 수 있다. n-1번째 캐리신호신호(Carry_Dvini[n-1])와 클럭신호(CCLK[n])에 의해 제1스위치(SW1), 제5스위치(SW5), 제7스위치(SW7), 제9스위치(SW9), 제10스위치(SW10)가 오프상태가 되고, 제2스위치(SW2), 제6스위치(SW6), 제11스위치(SW11)는 온상태가 된다. 그리고, n+2 번째 캐리신호(Carry_Dvini[n+2])에 의해 제3스위치(SW3)는 온상태가 되고 제4스위치(SW4)는 오프상태가 된다. 또한, 제8스위치(SW8)는 온상태일 수 있다.
따라서, 고전원에서 공급되는 제1고전압(VGH1)이 제2스위치(SW2)와 제3스위치(SW3)를 통해 출력단으로 출력되어 제1초기화전압(Dvini[n])은 제1전압레벨(V1)을 갖게 될 수 있다. 또한, 고전원에서 공급되는 제2고전압(VGH2)이 제6스위치(SW6)를 통해 제2출력단(OUT2)으로 출력되어 n 번째 캐리신호(Carry_Dvini[n])는 하이 상태일 수 있다.
그리고, 제4기간(T14)에서 n-1번째 캐리신호(Carry_Dvini[n-1])와 클럭신호(GCLK[n])가 로우상태이고, n+2 번째 캐리신호(Carry_Dvini[n+2])가 하이 상태일 수 있다. n-1번째 캐리신호신호(Carry_Dvini[n-1])와 클럭신호(CCLK[n])에 의해 제2스위치(SW2), 제6스위치(SW6), 제9스위치(SW9)가 오프 상태가 되고, 제1스위치(SW1), 제5스위치(SW5), 제7스위치(SW7) 및 제10스위치(SW10)는 온상태가 된다. 그리고, n+2 번째 캐리신호(Carry_Dvini[n+2])에 의해 제3스위치(SW3)는 오프상태가 되고 제4스위치(SW4)는 온상태가 된다. 또한, 제8스위치(SW8)는 온상태일 수 있다.
따라서, 제1고전원에서 공급되는 제1저전압(VGL1)이 제1스위치(SW1)를 통해 출력노드(No)로 전달되지만, 제3스위치(SW3)가 오프 상태이기 때문에 제1저전압(VGL1)은 제1출력단(OUT1)으로 출력되지 않게 된다. 하지만, 제4스위치(SW4)가 온상태이기 때문에 구동전압(VDD)이 제4스위치(SW4)를 통해 제1출력단(OUT1)에 전달되어 제1초기화전압(Dvini[n])은 구동전압(VDD)의 전압레벨인 제3전압레벨(V3)을 갖게 될 수 있다. 또한, 제2저전원에서 공급되는 제2저전압(VGL2)이 제5스위치(SW5)를 통해 제2출력단(OUT2)으로 출력되어 n 번째 캐리신호(Carry_Dvini[n])는 로우 상태로 출력될 수 있다.
그리고, 제5기간(T15)에서 n-1번째 캐리신호(Carry_Dvini[n-1])가 로우상태이고, 클럭신호(GCLK[n])와 n+2 번째 캐리신호(Carry_Dvini[n+2])가 하이 상태일 수 있다. n-1번째 캐리신호신호(Carry_Dvini[n-1])와 클럭신호(GCLK[n])에 의해 제2스위치(SW2), 제6스위치(SW5), 제7스위치(SW7), 제9스위치(SW9)가 오프상태가 되고, 제1스위치(SW1), 제5스위치(SW6), 제10스위치(SW10), 제11스위치(SW11)는 온상태가 된다. 그리고, n+2 번째 캐리신호에 의해 제3스위치(SW3)는 오프상태가 되고 제4스위치(SW4)는 온상태가 된다. 또한, 제8스위치(SW8)는 온상태일 수 있다.
따라서, 제1저전원에서 공급되는 제1저전압(VGH1)이 제1스위치(SW1)를 통해 출력노드(No)에 전달된다. 하지만, 제3스위치(SW3)가 오프상태이기 때문에 제1저전압(VGL1)은 제1출력단(OUT1)으로 출력되지 않게 된다. 하지만, 제4스위치(SW4)가 온상태이기 때문에 구동전압(VDD)가 제4스위치(SW4)를 통해 제1출력단(OUT1)에 전달되어 제1초기화전압(Dvini[n])은 구동전압(VDD)의 전압레벨인 제3전압레벨(V3)을 갖게 될 수 있다. 또한, 저전원에서 공급되는 제2저전압(VGL2)이 제5스위치(SW5)를 통해 제2출력단(OUT2)으로 출력되어 n 번째 캐리신호(Carry_Dvini[n])는 로우 상태로 출력될 수 있다.
상기와 같이 n 번째 캐리신호(Carry_Dvini[n])는 제1기간(T11)에서 제2전압레벨(V2)을 갖고, 제2기간(T12) 및 제3기간(T13)에서 제1전압레벨(V1)을 갖고, 제4기간(T14) 및 제5기간(T15)에서 제3전압레벨(V3)를 갖게 된다. 그리고, 제5기간(T15)가 경과하면, 다시 제2전압레벨(V2)를 갖게 된다.
따라서, n 번째 제1초기화전압(Dvini[n])은 제1전압레벨(V1)과 제2전압레벨(V2) 사이의 전압레벨을 갖되, 단계적으로 제1전압레벨(V1), 제3전압레벨(V3), 제2전압레벨(V2)로 낮아지게 되낟. 또한, 리셋기간과 n 번째 제3전압레벨을 갖는 제1초기화전압(Dvini[n])이 중첩되게 함으로써 제2온바이어스 기간(OBS2) 후에 픽셀의 제2노드(N2)와 제3노드(N3)를 제3전압레벨(V3)을 갖는 n 번째 제1초기화 전압(Dvini[n])으로 리셋할 수 있다.
또한, n 번째 스테이지(1302)에서, 제1기간(T11)에 Q노드(Q)의 전압과 QB노드(QB)의 전압에 대응하여 고전압에 대응하는 제1전압레벨(V1)을 갖도록 n 번째 제1초기화전압(Dvini[n])이 출력되며, 제2기간(T12)에 Q노드(Q)의 전압과 QB노드(QB)의 전압에 대응하여 구동전압(VDD)에 대응하는 제3전압레벨(V3)을 갖도록 n 번째 제1초기화전압(Dvini[n])이 출력되며, 제3기간(T13)에 Q노드(Q)의 전압과 QB노드(QB)의 전압에 대응하여기 제2전압레벨(V2)을 갖도록 n 번째 제1초기화전압(Dvini[n])이 출력될 수 있다. Q노드(Q)의 전압이 양의 전압을 가지면 QB노드(QB)의 전압은 음의 전압을 갖고 Q노드(Q)의 전압이 음의 전압을 가지면 QB노드(QB)의 전압은 양이 전압을 가질 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
101: 픽셀
110: 표시패널
220: 데이터 구동 회로
230: 게이트 구동 회로
240: 디스플레이 컨트롤러

Claims (19)

  1. 다수의 게이트라인들과, 다수의 데이터 라인들과, 다수의 제1초기화전원라인들과, 다수의 전원라인들이 배치되어 있고 상기 다수의 게이트라인들과, 상기 다수의 데이터 라인들과, 상기 다수의 전원라인들과 연결되어 빛을 발광하는 다수의 픽셀을 포함하는 표시 패널;
    상기 다수의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로;
    상기 다수의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동 회로;
    상기 다수의 전원라인 중 제1초기화전원라인들에 제1전압레벨과 제2전압레벨 사이의 전압레벨을 갖는 제1초기화전압을 공급하되, 상기 제1초기화전압이 제1기간에서 제1전압레벨을 갖고 제2기간에서 상기 제1전압레벨과 상기 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 상기 제2전압레벨을 갖게 하는, 제1전원공급회로; 및
    상기 다수의 전원라인 중 픽셀구동전원라인들에 픽셀구동전압을 공급하는 제2전원공급회로를 포함하고,
    상기 다수의 픽셀 중 적어도 하나의 픽셀은,
    상기 데이터 신호에 대응하는 전압이 인가되는 제1노드의 전압에 대응하여 제2노드에서 제3노드 방향으로 흐르는 구동전류를 생성하는 구동트랜지스터와, 상기 구동전류를 공급받아 빛을 발광하는 발광소자를 포함하되,
    상기 발광소자가 발광되지 않을 때, 상기 제1노드에 상기 데이터 신호에 대응하는 전압을 인가한 후, 상기 제2노드와 상기 제3노드를 상기 제1초기화전압을 이용하여 초기화하는 표시장치.
  2. 제1항에 있어서,
    상기 픽셀은 상기 픽셀구동전압과 상기 제1노드의 전압레벨에 대응하여 상기 구동전류를 생성하되, 상기 제1초기화전압의 제3전압레벨은 상기 픽셀구동전압의 전압레벨에 대응하는 표시장치.
  3. 제1항에 있어서,
    상기 픽셀은,
    상기 제1노드와 상기 제3노드 사이에 연결되며, 제1게이트신호에 대응하여 턴온되는 제1트랜지스터;
    상기 복수의 데이터 라인 중 하나의 데이터 라인과 상기 제2노드 사이에 연결되며, 제2게이트신호에 대응하여 턴온되는 제2트랜지스터;
    상기 픽셀구동전원에 연결된 픽셀구동전원라인과 상기 제2노드 사이에 연결되고 에미션신호에 대응하여 턴온되는 제3트랜지스터;
    상기 제3노드와 상기 발광소자의 애노드 전극 사이에 연결되며 상기 에미션신호에 대응하여 턴온되는 제4트랜지스터;
    상기 제1초기화전압을 전달하는 제1초기화전압 라인과 상기 제3노드 사이에 배치되고 제3게이트신호에 대응하여 턴온되는 제5트랜지스터; 및
    상기 제1노드와 상기 픽셀구동전원라인 사이에 연결되는 스토리지 캐패시터를 더 포함하는 표시장치.
  4. 제3항에 있어서
    상기 제3게이트신호에 의해 상기 제5트랜지스터는 상기 데이터신호가 상기 제1노드에 전달되기 전과 상기 데이터신호가 상기 제1노드에 전달된 후에 각각 턴온되는 표시장치.
  5. 제3항에 있어서,
    상기 픽셀은 상기 발광소자의 애노드 전극과 상기 발광소자의 애노드 전극에 제2초기화 전압을 인가하는 제2초기화전원라인 사이에 배치되며, 상기 제3게이트신호에 대응하여 턴온되는 제6트랜지스터를 더 포함하는 표시장치.
  6. 제1항에 있어서,
    상기 제1초기화전압 공급회로는,
    복수의 스테이지를 포함하며,
    상기 복수의 스테이지 각각은 상기 제1전압레벨을 갖는 제1고전압, 상기 제2전압레벨을 갖는 제1저전압 및 상기 제3전압레벨을 갖는 구동전압을 공급받아 상기 제1초기화전압의 전압레벨이 제1전압레벨과 제3전압레벨을 순차적으로 갖도록 출력하는 표시장치.
  7. 제6항에 있어서,
    상기 제1초기화 전압은 순차적으로 출력되는 n-1 번째 제1초기화전압, n 번째 제1초기화전압, n+1 번째 제1초기화전압, n+2 번째 제1초기화전압으로 구분되며,
    상기 복수의 스테이지는 n-1 번째 캐리신호와 상기 n-1 번째 제1초기화전압을 출력하는 n-1번째 스테이지, n 번째 캐리신호와 상기 n 번째 제1초기화전압을 출력하는 n 번째 스테이지, n+1 번째 캐리신호와 상기 n+1 번째 제1초기화전압을 출력하는 n+1 번째 스테이지 및 n+ 2 번째 캐리신호와 상기 n+2 번째 제1초기화전압을 출력하는 n+ 2 번째 스테이지를 포함하며,
    상기 n 번째 스테이지는 상기 n-1 번째 캐리신호와 상기 n+2 번째 캐리신호를 전달받아 상기 n 번째 캐리신호와 상기 n 번째 제1초기화 전압을 출력하되,
    상기 제1기간에서 상기 n-1번째 캐리신호에 대응하여 상기 제1전압레벨을 갖는 상기 n 번째 제1초기화전압을 출력하고, 상기 제2기간에서 상기 n+2번째 캐리신호에 대응하여 상기 구동전압에 대응하여 상기 제3전압레벨을 갖는 상기 n 번째 제1초기화 전압을 출력하는 표시장치.
  8. 제7항에 있어서,
    상기 n 번째 스테이지에서,
    상기 제1기간에 Q노드의 전압과 QB노드의 전압에 대응하여 상기 제1고전압에 대응하는 상기 제1전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되며,
    상기 제2기간에 상기 Q노드의 전압과 상기 QB노드의 전압에 대응하여 상기 구동전압에 대응하는 상기 제3전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되며,
    상기 제3기간에 상기 Q노드의 전압과 상기 QB노드의 전압에 대응하여 상기 제2저전압에 대응하는 상기 제2전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되는 표시장치.
  9. 제7항에 있어서,
    상기 n 번째 스테이지는,
    제1전극이 상기 제1저전압을 공급하는 제1저전압원에 연결되고 제2전극이 출력노드에 연결되며 게이트전극이 Q 노드에 연결되며, n-1 번째 캐리신호에 대응하는 Q노드의 전압에 의해 상기 제1저전압을 상기 제1출력 노드에 인가하는 제1스위치;
    제1전극이 상기 제1고전압을 공급하는 제1고전압원에 연결되고 제2전극이 상기 출력노드에 연결되며 게이트전극이 QB노드에 연결되며, 상기 n-1 번째 캐리신호에 대응하는 QB노드의 전압에 의해 상기 제1고전압을 상기 출력노드에 인가하는 제2스위치;
    제1전극이 상기 출력노드에 연결되고 제2전극이 제1출력단에 연결되며 게이트전극이 n+2번째 캐리신호가 공급되는 캐리신호라인에 연결되는 제3스위치;
    제1전극이 상기 구동전압을 공급하는 구동전원에 연결되고 제2전극이 상기 제1출력단에 연결되며 게이트전극이 상기 n+2번째 캐리신호가 공급되는 캐리신호라인에 연결되며, 상기 제3스위치와 반대로 동작하는 제4스위치;
    제1전극이 제2저전압을 공급하는 제2저전압원에 연결되고 제2전극이 제2출력단에 연결되며 게이트전극이 상기 출력노드에 연결되는 제5스위치; 및
    제1전극이 제2고전압을 공급하는 제1고전압원에 연결되고 제2전극이 상기 제2출력단에 연결되며 게이트전극이 상기 QB노드에 연결되는 제6스위치를 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 제4스위치는 상기 n+2번째 캐리신호를 인버터를 통해 전달받는 표시장치.
  11. 제9항에 있어서,
    상기 제3스위치는 P 모스 트랜지스터를 포함하고, 상기 제4스위치는 N 모스 트랜지스터를 포함하는 표시장치.
  12. 제1항에 있어서,
    상기 표시패널은
    표시 영역과 비 표시 영역을 포함하고, 상기 표시 영역은 제1 광학 영역과 상기 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하고, 상기 제1 광학 영역은 다수의 발광 영역들과 다수의 제1 투과 영역들을 포함하고, 상기 일반 영역은 다수의 발광 영역들을 포함하며,
    상기 표시 패널의 배면에 위치하고, 상기 표시 영역에 포함된 상기 제1 광학 영역의 적어도 일부와 중첩되는 제1 광학 전자 장치를 포함하는 표시장치.
  13. 제1항에 있어서,
    상기 표시 영역은 상기 제1 광학 영역 및 상기 일반 영역과 다른 제2 광학 영역을 더 포함하고,
    상기 표시 패널의 하부에 위치하고, 상기 제2 광학 영역의 적어도 일부와 중첩되는 제2 광학 전자 장치를 더 포함하고,
    상기 제1 광학 영역과 상기 제2 광학 영역 사이에는 상기 일반 영역이 배치되거나 미 배치되는 표시장치.
  14. 각각 순차적으로 출력되는 제1초기화전압과 캐리신호를 생성하는 복수의 스테이지를 포함하고,
    상기 복수의 스테이지에서 각각 출력되는 상기 제1초기화전압은 제1전압레벨과 제2전압레벨 사이의 전압레벨을 갖되,
    제1기간에서 상기 제1전압레벨을 갖고 제2기간에서 상기 제1전압레벨과 상기 제2전압레벨 사이의 전압레벨인 제3전압레벨을 갖고 제3기간에서 상기 제2전압레벨을 갖는 전원 공급장치.
  15. 제14항에 있어서,
    상기 제1초기화 전압은 순차적으로 출력되는 n-1 번째 제1초기화전압, n 번째 제1초기화전압, n+1 번째 제1초기화전압, n+2 번째 제1초기화전압으로 구분되며,
    상기 복수의 스테이지는 n-1 번째 캐리신호와 상기 n-1 번째 제1초기화전압을 출력하는 n-1번째 스테이지, n 번째 캐리신호와 상기 n 번째 제1초기화전압을 출력하는 n 번째 스테이지, n+1 번째 캐리신호와 상기 n+1 번째 제1초기화전압을 출력하는 n+1 번째 스테이지 및 n+ 2 번째 캐리신호와 상기 n+2 번째 제1초기화전압을 출력하는 n+ 2 번째 스테이지를 포함하며,
    상기 n 번째 스테이지는 상기 n-1 번째 캐리신호와 상기 n+2 번째 캐리신호를 전달받아 상기 n 번째 캐리신호와 상기 n 번째 제1초기화 전압을 출력하되,
    상기 제1기간에서 상기 n-1번째 캐리신호에 대응하여 상기 제1전압레벨을 갖는 상기 n 번째 제1초기화전압을 출력하고, 상기 제2기간에서 상기 n+2번째 캐리신호에 대응하여 상기 구동전압에 대응하여 상기 제3전압레벨을 갖는 상기 n 번째 제1초기화 전압을 출력하는 전원공급장치.
  16. 제15항에 있어서,
    상기 n 번째 스테이지에서,
    상기 제1기간에 Q노드의 전압과 QB노드의 전압에 대응하여 고전압에 대응하는 상기 제1전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되며,
    상기 제2기간에 상기 Q노드의 전압과 상기 QB노드의 전압에 대응하여 상기 구동전압에 대응하는 상기 제3전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되며,
    상기 제3기간에 상기 Q노드의 전압과 상기 QB노드의 전압에 대응하여 상기 제2전압레벨을 갖도록 상기 n 번째 제1초기화전압이 출력되는 전원공급장치.
  17. 제15항에 있어서,
    상기 n 번째 스테이지는,
    제1전극이 제1저전압을 공급하는 제1저전압원에 연결되고 제2전극이 출력노드에 연결되며 게이트전극이 Q 노드에 연결되며, n-1 번째 캐리신호에 대응하는 Q노드의 전압에 의해 상기 저전압을 상기 제1출력 노드에 인가하는 제1스위치;
    제1전극이 제1고전압을 공급하는 제1고전압원에 연결되고 제2전극이 상기 출력노드에 연결되며 게이트전극이 QB노드에 연결되며, 상기 n-1 번째 캐리신호에 대응하는 QB노드의 전압에 의해 상기 고전압을 상기 출력노드에 인가하는 제2스위치;
    제1전극이 상기 출력노드에 연결되고 제2전극이 제1출력단에 연결되며 게이트전극이 n+2번째 캐리신호가 공급되는 캐리신호라인에 연결되는 제3스위치;
    제1전극이 상기 구동전압을 공급하는 구동전원에 연결되고 제2전극이 상기 제1출력단에 연결되며 게이트전극이 상기 n+ 2번째 캐리신호가 공급되는 캐리신호라인에 연결되며, 상기 제3스위치와 반대로 동작하는 제4스위치;
    제1전극이 제2저전압을 공급하는 제2저전압원에 연결되고 제2전극이 제2출력단에 연결되며 게이트전극이 상기 출력노드에 연결되는 제5스위치; 및
    제1전극이 제2고전압을 공급하는 제2고전압원에 연결되고 제2전극이 상기 제2출력단에 연결되며 게이트전극이 상기 QB노드에 연결되는 제6스위치를 포함하는 전원공급장치.
  18. 제17항에 있어서,
    상기 제4스위치는 상기 n+2번째 캐리신호를 인버터를 통해 전달받는 전원공급장치.
  19. 제17항에 있어서,
    상기 제3스위치는 P 모스 트랜지스터를 포함하고, 상기 제4스위치는 N 모스 트랜지스터를 포함하는 전원공급장치.
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