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KR20230065470A - Memory device, memory system having the same and operating method thereof - Google Patents

Memory device, memory system having the same and operating method thereof Download PDF

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Publication number
KR20230065470A
KR20230065470A KR1020210151056A KR20210151056A KR20230065470A KR 20230065470 A KR20230065470 A KR 20230065470A KR 1020210151056 A KR1020210151056 A KR 1020210151056A KR 20210151056 A KR20210151056 A KR 20210151056A KR 20230065470 A KR20230065470 A KR 20230065470A
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KR
South Korea
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row
target
memory
memory device
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Application number
KR1020210151056A
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Korean (ko)
Inventor
홍승기
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명에 따른 메모리 장치의 동작 방법은, 로우 어드레스를 수신하는 단계, 동작 모드가 바이트 모드 인지를 판별하는 단계, 상기 동작 모드가 상기 바이트 모드일 때, 페이지 비트를 무시한 상태에서 상기 로우 어드레스에 대한 억세스 카운트 값을 카운트-업하는 단계, 타겟 로우 어드레스들에 대한 억세스 카운트 값들을 이용하여 상기 타겟 로우 어드레스들 중에서 타겟 로우 해머 어드레스를 선택하는 단계, 상기 타겟 로우 해머 어드레스에 대응하는 빅팀 로우 어드레스를 계산하는 단계, 및 상기 빅팀 로우 어드레스에 대한 타겟 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.A method of operating a memory device according to the present invention includes the steps of receiving a row address, determining whether an operating mode is a byte mode, and when the operating mode is the byte mode, a page bit is ignored for the row address. counting up an access count value, selecting a target row hammer address from among the target row addresses using the access count values of the target row addresses, and calculating a victim row address corresponding to the target row hammer address. and performing a target refresh operation on the victim row address.

Figure P1020210151056
Figure P1020210151056

Description

메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME AND OPERATING METHOD THEREOF}Memory device, memory system including the same and operating method thereof

본 발명은 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.The present invention relates to a memory device, a memory system including the memory device, and a method of operating the same.

일반적으로, DRAM(Dynamic Random Access Memory)은 저장된 데이터를 유지하기 위하여 리프레쉬(refresh) 동작을 수행한다. 즉, DRAM은 리프레쉬 동작을 통해서 셀 커패시터에 저장된 데이터를 유지할 수 있다. 집적도의 증가와 같은 공정 기술의 발전에 따라 DRAM의 셀간 간격은 점차 좁아지고 있다. 그리고 셀간 간격의 축소로 인하여 인접한 셀이나 워드 라인에 의한 간섭이 점점 중요한 데이터 신뢰성 요인으로 작용하고 있다. 특정 셀에 상술한 간섭이 집중되더라도, DRAM과 같은 랜덤 액세스 메모리에서는 특정 어드레스에 대한 접근을 제한하기 어려운 실정이다. 따라서, 특정 셀에 대한 디스터번스(disturbance)가 발생할 수 있고, 이러한 셀에 대한 리프레쉬 특성에도 영향을 미친다.In general, a dynamic random access memory (DRAM) performs a refresh operation to maintain stored data. That is, the DRAM may maintain data stored in the cell capacitor through a refresh operation. With the development of process technology such as an increase in the degree of integration, the gap between DRAM cells is gradually narrowing. In addition, due to the reduction of the inter-cell interval, interference caused by adjacent cells or word lines is becoming an increasingly important data reliability factor. Even if the aforementioned interference is concentrated on a specific cell, it is difficult to restrict access to a specific address in a random access memory such as DRAM. Accordingly, a disturbance may occur in a specific cell, and the refresh characteristics of the cell may also be affected.

본 발명의 목적은 로우 해머 디스터번스를 줄이는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.An object of the present invention is to provide a memory device that reduces row hammer disturbance, a memory system including the same, and an operating method thereof.

본 발명의 다른 목적은 로우 해머 검출 효율을 높이는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.Another object of the present invention is to provide a memory device with improved row hammer detection efficiency, a memory system including the same, and an operating method thereof.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 로우 어드레스를 수신하는 단계; 동작 모드가 바이트 모드 인지를 판별하는 단계; 상기 동작 모드가 상기 바이트 모드일 때, 페이지 비트를 무시한 상태에서 상기 로우 어드레스에 대한 억세스 카운트 값을 카운트-업하는 단계; 타겟 로우 어드레스들에 대한 억세스 카운트 값들을 이용하여 상기 타겟 로우 어드레스들 중에서 타겟 로우 해머 어드레스를 선택하는 단계; 상기 타겟 로우 해머 어드레스에 대응하는 빅팀 로우 어드레스를 계산하는 단계; 및 상기 빅팀 로우 어드레스에 대한 타겟 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.A method of operating a memory device according to an embodiment of the present invention includes receiving a row address; determining whether an operation mode is a byte mode; counting up an access count value for the row address while ignoring a page bit when the operation mode is the byte mode; selecting a target row hammer address from among the target row addresses using access count values of the target row addresses; calculating a victim row address corresponding to the target row hammer address; and performing a target refresh operation on the victim row address.

본 발명의 실시 예에 따른 메모리 장치는, 로우 어드레스를 수신하고, 제 1 카운트-업 방식을 지시하는 제 1 로우 어드레스 제어 유닛; 상기 로우 어드레스를 수신하고, 상기 로우 어드레스의 페이지 구분 비트를 한 상태에서 제 2 카운트-업 방식을 지시하는 제 2 로우 어드레스 제어 유닛; 상기 제 1 및 상기 2 카운트-업 방식 중에서 어느 하나에 의해 타겟 로우 어드레스들의 각각에 대한 카운트-업을 제어하는 카운터 제어 유닛들; 상기 카운터 제어 유닛들의 각각의 제어에 따라 억세스 카운트 값을 증가시키고, 상기 타겟 로우 어드레스들 및 대응하는 카운트-업된 억세스 카운트 값들을 저장하는 카운터 및 레지스터들; 및 상기 카운터 및 레지스터들의 각각에 저장된 억세스 카운트 값들 중에서 어느 하나에 대응하는 타겟 로우 어드레스를 로우 해머 어드레스로 선택하는 선택기를 포함할 수 있다. A memory device according to an embodiment of the present invention includes a first row address control unit that receives a row address and instructs a first count-up method; a second row address control unit that receives the row address and instructs a second count-up method in a state where a page division bit of the row address is set; counter control units controlling count-up of each of the target row addresses by any one of the first and second count-up methods; counters and registers that increase an access count value according to each control of the counter control units and store the target row addresses and corresponding counted-up access count values; and a selector that selects a target row address corresponding to any one of the access count values stored in each of the counter and registers as a row hammer address.

본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 메모리 장치; 및 상기 적어도 하나의 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 메모리 장치는, 바이트 모드 동작에서 로우 어드레스의 페이지 구분 비트를 무시한 상태로 로우 해머 어드레스를 검출하고, 상기 검출된 로우 해머 어드레스에 대응하는 빅팀 어드레스를 생성하고, 단위 시간 주기마다 상기 빅팀 어드레스에 대한 타겟 리프레쉬 동작을 수행하는 것을 특징으로 한다.A memory system according to an embodiment of the present invention includes at least one memory device; and a memory controller controlling the at least one memory device, wherein the at least one memory device detects a row hammer address in a state in which a page demarcation bit of a row address is ignored in a byte mode operation, and the detected row hammer It is characterized in that a victim address corresponding to the address is generated, and a target refresh operation for the victim address is performed every unit time period.

본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법은, 페이지 구분 비트를 무시함으로써 로우 해머 검출 효율을 증대시킬 수 있다.A memory device according to an embodiment of the present invention, a memory system including the same, and an operating method thereof may increase row hammer detection efficiency by ignoring a page segmentation bit.

또한, 본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법은 로우 해머 공격을 방지함으로써, 데이터의 신뢰성을 향상시킬 수 있다.In addition, a memory device, a memory system including the same, and an operating method thereof according to an embodiment of the present disclosure may improve reliability of data by preventing a row hammer attack.

이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 바이트 모드 동작을 설명하기 위한 메모리 장치(1)를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 3a은 본 발명의 실시 예에 따른 로우 해머 어드레스 검출기(330)를 예시적으로 보여주는 도면이다.
도 3b는 본 발명의 실시 예에 따른 억세스 카운트 제어기(331)를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 억세스 카운트 저장 방식의 효과를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 로우 해머 어드레스 검출기(530)를 예시적으로 보여주는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 로우 해머 어드레스 선택기(535)에서 로우 해머 어드레스를 선택하는 방법을 예시적으로 보여주는 도면들이다.
도 7은 본 발명의 실시 예에 따른 리프레쉬 동작의 주기를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 흐름도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 리프레쉬 동작을 예시적으로 보여주는 래더다이어그램이다.
도 12a는 본 발명의 다른 실시 예에 따른 로우 해머 검출기(530a)를 예시적으로 보여주는 도면이다.
도 12b는 본 발명의 실시 예에 따른 랜덤 로우 어드레스 발생기(538)를 예시적으로 보여주는 도면이다.
도 13a 및 도 13b는 본 발명의 칩 형태로 구현된 로우 해머 보호 회로를 갖는 메모리 장치를 예시적으로 보여주는 도면들이다.
도 14는 본 발명의 실시 예에 따른 메모리 모듈(700)을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템(1000)을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지를 나타내는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스택 반도체 칩을 포함하는 반도체 패키지를 나타내는 도면이다.The accompanying drawings are provided to aid understanding of the present embodiment, and provide embodiments along with detailed descriptions.
1 is a diagram showing a memory device 1 for describing a byte mode operation according to an exemplary embodiment of the present invention.
2 is a diagram showing a memory device according to an exemplary embodiment of the present invention by way of example.
3A is a diagram showing a row hammer address detector 330 according to an exemplary embodiment of the present invention.
3B is a diagram showing an access count controller 331 according to an exemplary embodiment of the present invention.
4 is a diagram illustrating an effect of a method of storing an access count of a memory device according to an exemplary embodiment of the present invention.
5 is a diagram showing a row hammer address detector 530 according to an exemplary embodiment of the present invention.
6A and 6B are diagrams exemplarily illustrating a method of selecting a row hammer address in the row hammer address selector 535 according to an embodiment of the present invention.
7 is a diagram exemplarily showing a cycle of a refresh operation according to an embodiment of the present invention.
8 is a flowchart illustrating an operation of a memory device according to an exemplary embodiment of the inventive concept.
9 is a flowchart illustrating an operation of a memory device according to another exemplary embodiment of the present disclosure.
10 is a diagram showing a memory system 10 according to an exemplary embodiment of the inventive concept.
11 is a ladder diagram illustrating a refresh operation of a memory system according to an exemplary embodiment of the present invention.
12A is a diagram showing a row hammer detector 530a according to another embodiment of the present invention by way of example.
12B is a diagram showing a random row address generator 538 according to an embodiment of the present invention by way of example.
13A and 13B are diagrams exemplarily showing a memory device having a row hammer protection circuit implemented in a chip form according to the present invention.
14 is a diagram showing a memory module 700 according to an embodiment of the present invention by way of example.
15 is a diagram showing a computing system 1000 according to an embodiment of the present invention by way of example.
16 is a block diagram illustrating a semiconductor package having a stacked structure including a plurality of layers according to an embodiment of the present invention.
17 is a diagram illustrating a semiconductor package including stacked semiconductor chips according to an embodiment of the present invention.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.In the following, the content of the present invention will be described clearly and in detail to the extent that a person skilled in the art can easily practice using the drawings.

일반적으로, 읽기 동작 혹은 쓰기 동작에서 선택된 워드라인으로 선택 워드라인 전압이 제공된다. 이때, 용량성 커플링(capacitive coupling) 효과에 의하여, 인접한 워드라인들에 선택 워드라인 전압을 인가하지 않더라도 워드라인의 전압이 상승된다. 선택 워드라인에 반복적인 억세스가 진행될 때, 인접한 워드라인들에 대응하는 메모리 셀들로부터 전하가 누설될 수 있다. 최인접 워드라인에 대한 이러한 현상을 로우 해머(row hammer)라고 부른다. 한편, 로우 해머를 검출 및 리프레쉬(refresh) 동작을 수행하는 기술은, 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 US 9,589,606, US 9,767,883, US 9,892,779, US 9,972,377, US 9,978,440, US 10,090,039, US 19,223,311, US 10,719,467, US 10,446,216, US 10,600,470, US 10,607,683, US 10,811,077, US 10,860,222, US 11,087,821, US 11,197,531에서 설명될 것이다.In general, a selected word line voltage is provided to a selected word line in a read operation or a write operation. In this case, the voltage of the word line is increased even though the selected word line voltage is not applied to adjacent word lines due to a capacitive coupling effect. When repetitive access is performed on a selected word line, charge may leak from memory cells corresponding to adjacent word lines. This phenomenon for the nearest word line is called row hammer. On the other hand, technology for detecting and refreshing the row hammer has been applied for by Samsung Electronics, US 9,589,606, US 9,767,883, US 9,892,779, US 9,972,377, US 9,978,440, US 10,090,039, incorporated herein by reference. US 19,223,311, US 10,719,467, US 10,446,216, US 10,600,470, US 10,607,683, US 10,811,077, US 10,860,222, US 11,087,821, US 11,197,531.

본 발명의 실시 예에 따른 메모리 장치, 그것을 갖는 메모리 시스템 및 그것의 동작 방법은, 바이트 모드(byte mode) 모드시 페이지에 따라 로우 어드레스를 구분하지 않음으로써 로우 해머 어드레스 검출을 위한 레지스터의 효율성을 증대시킬 수 있다. 여기서 바이트 모드 동작은 바이트 단위로 연속적인 데이터 입출력이 가능한 동작 모드일 수 있다. 예를 들어, 바이트 모드 동작은 X8 동작 모드 혹은 X16 동작 모드일 수 있다. X8 동작 모드는 8-비트(1-바이트)의 데이터가 연속적으로 입출력 되고, X16 동작 모드는 16-비트(2-바이트)의 데이터가 연속적으로 입출력 된다.A memory device according to an embodiment of the present invention, a memory system having the same, and an operating method thereof increase the efficiency of a register for detecting a row hammer address by not distinguishing row addresses according to pages in a byte mode mode. can make it Here, the byte mode operation may be an operation mode capable of continuously inputting/outputting data in units of bytes. For example, byte mode operation may be an X8 mode of operation or an X16 mode of operation. In the X8 operation mode, 8-bit (1-byte) data is continuously input/output, and in the X16 operation mode, 16-bit (2-byte) data is continuously input and output.

도 1은 본 발명의 실시 예에 따른 바이트 모드 동작을 설명하기 위한 메모리 장치(1)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 장치(1)는 뱅크(10), 로우 디코더(20), 및 컬럼 디코더(30)를 포함하고 있다.1 is a diagram showing a memory device 1 for describing a byte mode operation according to an exemplary embodiment of the present invention. Referring to FIG. 1 , a memory device 1 includes a bank 10, a row decoder 20, and a column decoder 30.

로우 디코더(20)는 로우 어드레스에 응답하여 워드라인(WL)을 활성화시키도록 구현될 수 있다. 워드라인(WL)에 제 1 페이지(OB Page; 11) 및 제 2 페이지(1B Page; 12)가 연결될 수 있다. 만일, 바이트 모드 동작이 X8 모드일 때, 컬럼 디코더(30)에 의해 제 1 및 제 2 페이지들(11, 12) 중에서 어느 하나만 활성화 될 수 있다. 즉, 1 바이트 단위로 연속적인 데이터 입출력이 가능하다. 반면에, 바이트 모드 동작이 X16 모드일 때, 제 1 및 제 2 페이지들(11, 12) 모두가 활성화될 수 있다. 즉, 2-바이트 단위로 연속적인 데이터 입출력이 가능하다.The row decoder 20 may be implemented to activate the word line WL in response to a row address. A first page (OB Page) 11 and a second page (1B Page) 12 may be connected to the word line WL. If the byte mode operation is the X8 mode, only one of the first and second pages 11 and 12 can be activated by the column decoder 30 . That is, continuous data input/output is possible in units of 1 byte. On the other hand, when the byte mode operation is the X16 mode, both the first and second pages 11 and 12 can be activated. That is, continuous data input/output is possible in units of 2 bytes.

도 2는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 장치(100)는 커맨드 디코더 및 어드레스 버퍼(110), 노멀 리프레쉬 어드레스 발생기(120), 로우 해머 어드레스 검출기(130), 선택 신호 발생기(140), 빅팀 로우 어드레스 발생기(150), 로우 디코더(160), 컬럼 디코더(165) 및 메모리 셀 어레이(170)를 포함할 수 있다.2 is a diagram showing a memory device according to an exemplary embodiment of the present invention by way of example. Referring to FIG. 2 , the memory device 100 includes a command decoder and address buffer 110, a normal refresh address generator 120, a row hammer address detector 130, a selection signal generator 140, and a victim row address generator 150. ), a row decoder 160, a column decoder 165, and a memory cell array 170.

커맨드 디코더 및 어드레스 버퍼(110)는 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT), 리프레쉬 커맨드(REF), 리드 커맨드, 라이트 커맨드를 발생할 수 있다. 또한, 커맨드 디코더 및 어드레스 버퍼(110)는 어드레스(ADD)를 수신하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 출력할 수 있다. 로우 어드레스(RA)는 액티브 커맨드(ACT)와 함께 입력되고, 컬럼 어드레스(CA)는 리드 커맨드 혹은 라이트 커맨드 함께 입력될 수 있다. 리프레쉬 커맨드(REF)은 셀프 리프레쉬 커맨드 혹은 오토 리프레쉬 커맨드일 수 있다. 여기서, 리프레쉬 커맨드(REF)가 셀프 리프레쉬 커맨드인 경우, 리프레쉬 커맨드(REF)는 내부적으로 발생될 수 있다. 또한, 리프레쉬 커맨드(REF)가 오토 리프레쉬 커맨드인 경우, 리프레쉬 커맨드(REF)은 외부의 제어기로부터 제공될 수 있다.The command decoder and address buffer 110 may decode the command CMD to generate an active command ACT, a refresh command REF, a read command, and a write command. Also, the command decoder and address buffer 110 may receive the address ADD and output a row address RA and a column address CA. The row address RA may be input together with the active command ACT, and the column address CA may be input together with a read command or a write command. The refresh command REF may be a self refresh command or an auto refresh command. Here, when the refresh command REF is a self refresh command, the refresh command REF may be internally generated. Also, when the refresh command REF is an auto refresh command, the refresh command REF may be provided from an external controller.

노멀 리프레쉬 어드레스 발생기(120)는 리프레쉬 커맨드(REF) 응답하여 노멀 리프레쉬 어드레스(NRA)를 발생하도록 구현될 수 있다. 여기서 노멀 리프레쉬 어드레스(NRA)는 메모리 셀 어레이(MCA, 170)의 복수의 워드라인들을 선택하기 위하여 이용되거나, 메모리 셀 어레이(170)의 복수의 블록들 선택하기 위하여 이용될 수 있다.The normal refresh address generator 120 may be implemented to generate a normal refresh address NRA in response to a refresh command REF. Here, the normal refresh address NRA may be used to select a plurality of word lines of the memory cell array MCA 170 or a plurality of blocks of the memory cell array 170 .

로우 해머 어드레스 검출기(130)는 액티브 커맨드(ACT)에 응답하여 로우 어드레스(RA)를 입력하고, 로우 해머 어드레스(RHA)를 검출 및 발생하도록 구현될 수 있다. 실시 예에 있어서, 로우 해머 어드레스(RHA)는 바이트 모드 동작에서 페이지를 구분하는 비트를 무시한 상태에서 발생될 수 있다.The row hammer address detector 130 may be implemented to input the row address RA in response to the active command ACT, and to detect and generate the row hammer address RHA. In an embodiment, the row hammer address (RHA) may be generated in a state in which a bit for dividing a page is ignored in a byte mode operation.

선택 신호 발생기(140)는 노멀 리프레쉬 어드레스(NRA)와 로우 해머 어드레스(RHA) 중에서 어느 하나를 선택하는 선택 신호(SS)를 발생하도록 구현될 수 있다.The selection signal generator 140 may be implemented to generate a selection signal SS for selecting one of the normal refresh address NRA and the row hammer address RHA.

빅팀 로우 어드레스 발생기(150)는 리프레쉬 커맨드(REF) 및 선택 신호(SS)에 응답하여 노멀 리프레쉬 어드레스(NRA) 및 로우 해머 어드레스(RHA)에 중에서 어느 하나를 선택하도록 구현될 수 있다. 실시 예에 있어서, 로우 해머 어드레스(RHA)가 선택될 때, 빅팀 로우 어드레스 발생기(150)는 로우 해머 어드레스(RHA)의 인접한 적어도 하나의 로우 어드레스를 빅팀 로우 어드레스(VRA)로 출력할 수 있다. 다른 실시 예에 있어서, 노멀 리프레쉬 어드레스(NRA)가 선택될 때, 빅팀 로우 어드레스 발생기(150)는 노멀 리프레쉬 어드레스(NRA)를 빅팀 로우 어드레스(VRA)로 출력할 수 있다.The victim row address generator 150 may be implemented to select one of the normal refresh address NRA and the row hammer address RHA in response to the refresh command REF and the selection signal SS. In an embodiment, when the row hammer address RHA is selected, the victim row address generator 150 may output at least one row address adjacent to the row hammer address RHA as the victim row address VRA. In another embodiment, when the normal refresh address NRA is selected, the victim row address generator 150 may output the normal refresh address NRA as the victim row address VRA.

로우 디코더(160)는 액티브 커맨드(ACT)에 응답하여 로우 어드레스(RA)를 디코딩하여 워드라인 신호(WL)를 발생하거나, 리프레쉬 커맨드(REF)에 응답하여 로우 어드레스(RA) 및 빅팀 로우 어드레스(VRA) 중 적어도 하나를 디코딩하여 워드라인 신호(WL)를 발생하도록 구현될 수 있다. 발생된 워드라인 신호(WL)에 의해 메모리 셀 어레이(170)의 워드라인이 활성화 될 수 있다.The row decoder 160 decodes the row address RA in response to the active command ACT to generate the word line signal WL, or generates the row address RA and the victim row address (in response to the refresh command REF). It may be implemented to decode at least one of the VRAs to generate the word line signal WL. A word line of the memory cell array 170 may be activated by the generated word line signal WL.

컬럼 디코더(165)는 컬럼 어드레스(CA)에 응답하여 컬럼 라인들을 활성화하도록 구현될 수 있다. 예를 들어, 컬럼 디코더(165)는 서로 다른 바이트 모드 동작에 따라 서로 다른 개수의 컬럼 라인들을 활성화시킬 수 있다. The column decoder 165 may be implemented to activate column lines in response to the column address CA. For example, the column decoder 165 may activate different numbers of column lines according to different byte mode operations.

도 3a은 본 발명의 실시 예에 따른 로우 해머 어드레스 검출기(330)를 예시적으로 보여주는 도면이다. 3A is a diagram showing a row hammer address detector 330 according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 로우 해머 어드레스 검출기(330)는 억세스 카운트 제어기(331), 타겟 로우 어드레스 레지스터들(332), 억세스 카운터(333), 로우 억세스 카운트 레지스터들(334), 및 로우 해머 어드레스 판별 로직(345)를 포함할 수 있다.Referring to FIG. 3A, the row hammer address detector 330 includes an access count controller 331, target row address registers 332, access counter 333, row access count registers 334, and row hammer address determination logic 345.

억세스 카운트 제어기(331)는 로우 어드레스(RA)를 수신하고, 동작 모드에 따라 서로 다른 방식으로 로우 어드레스(RA)에 대한 억세스 카운트 값을 증가시키도록 구현될 수 있다.The access count controller 331 may be implemented to receive the row address RA and increase the access count value for the row address RA in different ways according to operation modes.

타겟 로우 어드레스 레지스터들(332)은 타겟 로우 어드레스들을 저장하도록 구현될 수 있다. 실시 예에 있어서, 타겟 로우 어드레스들은 사전에 결정된 로우 어드레스들일 수 있다. 다른 실시 예에 있어서, 타겟 로우 어드레스들은 메모리 장치(100)에 억세스 한 순서에 따라 차례로 저장될 수 있다. Target row address registers 332 may be implemented to store target row addresses. In an embodiment, the target row addresses may be previously determined row addresses. In another embodiment, the target row addresses may be sequentially stored according to the order in which the memory device 100 is accessed.

억세스 카운터(333)는 억세스 카운트 제어기(331)의 제어에 따라 로우 어드레스(RA)에 대응하는 카운트-업 동작을 하도록 구현될 수 있다. 예를 들어, 동작 모드가 노멀 모드 동작일 때, 억세스 카운터(333)는 수신된 로우 어드레스(RA)에 대응하는 타겟 로우 어드레스의 억세스 카운트 값을 1만큼 카운트-업 할 수 있다. 또한, 동작 모드가 바이트 모드 동작 일 때, 억세스 카운터(333)는 수신된 로우 어드레스(RA)에서 페이지 구분하는 비트를 무시한 상태에서 로우 어드레스에 대응하는 적어도 하나의 타겟 로우 어드레스의 억세스 카운트 값을 1만큼 카운트-업 할 수 있다.The access counter 333 may be implemented to perform a count-up operation corresponding to the row address RA under the control of the access count controller 331 . For example, when the operation mode is the normal mode operation, the access counter 333 may count up the access count value of the target row address corresponding to the received row address RA by 1. Also, when the operation mode is the byte mode operation, the access counter 333 sets the access count value of at least one target row address corresponding to the row address to 1 while ignoring the page division bit in the received row address RA. You can count-up as much as you can.

로우 억세스 카운트 레지스터들(334)은 타겟 로우 어드레스들에 대응하는 억세스 카운트 값들을 저장하도록 구현될 수 있다. 실시 예에 있어서, 로우 억세스 카운트 레지스터들(334)의 각각에 저장된 억세스 카운트 값은 액티브 커맨드(ACT)에 응답하여 활성화된 로우 어드레스에 대하여 리셋 될 수 있다.Row access count registers 334 may be implemented to store access count values corresponding to target row addresses. In an embodiment, the access count value stored in each of the row access count registers 334 may be reset with respect to an activated row address in response to the active command ACT.

로우 해머 어드레스 판별 로직(345)은 로우 억세스 카운트 레지스터들(334)에 저장된 억세스 카운트 값들을 읽고, 사전에 결정된 방식에 따라 로우 해머 어드레스(RHA)를 판별할 수 있다(S345).The row hammer address determination logic 345 may read the access count values stored in the row access count registers 334 and determine the row hammer address RHA according to a predetermined method (S345).

도 3b는 본 발명의 실시 예에 따른 억세스 카운트 제어기(331)를 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 억세스 카운트 제어기(331)는 제 1 로우 어드레스 제어 유닛(331-1), 제 2 로우 어드레스 제어 유닛(331-2), 및 억세스 카운트 제어 유닛(331-3)를 포함할 수 있다.3B is a diagram showing an access count controller 331 according to an exemplary embodiment of the present invention. Referring to FIG. 3B , the access count controller 331 includes a first row address control unit 331-1, a second row address control unit 331-2, and an access count control unit 331-3. can

제 1 로우 어드레스 제어 유닛(331-1)은 노멀 모드 동작에서 수신된 로우 어드레스(RA)를 저장된 타겟 로우 어드레스와 비교하도록 억세스 카운트 제어 유닛(331-3)을 제어할 수 있다.The first row address control unit 331-1 may control the access count control unit 331-3 to compare the row address RA received in the normal mode operation with the stored target row address.

제 2 로우 어드레스 제어 유닛(331-2)은 바이트 모드 정보(BOM) 및 로우 어드레스(RA)를 수신하고, 바이트 모드 정보(BOM)이 바이트 모드 동작을 지시할 때 수신된 로우 어드레스(RA)에서 페이지 구분 비트를 무시한 상태로 저장된 타겟 로우 어드레스와 비교하도록 억세스 카운트 제어 유닛(331-3)을 제어할 수 있다.The second row address control unit 331-2 receives the byte mode information (BOM) and the row address (RA), and when the byte mode information (BOM) indicates a byte mode operation, from the received row address (RA) The access count control unit 331-3 may be controlled to compare with the stored target row address while ignoring the page division bit.

억세스 카운트 제어 유닛(331-3)은 제 1 로우 어드레스 제어 유닛(331-1)과 제 2 로우 어드레스 제어 유닛(331-2)에 따라 서로 다른 방식으로 억세스 카운트(333)의 카운트-업 동작을 제어할 수 있다. 제 1 로우 어드레스 제어 유닛(331-1)은 제 1 카운트-업 방식을 지시할 수 있다. 제 2 로우 어드레스 제어 유닛(331-2)은 로우 어드레스의 페이지 구분 비트를 한 상태에서 제 2 카운트-업 방식을 지시할 수 있다.The access count control unit 331-3 performs a count-up operation of the access count 333 in different ways according to the first row address control unit 331-1 and the second row address control unit 331-2. You can control it. The first row address control unit 331-1 may instruct a first count-up method. The second row address control unit 331-2 may instruct the second count-up method in a state where the page division bit of the row address is set.

도 4는 본 발명의 실시 예에 따른 메모리 장치의 억세스 카운트 저장 방식의 효과를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 페이지 비트를 케어 할 때, 2개의 로우들(A, B)에 대하여 4개의 억세스 카운트 값들이 관리되어야 한다. 반면에, 페이지 비트를 돈-케어(don't care) 할 때, 2개의 로우들(A,B)에 대하여 2개의 억세스 카운트 값들만 관리되면 된다. 억세스 카운트 값을 관리하는 리소스가 그 만큼 줄어든다. 결론적으로, 억세스 카운트 값을 관리하는 용량이 기존 기술은 low capacity 특징을 갖고, 본 발명은 high capacity 특징을 갖게 된다.4 is a diagram illustrating an effect of a method of storing an access count of a memory device according to an exemplary embodiment of the present invention. Referring to FIG. 4 , when a page bit is taken care of, four access count values must be managed for two rows A and B. On the other hand, when page bits are don't care, only two access count values need to be managed for two rows (A, B). Resources for managing the access count value are reduced by that much. In conclusion, the capacity for managing access count values is characterized by low capacity in the existing technology and high capacity in the present invention.

본 발명의 실시 예에 따른 메모리 장치(100)는 바이트 모드 동작에서 페이지를 구분하는 페이지 비트를 무시한 상태로 로우 해머 어드레스를 검출 및 관리함으로써, 레지스터를 효율적으로 이용할 수 있다.The memory device 100 according to an embodiment of the present invention can efficiently use registers by detecting and managing row hammer addresses while ignoring page bits for classifying pages in a byte mode operation.

도 5는 본 발명의 실시 예에 따른 로우 해머 어드레스 검출기(530)를 예시적으로 보여주는 도면이다.5 is a diagram showing a row hammer address detector 530 according to an exemplary embodiment of the present invention.

도 5를 참조하면, 로우 해머 어드레스 검출기(530)는 제 1 로우 어드레스 제어 유닛(531), 제 2 로우 어드레스 제어 유닛(532), 억세스 카운트 제어 유닛들(533-1, ?? , 555-k, k는 2 이상의 정수), 카운터 및 레지스터들(543-1, ?? , 534-k), 및 로우 해머 어드레스 선택기(535)를 포함할 수 있다.Referring to FIG. 5 , the row hammer address detector 530 includes a first row address control unit 531, a second row address control unit 532, and access count control units 533-1, ??, and 555-k. , k is an integer greater than or equal to 2), counters and registers 543-1, ??, 534-k, and a row hammer address selector 535.

제 1 로우 어드레스 제어 유닛(531)은 로우 어드레스(RA)를 수신하고, 제어 유닛들(533-1, ?? , 533-k, k는 2 이상의 정수)로 로우 어드레스(RA)를 그대로 전송할 수 있다.The first row address control unit 531 may receive the row address RA and transmit the row address RA as it is to the control units 533-1, ??, 533-k, where k is an integer greater than or equal to 2. there is.

제 2 로우 어드레스 제어 유닛(532)은 로우 어드레스(RA) 및 X8 RA 돈-케어 정보를 수신하고, 제어 유닛들(533-1, ?? , 533-k, k는 2 이상의 정수)에 로우 어드레스(RA)와 그것의 페이지 구분 비트가 반대인 로우 어드레스를 출력할 수 있다.The second row address control unit 532 receives the row address RA and the X8 RA don-care information, and sends the row address to the control units 533-1, ??, 533-k, where k is an integer greater than or equal to 2. It is possible to output a row address whose page identification bit is opposite to (RA).

억세스 카운트 제어 유닛들(533-1, ?? , 555-k)의 각각은 제 1 및 2 로우 어드레스 제어 유닛들(531, 532)로부터 수신된 로우 어드레스를 타겟 로우 어드레스와 비교하여 카운트-업 하도록 대응하는 카운터 및 레지스터들(534-1 ~ 534-k)을 제어할 수 있다.Each of the access count control units 533-1, ??, and 555-k compares the row address received from the first and second row address control units 531 and 532 with the target row address and counts them up. Corresponding counters and registers 534-1 to 534-k can be controlled.

카운터 및 레지스터들(543-1, ?? , 534-k)은 대응하는 억세스 카운트 제어 유닛들(533-1, ?? , 555-k)의 제어에 따라 억세스 카운트 값에 대한 카운트-업 동작을 수행하거나, 리셋 동작을 수행할 수 있다.The counter and registers 543-1, ??, and 534-k perform a count-up operation for the access count value under the control of the corresponding access count control units 533-1, ??, and 555-k. or perform a reset operation.

로우 해머 어드레스 선택기(535)는 카운터 및 레지스터들(543-1, ?? , 534-k)에 저장된 억세스 카운트 값들 중에서 적어도 하나를 사전에 결정된 방식에 따라 로우 해머 어드레스(RHA)로 선택할 수 있다.The row hammer address selector 535 may select at least one of the access count values stored in the counter and registers 543-1, ??, and 534-k as the row hammer address RHA according to a predetermined method.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 로우 해머 어드레스 선택기(535)에서 로우 해머 어드레스를 선택하는 방법을 예시적으로 보여주는 도면들이다.6A and 6B are diagrams exemplarily illustrating a method of selecting a row hammer address in the row hammer address selector 535 according to an embodiment of the present invention.

도 6a를 참조하면, 억세스 카운트 값들이 가장 좋은 타겟 로우 어드레스(TRA3)가 로우 해머 어드레스(RHA)로 선택될 수 있다. 한편, 타겟 로우 어드레스들이 동일한 억세스 카운트 값들을 가질 때, 어드레스 번호가 높은 순으로 로우 해머 어드레스(RHA)가 선택될 수 있다. 도 6b를 참조하면, 동일한 억세스 카운트 값들을 가진 타겟 로우 어드레스들(TRA1 ~ TRA5) 중에서 어드레스 번호가 가장 높은 어드레스(TRA5)가 로우 해머 어드레스(RHA)로 선택될 수 있다.Referring to FIG. 6A , the target row address TRA3 having the best access count values may be selected as the row hammer address RHA. Meanwhile, when the target row addresses have the same access count values, row hammer addresses RHA may be selected in order of higher address numbers. Referring to FIG. 6B , an address TRA5 having the highest address number among target row addresses TRA1 to TRA5 having the same access count values may be selected as the row hammer address RHA.

도 7은 본 발명의 실시 예에 따른 리프레쉬 동작의 주기를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 빅팀 로우 어드레스(VRA)에 따른 타겟 로우 리프레쉬 동작은 단위 시간 주기마다 수행될 수 있다. 여기서 단위 시간 주기는 고정적이거나 가변적일 수 있다. 예를 들어, 총 ACT 카운트 값을 집계할 때, 단위 시간 주기는 총 ACT 카운트 값이 사전에 결정된 값의 배수일 수 있다. 또한, 단위 시간 주기는 내부 클록의 사전에 결정된 주기일 수 있다. 실시 예에 있어서, 단위 시간 주기는 외부의 제어기에서 수신된 특수 커맨드(예를 들어, RFM 커맨드)에 따라 결정될 수 있다. 7 is a diagram exemplarily showing a cycle of a refresh operation according to an embodiment of the present invention. Referring to FIG. 7 , a target row refresh operation according to a victim row address VRA may be performed per unit time period. Here, the unit time period may be fixed or variable. For example, when counting total ACT count values, the unit time period may be a multiple of a predetermined value of total ACT count values. Also, the unit time period may be a predetermined period of an internal clock. In an embodiment, the unit time period may be determined according to a special command (eg, RFM command) received from an external controller.

실시 예에 있어서, 오토 리프레쉬 주기가 복수의 구간들로 구분되고, 이렇게 구분된 구간이 단위 시간 주기일 수 있다. 여기서 오토 리프레쉬 주기는 tREFI일 수 있다.In an embodiment, the auto refresh cycle is divided into a plurality of sections, and the section thus divided may be a unit time period. Here, the auto refresh cycle may be tREFI.

도 8은 본 발명의 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 8을 참조하면, 메모리 장치(100)의 동작 방법은 다음과 같다.8 is a flowchart illustrating an operation of a memory device according to an exemplary embodiment of the inventive concept. Referring to FIGS. 1 to 8 , an operating method of the memory device 100 is as follows.

메모리 장치(100)는 입출력 요청(쓰기 동작 혹은 읽기 동작)에 따라 로우 어드레스를 수신할 수 있다(S110). 입출력 요청시 동작 모드가 바이트 모드 동작인 지 판별할 수 있다(S120). 만일, 동작 모드가 바이트 모드 동작일 때, 메모리 장치(100)는 로우 어드레스에서 페이지들을 구분하는 페이지 비트를 무시한 상태에서 대응하는 로우 어드레스의 억세스 카운트 값을 카운트-업 할 수 있다. 반면에, 동작 모드가 바이트 모드 동작이 아닐 때, 메모리 장치(100)는 로우 어드레스에 대응하는 억세스 카운트 값을 카운트-업 할 수 있다(S135). The memory device 100 may receive a row address according to an input/output request (a write operation or a read operation) (S110). When an input/output request is made, it can be determined whether the operation mode is a byte mode operation (S120). If the operation mode is the byte mode operation, the memory device 100 may count up the access count value of the corresponding row address in a state of ignoring the page bit for classifying pages in the row address. On the other hand, when the operation mode is not the byte mode operation, the memory device 100 may count up the access count value corresponding to the row address (S135).

메모리 장치(100)는 사전에 결정된 시점에서 억세스 카운트 값이 가장 높은 것을 타겟 로우 해머 어드레스로 선택할 수 있다(S140). 메모리 장치(100)는 선택된 타겟 로우 해머 어드레스에 인접한 빅팀 로우 어드레스를 계산할 수 있다(S150). 메모리 장치(100)는 사전에 결정된 시간마다 빅팀 로우 어드레스에 대한 리프레쉬 동작을 수행할 수 있다(S160). 예를 들어, 리프레쉬 동작은 억세스 동작을 위한 로우 활성화 시간(tRAS, row active time) 동안에 수행될 수 있다. 여기서 로우 활성화 시간(tRAS)은 메모리 제어기로부터 메모리 장치(100)로 액티브 커맨드(ACT)가 전송되는 시점부터 프리차지 커맨드(PRE)가 전송되는 시점까지의 시간이다.The memory device 100 may select an access count value having the highest value as a target row hammer address at a predetermined time point (S140). The memory device 100 may calculate a victim row address adjacent to the selected target row hammer address (S150). The memory device 100 may perform a refresh operation on the victim row address at each predetermined time (S160). For example, a refresh operation may be performed during a row active time (tRAS) for an access operation. Here, the row activation time tRAS is a time from when the active command ACT is transmitted from the memory controller to the memory device 100 to when the precharge command PRE is transmitted.

실시 예에 있어서, 동작 모드가 노멀 모드일 때, 로우 어드레스에 대한 억세스 카운트 값이 1만큼 카운트-업 될 수 있다. 실시 예에 있어서, 억세스 카운트 값들 중에서 가장 큰 값을 갖는 타겟 로우 어드레스가 타겟 로우 해머 어드레스로 선택될 수 있다. 실시 예에 있어서, 억세스 카운트 값들이 모두 동일할 때, 타겟 로우 어드레스들 중에서 가장 높은 번호를 갖는 로우 어드레스가 타겟 로우 해머 어드레스로 선택될 수 있다. 실시 예에 있어서, 억세스 카운트 값들의 각각이 기준값 보다 낮을 때, 타겟 리프레쉬 동작이 수행되지 않을 수 있다. In an embodiment, when the operation mode is the normal mode, the access count value for the row address may be counted up by 1. In an embodiment, a target row address having the largest value among access count values may be selected as the target row hammer address. In an embodiment, when all access count values are the same, a row address having the highest number among target row addresses may be selected as the target row hammer address. In an embodiment, when each of the access count values is lower than the reference value, the target refresh operation may not be performed.

실시 예에 있어서, 메모리 장치는 로우 해머 공격을 실시간으로 모니터링 할 수 있다. 실시 예에 있어서, 단위 시간 주기마다 타겟 리프레쉬 동작이 수행될 수 있다. 실시 예에 있어서, 단위 시간 주기는 가변 될 수 있다. 실시 예에 있어서, 메모리 장치는 리프레쉬 커맨드를 주기적으로 수신하고, 리프레쉬 커맨드에 응답하여 노멀 리프레쉬 동작을 수행할 수 있다. 실시 예에 있어서, 메모리 장치는 수신된 액티브 커맨드의 전체 카운트 값을 카운트하고, 전체 카운트 값이 사전에 결정된 값의 배수일 때마다 타겟 리프레쉬 동작을 수행할 수 있다.In an embodiment, the memory device may monitor a row hammer attack in real time. In an embodiment, a target refresh operation may be performed per unit time period. In an embodiment, the unit time period may be variable. In an embodiment, the memory device may periodically receive a refresh command and perform a normal refresh operation in response to the refresh command. In an embodiment, the memory device may count the total count value of the received active command and perform a target refresh operation whenever the total count value is a multiple of a predetermined value.

한편, 본 발명의 실시 예에 따른 메모리 장치는 단위 시간 주기마다 타겟 로우 리프레쉬 동작을 수행할 수 있다.Meanwhile, the memory device according to an embodiment of the present invention may perform a target row refresh operation per unit time period.

도 9는 본 발명의 다른 실시 예에 따른 메모리 장치의 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 메모리 장치(100)의 동작은 다음과 같다.9 is a flowchart illustrating an operation of a memory device according to another exemplary embodiment of the present disclosure. Referring to FIGS. 1 to 9 , an operation of the memory device 100 is as follows.

메모리 장치(100)는 동작 모드에 따라 서로 다른 방식으로 로우 해머 공격을 검출할 수 있다(S210). 예를 들어, 동작 모드가 바이트 모드 동작일 때, 페이지 구분 비트를 무시한 채 로우 해머 어드레스가 검출될 수 있다. 이후에, 메모리 장치(100)는 단위 시간 주기가 되었는 지를 판별할 수 있다(S220). 여기서 단위 시간 주기는 메모리 장치(100)의 내부적으로 고정될 수 있거나, 가변 될 수 있다. 예를 들어, 단위 시간 주기는 수신된 액티브 커맨드(ACT)의 개수를 카운트한 값이 사전에 결정된 값의 배수로 결정될 수 있다.The memory device 100 may detect the row hammer attack in different ways according to the operation mode (S210). For example, when the operation mode is the byte mode operation, the row hammer address may be detected while ignoring the page identification bit. After that, the memory device 100 may determine whether the unit time period has been reached (S220). Here, the unit time period may be fixed internally of the memory device 100 or may be variable. For example, the unit time period may be determined as a multiple of a predetermined value obtained by counting the number of received active commands ACT.

만일, 단위 시간 주기에 도달했을 때, 메모리 장치(100)는 억세스 카운트 테이블을 이용하여 타겟 로우 리프레쉬 동작을 수행할 수 있다(S230). 한편, 본 발명의 타겟 로우 리프레쉬 동작이 억세스 카운트 테이블을 이용한다고 제안될 필요는 없다. 본 발명의 타겟 로우 리프레쉬 동작은 로우 해머 관련 빅팀을 지시하는 값에 따라 리프레쉬 동작을 수행할 수 있다. 이후에, 메모리 장치(100)는 리프레쉬 된 로우의 억세스 카운트 값을 리셋 할 수 있다(S240).If the unit time period is reached, the memory device 100 may perform a target row refresh operation using the access count table (S230). Meanwhile, it is not necessary to suggest that the target row refresh operation of the present invention uses an access count table. The target row refresh operation according to the present invention may perform a refresh operation according to a value indicating a row hammer related win. After that, the memory device 100 may reset the access count value of the refreshed row (S240).

도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 메모리 시스템(10)은 메모리 장치(100, MEM) 및 그것을 제어하는 메모리 제어기(200, MEMCNTL)를 포함할 수 있다. 10 is a diagram showing a memory system 10 according to an exemplary embodiment of the inventive concept. Referring to FIG. 10 , the memory system 10 may include a memory device 100 (MEM) and a memory controller 200 (MEMCNTL) controlling the memory device 100 .

메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 실시 예에 있어서, 메모리 장치(100)는 휘발성 메모리 장치로 구현될 수 있다. 예를 들어, 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), SRAM (Static RAM), 혹은 LPDDR(Low Power Double Data Rate) DRAM로 구현될 수 있다. 실시 예에 있어서, 메모리 장치(100)는 비휘발성 메모리 장치로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), 혹은 FRAM(Ferroelectric Random Access Memory)로 구현될 수 있다.The memory device 100 may be implemented to store data. In an embodiment, the memory device 100 may be implemented as a volatile memory device. For example, the volatile memory device may be implemented as random access memory (RAM), dynamic RAM (DRAM), static RAM (SRAM), or low power double data rate (LPDDR) DRAM. In an embodiment, the memory device 100 may be implemented as a non-volatile memory device. For example, non-volatile memory devices include electrically erasable programmable read-only memory (EEPROM), flash memory (flash memory), phase change random access memory (PRAM), resistance random access memory (RRAM), nano floating gate memory (NFGM) ), PoRAM (Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), or FRAM (Ferroelectric Random Access Memory).

도 10을 다시 참조하면, 메모리 장치(100)는, 로우 해머 검출 회로(102), 타겟 로우 리프레쉬 로직(TRR Logic, 104), 메모리 셀 어레이(MCA, 110)를 포함할 수 있다.Referring back to FIG. 10 , the memory device 100 may include a row hammer detection circuit 102 , a target row refresh logic (TRR Logic) 104 , and a memory cell array (MCA) 110 .

로우 해머 검출 회로(102)는 도 1 내지 도 9에서 설명된 바와 같이, 바이트 모드 동작에서 페이지를 구분하는 비트를 무시한 상태로 로우 해머 어드레스를 검출하도록 구현될 수 있다.As described with reference to FIGS. 1 to 9 , the row hammer detection circuit 102 may be implemented to detect a row hammer address while ignoring a page division bit in a byte mode operation.

타겟 로우 리프레쉬 로직(TRR Logic, 104)은 외부(예를 들어, MEMCNTL, 200)의 요청 혹은 내부의 요청에 따라 타겟 로우에 대한 리프레쉬 동작을 수행하도록 구현될 수 있다. 타겟 로우 리프레쉬 로직(102)은 빅팀 포인트 테이블(104)의 정보를 이용하여 타겟 로우에 대한 리프레쉬 동작을 수행할 수 있다.The target row refresh logic (TRR Logic, 104) may be implemented to perform a refresh operation on the target row according to an external (eg, MEMCNTL, 200) request or an internal request. The target row refresh logic 102 may perform a refresh operation on the target row using information of the victim point table 104 .

메모리 셀 어레이(MCA, 110)는 복수의 메모리 뱅크들을 포함할 수 있다. 복수의 메모리 뱅크들의 각각은 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다.The memory cell array MCA 110 may include a plurality of memory banks. Each of the plurality of memory banks may include a plurality of memory cells connected to word lines and bit lines.

메모리 제어기(200)는 메모리 장치(100)에 저장된 데이터를 읽거나, 메모리 장치(100)에 데이터를 쓰도록 메모리 장치(100)를 제어하도록 구현될 수 있다. 메모리 제어기(200)는 클록(CLK)에 동기하여 메모리 장치(100)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 메모리 장치(100)에 대한 쓰기 동작 혹은 읽기 동작을 제어할 수 있다. 또한, 데이터 라인들(DQ)로 입출력 하는 데이터는 메모리 제어기(200)와 메모리 장치(100) 사이에서 데이터 전송 클록(WCK)에 동기하여 송수신될 수 있다.The memory controller 200 may be implemented to control the memory device 100 to read data stored in the memory device 100 or write data to the memory device 100 . The memory controller 200 may control a write operation or a read operation of the memory device 100 by providing the command CMD and the address ADDR to the memory device 100 in synchronization with the clock CLK. Also, data input/output through the data lines DQ may be transmitted and received between the memory controller 200 and the memory device 100 in synchronization with the data transfer clock WCK.

또한, 메모리 제어기(200)는 호스트(Host)와 메모리 장치(100) 사이에서 인터페이싱을 제공할 수 있다. 메모리 제어기(200)는 제어 신호 라인들(/RAS, /CAS, /WE), 어드레스 라인(ADD), 데이터 라인들(DQ), 및 경고 신호 라인 등에 의해서 메모리 장치(100)와 데이터 및 신호를 교환할 수 있다.Also, the memory controller 200 may provide interfacing between a host and the memory device 100 . The memory controller 200 communicates data and signals with the memory device 100 through control signal lines (/RAS, /CAS, /WE), address lines (ADD), data lines (DQ), and warning signal lines. can be exchanged

본 발명의 실시 예에 따른 메모리 시스템(10)은 바이트 모드 동작에서 페이지 구분 비트를 무시한 상태로 리프레쉬 동작을 수행하는 메모리 장치(100)를 구비함으로써, 제한된 리소스를 이용하여 효과적으로 로우 해머 공격에 대처할 수 있다.The memory system 10 according to an embodiment of the present invention includes the memory device 100 performing a refresh operation while ignoring the page identification bit in the byte mode operation, thereby effectively coping with row hammer attacks using limited resources. there is.

도 11은 본 발명의 실시 예에 따른 메모리 시스템의 리프레쉬 동작을 예시적으로 보여주는 래더다이어그램이다.11 is a ladder diagram illustrating a refresh operation of a memory system according to an exemplary embodiment of the present invention.

도 11를 참조하면, 메모리 제어기(MEMCNTL)는 입출력 요청을 메모리 장치(MEM)으로 전송할 수 있다(S10). 여기서 입출력 요청은 쓰기 요청 혹은 읽기 요청일 수 있다.Referring to FIG. 11 , the memory controller MEMCNTL may transmit an input/output request to the memory device MEM (S10). Here, the input/output request may be a write request or a read request.

메모리 장치(MEM)는 동작 모드에 따라 서로 다른 방식으로 로우 어드레스에 대한 억세스 카운트 값을 카운트-업 할 수 있다(S11). 메모리 장치(MEM)는 로우 어드레스에 대응하는 메모리 셀들에 입출력 요청에 대응하는 읽기/쓰기 동작을 수행할 수 있다(S12). 이후, 메모리 장치(MEM)는 입출력 요청을 완료한 결과값을 메모리 제어기(MEMCNTL)로 전송할 수 있다. 예를 들어, 읽기 요청의 경우 읽혀진 데이터가 전송되고, 쓰기 요청의 경우 쓰기 완료 정보가 전송될 수 있다. 이후에, 메모리 장치(MEM)는 단위 시간 주기마다 억세스 카운트 테이블을 이용하여 타겟 리프레쉬 동작을 수행할 수 있다(S14).The memory device MEM may count up the access count value for the row address in different ways according to the operation mode (S11). The memory device MEM may perform a read/write operation corresponding to an input/output request to memory cells corresponding to the row address (S12). Thereafter, the memory device MEM may transmit the result value of completing the input/output request to the memory controller MEMCNTL. For example, in case of a read request, read data may be transmitted, and in case of a write request, write completion information may be transmitted. Thereafter, the memory device MEM may perform a target refresh operation by using the access count table for each unit time period (S14).

한편, 본 발명은 랜덤 어드레스를 발생하여 로우 해머에 대처하는 기능을 추가 할 수도 있다.Meanwhile, the present invention may add a function of generating a random address to cope with row hammer.

도 12a는 본 발명의 다른 실시 예에 따른 로우 해머 검출기(530a)를 예시적으로 보여주는 도면이다. 도 12a를 참조하면, 로우 해머 검출기(530a)는 도 5에 도시된 그것(530)에 비교하여 랜덤 로우 어드레스 발생기(538), 랜덤 로우 어드레스 레지스터(143a) 및 스케쥴러(539)를 더 포함하고 있다.12A is a diagram showing a row hammer detector 530a according to another embodiment of the present invention by way of example. Referring to Fig. 12a, the row hammer detector 530a further includes a random row address generator 538, a random row address register 143a and a scheduler 539 compared to that 530 shown in Fig. 5. .

랜덤 로우 어드레스 발생기(538)는 액티브 커맨드(ACT)를 수신하고, 랜덤 로우 어드레스(RRA)를 생성하도록 구현될 수 있다. 랜덤 로우 어드레스 레지스터(143a)는 랜덤 로우 어드레스 발생기(538)로부터 발생된 랜덤 로우 어드레스(RRA)를 저장할 수 있다. 스케쥴러(539)는 랜덤 로우 어드레스 레지스터(143a)에 저장된 랜덤 로우 어드레스(RRA)와 억세스 카운트 값이 가장 높은 로우 어드레스 중에서 어느 하나를 로우 해머 어드레스(RHA)로 선택할 수 있다.The random row address generator 538 may be implemented to receive the active command ACT and generate a random row address RRA. The random row address register 143a may store the random row address RRA generated from the random row address generator 538 . The scheduler 539 may select one of the random row address RRA stored in the random row address register 143a and the row address having the highest access count value as the row hammer address RHA.

도 12b는 본 발명의 실시 예에 따른 랜덤 로우 어드레스 발생기(538)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 랜덤 로우 어드레스 발생기(538)는 난수 발생기(RNG, 538-1) 및 룩업 테이블(538-2)을 포함할 수 있다.12B is a diagram showing a random row address generator 538 according to an embodiment of the present invention by way of example. Referring to FIG. 12 , the random row address generator 538 may include a random number generator (RNG) 538-1 and a lookup table 538-2.

난수 발생기(538-1)는 액티브 커맨드(ACT)를 수신하고 난수(random number)를 발생하도록 구현될 수 있다. 실시 예에 있어서, 난수 발생기(538-1)는 참난수(true random number) 발생기로 구현될 수 있다. 다른 실시 예에 있어서, 난수 발생기(538-1)는 의사 난수(pseudo random number) 발생기로 구현될 수 있다. 룩업 테이블(538-2)은 발생된 난수를 저장하는 테이블이다. 룩업 테이블(538-2) 중에서 로우 어드레스의 크기에 맞게 랜덤 픽(random pick)함으로써, 랜덤 로우 어드레스(RRA)가 발생될 수 있다.The random number generator 538 - 1 may be implemented to receive the active command ACT and generate a random number. In an embodiment, the random number generator 538-1 may be implemented as a true random number generator. In another embodiment, the random number generator 538-1 may be implemented as a pseudo random number generator. The lookup table 538-2 is a table that stores generated random numbers. A random row address RRA may be generated by performing a random pick according to the size of the row address from the lookup table 538-2.

한편, 본 발명의 실시 예에 따른 메모리 장치는 메모리 제어기로부터 수신된 주기적인 리프레쉬 커맨드에 응답하여 리프레쉬 동작을 더 수행할 수 있다.Meanwhile, the memory device according to an embodiment of the present invention may further perform a refresh operation in response to a periodic refresh command received from the memory controller.

한편, 본 발명의 실시 예에 따른 메모리 장치는 별도의 칩 형태로 구현된 로우 해머 보호 회로를 구비할 수 있다.Meanwhile, a memory device according to an embodiment of the present invention may include a row hammer protection circuit implemented in the form of a separate chip.

도 13a 및 도 13b는 본 발명의 칩 형태로 구현된 로우 해머 보호 회로를 갖는 메모리 장치를 예시적으로 보여주는 도면들이다.13A and 13B are diagrams exemplarily showing a memory device having a row hammer protection circuit implemented in a chip form according to the present invention.

도 13a을 참조하면, 메모리 장치(400)는 적어도 하나의 메모리 칩(401)과 메모리 칩(401)의 로우 해머를 방어하기 위한 로우 해머 보호 회로(402)를 포함할 수 있다. 로우 해머 보호 회로(402)는 제어기(CNTL)로부터 수신된 커맨드(예를 들어, RFM CMD)에 응답하여 도 1 내지 도 12b에서 설명된 바이트 모드 동작에서 레지스터를 효율적으로 사용하기 위하여 페이지 구분 데이터 비트를 무시하도록 구현될 수 있다.Referring to FIG. 13A , a memory device 400 may include at least one memory chip 401 and a row hammer protection circuit 402 to protect the memory chip 401 from a row hammer. The row hammer protection circuit 402 responds to a command (e.g., RFM CMD) received from the controller CNTL in order to efficiently use registers in the byte mode operation described with reference to FIGS. 1 to 12B. can be implemented to ignore .

한편, 본 발명의 실시 예에 따른 메모리 장치는 로우 해머를 실시간으로 모니터링 하고, 그 결과에 따른 경고 신호를 출력할 수도 있다.Meanwhile, the memory device according to an embodiment of the present invention may monitor the row hammer in real time and output a warning signal according to the result.

도 13b를 참조하면, 메모리 장치(400a)는 도 13a의 그것과 비교하여 로우 해머 검출 회로(403)를 더 포함하고 있다. 로우 해머 검출 회로(403)는 로우 해머 공격을 실시간으로 모니터링 하고, 로우 해머 공격이 예상될 때 경고 신호를 제어기(CNTL)로 출력할 수 있다. 제어기(CNTL)는 이러한 경고 신호를 수신하고, 로우 해머 보호 회로(402)를 활성화하기 위한 커맨드(예를 들어, RFM CMD)를 메모리 장치(400 a)에 출력할 수 있다.Referring to FIG. 13B , the memory device 400a further includes a row hammer detection circuit 403 compared to that of FIG. 13A. The row hammer detection circuit 403 may monitor a row hammer attack in real time and output a warning signal to the controller CNTL when a row hammer attack is expected. The controller CNTL may receive this warning signal and output a command (eg, RFM CMD) for activating the row hammer protection circuit 402 to the memory device 400a.

한편, 본 발명의 실시 예에 따른 메모리 장치는 리프레쉬 관리 커맨드에 연계하여 동작할 수도 있다.Meanwhile, a memory device according to an embodiment of the present invention may operate in association with a refresh management command.

한편, 본 발명은 메모리 모듈에 적용 가능하다.Meanwhile, the present invention is applicable to a memory module.

도 14는 본 발명의 실시 예에 따른 메모리 모듈(700)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 메모리 모듈(700)은 메모리 셀 어레이를 각각 포함하는 복수의 메모리 칩(DRAM)들, 메모리 제어기와 송수신 신호를 라우팅 혹은 메모리 칩들에 대한 메모리 동작을 관리하기 위한 버퍼 칩(RCD), 전원 관리 칩(PMIC)을 포함할 수 있다. 복수의 메모리 칩들의 각각은 도 1 내지 도 12b에서 설명된 바와 같이 바이트 모드 동작에서 페이지 구분 비트를 무시한 상태로 해머 로우 어드레스를 검출 및 리프레쉬 동작을 수행하도록 구현될 수 있다.14 is a diagram showing a memory module 700 according to an embodiment of the present invention by way of example. Referring to FIG. 14 , the memory module 700 includes a plurality of memory chips (DRAM) each including a memory cell array, a memory controller and a buffer chip (RCD) for routing transmit/receive signals or managing memory operations for the memory chips. ), and a power management chip (PMIC). As described with reference to FIGS. 1 to 12B , each of the plurality of memory chips may be implemented to detect a hammer row address and perform a refresh operation while ignoring a page segment bit in a byte mode operation.

RCD는 메모리 제어기의 제어에 따라 메모리 칩(DRAM)들과 전원 관리 칩(PMIC)를 제어할 수 있다. 예를 들어, RCD는 메모리 제어기로부터 커맨드 신호, 제어 신호 및 클럭 신호를 수신할 수 있다. 실시 예에 있어서, RCD는 로우 해머 보호 회로를 별도로 구비할 수 있다.The RCD may control the memory chips (DRAM) and the power management chip (PMIC) according to the control of the memory controller. For example, the RCD may receive a command signal, a control signal and a clock signal from a memory controller. In an embodiment, the RCD may separately include a row hammer protection circuit.

메모리 칩(DRAM)들은 각각 대응하는 데이터 전송 라인을 통하여 데이터 버퍼(DB)들 중 대응하는 데이터 버퍼와 연결되어 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다. 메모리 칩(DRAM)들은 각각 대응하는 데이터 전송 라인을 통하여 데이터 버퍼(DB)와 연결되어 패리티 데이터(PRT) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다.The memory chips DRAM may be connected to corresponding data buffers among the data buffers DB through corresponding data transmission lines to exchange data signals DQ and data strobe signals DQS. The memory chips DRAM may be connected to the data buffer DB through corresponding data transmission lines to transmit and receive parity data PRT and data strobe signal DQS.

SPD 칩은 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD 칩은 메모리 모듈(1000)의 초기 정보 혹은 장치 정보(Device Information)를 포함할 수 있다. 예를 들어, SPD 칩은 메모리 모듈(700)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다. 메모리 모듈(700)을 포함하는 메모리 시스템이 부팅될 때, 메모리 제어기는 SPD 칩으로부터 장치 정보를 읽고, 읽혀진 장치 정보를 기반으로 메모리 모듈을 인식할 수 있다. 실시 예에 있어서, 랭크는 8개의 뱅크 그룹들을 포함할 수 있다. 뱅크 그룹들의 각각은 4개의 뱅크들을 포함할 수 있다. 실시 예에 있어서, 메모리 칩들은 제 1 채널 전용 메모리 칩들과 제 2 채널 전용 메모리 칩들로 구분될 수 있다.The SPD chip may be a programmable read only memory (EEPROM). The SPD chip may include initial information or device information of the memory module 1000 . For example, the SPD chip may include initial information or device information such as the module type, module configuration, storage capacity, module type, and execution environment of the memory module 700 . When a memory system including the memory module 700 is booted, the memory controller may read device information from the SPD chip and recognize the memory module based on the read device information. In an embodiment, a rank may include 8 bank groups. Each of the bank groups may include 4 banks. In an embodiment, the memory chips may be divided into memory chips dedicated to a first channel and memory chips dedicated to a second channel.

메모리 제어기는 메모리 칩(DRAM)의 각 채널(channel)로 커맨드를 전송한다.각 채널은 서로 병렬적으로 동작할 수 있도록 독립적인 커맨드, 주소, 그리고 버스를 가지고 있다. 하나의 채널은 하나 이상의 랭크(rank)를 가지고 있으며, 각 랭크는 독립적인 DRAM 디바이스를 가지고 있다. 또한 채널 내 모든 랭크는 병렬적으로 동작을 수행한다. 각 랭크는 다수의 뱅크를 가지고 있으며, 뱅크 내에는 DRAM 셀들이 2차원 배열 형태로 존재한다. 각각의 뱅크는 병렬적으로 동작 가능하다.The memory controller transmits commands to each channel of the memory chip (DRAM). Each channel has an independent command, address, and bus to operate in parallel with each other. One channel has one or more ranks, and each rank has an independent DRAM device. Also, all ranks within a channel perform operations in parallel. Each rank has a plurality of banks, and within the banks, DRAM cells exist in a two-dimensional array. Each bank can operate in parallel.

한편, 본 발명의 메모리 장치는 컴퓨팅 장치에 적용 가능하다.Meanwhile, the memory device of the present invention is applicable to a computing device.

도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템(1000)을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 시스템(1000)은 메인 프로세서(1100), 메모리(1200a, 1200b) 및 저장 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(2410), 사용자 입력 장치(2420), 센서(2430), 통신 장치(2440), 디스플레이(2450), 스피커(2460), 전력 공급 장치(2470) 및 연결 인터페이스(2480) 중 하나 이상을 포함할 수 있다.15 is a diagram showing a computing system 1000 according to an embodiment of the present invention by way of example. Referring to FIG. 15 , a system 1000 may include a main processor 1100, memories 1200a and 1200b, and storage devices 1300a and 1300b, and additionally a photographing device 2410 and a user input device 2420. ), a sensor 2430, a communication device 2440, a display 2450, a speaker 2460, a power supply device 2470, and a connection interface 2480.

메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 혹은 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다. The main processor 1100 may control the overall operation of the system 1000, and more specifically, the operation of other components constituting the system 1000. The main processor 1100 may be implemented as a general-purpose processor, a dedicated processor, or an application processor.

메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 혹은 저장 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시 예에 있어서, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 혹은 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.The main processor 1100 may include one or more CPU cores 1110 and may further include a controller 1120 for controlling the memories 1200a and 1200b or the storage devices 1300a and 1300b. In an embodiment, the main processor 1100 may further include an accelerator block 1130 that is a dedicated circuit for high-speed data operation such as artificial intelligence (AI) data operation. Such an accelerator block 1130 may include a graphics processing unit (GPU), a neural processing unit (NPU), or a data processing unit (DPU), and is physically independent from other components of the main processor 1100. It may be implemented as a chip of.

메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 혹은 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 혹은 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다. 특히, 메모리(1200a, 1200b)는 도 1 내지 도 12b에서 설명된 바와 같이 바이트 모드 동작에서 페이지 구분 비트를 무시한 상태로 리프레쉬 동작을 수행할 수 있다.The memories 1200a and 1200b may be used as main memory devices of the system 1000 and may include volatile memories such as SRAM or DRAM, but may also include non-volatile memories such as flash memory, PRAM, or RRAM. The memories 1200a and 1200b may also be implemented in the same package as the main processor 1100 . In particular, the memories 1200a and 1200b may perform a refresh operation while ignoring the page identification bit in the byte mode operation as described with reference to FIGS. 1 to 12B.

저장 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 저장 장치(1300a, 1300b)는 저장 컨트롤러(1310a, 1310b)와, 저장 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 저장(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(7-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 혹은 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. The storage devices 1300a and 1300b may function as non-volatile storage devices that store data regardless of whether or not power is supplied, and may have a relatively large storage capacity compared to the memories 1200a and 1200b. The storage devices 1300a and 1300b may include storage controllers 1310a and 1310b and non-volatile memory (NVM) storage 1320a and 1320b for storing data under the control of the storage controllers 1310a and 1310b. can The non-volatile memories 1320a and 1320b may include V-NAND flash memory of a 2-dimensional (2D) structure or a 7-dimensional (3D) structure, but may include other types of non-volatile memories such as PRAM or RRAM. may be

저장 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 저장 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(2480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 저장 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.The storage devices 1300a and 1300b may be included in the system 1000 in a state physically separated from the main processor 1100 or may be implemented in the same package as the main processor 1100 . In addition, the storage devices 1300a and 1300b have a form such as a solid state device (SSD) or a memory card, so that other components of the system 1000 can be accessed through an interface such as a connection interface 2480 to be described later. It may also be coupled to be detachable with the . The storage devices 1300a and 1300b may be devices to which standard protocols such as universal flash storage (UFS), embedded multi-media card (eMMC), or non-volatile memory express (NVMe) are applied, but are not necessarily limited thereto. It's not.

촬영 장치(1410)는 정지 영상 혹은 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 혹은 웹캠(webcam) 등일 수 있다. The photographing device 1410 may capture a still image or a moving image, and may be a camera, a camcorder, or a webcam.

사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 혹은 마이크(microphone) 등일 수 있다.The user input device 1420 may receive various types of data input from a user of the system 1000, and may use a touch pad, a keypad, a keyboard, a mouse, or a microphone ( microphone), etc.

센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 혹은 자이로스코프(gyroscope) 등일 수 있다. The sensor 1430 can detect various types of physical quantities that can be acquired from the outside of the system 1000 and convert the detected physical quantities into electrical signals. Such a sensor 1430 may be a temperature sensor, a pressure sensor, an illuminance sensor, a position sensor, an acceleration sensor, a biosensor, or a gyroscope.

통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(2440)는 안테나, 트랜시버(transceiver) 혹은 모뎀(MODEM) 등을 포함하여 구현될 수 있다.The communication device 1440 may transmit and receive signals with other devices outside the system 1000 according to various communication protocols. Such a communication device 2440 may be implemented by including an antenna, a transceiver, or a modem (MODEM).

디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.The display 1450 and the speaker 1460 may function as output devices that output visual information and auditory information to the user of the system 1000, respectively.

전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리 혹은 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.The power supply device 1470 may appropriately convert power supplied from a battery built in the system 1000 or an external power source and supply the power to each component of the system 1000 .

연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000)과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(2480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.The connection interface 1480 may provide a connection between the system 1000 and an external device connected to the system 1000 and capable of exchanging data with the system 1000 . The connectivity interface 2480 includes Advanced Technology Attachment (ATA), Serial ATA (SATA), external SATA (e-SATA), Small Computer Small Interface (SCSI), Serial Attached SCSI (SAS), Peripheral Component Interconnection (PCI), PCIe (PCI express), NVMe (NVM express), IEEE 1394, USB (universal serial bus), SD (secure digital) card, MMC (multi-media card), eMMC (embedded multi-media card), UFS (Universal Flash Storage) ), embedded universal flash storage (eUFS), and compact flash (CF) card interface.

도 16은 본 발명의 실시 예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지를 나타내는 블록도이다. 도 16을 참조하면, 반도체 패키지(2000)는 복수의 레이어(LA1 ~ LAn)를 포함할 수 있다. 제 1 레이어(LA1) 내지 제 n-1 레이어(LAn) 각각은 복수의 메모리 코어(MC)들을 포함하는 메모리 레이어(혹은, 메모리 칩)일 수 있다. 메모리 코어(MC)는 데이터를 저장하기 위한 메모리 셀 어레이, 로우 디코더, 컬럼 디코더, 감지 증폭 회로, 및 에러 정정 회로를 포함할 수 있다. 본 발명의 메모리 코어(MC)는 상술된 바와 같이 바이트 모드와 노멀 모드에서 각각 서로 다른 타겟 리프레쉬 동작을 수행할 수 있다.16 is a block diagram illustrating a semiconductor package having a stacked structure including a plurality of layers according to an embodiment of the present invention. Referring to FIG. 16 , the semiconductor package 2000 may include a plurality of layers LA1 to LAn. Each of the first layer LA1 to the n−1-th layer LAn may be a memory layer (or memory chip) including a plurality of memory cores MC. The memory core MC may include a memory cell array for storing data, a row decoder, a column decoder, a sense amplifier circuit, and an error correction circuit. As described above, the memory core MC of the present invention may perform different target refresh operations in the byte mode and the normal mode.

제 n 레이어(LAn)는 버퍼 레이어(또는, 버퍼 칩)일 수 있다. 반도체 패키지(2000)에서 적층 구조의 레이어들(LA1~LAn)은 TSV(Through Silicon Via, 2300)를 통해 상호 연결될 수 있다. 버퍼 레이어(LAn)는 외부 메모리 제어기 및 메모리 레이어들(LA1 ~ LAn-1)과 통신하고, 메모리 레이어들(LA1 ~ LAn-1)과 메모리 제어기 간의 송수신 신호를 라우팅 할 수 있다. 더 나아가, 버퍼 레이어(LAn)는 메모리 제어기 또는 메모리 레이어들(LA1 ~ LAn-1)로부터 수신한 신호들을 큐잉 할 수 있다. 또한, 버퍼 레이어(LAn)는 트레이닝 블록(2200)을 포함할 수 있다. 버퍼 레이어(LAn)는 트레이닝 블록(2200)을 이용하여, 메모리 레이어들(LA1~LAn-1)에 대한 트레이닝 동작을 수행할 수 있다.The nth layer LAn may be a buffer layer (or buffer chip). In the semiconductor package 2000 , the layers LA1 to LAn of the stack structure may be interconnected through through silicon vias (TSVs) 2300 . The buffer layer LAn may communicate with the external memory controller and the memory layers LA1 to LAn-1 and route transmission/reception signals between the memory layers LA1 to LAn-1 and the memory controller. Furthermore, the buffer layer LAn may queue signals received from the memory controller or the memory layers LA1 to LAn-1. Also, the buffer layer LAn may include a training block 2200 . The buffer layer LAn may perform a training operation on the memory layers LA1 to LAn−1 using the training block 2200 .

도 17은 본 발명의 실시 예에 따른 스택 반도체 칩을 포함하는 반도체 패키지를 나타내는 도면이다. 도 17을 참조하면, 반도체 패키지(3000)는 인쇄회로기판과 같은 패키지 기판(3100) 상에 실장된 적어도 하나의 스택 반도체 칩(3300)과 시스템-온-칩(System-on-Chip, SOC)(3400)을 포함하는 메모리 모듈일 수 있다. 패키지 기판(3100)상에 인터포저(3200)가 선택적으로 더 제공될 수 있다. 스택 반도체 칩(3300)는 CoC(Chip-on-Chip)으로 형성될 수 있다.17 is a diagram illustrating a semiconductor package including stacked semiconductor chips according to an exemplary embodiment. Referring to FIG. 17 , a semiconductor package 3000 includes at least one stacked semiconductor chip 3300 mounted on a package substrate 3100 such as a printed circuit board and a system-on-chip (SOC). It may be a memory module including 3400. An interposer 3200 may be selectively further provided on the package substrate 3100 . The stacked semiconductor chip 3300 may be formed of CoC (Chip-on-Chip).

스택 반도체 칩(3300)은 로직 칩과 같은 버퍼 칩(3310) 상에 적층된 적어도 하나의 메모리 칩(3320)을 포함할 수 있다. 메모리 칩(3320)은 도 1 내지 도 12b에서 설명된 바와 같이 바이트 모드에서 페이지 구분 비트를 무시한 상태에서 로우 해머 검출 동작을 수행할 수 있다.The stacked semiconductor chip 3300 may include at least one memory chip 3320 stacked on a buffer chip 3310 such as a logic chip. As described with reference to FIGS. 1 to 12B , the memory chip 3320 may perform a row hammer detection operation in a state of ignoring the page segmentation bit in the byte mode.

버퍼 칩(3310) 및 적어도 하나의 메모리 칩(3320)은 스루 실리콘 비아(Through Silicon Via, TSV)에 의해 서로 연결될 수 있다. 버퍼 칩(3320)은 메모리 칩(3320)에 대한 트레이닝 동작을 수행할 수 있다. 스택 반도체 칩(3300)은 일 예로, 500GB/sec 내지 1TB/sec, 혹은 그 이상의 고대역 메모리(High bandwidth memory, HBM)일 수 있다.The buffer chip 3310 and at least one memory chip 3320 may be connected to each other by through silicon vias (TSVs). The buffer chip 3320 may perform a training operation on the memory chip 3320 . The stacked semiconductor chip 3300 may be, for example, 500 GB/sec to 1 TB/sec, or higher bandwidth memory (HBM).

일반적인 메모리 장치는 Page에 따라 row address를 구분해주고 있고, 실제 Row hammer refresh를 page 구분 없이 수행하고 있다.General memory devices classify row addresses according to pages, and actually perform row hammer refresh without page classification.

본 발명의 실시 예에 따른 메모리 장치는 Page에 따라 row address를 구분하지 않음으로써, Row hammer address 탐색용 register의 효율성 증대시킬 수 있다.The memory device according to an embodiment of the present invention can increase the efficiency of registers for row hammer address search by not classifying row addresses according to pages.

한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.On the other hand, the above-described content of the present invention is only specific embodiments for carrying out the invention. The present invention will include technical ideas, which are abstract and conceptual ideas that can be utilized as technology in the future, as well as concrete and practically usable means themselves.

10: 메모리 시스템
100,100a: 메모리 장치
110: 커맨드 디코더 및 어드레스 버퍼
120: 노멀 리프레쉬 어드레스 발생기
130: 로우 해머 어드레스 발생기
140: 선택 신호 발생기
150: 빅팀 로우 어드레스 발생기
160: 로우 디코더
165: 컬럼 디코더
170: 메모리 셀 어레이10: memory system
100,100a: memory device
110: command decoder and address buffer
120: normal refresh address generator
130: low hammer address generator
140: selection signal generator
150: Victim Row Address Generator
160: low decoder
165: column decoder
170: memory cell array

Claims (10)

메모리 장치의 동작 방법에 있어서,
로우 어드레스를 수신하는 단계;
동작 모드가 바이트 모드 인지를 판별하는 단계;
상기 동작 모드가 상기 바이트 모드일 때, 페이지 비트를 무시한 상태에서 상기 로우 어드레스에 대한 억세스 카운트 값을 카운트-업하는 단계;
타겟 로우 어드레스들에 대한 억세스 카운트 값들을 이용하여 상기 타겟 로우 어드레스들 중에서 타겟 로우 해머 어드레스를 선택하는 단계;
상기 타겟 로우 해머 어드레스에 대응하는 빅팀 로우 어드레스를 계산하는 단계; 및
상기 빅팀 로우 어드레스에 대한 타겟 리프레쉬 동작을 수행하는 단계를 포함하는 방법.In the operating method of the memory device,
receiving a row address;
determining whether an operation mode is a byte mode;
counting up an access count value for the row address while ignoring a page bit when the operation mode is the byte mode;
selecting a target row hammer address from among the target row addresses using access count values of the target row addresses;
calculating a victim row address corresponding to the target row hammer address; and
and performing a target refresh operation on the victim row address. 제 1 항에 있어서,
상기 동작 모드가 노멀 모드일 때, 상기 로우 어드레스에 대한 억세스 카운트 값을 카운트-업하는 단계를 더 포함하는 방법.According to claim 1,
and counting up an access count value for the row address when the operation mode is a normal mode. 제 1 항에 있어서,
상기 타겟 로우 해머 어드레스를 선택하는 단계는,
상기 억세스 카운트 값들 중에서 가장 큰 값을 갖는 타겟 로우 어드레스를 상기 타겟 로우 해머 어드레스로 선택하는 단계를 포함하는 방법.According to claim 1,
The step of selecting the target row hammer address,
and selecting a target row address having a largest value among the access count values as the target row hammer address. 제 1 항에 있어서,
상기 타겟 로우 해머 어드레스를 선택하는 단계는,
상기 억세스 카운트 값들이 모두 동일할 때, 상기 타겟 로우 어드레스들 중에서 가장 높은 번호를 갖는 로우 어드레스를 상기 타겟 로우 해머 어드레스로 선택하는 단계를 포함하는 방법.According to claim 1,
The step of selecting the target row hammer address,
and selecting a row address having a highest number among the target row addresses as the target row hammer address when the access count values are all equal. 제 1 항에 있어서,
상기 억세스 카운트 값들의 각각이 기준값 보다 낮을 때, 상기 타겟 리프레쉬 동작이 수행되지 않는 것을 특징으로 하는 방법.According to claim 1,
And when each of the access count values is lower than a reference value, the target refresh operation is not performed. 제 1 항에 있어서,
로우 해머 공격을 검출하는 단계를 더 포함하는 방법.According to claim 1,
The method further comprising detecting a row hammer attack. 제 1 항에 있어서,
단위 시간 주기마다 상기 타겟 리프레쉬 동작이 수행되는 것을 특징으로 하는 방법.According to claim 1,
The method characterized in that the target refresh operation is performed every unit time period. 제 7 항에 있어서,
상기 단위 시간 주기는 가변되는 것을 특징으로 하는 방법.According to claim 7,
The method of claim 1, wherein the unit time period is variable. 로우 어드레스를 수신하고, 제 1 카운트-업 방식을 지시하는 제 1 로우 어드레스 제어 유닛;
상기 로우 어드레스를 수신하고, 상기 로우 어드레스의 페이지 구분 비트를 한 상태에서 제 2 카운트-업 방식을 지시하는 제 2 로우 어드레스 제어 유닛;
상기 제 1 및 상기 2 카운트-업 방식 중에서 어느 하나에 의해 타겟 로우 어드레스들의 각각에 대한 카운트-업을 제어하는 카운터 제어 유닛들;
상기 카운터 제어 유닛들의 각각의 제어에 따라 억세스 카운트 값을 증가시키고, 상기 타겟 로우 어드레스들 및 대응하는 카운트-업된 억세스 카운트 값들을 저장하는 카운터 및 레지스터들; 및
상기 카운터 및 레지스터들의 각각에 저장된 억세스 카운트 값들 중에서 어느 하나에 대응하는 타겟 로우 어드레스를 로우 해머 어드레스로 선택하는 선택기를 포함하는 메모리 장치.a first row address control unit that receives the row address and instructs a first count-up manner;
a second row address control unit that receives the row address and instructs a second count-up method in a state where a page division bit of the row address is set;
counter control units controlling count-up of each of the target row addresses by any one of the first and second count-up methods;
counters and registers that increase an access count value according to each control of the counter control units and store the target row addresses and corresponding counted-up access count values; and
and a selector configured to select a target row address corresponding to one of access count values stored in each of the counter and registers as a row hammer address. 적어도 하나의 메모리 장치; 및
상기 적어도 하나의 메모리 장치를 제어하는 메모리 제어기를 포함하고,
상기 적어도 하나의 메모리 장치는, 바이트 모드 동작에서 로우 어드레스의 페이지 구분 비트를 무시한 상태로 로우 해머 어드레스를 검출하고, 상기 검출된 로우 해머 어드레스에 대응하는 빅팀 어드레스를 생성하고, 단위 시간 주기마다 상기 빅팀 어드레스에 대한 타겟 리프레쉬 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
at least one memory device; and
a memory controller controlling the at least one memory device;
In a byte mode operation, the at least one memory device detects a row hammer address while ignoring the page division bit of the row address, generates a victim address corresponding to the detected row hammer address, and generates the victim address every unit time period. A memory system characterized by performing a target refresh operation on an address.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230135424A (en) * 2022-03-16 2023-09-25 삼성전자주식회사 Memory device and refresh method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589606B2 (en) 2014-01-15 2017-03-07 Samsung Electronics Co., Ltd. Handling maximum activation count limit and target row refresh in DDR4 SDRAM
US9727258B1 (en) * 2014-10-03 2017-08-08 Crossbar, Inc. Two-terminal memory compatibility with NAND flash memory set features type mechanisms
KR102315277B1 (en) 2014-11-03 2021-10-20 삼성전자 주식회사 Semiconductor Memory Device with Improved Refresh Characteristics
WO2016083865A1 (en) 2014-11-25 2016-06-02 三星电子株式会社 Probability information-based method of detecting most frequently-accessed address of semiconductor memory
US10223311B2 (en) 2015-03-30 2019-03-05 Samsung Electronics Co., Ltd. Semiconductor memory device for sharing inter-memory command and information, memory system including the same and method of operating the memory system
KR20170024307A (en) 2015-08-25 2017-03-07 삼성전자주식회사 Embedded refresh controller and memory device including the same
KR102434053B1 (en) 2015-11-16 2022-08-19 삼성전자주식회사 Semiconductor memory device, memory system including the same and method of operating the same
KR102399475B1 (en) 2015-12-28 2022-05-18 삼성전자주식회사 Refresh controller and memory device including the same
KR102329673B1 (en) 2016-01-25 2021-11-22 삼성전자주식회사 Memory device performing hammer refresh operation and memory system including the same
US9799391B1 (en) 2016-11-21 2017-10-24 Nanya Technology Corporation Dram circuit, redundant refresh circuit and refresh method
KR102699088B1 (en) 2016-12-06 2024-08-26 삼성전자주식회사 Memory system performing hammer refresh operation
FR3066842B1 (en) 2017-05-24 2019-11-08 Upmem ROW HAMMER CORRECTION LOGIC FOR DRAM WITH INTEGRATED PROCESSOR
KR20190123875A (en) * 2018-04-25 2019-11-04 삼성전자주식회사 Semiconductor memory device and memory system having the same
KR102358563B1 (en) 2018-05-09 2022-02-04 삼성전자주식회사 Memory device performing refresh operation with row hammer handling and memory system comprising the same
KR102410924B1 (en) 2018-05-14 2022-06-20 삼성전자주식회사 Refresh control circuit, memory device including the same and method of operating the same for hammer refresh operation
US11197531B2 (en) 2018-07-27 2021-12-14 Naomi Hogan Thermographically replaceable anthropoid system
EP3830826A4 (en) 2018-08-03 2022-04-20 Micron Technology, Inc. Methods for row hammer mitigation and memory devices and systems employing the same
KR102617016B1 (en) 2018-09-17 2023-12-27 삼성전자주식회사 Memory module including register clock driver detecting address frequently accessed
US10726903B2 (en) 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
KR102587962B1 (en) 2019-06-25 2023-10-11 삼성전자주식회사 Search circuit, hammer address management circuit and memory system including the same
KR20220090937A (en) 2020-12-23 2022-06-30 삼성전자주식회사 Semiconductor memory device and memory system having the same
KR20220091755A (en) 2020-12-24 2022-07-01 삼성전자주식회사 Semiconductor memory device and memory system having the same

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