[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20230038345A - 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치 - Google Patents

데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치 Download PDF

Info

Publication number
KR20230038345A
KR20230038345A KR1020210120956A KR20210120956A KR20230038345A KR 20230038345 A KR20230038345 A KR 20230038345A KR 1020210120956 A KR1020210120956 A KR 1020210120956A KR 20210120956 A KR20210120956 A KR 20210120956A KR 20230038345 A KR20230038345 A KR 20230038345A
Authority
KR
South Korea
Prior art keywords
digital
driving transistor
analog converter
driving transistors
node
Prior art date
Application number
KR1020210120956A
Other languages
English (en)
Inventor
황동현
박경은
이동규
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210120956A priority Critical patent/KR20230038345A/ko
Priority to US17/891,882 priority patent/US20230078957A1/en
Priority to CN202211097740.2A priority patent/CN115798371A/zh
Publication of KR20230038345A publication Critical patent/KR20230038345A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0673—Adjustment of display parameters for control of gamma adjustment, e.g. selecting another gamma curve
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Amplifiers (AREA)

Abstract

데이터 드라이버는 제1 저항들을 포함하는 제1 저항 스트링 및 제1 디코더를 포함하는 제1 디지털 아날로그 변환기, 제2 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함하고, 제1 디지털 아날로그 변환기에 연결되는 제2 디지털 아날로그 변환기, 제2 디지털 아날로그 변환기와 연결된 제3 디지털 아날로그 변환기, 제1 및 제2 구동 트랜지스터들을 포함하는 제1 가상 증폭기, 제3 및 제4 구동 트랜지스터들을 포함하는 제2 가상 증폭기 및 제1 및 제2 가상 증폭기들과 연결되고, 기준 전류를 생성하는 메인 증폭기를 포함하고, 제1 및 제2 노드들 사이에 제2 저항 스트링이 연결되고, 제1 및 제2 구동 트랜지스터들 사이 제1 출력 노드와 제1 노드가 연결되며, 제3 및 제4 구동 트랜지스터들 사이 제2 출력 노드와 제2 노드가 연결될 수 있다.

Description

데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE INCLUDING DATA DRIVER}
본 발명은 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 메인 증폭기를 포함하는 데이터 드라이버 및 메인 증폭기를 포함하는 데이터 드라이버를 구비한 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치, 유기 발광 표시 장치, 퀀텀닷 표시 장치 등이 있다.
유기 발광 표시 장치 또는 퀀텀닷 표시 장치는 표시 패널, 데이터 드라이버, 스캔 드라이버, 컨트롤러 등을 포함할 수 있다. 표시 패널은 스캔 라인들, 데이터 라인들 및 이들과 연결되는 화소들(예를 들어, 트랜지스터, 발광 소자 등)을 포함할 수 있다. 스캔 드라이버는 스캔 라인들을 통해 화소들에 스캔 신호를 제공할 수 있고, 데이터 드라이버는 데이터 라인들을 통해 화소들에 데이터 전압들을 제공할 수 있다. 컨트롤러는 게이트 드라이버 및 데이터 드라이버를 제어할 수 있다. 여기서, 데이터 드라이버는 적어도 2개의 디지털 아날로그 변환기를 포함할 수 있고, 디지털 아날로그 변환기는 복수의 저항들이 직렬로 연결된 저항 스트링(resister string), 디코더 등을 포함할 수 있다. 다만, 2개의 디지털 아날로그 변환기들을 직접 연결할 경우, 첫 번째 디지털 아날로그 변환기의 저항 스트링의 전압 분배(voltage division)가 두 번째 디지털 아날로그 변환기의 저항 스트링에 의해 왜곡되는 문제점이 있다.
본 발명의 일 목적은 데이터 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 데이터 드라이버를 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 데이터 드라이버는 제1 저항들을 포함하는 제1 저항 스트링 및 제1 디코더를 포함하는 제1 디지털 아날로그 변환기, 제2 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함하고, 상기 제1 디지털 아날로그 변환기에 연결되는 제2 디지털 아날로그 변환기, 상기 제2 디지털 아날로그 변환기와 연결된 제3 디지털 아날로그 변환기, 제1 및 제2 구동 트랜지스터들을 포함하는 제1 가상 증폭기, 제3 및 제4 구동 트랜지스터들을 포함하는 제2 가상 증폭기 및 상기 제1 및 제2 가상 증폭기들과 연결되고, 기준 전류를 생성하는 메인 증폭기를 포함하고, 제1 및 제2 노드들 사이에 상기 제2 저항 스트링이 연결되고, 상기 제1 및 제2 구동 트랜지스터들 사이 제1 출력 노드와 상기 제1 노드가 연결되며, 상기 제3 및 제4 구동 트랜지스터들 사이 제2 출력 노드와 상기 제2 노드가 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 메인 증폭기는 제5 구동 트랜지스터 및 제6 구동 트랜지스터를 포함하는 제1 메인 증폭기 및 제7 구동 트랜지스터 및 제8 구동 트랜지스터를 포함하는 제2 메인 증폭기를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 구동 트랜지스터의 게이트 단자는 상기 제1 구동 트랜지스터의 게이트 단자와 연결되고, 상기 제6 구동 트랜지스터의 게이트 단자는 상기 제2 구동 트랜지스터의 게이트 단자와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제7 구동 트랜지스터의 게이트 단자는 상기 제3 구동 트랜지스터의 게이트 단자와 연결되고, 상기 제8 구동 트랜지스터의 게이트 단자는 상기 제4 구동 트랜지스터의 게이트 단자와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메인 증폭기는 상기 제5 및 제6 구동 트랜지스터들 각각의 상기 게이트 단자에 게이트 전압을 제공하는 제1 클래스 AB 컨트롤러를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 클래스 AB 컨트롤러는 상기 제1 노드의 전류를 감지하고, 상기 제1 노드의 전류 값에 따라 상기 제5 및 제6 구동 트랜지스터들 각각의 게이트 단자에 제공되는 게이트 전압을 조절하여 상기 제1 노드의 상기 전류 값을 상기 기준 전류로 유지시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메인 증폭기는 상기 제7 및 제8 구동 트랜지스터들 각각의 상기 게이트 단자에 게이트 전압을 제공하는 제2 클래스 AB 컨트롤러를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 클래스 AB 컨트롤러는 상기 제2 노드의 전류를 감지하고, 상기 제2 노드의 전류 값에 따라 상기 제7 및 제8 구동 트랜지스터들 각각의 게이트 단자에 제공되는 게이트 전압을 조절하여 상기 제2 노드의 상기 전류 값을 상기 기준 전류로 유지시킬 수 있다.
예시적인 실시예들에 있어서, 상기 메인 증폭기는 제3 저항들을 포함하고, 상기 제1 메인 증폭기의 출력 단자 및 상기 제2 메인 증폭기의 출력 단자와 연결되는 제3 저항 스트링을 더 포함하고, 상기 제3 저항 스트링에는 상기 기준 전류가 흐를 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메인 증폭기는 상기 제5 및 제6 구동 트랜지스터들 각각의 게이트 단자에 게이트 전압을 제공하는 제1 클래스 AB 컨트롤러를 더 포함하고, 상기 제1 클래스 AB 컨트롤러는 상기 제3 저항 스트링에 흐르는 상기 기준 전류가 유지되도록 감지하며, 상기 제1 노드에 상기 기준 전류를 제공하며, 상기 제2 메인 증폭기는 상기 제7 및 제8 구동 트랜지스터들 각각의 게이트 단자에 게이트 전압을 제공하는 제2 클래스 AB 컨트롤러 더 포함하고, 상기 제2 클래스 AB 컨트롤러는 상기 제3 저항 스트링에 흐르는 상기 기준 전류가 유지되도록 감지하며, 상기 제2 노드에 상기 기준 전류를 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 및 제7 구동 트랜지스터들 각각은 P형 구동 트랜지스터를 포함하고, 상기 제6 및 제8 구동 트랜지스터들 각각은 N형 구동 트랜지스터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메인 증폭기에 포함된 상기 제5 및 제6 구동 트랜지스터들의 구성은 상기 제1 가상 증폭기에 포함된 상기 제1 및 제2 구동 트랜지스터들의 구성과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메인 증폭기에 포함된 상기 제7 및 제8 구동 트랜지스터들의 구성은 상기 제2 가상 증폭기에 포함된 상기 제3 및 제4 구동 트랜지스터들의 구성과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 메인 증폭기는 클래스 AB 증폭기를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 내지 제8 구동 트랜지스터들 각각의 크기와 상기 제1 내지 제4 구동 트랜지스터들 각각의 크기가 상이할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 내지 제8 구동 트랜지스터들 각각에서 사용되는 전류의 크기가 상기 제1 내지 제4 구동 트랜지스터들 각각에서 흐르는 전류의 크기보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 구동 트랜지스터들 각각은 P형 구동 트랜지스터를 포함하고, 상기 제2 및 제4 구동 트랜지스터들 각각은 N형 구동 트랜지스터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메인 증폭기와 상기 제1 가상 증폭기를 연결시키는 제1 제어 전압 구동부 및 상기 메인 증폭기와 상기 제2 가상 증폭기를 연결시키는 제2 제어 전압 구동부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 제어 전압 구동부들 각각은 제1 채널, 제2 채널 및 먹스를 포함하고, 상기 제1 및 제2 채널을 통해 교번하여 동작하여 오프셋 없는 게이트 전압을 출력할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널 및 제1 저항들을 포함하는 제1 저항 스트링 및 제1 디코더를 포함하는 제1 디지털 아날로그 변환기, 제2 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함하고, 상기 제1 디지털 아날로그 변환기에 연결되는 제2 디지털 아날로그 변환기, 상기 제2 디지털 아날로그 변환기와 연결된 제3 디지털 아날로그 변환기, 제1 및 제2 구동 트랜지스터들을 포함하는 제1 가상 증폭기, 제3 및 제4 구동 트랜지스터들을 포함하는 제2 가상 증폭기 및 상기 제1 및 제2 가상 증폭기들과 연결되고, 기준 전류를 생성하는 메인 증폭기를 포함하는 데이터 드라이버를 포함하고, 제1 및 제2 노드들 사이에 상기 제2 저항 스트링이 연결되고, 상기 제1 및 제2 구동 트랜지스터들 사이 제1 출력 노드와 상기 제1 노드가 연결되며, 상기 제3 및 제4 구동 트랜지스터들 사이 제2 출력 노드와 상기 제2 노드가 연결될 수 있다.
본 발명의 예시적인 실시예들에 따른 데이터 드라이버를 포함하는 표시 장치에 있어서, 메인 증폭기에서 생성된 기준 전류와 동일한 전류가 제1 노드 및 제2 노드를 통해 제2 디지털 아날로그 변환기의 제2 저항 스트링에 제공될 수 있다. 제2 디지털 아날로그 변환기는 가상 증폭기로부터 충분한 전류를 제공받고 있기 때문에 제1 디지털 아날로그 변환기로부터 전류를 입력 받지 않을 수 있다. 이에 따라, 제2 디지털 아날로그 변환기는 제1 디지털 아날로그 변환기와 연결되지만 가상 증폭기에 의해 제1 디지털 아날로그 변환기로부터 제2 디지털 아날로그 변환기의 전류 경로는 분리될 수 있다. 즉, 표시 장치는 가상 증폭기를 포함함으로써, 제1 디지털 아날로그 변환기의 상기 제1 저항 스트링과 제2 디지털 아날로그 변환기의 상기 제2 저항 스트링이 연결되는 부하 효과가 발생하지 않을 수 있다.
다만, 본 발명의 효과가 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1에 포함된 데이터 드라이버를 나타내는 블록도이다.
도 3은 도 2의 아날로그 구동부를 나타내는 도면이다.
도 4는 도 3의 메인 증폭기 및 가상 증폭기를 나타내는 회로도이다.
도 5는 도 4의 제1 메인 증폭기를 설명하기 위한 도면이다.
도 6은 도 4의 제2 메인 증폭기를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 표시 장치를 나타내는 회로도이다.
도 8은 도 7의 제어 전압 구동부를 설명하기 위한 회로도이다.
도 9는 도 8의 제어 전압 구동부의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 회로도이다.
도 11은 도 10의 제1 메인 증폭기 및 제1 가상 증폭기를 설명하기 위한 회로도이다.
도 12는 실시예에서 구동 로드 캡의 충전 시 시간에 대한 전압의 변화 및 비교예에서 구동 로드 캡의 충전 시 시간에 대한 전압의 변화를 나타내는 그래프이다.
도 13은 데이터 드라이버에 포함된 전원 배선의 배선 저항이 발생하는 경우 가상 증폭기의 구동 원리를 설명하기 위한 도면이다.
도 14는 도 13의 데이터 드라이버에서 전원 배선의 배선 저항에 대한 기준 전류의 변화 및 비교예의 데이터 드라이버에서 전원 배선의 배선 저항에 대한 기준 전류의 변화를 나타내는 그래프이다.
도 15는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 데이터 드라이버를 포함하는 표시 장치들에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 감마 기준 전압 생성부(180), 데이터 드라이버(120), 스캔 드라이버(140), 전원부(160) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 배선들(DL), 복수의 스캔 배선들(SL), 복수의 발광 제어 배선들(EML), 복수의 제1 전원 배선들(ELVDDL), 복수의 제2 전원 배선들(ELVSSL) 및 상기 배선들과 연결된 복수의 화소들(PX)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 화소(PX)는 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 발광 소자를 포함하고, 표시 패널(110)은 발광 표시 패널일 수 있다. 다른 예시적인 실시예들에서, 표시 패널(110)은 퀀텀닷 표시 장치(quantum dot display device QDD)의 표시 패널, 액정 표시 장치(liquid crystal display device LCD)의 표시 패널, 전계 방출 표시 장치(field emission display device FED)의 표시 패널, 플라즈마 표시 장치(plasma display device PDP)의 표시 패널 또는 전기 영동 표시 장치(electrophoretic display device EPD)의 표시 패널을 포함할 수도 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(timing controller T-CON))(150)는 외부의 호스트 프로세서(예를 들어, 어플리케이션 프로세서(application processor AP), 그래픽 처리부(graphic processing unit GPU) 또는 그래픽 카드(graphic card))로부터 영상 데이터(IMG) 및 입력 제어 신호(CON)를 제공받을 수 있다. 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 제어 신호(CON)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다.
컨트롤러(150)는 외부의 호스트 프로세서로부터 공급되는 영상 데이터(IMG)에 화질을 보정하는 알고리즘(예를 들어, 동적 커패시턴스 보상(dynamic capacitance compensation DCC) 등)을 적용하여 영상 데이터(IMG)를 입력 영상 데이터(IDATA)(예를 들어, 디지털 영상 신호)로 변환할 수 있다. 선택적으로, 컨트롤러(150)가 화질 개선을 위한 알고리즘을 포함하지 않는 경우, 영상 데이터(IMG)가 그대로 입력 영상 데이터(IDATA)로서 출력될 수 있다. 컨트롤러(150)는 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 입력 영상 데이터(IDATA)의 구동을 제어하는 데이터 제어 신호(CTLD) 및 스캔 제어 신호(CTLS)를 생성할 수 있다. 예를 들면, 스캔 제어 신호(CTLS)는 수직 개시 신호, 스캔 클럭 신호들 등을 포함할 수 있고, 데이터 제어 신호(CTLD)는 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다.
컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 감마 기준 전압 생성부(180)의 동작을 제어하는 감마 제어 신호(CTLG)를 생성할 수 있고, 감마 제어 신호(CTLG)를 감마 기준 전압 생성부(180)에 공급할 수 있다.
스캔 드라이버(140)는 컨트롤러(150)로부터 수신된 스캔 제어 신호(CTLS)에 기초하여 스캔 신호들(SS)을 생성할 수 있다. 스캔 드라이버(140)는 스캔 신호들(SS)을 스캔 라인들(SL)과 연결되는 화소들(PX)에 출력할 수 있다.
전원부(160)는 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)를 생성할 수 있고, 제1 전원 전압 배선(ELVDDL) 및 제2 전원 전압 배선(ELVSSL)을 통해 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 화소들(PX)에 제공할 수 있다.
감마 기준 전압 생성부(180)는 컨트롤러(150)로부터 입력 받은 감마 제어 신호(CTLG)에 기초하여 감마 기준 전압(VGREF)을 생성할 수 있다. 감마 기준 전압 생성부(180)는 감마 기준 전압(VGREF)을 데이터 드라이버(120)에 제공할 수 있다. 데이터 드라이버(120)에 제공된 감마 기준 전압(VGREF)은 각각의 입력 영상 데이터(IDATA)에 대응하는 값을 가질 수 있다. 실시예에 따라, 감마 기준 전압 생성부(180)는 데이터 드라이버(120) 또는 컨트롤러(150)와 일체로 형성될 수도 있다.
데이터 드라이버(120)는 컨트롤러(150)로부터 데이터 제어 신호(CTLD) 및 입력 영상 데이터(IDATA)를 입력 받을 수 있고, 감마 기준 전압 생성부(180)로부터 감마 기준 전압(VGREF)을 입력 받을 수 있다. 데이터 드라이버(120)는 디지털 형태의 입력 영상 데이터(IDATA)를 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 여기서, 아날로그 형태로 변경된 데이터 전압을 데이터 전압(VDATA)로 정의한다. 데이터 드라이버(120)는 데이터 제어 신호(CTLD)에 기초하여 데이터 전압들(VDATA)을 데이터 라인들(DL)과 연결되는 화소들(PX)에 출력할 수 있다. 다른 예시적인 실시예들에 있어서, 데이터 드라이버(120) 및 컨트롤러(150)는 단일한 집적 회로로 구현될 수도 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(timing controller embedded data driver TED)로 불릴 수 있다.
도 2는 도 1에 포함된 데이터 드라이버를 나타내는 블록도이다.
도 2를 참조하면, 데이터 드라이버(120)는 디지털 구동부(510) 및 아날로그 구동부(520)를 포함할 수 있다. 여기서, 디지털 구동부(510)는 쉬프트 레지스터(210), 래치(540) 등을 포함할 수 있고, 아날로그 구동부(520)는 메인 증폭기(600), 제1 디지털 아날로그 변환기들(310), 가상 증폭기(350), 제2 디지털 아날로그 변환기들(320), 제3 디지털 아날로그 변환기들(330), 버퍼들(340) 등을 포함할 수 있다.
쉬프트 레지스터(210)는 입력 영상 데이터(IDATA)를 순차적으로 이동시켜준다.
래치(220)는 입력 영상 데이터(IDATA)를 입력 받아 일시적으로 저장할 수 있다. 선택적으로, 래치(220)는 샘플링 래치 및 홀딩 래치를 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 디지털 구동부(510)는 입력 영상 데이터(IDATA)의 레벨을 쉬프트(예를 들어, 증가)시키는 레벨 쉬프터를 더 포함할 수도 있다.
메인 증폭기(600), 제1 디지털 아날로그 변환기(310), 가상 증폭기(350), 제2 디지털 아날로그 변환기(320) 및 제3 디지털 아날로그 변환기(330)는 감마 기준 전압(VGREF)을 기초로 디지털 형태의 입력 영상 데이터(IDATA)를 아날로그 형태의 데이터 전압(VDATA)으로 변환할 수 있다.
제1 디지털 아날로그 변환기(310)는 감마 기준 전압(VGREF) 및 입력 영상 데이터(IDATA)을 입력 받을 수 있다. 제1 디지털 아날로그 변환기(310)는 복수의 저항들을 포함하는 제1 저항 스트링을 갖는 저항 스트링 및 제1 디코더를 포함할 수 있다. 즉, 제1 디지털 아날로그 변환기(310)는 저항 스트링 디지털 아날로그 변환기일 수 있다. 예시적인 실시예들에 있어서, 상기 제1 저항 스트링은 글로벌하게 사용될 수 있다. 다시 말하면, 제1 디지털 아날로그 변환기들(310)에서 상기 제1 저항 스트링이 공통적으로 사용될 수 있고, 상기 제1 저항 스트링과 복수의 디코더들이 연결될 수 있다.
메인 증폭기(600)는 제1 디지털 아날로그 변환기(310)의 상기 제1 저항 스트링과 연결될 수 있고, 상기 제1 저항 스트링을 통해 기설정된 제1 및 제2 전압들을 생성할 수 있고, 상기 기설정된 제1 및 제2 전압들을 기초하여 기준 전류(IREF)를 생성할 수 있다. 메인 증폭기(600)는 가상 증폭기들(350) 각각과 연결될 수 있다. 예시적인 실시예들에 있어서, 메인 증폭기(600)는 클래스 AB 증폭기일 수 있다.
가상 증폭기(350)는 메인 증폭기(600), 제1 디지털 아날로그 변환기(310) 및 제2 디지털 아날로그 변환기(320)와 연결될 수 있다. 가상 증폭기(350)는 메인 증폭기(600)에서 생성된 기준 전류(IREF)와 동일한 전류를 제2 디지털 아날로그 변환기(320)에 제공할 수 있다.
제2 디지털 아날로그 변환기(320)는 복수의 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함할 수 있다. 즉, 제2 디지털 아날로그 변환기(320)는 저항 스트링 디지털 아날로그 변환기일 수 있다. 제2 디지털 아날로그 변환기(320)는 제1 디지털 아날로그 변환기(310), 가상 증폭기(350) 및 제3 디지털 아날로그 변환기(330)와 연결될 수 있다. 제2 디지털 아날로그 변환기(320)는 제1 디지털 아날로그 변환기(310)로부터 선택된 제1 및 제2 코스 전압들을 입력 받을 수 있다. 또한, 가상 증폭기(350)를 통해 제2 디지털 아날로그 변환기(320)의 상기 제2 저항 스트링에는 기준 전류(IREF)와 동일한 전류가 흐를 수 있다. 다시 말하면, 제2 디지털 아날로그 변환기(320)는 제1 디지털 아날로그 변환기(310)로부터 상기 제1 및 제2 코스 전압들을 입력 받을 수는 있지만, 제1 디지털 아날로그 변환기(310)로부터 전류를 입력 받지 않고, 제2 디지털 아날로그 변환기(320)는 가상 증폭기(350)를 통해 전류를 입력 받을 수 있다. 이에 따라, 제2 디지털 아날로그 변환기(320)는 제1 디지털 아날로그 변환기(310)와 연결되지만 가상 증폭기(350)에 의해 제1 디지털 아날로그 변환기(310)로부터 제2 디지털 아날로그 변환기(320)의 전류 경로는 분리될 수 있다. 예시적인 실시예들에 있어서, 표시 장치(100)는 가상 증폭기(350)를 포함함으로써, 제1 디지털 아날로그 변환기(310)의 상기 제1 저항 스트링과 제2 디지털 아날로그 변환기(320)의 상기 제2 저항 스트링이 연결되는 부하 효과(Load effect)가 발생하지 않을 수 있다.
제3 디지털 아날로그 변환기(330)는 제2 디지털 아날로그 변환기(320) 및 버퍼(340)와 연결될 수 있다. 제3 디지털 아날로그 변환기(330)는 제2 디지털 아날로그 변환기(320)로부터 선택된 제3 및 제4 코스 전압들을 입력 받을 수 있고, 최종적인 출력 데이터 전압을 생성할 수 있다. 상기 출력 데이터 전압이 데이터 전압(VDATA)일 수 있다. 제3 디지털 아날로그 변환기(330)는 데이터 전압(VDATA)을 버퍼(340)에게 제공할 수 있다. 예시적인 실시예들에 있어서, 제3 디지털 아날로그 변환기(330)는 임베디드 증폭기(embeded amplifier) 방식으로 구현되는 보간(interpolation) 디지털 아날로그 변환기일 수 있다.
버퍼(340)는 제3 디지털 아날로그 변환기(330)로부터 데이터 전압(VDATA)을 입력 받을 수 있고, 데이터 전압(VDATA)을 데이터 라인(DL)에 출력할 수 있다. 버퍼들(340)은 데이터 라인들(DL)과 일대일로 연결될 수 있다. 다시 말하면, 버퍼들(340)의 개수는 데이터 라인들(DL)의 개수와 일치할 수 있다. 또한, 제1 디지털 아날로그 변환기들(310)의 개수, 가상 증폭기들(350)의 개수, 제2 디지털 아날로그 변환기들(320)의 개수 및 제3 디지털 아날로그 변환기들(330)의 개수도 데이터 라인들(DL)의 개수와 일치할 수 있다. 예시적인 실시예들에 있어서, 메인 증폭기(600)의 개수는 1개일 수 있다.
도 3은 도 2의 아날로그 구동부를 나타내는 도면이고, 도 4는 도 3의 메인 증폭기 및 가상 증폭기를 나타내는 회로도이며, 도 5는 도 4의 제1 메인 증폭기를 설명하기 위한 도면이고, 도 6은 도 4의 제2 메인 증폭기를 설명하기 위한 도면이다.
도 3, 4, 5 및 6을 참조하면, 아날로그 구동부(520)는 제1 디지털 아날로그 변환기(310), 제2 디지털 아날로그 변환기(320), 제3 디지털 아날로그 변환기(330), 버퍼(340), 가상 증폭기(350), 메인 증폭기(600) 등을 포함할 수 있다. 여기서, 제1 디지털 아날로그 변환기(310)는 제1 저항들(R1)을 포함하는 제1 저항 스트링(312) 및 제1 디코더(311)를 포함할 수 있고, 제2 디지털 아날로그 변환기(320)는 제2 저항들(R2)을 포함하는 제2 저항 스트링(322) 및 제2 디코더(321)를 포함할 수 있다. 또한, 메인 증폭기(600)는 제1 메인 증폭기(610), 제2 메인 증폭기(620) 및 제3 저항들(R3)을 포함하는 제3 저항 스트링(630)을 포함할 수 있고, 가상 증폭기(350)는 제1 가상 증폭기(351) 및 제2 가상 증폭기(352)를 포함할 수 있다. 더욱이, 제1 가상 증폭기(351)는 제1 구동 트랜지스터(TR1) 및 제2 구동 트랜지스터(TR2)를 포함할 수 있고, 제2 가상 증폭기(352)는 제3 구동 트랜지스터(TR3) 및 제4 구동 트랜지스터(TR4)를 포함할 수 있다. 한편, 제1 메인 증폭기(610)는 제1 입력 트랜지스터(611), 제1 클래스 AB 컨트롤러(612) 및 제1 구동 트랜지스터 유닛(613)을 포함할 수 있고, 제1 구동 트랜지스터 유닛(613)은 제5 구동 트랜지스터(TR11) 및 제6 구동 트랜지스터(TR12)를 포함할 수 있다. 또한, 제2 메인 증폭기(620)는 제2 입력 트랜지스터(621), 제2 클래스 AB 컨트롤러(622) 및 제2 구동 트랜지스터 유닛(623)를 포함할 수 있고, 제2 구동 트랜지스터 유닛(623)은 제7 구동 트랜지스터(TR21) 및 제8 구동 트랜지스터(TR22)를 포함할 수 있다.
아날로그 구동부(520)는 3단으로 구성된 디지털 아날로그 변환기들을 포함할 수 있다. 상기 3단으로 구성된 디지털 아날로그 변환기들은 X+Y+Z 비트 디지털 아날로그 변환기를 구현한다. 예시적인 실시예들에 있어서, 아날로그 구동부(520)는 12비트 디지털 아날로그 변환기를 포함할 수 있다. 예를 들면, 아날로그 구동부(520)는 6비트 제1 디지털 아날로그 변환기(310), 4비트 제2 디지털 아날로그 변환기(320) 및 2비트 제3 디지털 아날로그 변환기(330)를 포함할 수 있다.
여기서, 제1 디지털 아날로그 변환기(310)와 제2 디지털 아날로그 변환기(320)를 직접 연결할 경우, 제1 디지털 아날로그 변환기(310)의 제1 저항 스트링(312)의 전압 분배(voltage division)가 제2 디지털 아날로그 변환기(320)의 제2 저항 스트링(322)에 의해 왜곡될 수 있고, 이를 부하 효과(loading effect)라 명명할 수 있다. 예시적인 실시예들에 있어서, 아날로그 구동부(520)는 가상 증폭기(350)를 포함함으로써 제1 디지털 아날로그 변환기(310)과 제2 디지털 아날로그 변환기(320) 사이에서 부하 효과가 발생하지 않는다. 한편, 제3 디지털 아날로그 변환기(330)는 임베디드 증폭기 방식으로 구현되는 보간 디지털 아날로그 변환기를 포함하기 때문에 제2 디지털 아날로그 변환기(320)와 제3 디지털 아날로그 변환기(330)가 직접 연결되더라도 부하 효과가 발생하지 않는다.
제1 디지털 아날로그 변환기(310)가 X비트 디지털 아날로그 변환기이고, 제2 디지털 아날로그 변환기(320)가 Y비트 디지털 아날로그 변환기이며, 제3 디지털 아날로그 변환기(330)가 Z비트 디지털 아날로그 변환기인 경우, 제1 디지털 아날로그 변환기(310)는 2X 개의 전압들 중 인접한 두 개의 제1 및 제2 코스 전압들(VH1, VL1)을 선택할 수 있다. 또한, 제2 디지털 아날로그 변환기(320) 및 제3 디지털 아날로그 변환기(330)는 제1 및 제2 코스 전압들(VH1, VL1) 사이의 2(Y+Z) 개의 전압들 중 하나를 선택할 수 있다. 구체적으로 제2 디지털 아날로그 변환기(320)는 제1 및 제2 코스 전압들(VH1, VL1) 사이 2Y 개의 전압들 중 인접한 두 개의 제3 및 제4 코스 전압들(VH2, VL2)을 선택하고, 제3 디지털 아날로그 변환기(330)는 제3 및 제4 코스 전압들(VH2, VL2) 사이의 2Z 개의 전압들 중 하나를 선택할 수 있다.
아날로그 구동부(520)는 12비트 디지털 아날로그 변환기이고, 아날로그 구동부(520)가 6비트 제1 디지털 아날로그 변환기(310), 4비트 제2 디지털 아날로그 변환기(320) 및 2비트 제3 디지털 아날로그 변환기(330)로 구성되는 경우, 제1 디지털 아날로그 변환기(310)는 32개의 제1 저항들(R1)을 포함하고, 제2 디지털 아날로그 변환기(320)는 16개의 제2 저항들(R2)을 포함하며, 제3 디지털 아날로그 변환기(330)는 2비트를 구현할 수 있는 증폭기들을 포함할 수 있다. 다만, 실시예에 따라, 아날로그 구동부(520)가 지원하는 비트 수 및 제1 내지 제3 디지털 아날로그 변환기들(310, 320, 330) 각각이 지원하는 비트 수는 다양하게 변경될 수 있다.
제1 디지털 아날로그 변환기(310)에 감마 기준 전압(VGREF)이 입력될 수 있고, 감마 기준 전압(VGREF)에 기초하여 제1 저항 스트링(312)의 입력단에는 제1 감마 기준 전압(VRH)이 입력될 수 있고, 제1 저항 스트링(312)의 출력단에는 제2 감마 기준 전압(VRL)이 입력될 수 있다. 예시적인 실시예들에 있어서, 제1 저항들(R1)이 직렬로 연결되어 제1 저항 스트링(312)을 구성할 수 있고, 제1 감마 기준 전압(VRH)의 전압 레벨이 제2 감마 기준 전압(VRL)의 전압 레벨보다 상대적으로 클 수 있다.
제2 디지털 아날로그 변환기(320)에 제1 및 제2 코스 전압들(VH1, VL1)이 입력될 수 있다. 예를 들면, 제2 저항 스트링(322)의 입력단(예를 들어, 제1 노드(N1))에는 제1 코스 전압(VH1)이 입력될 수 있고, 제2 저항 스트링(322)의 출력단(예를 들어, 제2 노드(N2))에는 제2 코스 전압(VL1)이 입력될 수 있다. 예시적인 실시예들에 있어서, 제2 저항들(R2)이 직렬로 연결되어 제2 저항 스트링(322)을 구성할 수 있고, 제1 코스 전압(VH1)의 전압 레벨이 제2 코스 전압(VL1)의 전압 레벨보다 상대적으로 클 수 있다.
도 4 내지 6을 다시 참조하면, 제1 메인 증폭기(610)의 포지티브 입력 단자에 제1 저항 스트링(312)을 통해 생성된 기설정된 제1 전압(PVH)이 입력될 수 있다. 즉, 제1 메인 증폭기(610)의 상기 출력 단자에 기설정된 제1 전압(PVH)이 출력될 수 있다.
제2 메인 증폭기(620)의 포지티브 입력 단자에 제1 저항 스트링(312)을 통해 생성된 기설정된 제2 전압(PVL)이 입력될 수 있다. 즉, 제2 메인 증폭기(620)의 상기 출력 단자에 기설정된 제2 전압(PVL)이 출력될 수 있다.
제3 저항 스트링(630)의 입력단에는 기설정된 제1 전압(PVH)이 입력될 수 있고, 제3 저항 스트링(630)의 출력단에는 기설정된 제2 전압(PVL)이 입력될 수 있다. 예시적인 실시예들에 있어서, 제3 저항들(R3)이 직렬로 연결되어 제3 저항 스트링(630)을 구성할 수 있고, 기설정된 제1 전압(PVH)의 전압 레벨이 기설정된 제2 전압(PVL)의 전압 레벨보다 상대적으로 클 수 있다. 즉, 제3 저항 스트링(630)에는 기준 전류(IREF)가 흐를 수 있다. 여기서, 기설정된 제1 및 제2 전압들(PVH, PVL)의 전압차의 절대 값이 제1 및 제2 코스 전압들(VH1, VL1)의 전압차의 절대 값과는 다를 수 있다.
도 4 및 5에 도시된 바와 같이, 제1 메인 증폭기(610)의 포지티브 입력 단자에 제1 저항 스트링(312)을 통해 생성된 기설정된 제1 전압(PVH)이 입력될 수 있다. 제1 메인 증폭기(610)의 네거티브 입력 단자는 제1 메인 증폭기(610)의 출력 단자와 연결될 수 있다. 제1 메인 증폭기(610)의 상기 출력 단자는 제3 저항 스트링(630)의 입력단과 연결될 수 있다.
제1 입력 트랜지스터(611) 및 제1 클래스 AB 컨트롤러(612)는 제1 구동 트랜지스터 유닛(613)과 연결될 수 있고, 제1 클래스 AB 컨트롤러(612)는 제1 구동 트랜지스터 유닛(613)에 포함된 제5 구동 트랜지스터(TR11)의 게이트 단자(G11) 및 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)에 게이트 신호를 제공할 수 있다.
제5 구동 트랜지스터(TR11)의 소스 단자는 전원 단자(VDD)와 연결될 수 있고, 제5 구동 트랜지스터(TR11)의 드레인 단자는 제6 구동 트랜지스터(TR12)의 드레인 단자와 연결될 수 있으며, 제6 구동 트랜지스터(TR12)의 소스 단자는 그라운드 단자에 연결될 수 있다.
유사하게, 제1 가상 증폭기(351)에 있어서, 제1 구동 트랜지스터(TR1)의 소스 단자는 전원 단자(VDD)와 연결될 수 있고, 제1 구동 트랜지스터(TR1)의 드레인 단자는 제2 구동 트랜지스터(TR2)의 드레인 단자와 연결될 수 있으며, 제2 구동 트랜지스터(TR2)의 소스 단자는 그라운드 단자에 연결될 수 있다. 여기서, 제1 구동 트랜지스터(TR1)와 제2 구동 트랜지스터(TR2)가 연결된 노드를 제1 출력 노드(N3)로 정의한다. 제1 출력 노드(N3)는 제1 노드(N1)와 연결될 수 있다.
제5 구동 트랜지스터(TR11)의 게이트 단자(G11)가 제1 가상 증폭기(351)에 포함된 제1 구동 트랜지스터(TR1)의 게이트 단자(G1)와 연결될 수 있고, 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)이 제1 가상 증폭기(351)에 포함된 제2 구동 트랜지스터(TR2)의 게이트 단자(G2)에 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 가상 증폭기(351)의 회로 구성이 제1 메인 증폭기(610)의 제1 구동 트랜지스터 유닛(613)의 회로 구성과 실질적으로 동일할 수 있다. 예를 들면, 제1 구동 트랜지스터 유닛(613)은 P형 구동 트랜지스터(또는 P형 출력 트랜지스터)인 제5 구동 트랜지스터(TR11)와 N형 구동 트랜지스터(또는 N형 출력 트랜지스터)인 제6 구동 트랜지스터(TR12)가 직렬로 연결될 수 있고, 제1 가상 증폭기(351)는 P형 구동 트랜지스터인 제1 구동 트랜지스터(TR1)와 N형 구동 트랜지스터인 제2 구동 트랜지스터(TR2)가 직렬로 연결될 수 있다. 또한, 제5 구동 트랜지스터(TR11)의 게이트 단자(G11)와 제1 구동 트랜지스터(TR1)의 게이트 단자(G1)가 연결되고, 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)와 제2 구동 트랜지스터(TR2)의 게이트 단자(G2)가 연결됨으로써 제5 및 제6 구동 트랜지스터들(TR11, TR12)과 제1 및 제2 구동 트랜지스터들(TR1, TR2)은 동일하게 구동할 수 있다.
예시적인 실시예들에 있어서, 제1 클래스 AB 컨트롤러(612)는 제3 저항 스트링(630)에 흐르는 기준 전류(IREF)가 유지되도록 감지할 수 있고, 제1 노드(N1)에 기준 전류(IREF)를 제공할 수 있다. 또한, 제1 클래스 AB 컨트롤러(612)는 제1 노드(N1)의 전류를 감지할 수 있고, 제1 노드(N1)의 전류 값에 따라 제5 구동 트랜지스터(TR11)의 게이트 단자(G11)에 제공되는 상기 게이트 신호(또는 게이트 전압) 및 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)에 제공되는 상기 게이트 신호를 조절하여 제1 노드(N1)의 상기 전류 값을 기준 전류(IREF)로 유지시킬 수 있다. 다시 말하면, 데이터 드라이버(120)의 구동 시 발생하는 노이즈(예를 들어, 구동 로드 캡에 의해 전원 단자(VDD)에 인가된 전압 레벨이 크게 변경 시) 제1 노드(N1)의 전류 값이 변경될 수 있고, 제1 클래스 AB 컨트롤러(612)는 제1 노드(N1)의 변경된 전류를 감지하여 제1 노드(N1)의 상기 변경된 전류 값에 따라 제5 구동 트랜지스터(TR11)의 게이트 단자(G11)에 제공되는 상기 게이트 신호 및 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)에 제공되는 상기 게이트 신호를 조절할 수 있다. 이에 따라, 제1 클래스 AB 컨트롤러(612)는 제1 노드(N1)의 전류 값을 기준 전류(IREF)로 유지시킬 수 있다.
도 4 및 6에 도시된 바와 같이, 제2 메인 증폭기(620)의 포지티브 입력 단자에 제1 저항 스트링(312)을 통해 생성된 기설정된 제2 전압(PVL)이 입력될 수 있다. 제2 메인 증폭기(620)의 네거티브 입력 단자는 제2 메인 증폭기(620)의 출력 단자와 연결될 수 있다. 제2 메인 증폭기(620)의 상기 출력 단자는 제3 저항 스트링(630)의 출력단과 연결될 수 있다.
제2 입력 트랜지스터(621) 및 제2 클래스 AB 컨트롤러(622)는 제2 구동 트랜지스터 유닛(623)과 연결될 수 있고, 제2 클래스 AB 컨트롤러(622)는 제2 구동 트랜지스터 유닛(623)에 포함된 제7 구동 트랜지스터(TR21)의 게이트 단자(G21) 및 제8 구동 트랜지스터(TR22)의 게이트 단자(G22)에 게이트 신호를 제공할 수 있다.
제7 구동 트랜지스터(TR21)의 소스 단자는 전원 단자(VDD)와 연결될 수 있고, 제7 구동 트랜지스터(TR21)의 드레인 단자는 제8 구동 트랜지스터(TR22)의 드레인 단자와 연결될 수 있으며, 제8 구동 트랜지스터(TR22)의 소스 단자는 그라운드 단자에 연결될 수 있다.
유사하게, 제2 가상 증폭기(352)에 있어서, 제3 구동 트랜지스터(TR3)의 소스 단자는 전원 단자(VDD)와 연결될 수 있고, 제3 구동 트랜지스터(TR3)의 드레인 단자는 제4 구동 트랜지스터(TR4)의 드레인 단자와 연결될 수 있으며, 제4 구동 트랜지스터(TR4)의 소스 단자는 그라운드 단자에 연결될 수 있다. 여기서, 제3 구동 트랜지스터(TR3)와 제4 구동 트랜지스터(TR4)가 연결된 노드를 제2 출력 노드(N4)로 정의한다. 제2 출력 노드(N4)는 제2 노드(N2)와 연결될 수 있다.
제7 구동 트랜지스터(TR21)의 게이트 단자(G21)가 제2 가상 증폭기(352)에 포함된 제3 구동 트랜지스터(TR3)의 게이트 단자(G3)와 연결될 수 있고, 제8 구동 트랜지스터(TR22)의 게이트 단자(G22)가 제2 가상 증폭기(352)에 포함된 제4 구동 트랜지스터(TR4)의 게이트 단자(G4)와 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 가상 증폭기(352)의 회로 구성이 제2 메인 증폭기(620)의 제2 구동 트랜지스터 유닛(623)의 회로 구성과 실질적으로 동일할 수 있다. 예를 들면, 제2 구동 트랜지스터 유닛(623)은 P형 구동 트랜지스터인 제7 구동 트랜지스터(TR21)와 N형 구동 트랜지스터인 제8 구동 트랜지스터(TR22)가 직렬로 연결될 수 있고, 제2 가상 증폭기(352)는 P형 구동 트랜지스터인 제3 구동 트랜지스터(TR3)와 N형 구동 트랜지스터인 제4 구동 트랜지스터(TR4)가 직렬로 연결될 수 있다. 또한, 제7 구동 트랜지스터(TR21))의 게이트 단자(G21)와 제3 구동 트랜지스터(TR3)의 게이트 단자(G3)가 연결되고, 제86 구동 트랜지스터(TR22)의 게이트 단자(G22)와 제4 구동 트랜지스터(TR4)의 게이트 단자(G4)가 연결됨으로써 제7 및 제8 구동 트랜지스터들(TR21, TR22)과 제3 및 제4 구동 트랜지스터들(TR3, TR4)은 동일하게 구동할 수 있다.
예시적인 실시예들에 있어서, 제2 클래스 AB 컨트롤러(622)는 제3 저항 스트링(630)에 흐르는 기준 전류(IREF)가 유지되도록 감지할 수 있고, 제1 노드(N1)에 기준 전류(IREF)를 제공할 수 있다. 또한, 제2 클래스 AB 컨트롤러(622)는 제2 노드(N2)의 전류를 감지할 수 있고, 제2 노드(N2)의 전류 값에 따라 제7 구동 트랜지스터(TR21)의 게이트 단자(G21)에 제공되는 상기 게이트 신호 및 제8 구동 트랜지스터(TR22)의 게이트 단자(G22)에 제공되는 상기 게이트 신호를 조절하여 제2 노드(N2)의 상기 전류 값을 기준 전류(IREF)로 유지시킬 수 있다. 다시 말하면, 데이터 드라이버(120)의 구동 시 발생하는 노이즈(예를 들어, 구동 로드 캡에 의해 전원 단자(VDD)에 인가된 전압 레벨이 크게 변경 시) 제2 노드(N2)의 전류 값이 변경될 수 있고, 제2 클래스 AB 컨트롤러(622)는 제2 노드(N2)의 변경된 전류를 감지하여 제2 노드(N2)의 상기 변경된 전류 값에 따라 제7 구동 트랜지스터(TR21)의 게이트 단자(G21)에 제공되는 상기 게이트 신호 및 제8 구동 트랜지스터(TR22)의 게이트 단자(G22)에 제공되는 상기 게이트 신호를 조절할 수 있다. 이에 따라, 제2 클래스 AB 컨트롤러(622)는 제2 노드(N2)의 전류 값을 기준 전류(IREF)로 유지시킬 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)에 있어서, 메인 증폭기(600)에서 생성된 기준 전류(IREF)와 동일한 전류가 제1 노드(N1) 및 제2 노드(N2)을 통해 제2 디지털 아날로그 변환기(320)의 제2 저항 스트링(322)에 제공될 수 있다. 제2 디지털 아날로그 변환기(320)는 가상 증폭기(350)로부터 충분한 전류를 제공받고 있기 때문에 제1 디지털 아날로그 변환기(310)로부터 전류를 입력 받지 않을 수 있다. 이에 따라, 제2 디지털 아날로그 변환기(320)는 제1 디지털 아날로그 변환기(310)와 연결되지만 가상 증폭기(350)에 의해 제1 디지털 아날로그 변환기(310)로부터 제2 디지털 아날로그 변환기(320)의 전류 경로는 분리될 수 있다. 즉, 표시 장치(100)는 가상 증폭기(350)를 포함함으로써, 제1 디지털 아날로그 변환기(310)의 상기 제1 저항 스트링과 제2 디지털 아날로그 변환기(320)의 상기 제2 저항 스트링이 연결되는 부하 효과가 발생하지 않을 수 있다.
도 7은 본 발명의 실시예들에 따른 표시 장치를 나타내는 회로도이고, 도 8은 도 7의 제어 전압 구동부를 설명하기 위한 회로도이며, 도 9는 도 8의 제어 전압 구동부의 동작을 설명하기 위한 도면이다. 도 7 내지 9에 예시한 표시 장치(800)는 제1 내지 제4 제어 전압 구동부들(710, 720, 730, 740)을 제외하면 도 1 내지 6을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 7 내지 9에 있어서, 도 1 내지 6을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1, 7 내지 9를 참조하면, 표시 장치(800)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 감마 기준 전압 생성부(180), 데이터 드라이버(120), 스캔 드라이버(140), 전원부(160) 등을 포함할 수 있다. 여기서, 데이터 드라이버(120)는 디지털 구동부(510) 및 아날로그 구동부(520)를 포함할 수 있다. 또한, 디지털 구동부(510)는 쉬프트 레지스터(210), 래치(540) 등을 포함할 수 있고, 아날로그 구동부(520)는 메인 증폭기(600), 제1 디지털 아날로그 변환기들(310), 가상 증폭기(350), 제2 디지털 아날로그 변환기들(320), 제3 디지털 아날로그 변환기들(330), 버퍼들(340), 제1 내지 제4 제어 전압 구동부(710, 720, 730, 740) 등을 포함할 수 있다.
제5 구동 트랜지스터(TR11)의 게이트 단자(G11)와 제1 구동 트랜지스터(TR1)의 게이트 단자(G1)를 연결시키는 배선에 제1 제어 전압 구동부(710)가 연결될 수 있고, 제6 구동 트랜지스터(TR12)의 게이트 단자(12)와 제2 구동 트랜지스터(TR2)의 게이트 단자(G2)를 연결시키는 배선에 제2 제어 전압 구동부(720)가 연결될 수 있다. 또한, 제7 구동 트랜지스터(TR21)의 게이트 단자(G21)와 제3 구동 트랜지스터(TR3)의 게이트 단자(G3)를 연결시키는 배선에 제3 제어 전압 구동부(730)가 연결될 수 있고, 제8 구동 트랜지스터(TR22)의 게이트 단자(G22)와 제4 구동 트랜지스터(TR4)의 게이트 단자(G4)를 연결시키는 배선에 제4 제어 전압 구동부(740)가 연결될 수 있다.
제1 내지 제4 제어 전압 구동부(710, 720, 730, 740)는 채널 로드 구동 속도의 저하를 방지할 수 있다. 예를 들면, 하나의 메인 증폭기(600)가 복수의 채널들에 연결되는 경우, 채널 로드 구동 속도가 저하될 수 있다. 본 발명의 예시적인 실시예들에 따른 표시 장치(800)에 있어서, 메인 증폭기(600)와 복수의 채널들 사이에 제1 내지 제4 제어 전압 구동부(710, 720, 730, 740)가 개재됨으로써 채널 로드 구동 속도의 저하를 개선할 수 있다.
제1 내지 제4 제어 전압 구동부들(710, 720, 730, 740) 각각은 제1 채널(CH1), 제2 채널(CH2) 및 먹스(MUX)를 포함할 수 있다.
제1 채널(CH1)의 포지티브 입력 단자는 제2 채널(CH2)의 포지티브 입력 단자와 연결될 수 있고, 제1 채널(CH1)의 네거티브 입력 단자는 제1 채널(CH1)의 출력 단자와 연결될 수 있다. 또한, 제2 채널(CH2)의 네거티브 입력 단자는 제2 채널(CH2)의 출력 단자와 연결될 수 있고, 제1 채널(CH1)의 출력 단자 및 제2 채널(CH2)의 출력 단자는 먹스(MUX)와 연결될 수 있다.
예를 들면, 제1 제어 전압 구동부(710)는 제5 구동 트랜지스터(TR11)의 게이트 단자(G11)에 제공된 게이트 전압을 입력 받을 수 있다. 상기 게이트 전압은 제1 채널(CH1) 및 제2 채널(CH2) 각각의 포지티브 입력 단자에 입력될 수 있다. 제1 제어 전압 구동부(710)에 포함된 증폭기의 오프셋 편차로 인해 신호 왜곡이 발생할 수 있으므로, 제1 제어 전압 구동부(710)는 이중 채널(즉, 제1 채널(CH1) 및 제2 채널(CH2))로 구성될 수 있다. 이에 따라, 도 9에 도시된 바와 같이, 제1 제어 전압 구동부(710)은 교번 동작할 수 있으므로, 공백 없이 구동할 수 있고, 오프셋 없는 게이트 전압을 출력할 수 있다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 회로도이고, 도 11은 도 10의 제1 메인 증폭기 및 제1 가상 증폭기를 설명하기 위한 회로도이다. 도 10 및 11에 예시한 표시 장치(900)는 도 1 내지 6을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 10 내지 11에 있어서, 도 1 내지 6을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 4, 10 및 11을 참조하면, 표시 장치(900)에 있어서, 메인 증폭기(600)의 구동 능력을 향상시키기 위해 메인 증폭기(600)에는 상대적으로 많은 전류가 필요할 수 있다. 반면, 채널에서는 상대적으로 적은 전류만으로도 충분하기 때문에 메인 증폭기(600)에서 사용하는 전류와 채널(즉, 가상 증폭기(350))에서 사용하는 전류를 다르게 적용할 수 있다.
예를 들면, 메인 증폭기(600)에서 사용하는 전류를 증가시키기 위해 제3 저항들(R3)의 개수를 b배 만큼 증가시키고, 제3 저항들(R3)의 양단에 걸리는 전압차(VH-VL)를 a배 만큼 증가시켜서, k배 큰 기준 전류를 생성할 수 있다. 또한, 제1 및 제2 전압들(PVHx, PVLx)을 제1 메인 증폭기(610) 및 제2 메인 증폭기(620)에 각기 입력하고, 제1 구동 트랜지스터 유닛(613)에 포함된 제5 및 제6 구동 트랜지스터들(TR11, TR12) 각각의 채널의 길이 대비 폭(W/L)을 제1 가상 증폭기(351)에 포함된 제1 및 제2 구동 트랜지스터들(TR1, TR2) 각각의 채널의 길이 대비 폭(W/L)보다 k배 만큼 증가시킬 수 있다. 이러한 경우, 메인 증폭기(600)에서 사용하는 전류의 크기는 제1 가상 증폭기(351)에서 사용하는 전류의 크기보다 k배 만큼 클 수 있다.
즉, 메인 증폭기(600)에서 제3 저항들(R3)의 개수를 증가시키고, 상기 전압차(VH-VL)를 증가시키며, 제1 구동 트랜지스터 유닛(613)에 포함된 제5 및 제6 구동 트랜지스터들(TR11, TR12) 각각의 사이즈와 제1 가상 증폭기(351)에 포함된 제1 및 제2 구동 트랜지스터들(TR1, TR2) 각각의 사이즈의 비율을 변경하여 메인 증폭기(600)에서 사용되는 전류와 채널에서 사용되는 전류를 다르게 적용할 수 있다.
도 12는 실시예에서 구동 로드 캡의 충전 시 시간에 대한 전압의 변화 및 비교예에서 구동 로드 캡의 충전 시 시간에 대한 전압의 변화를 나타내는 그래프이다. 예를 들면, 제1 그래프(GR1)가 실시예에 해당되고, 제2 그래프(GR2)가 비교예에 해당된다.
도 12를 참조하면, 표시 장치의 구동 시 계조의 변화에 따라 상대적으로 많은 구동 전압이 사용(예를 들어, 블랙 계조)될 수 있고, 구동 로드 캡에 의해 전원 단자(VDD)에 인가된 전압 레벨이 크게 변경되어 제1 및 제2 노드들(N1, N2)에서 전압이 크게 상승할 수 있다. 상기 전압 상승이 제1 그래프(GR1) 및 제2 그래프(GR2) 각각의 피크에 해당된다.
종래의 표시 장치에서는 고정 전류원(예를 들어, 정전류)으로 구동하므로 구동 로드 캡의 충전 시 전압 안정화를 위해 일정한 기울기로 안정화되었고, 데이터 드라이버에서 인접한 게이트 배선들 사이에 발생하는 기생 캡에 의해 상기 전압 안정화를 위해 소요되는 시간이 상대적으로 길 수 있다. 이와는 달리, 본 발명의 표시 장치에서는 제1 및 제2 클래스 AB 컨트롤러들(612, 622)에 의해 다이나믹 전류로 구동으로 구동하므로 구동 로드 캡의 충전 시 빠른 속도로 전압이 안정화될 수 있다.
예시적인 실시예들에 있어서, 제1 클래스 AB 컨트롤러(612)는 제3 저항 스트링(630)에 흐르는 기준 전류(IREF)가 유지되도록 감지할 수 있고, 제1 노드(N1)에 기준 전류(IREF)를 제공할 수 있다. 또한, 제1 클래스 AB 컨트롤러(612)는 제1 노드(N1)의 전류를 감지할 수 있고, 제1 노드(N1)의 전류 값에 따라 제5 구동 트랜지스터(TR11)의 게이트 단자(G11)에 제공되는 상기 게이트 신호 및 제6 구동 트랜지스터(TR12)의 게이트 단자(G12)에 제공되는 상기 게이트 신호를 조절하여 제1 노드(N1)의 상기 전류 값을 기준 전류(IREF)로 유지시킬 수 있다. 예를 들면, 구동 로드 캡의 충전으로 인해 제1 노드(N1)의 전류 값이 상승될 경우, 제1 클래스 AB 컨트롤러(612)는 상대적으로 제5 구동 트랜지스터(TR11)의 구동을 줄이고, 제6 구동 트랜지스터(TR12)의 구동을 증가시키면서 상대적으로 빠르게 상기 기생 캡에 쌓여있는 전류를 제거할 수 있다. 이와는 반대로, 제1 노드(N1)의 전류 값이 감소될 경우, 제1 클래스 AB 컨트롤러(612)는 상대적으로 제6 구동 트랜지스터(TR12)의 구동을 줄이고, 제5 구동 트랜지스터(TR11)의 구동을 증가시키면서 제1 노드(N1)에 전류를 제공할 수 있다.
도 13은 데이터 드라이버에 포함된 전원 배선의 배선 저항이 발생하는 경우 가상 증폭기의 구동 원리를 설명하기 위한 도면이다. 예를 들면, 도 13A는 구동 로드 캡이 발생하지 않는 가상 증폭기(350)를 나타내는 회로도이고, 도 13B는 구동 로드 캡이 발생한 가상 증폭기(350)을 나타내는 회로도이다.
도 13을 참조하면, 데이터 드라이버에서 가상 증폭기들(350)에 전원 전압을 제공하기 위해 전원 배선이 연장됨에 따라 배선 저항이 발생하여 전압 값이 변경되더라도 가상 증폭기(350)에 포함된 구동 트랜지스터들 사이에서 출력되는 기준 전류(IREF)는 변경되지 않을 수 있다. 다시 말하면, 본 발명의 표시 장치는 직렬로 연결된 구동 트랜지스터들에서 상하 전류의 차이를 기준 전류(IREF)로 사용하므로 상기 전원 배선이 연장됨에 따라 배선 저항이 발생하더라도 일관된 기준 전류(IREF)를 생성할 수 있다.
도 14는 도 13의 데이터 드라이버에서 전원 배선의 배선 저항에 대한 기준 전류의 변화 및 비교예의 데이터 드라이버에서 전원 배선의 배선 저항에 대한 기준 전류의 변화를 나타내는 그래프이다. 예를 들면, 도 14A는 종래의 데이터 드라이버에서 전원 배선의 배선 저항에 따른 기준 전류의 변화를 나타내는 그래프이고, 도 14B는 본 발명의 데이터 드라이버에서 전원 배선의 배선 저항에 따른 기준 전류(IREF)의 변화를 나타내는 그래프이다.
도 14를 참조하면, 종래의 표시 장치에서는 전원 배선이 연장됨에 따라 배선 저항이 발생하는 경우, 상기 전원 배선의 길이가 증가할수록 기준 전류가 감소될 수 있다. 이와는 달리, 본 발명의 표시 장치에서는 전원 배선이 연장됨에 따라 배선 저항이 발생하는 경우, 상기 전원 배선의 길이가 증가하더라도 기준 전류(IREF)가 유지되는 것을 알 수 있다.
도 15는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 15를 참조하면, 전자 기기(1100)는 호스트 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
호스트 프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 호스트 프로세서(1110)는 어플리케이션 프로세서(AP), 그래픽 처리부(GPU), 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 호스트 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 호스트 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(dynamic random access memory), SRAM(static random access memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(solid state drive SSD), 하드 디스크 드라이브(hard disk drive HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)는 복수의 화소들을 포함하는 표시 패널, 컨트롤러, 감마 기준 전압 생성부, 데이터 드라이버, 스캔 드라이버, 전원부 등을 포함할 수 있다. 여기서, 데이터 드라이버는 디지털 구동부(510) 및 아날로그 구동부(520)를 포함할 수 있고, 디지털 구동부는 쉬프트 레지스터, 래치 등을 포함할 수 있으며, 아날로그 구동부는 메인 증폭기, 제1 디지털 아날로그 변환기들, 가상 증폭기(350), 제2 디지털 아날로그 변환기들, 제3 디지털 아날로그 변환기들, 버퍼들 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 메인 증폭기에서 생성된 기준 전류와 동일한 전류가 제1 노드 및 제2 노드를 통해 제2 디지털 아날로그 변환기의 제2 저항 스트링에 제공될 수 있다. 제2 디지털 아날로그 변환기는 가상 증폭기로부터 충분한 전류를 제공받고 있기 때문에 제1 디지털 아날로그 변환기로부터 전류를 입력 받지 않을 수 있다. 이에 따라, 제2 디지털 아날로그 변환기는 제1 디지털 아날로그 변환기와 연결되지만 가상 증폭기에 의해 제1 디지털 아날로그 변환기로부터 제2 디지털 아날로그 변환기의 전류 경로는 분리될 수 있다. 즉, 표시 장치(1160)는 가상 증폭기를 포함함으로써, 제1 디지털 아날로그 변환기의 상기 제1 저항 스트링과 제2 디지털 아날로그 변환기의 상기 제2 저항 스트링이 연결되는 부하 효과가 발생하지 않을 수 있다.
실시예들에 따라, 전자 기기(1000)는 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿 컴퓨터(tablet computer), 디지털 TV(digital television), 3D TV, VR(virtual reality) 기기, 개인용 컴퓨터(personal computer PC), 가정용 전자기기, 노트북 컴퓨터(laptop computer), 개인 정보 단말기(personal digital assistant PDA), 휴대형 멀티미디어 플레이어(portable multimedia player PMP), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 내비게이션(navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용 디스플레이 장치들, 선박용 디스플레이 장치들, 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 디스플레이 장치들, 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
100, 800, 900: 표시 장치 110: 표시 패널
120: 데이터 드라이버 140: 스캔 드라이버
150: 컨트롤러 160: 전원부
180: 감마 기준 전압 생성부 210: 쉬프트 레지스터
220: 래치 310: 제1 디지털 아날로그 변환기
311: 제1 디코더 312: 제1 저항 스트링
320: 제2 디지털 아날로그 변환기 321: 제2 디코더
322: 제2 저항 스트링 330: 제3 디지털 아날로그 변환기
340: 버퍼 350: 가상 증폭기
351: 제1 가상 증폭기 352: 제2 가상 증폭기
510: 디지털 구동부 520: 아날로그 구동부
600: 메인 증폭기 610: 제1 메인 증폭기
611: 제1 입력 트랜지스터 612: 제1 클래스 AB 컨트롤러
613: 제1 구동 트랜지스터 유닛 620: 제2 메인 증폭기
621: 제2 입력 트랜지스터 622 제2 클래스 AB 컨트롤러
623: 제2 구동 트랜지스터 유닛
710, 720, 730, 740: 제1 내지 제4 제어 전압 구동부들

Claims (20)

  1. 제1 저항들을 포함하는 제1 저항 스트링 및 제1 디코더를 포함하는 제1 디지털 아날로그 변환기;
    제2 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함하고, 상기 제1 디지털 아날로그 변환기에 연결되는 제2 디지털 아날로그 변환기;
    상기 제2 디지털 아날로그 변환기와 연결된 제3 디지털 아날로그 변환기;
    제1 및 제2 구동 트랜지스터들을 포함하는 제1 가상 증폭기;
    제3 및 제4 구동 트랜지스터들을 포함하는 제2 가상 증폭기; 및
    상기 제1 및 제2 가상 증폭기들과 연결되고, 기준 전류를 생성하는 메인 증폭기를 포함하고,
    제1 및 제2 노드들 사이에 상기 제2 저항 스트링이 연결되고, 상기 제1 및 제2 구동 트랜지스터들 사이 제1 출력 노드와 상기 제1 노드가 연결되며, 상기 제3 및 제4 구동 트랜지스터들 사이 제2 출력 노드와 상기 제2 노드가 연결되는 것을 특징으로 하는 데이터 드라이버.
  2. 제 1 항에 있어서, 상기 메인 증폭기는,
    제5 구동 트랜지스터 및 제6 구동 트랜지스터를 포함하는 제1 메인 증폭기; 및
    제7 구동 트랜지스터 및 제8 구동 트랜지스터를 포함하는 제2 메인 증폭기를 포함하는 것을 특징으로 하는 데이터 드라이버.
  3. 제 2 항에 있어서, 상기 제5 구동 트랜지스터의 게이트 단자는 상기 제1 구동 트랜지스터의 게이트 단자와 연결되고, 상기 제6 구동 트랜지스터의 게이트 단자는 상기 제2 구동 트랜지스터의 게이트 단자와 연결되는 것을 특징으로 하는 데이터 드라이버.
  4. 제 3 항에 있어서, 상기 제1 메인 증폭기는,
    상기 제5 및 제6 구동 트랜지스터들 각각의 상기 게이트 단자에 게이트 전압을 제공하는 제1 클래스 AB 컨트롤러를 더 포함하는 것을 특징으로 하는 데이터 드라이버.
  5. 제 4 항에 있어서, 상기 제1 클래스 AB 컨트롤러는 상기 제1 노드의 전류를 감지하고, 상기 제1 노드의 전류 값에 따라 상기 제5 및 제6 구동 트랜지스터들 각각의 게이트 단자에 제공되는 게이트 전압을 조절하여 상기 제1 노드의 상기 전류 값을 상기 기준 전류로 유지시키는 것을 특징으로 하는 데이터 드라이버.
  6. 제 2 항에 있어서, 상기 제7 구동 트랜지스터의 게이트 단자는 상기 제3 구동 트랜지스터의 게이트 단자와 연결되고, 상기 제8 구동 트랜지스터의 게이트 단자는 상기 제4 구동 트랜지스터의 게이트 단자와 연결되는 것을 특징으로 하는 데이터 드라이버.
  7. 제 6 항에 있어서, 상기 제2 메인 증폭기는,
    상기 제7 및 제8 구동 트랜지스터들 각각의 상기 게이트 단자에 게이트 전압을 제공하는 제2 클래스 AB 컨트롤러를 더 포함하는 것을 특징으로 하는 데이터 드라이버.
  8. 제 7 항에 있어서, 상기 제2 클래스 AB 컨트롤러는 상기 제2 노드의 전류를 감지하고, 상기 제2 노드의 전류 값에 따라 상기 제7 및 제8 구동 트랜지스터들 각각의 게이트 단자에 제공되는 게이트 전압을 조절하여 상기 제2 노드의 상기 전류 값을 상기 기준 전류로 유지시키는 것을 특징으로 하는 데이터 드라이버.
  9. 제 2 항에 있어서, 상기 메인 증폭기는,
    제3 저항들을 포함하고, 상기 제1 메인 증폭기의 출력 단자 및 상기 제2 메인 증폭기의 출력 단자와 연결되는 제3 저항 스트링을 더 포함하고,
    상기 제3 저항 스트링에는 상기 기준 전류가 흐르는 것을 특징으로 하는 데이터 드라이버.
  10. 제 9 항에 있어서, 상기 제1 메인 증폭기는,
    상기 제5 및 제6 구동 트랜지스터들 각각의 게이트 단자에 게이트 전압을 제공하는 제1 클래스 AB 컨트롤러를 더 포함하고,
    상기 제1 클래스 AB 컨트롤러는 상기 제3 저항 스트링에 흐르는 상기 기준 전류가 유지되도록 감지하며, 상기 제1 노드에 상기 기준 전류를 제공하며,
    상기 제2 메인 증폭기는,
    상기 제7 및 제8 구동 트랜지스터들 각각의 게이트 단자에 게이트 전압을 제공하는 제2 클래스 AB 컨트롤러 더 포함하고,
    상기 제2 클래스 AB 컨트롤러는 상기 제3 저항 스트링에 흐르는 상기 기준 전류가 유지되도록 감지하며, 상기 제2 노드에 상기 기준 전류를 제공하는 것을 특징으로 하는 데이터 드라이버.
  11. 제 2 항에 있어서, 상기 제5 및 제7 구동 트랜지스터들 각각은 P형 구동 트랜지스터를 포함하고, 상기 제6 및 제8 구동 트랜지스터들 각각은 N형 구동 트랜지스터를 포함하는 것을 특징으로 하는 데이터 드라이버.
  12. 제 2 항에 있어서, 상기 제1 메인 증폭기에 포함된 상기 제5 및 제6 구동 트랜지스터들의 구성은 상기 제1 가상 증폭기에 포함된 상기 제1 및 제2 구동 트랜지스터들의 구성과 동일한 것을 특징으로 하는 데이터 드라이버.
  13. 제 2 항에 있어서, 상기 제2 메인 증폭기에 포함된 상기 제7 및 제8 구동 트랜지스터들의 구성은 상기 제2 가상 증폭기에 포함된 상기 제3 및 제4 구동 트랜지스터들의 구성과 동일한 것을 특징으로 하는 데이터 드라이버.
  14. 제 2 항에 있어서, 상기 메인 증폭기는 클래스 AB 증폭기를 포함하는 것을 특징으로 하는 데이터 드라이버.
  15. 제 2 항에 있어서, 상기 제5 내지 제8 구동 트랜지스터들 각각의 크기와 상기 제1 내지 제4 구동 트랜지스터들 각각의 크기가 상이한 것을 특징으로 하는 데이터 드라이버.
  16. 제 15 항에 있어서, 상기 제5 내지 제8 구동 트랜지스터들 각각에서 사용되는 전류의 크기가 상기 제1 내지 제4 구동 트랜지스터들 각각에서 흐르는 전류의 크기보다 큰 것을 특징으로 하는 데이터 드라이버.
  17. 제 1 항에 있어서, 상기 제1 및 제3 구동 트랜지스터들 각각은 P형 구동 트랜지스터를 포함하고, 상기 제2 및 제4 구동 트랜지스터들 각각은 N형 구동 트랜지스터를 포함하는 것을 특징으로 하는 데이터 드라이버.
  18. 제 1 항에 있어서,
    상기 메인 증폭기와 상기 제1 가상 증폭기를 연결시키는 제1 제어 전압 구동부; 및
    상기 메인 증폭기와 상기 제2 가상 증폭기를 연결시키는 제2 제어 전압 구동부를 더 포함하는 것을 특징으로 하는 데이터 드라이버.
  19. 제 18 항에 있어서, 상기 제1 및 제2 제어 전압 구동부들 각각은,
    제1 채널, 제2 채널 및 먹스를 포함하고, 상기 제1 및 제2 채널을 통해 교번하여 동작하여 오프셋 없는 게이트 전압을 출력하는 것을 특징으로 하는 데이터 드라이버.
  20. 복수의 화소들을 포함하는 표시 패널; 및
    제1 저항들을 포함하는 제1 저항 스트링 및 제1 디코더를 포함하는 제1 디지털 아날로그 변환기;
    제2 저항들을 포함하는 제2 저항 스트링 및 제2 디코더를 포함하고, 상기 제1 디지털 아날로그 변환기에 연결되는 제2 디지털 아날로그 변환기;
    상기 제2 디지털 아날로그 변환기와 연결된 제3 디지털 아날로그 변환기;
    제1 및 제2 구동 트랜지스터들을 포함하는 제1 가상 증폭기;
    제3 및 제4 구동 트랜지스터들을 포함하는 제2 가상 증폭기; 및
    상기 제1 및 제2 가상 증폭기들과 연결되고, 기준 전류를 생성하는 메인 증폭기를 포함하는 데이터 드라이버를 포함하고,
    제1 및 제2 노드들 사이에 상기 제2 저항 스트링이 연결되고, 상기 제1 및 제2 구동 트랜지스터들 사이 제1 출력 노드와 상기 제1 노드가 연결되며, 상기 제3 및 제4 구동 트랜지스터들 사이 제2 출력 노드와 상기 제2 노드가 연결되는 것을 특징으로 하는 표시 장치.
KR1020210120956A 2021-09-10 2021-09-10 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치 KR20230038345A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210120956A KR20230038345A (ko) 2021-09-10 2021-09-10 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치
US17/891,882 US20230078957A1 (en) 2021-09-10 2022-08-19 Data driver and display device including data driver
CN202211097740.2A CN115798371A (zh) 2021-09-10 2022-09-08 数据驱动器和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210120956A KR20230038345A (ko) 2021-09-10 2021-09-10 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치

Publications (1)

Publication Number Publication Date
KR20230038345A true KR20230038345A (ko) 2023-03-20

Family

ID=85431826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210120956A KR20230038345A (ko) 2021-09-10 2021-09-10 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치

Country Status (3)

Country Link
US (1) US20230078957A1 (ko)
KR (1) KR20230038345A (ko)
CN (1) CN115798371A (ko)

Also Published As

Publication number Publication date
US20230078957A1 (en) 2023-03-16
CN115798371A (zh) 2023-03-14

Similar Documents

Publication Publication Date Title
US11462169B2 (en) Pixel and related organic light emitting diode display device
CN107305761B (zh) 数据驱动器、显示驱动电路和显示驱动电路的操作方法
CN105895021B (zh) 用于显示面板的耦合补偿器和包括耦合补偿器的显示装置
US11532279B2 (en) Organic light emitting diode display device performing low frequency driving
KR100613091B1 (ko) 데이터 집적회로 및 이를 이용한 발광 표시장치와 그의구동방법
KR102661852B1 (ko) 센싱 동작을 수행하는 표시 장치
EP2889857B1 (en) Gamma reference voltage generating circuit and display device including the same
CN110444153B (zh) 伽马电压产生电路和包括其的显示驱动装置
KR102591535B1 (ko) 감마 전압 생성 장치 및 이를 포함하는 표시 장치
US20230103495A1 (en) Pixel and display device including pixel
KR20200083736A (ko) 부분 구동 모드를 지원하는 유기 발광 표시 장치
US10854144B2 (en) Display device and related operating method involving dimming control
CN116013203A (zh) 像素
JP2006313306A (ja) ガンマ基準電圧発生回路，及びそれを備える平板表示装置
CN107808646B (zh) 显示驱动器、电光装置、电子设备及显示驱动器的控制方法
US11996054B2 (en) Scan driver for applying a bias voltage and display device including the same preliminary class
KR20230038345A (ko) 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치
KR20210133348A (ko) 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치
KR20180014388A (ko) 디지털 아날로그 변화부 및 이를 포함하는 데이터 구동부와 표시장치
CN117409695A (zh) 显示装置和包括显示装置的电子设备
KR20230041140A (ko) 표시 장치 및 표시 장치의 구동 방법
US11847951B2 (en) Gamma voltage generator, display driver, display device and method of generating a gamma voltage
KR20180003242A (ko) 표시장치
KR20210144427A (ko) 오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버
US11875723B2 (en) Display device and method of driving display device

Legal Events

Date Code Title Description
A201 Request for examination