KR20230005605A

KR20230005605A - 깊이 센서 및 이를 포함하는 이미지 검출 시스템

Info

Publication number: KR20230005605A
Application number: KR1020210086523A
Authority: KR
Inventors: 임정욱
Original assignee: 삼성전자주식회사
Priority date: 2021-07-01
Filing date: 2021-07-01
Publication date: 2023-01-10
Also published as: US20230007200A1; US11943552B2; CN115567790A

Abstract

본 개시의 실시 예에 따른 깊이 센서는 감지된 광을 기반으로 이미지 신호를 생성하는 픽셀을 포함한다. 픽셀은 집적 주기 동안 토글되는 제1 포토 게이트 신호를 기반으로 제1 전하들을 집적하도록 구성된 제1 포토 트랜지스터, 집적 주기 동안 토글되는 제2 포토 게이트 신호를 기반으로 제2 전하들을 집적하도록 구성된 제2 포토 트랜지스터, 제1 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 트랜지스터, 제2 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 트랜지스터, 및 스위치를 포함한다. 스위치는 제1 포토 트랜지스터의 바디, 제2 포토 트랜지스터의 바디, 제1 전송 트랜지스터의 바디, 및 제2 전송 트랜지스터의 바디와 연결되어, 제1 포토 트랜지스터의 바디, 제2 포토 트랜지스터의 바디, 제1 전송 트랜지스터의 바디, 및 제2 전송 트랜지스터의 바디에 인가되는 전압을 제어하도록 구성된다.

Description

깊이 센서 및 이를 포함하는 이미지 검출 시스템{DEPTH SENSOR AND IMAGE DETECTING SYSTEM INCLUDING THE SAME}

본 개시는 이미지 처리 및 객체의 거리 계산에 관한 것으로, 좀 더 상세하게는 깊이 센서 및 이를 포함하는 이미지 검출 시스템에 관한 것이다.

스마트폰을 비롯한 다양한 전자 장치에 이미지 센서가 구비되고 있다. 이미지 센서는 CCD (Charge Coupled Device) 또는 CIS (CMOS Image Sensor)를 포함할 수 있다. 최근의 이미지 센서는 단순히 외부의 이미지를 표시하기 위하여 캡쳐하는 기능뿐만 아니라, 센싱된 이미지를 이용하여, 객체의 거리를 계산하거나, 객체를 인식하는 등의 다양한 기능을 수행하도록 구현될 수 있다.

TOF(Time of flight) 기반의 이미지 검출 시스템은 깊이 센서를 포함하는 이미지 센서를 이용하여, 시스템과 객체 사이의 거리를 계산하도록 구현될 수 있다. 이러한 이미지 검출 시스템은 광원을 포함할 수 있다. 광원으로부터 출력된 광은 객체에 반사되어 깊이 센서에 제공될 수 있고, 이를 이용하여 객체의 거리가 계산될 수 있다. 다만, 깊이 센서는 픽셀의 구조적 한계와 같은 내부적 요인들에 의하여, 객체의 거리 계산에 대한 오차가 발생될 수 있다. 따라서, 이러한 내부적 요인들에 의한 오차를 최소화하기 위한 요구가 제기되고 있다.

본 개시는 ToF(Time of Flight) 계산의 오차를 최소화함과 동시에 로우 드라이버의 구동 전류를 감소시켜 저전력으로 구동하는 깊이 센서 및 이를 포함하는 이미지 검출 시스템을 제공할 수 있다.

본 개시의 실시 예에 따른 깊이 센서는 감지된 광을 기반으로 이미지 신호를 생성하는 픽셀을 포함한다. 픽셀은 집적 주기 동안 토글되는 제1 포토 게이트 신호를 수신하여 제1 전하들을 광 검출 영역에 집적하도록 구성된 제1 포토 게이트 전극, 집적 주기 동안 토글되는 제2 포토 게이트 신호를 수신하여 제2 전하들을 광 검출 영역에 집적하도록 구성된 제2 포토 게이트 전극, 제1 포토 게이트 전극과 제1 방향으로 이격되어 배치되고, 제1 전송 게이트 신호를 수신하여 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 게이트 전극, 제2 포토 게이트 전극과 제1 방향의 반대 방향으로 이격되어 배치되고, 제1 전송 게이트 신호를 수신하여 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 게이트 전극, 및 광 검출 영역, 제1 플로팅 확산 노드, 및 제2 플로팅 확산 노드가 형성된 기판을 포함한다. 기판에는 집적 주기 동안 음의 전압이 인가된다.

본 개시의 실시 예에 따른 이미지 검출 시스템은 제1 클럭 신호에 기초하여 조사 광을 외부로 출력하는 광원, 제1 클럭 신호 및 제1 클럭 신호와 집적 주기 동안 반전되는 제2 클럭 신호에 기초하여, 객체로부터 반사된 조사 광을 감지하여 이미지 신호를 생성하는 픽셀을 포함하는 깊이 센서, 및 이미지 신호에 기초하여 깊이 센서와 객체 사이의 거리를 계산하는 프로세서를 포함한다. 픽셀은 집적 주기 동안 토글되는 제1 포토 게이트 신호를 기반으로 제1 전하들을 집적하도록 구성된 제1 포토 트랜지스터, 집적 주기 동안 토글되는 제2 포토 게이트 신호를 기반으로 제2 전하들을 집적하도록 구성된 제2 포토 트랜지스터, 제1 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 트랜지스터, 제2 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 트랜지스터, 및 스위치를 포함한다. 스위치는 제1 포토 트랜지스터의 바디, 제2 포토 트랜지스터의 바디, 제1 전송 트랜지스터의 바디, 및 제2 전송 트랜지스터의 바디와 연결되어, 제1 포토 트랜지스터의 바디, 제2 포토 트랜지스터의 바디, 제1 전송 트랜지스터의 바디, 및 제2 전송 트랜지스터의 바디에 인가되는 전압을 제어하도록 구성된다.

본 개시에 따르면, 깊이 센서 및 이를 포함하는 이미지 검출 시스템은 집적 기간 동안 픽셀의 바디에 음의 전압을 인가하여 포토 게이트 신호의 토글 전압 차이를 줄일 수 있습니다. 이에 따라, 로우 드라이버의 구동 전류를 감소시킬 수 있어서, ToF 계산의 신뢰성을 확보하면서도 깊이 센서의 전력 소모를 줄일 수 있다.

도 1은 본 개시의 실시 예에 따른 전자 장치의 블록도이다.
도 2a 내지 도 2c는 도 1의 픽셀의 예시를 보여주는 도면들이다.
도 3은 도 2a의 픽셀의 타이밍도이다.
도 4a 및 도 4b는 픽셀의 집적 동작의 예시를 보여주는 도면들이다.
도 5a 내지 도 5d는 본 개시의 실시 예에 따른 픽셀의 동작들의 예시를 보여주는 도면들이다.
도 6 내지 도 9 각각은 도 1의 픽셀의 예시를 보여주는 단면도들이다.
도 10은 도 1의 픽셀의 예시를 보여주는 회로도이다.
도 11은 도 1의 픽셀의 예시를 보여주는 회로도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 개시의 실시 예에 따른 이미지 검출 시스템의 블록도이다. 이미지 검출 시스템(100)은 전자 장치, 컴퓨터 시스템, 전자 시스템, 거리 검출 시스템 등으로도 지칭될 수 있다. 예를 들어, 전자 장치는 스마트폰, 태블릿, 디지털 카메라, 웨어러블 장치, 모바일 장치 등일 수 있다. 이미지 검출 시스템(100)은 카메라(110) 및 프로세서(130)를 포함할 수 있다.

카메라(110)는 ToF(Time of Flight) 기술에 기초하여 물체로 광 신호(EL)를 방출하고, 물체로부터 반사되는 광 신호(RL)를 감지하고, 카메라(110)와 물체 사이의 거리를 감지할 수 있다. 카메라(110)는 광 컨트롤러(111), 광원(112), 및 깊이 센서(120)를 포함할 수 있다.

광 컨트롤러(111)는 깊이 센서(120) 또는 프로세서(130)의 제어에 기초하여 광원(112)을 제어할 수 있다. 광 컨트롤러(111)는 광원(112)로부터 방출되거나 출력되는 광 신호(EL)를 변조할 수 있다. 광원(112)은 광 컨트롤러(111)에 의해 변조된 광 신호(EL)를 방출할 수 있다. 예를 들어, 변조된 광 신호(EL)는 구형파(펄스)의 형태 또는 정현파의 형태를 가질 수 있고 광 신호(EL)는 적외선(infrared), 마이크로파(microwave), 광파(light wave), 또는 초음파(ultrasonic wave)일 수 있다. 예를 들어, 광원(112)은 LED(light emitting diode), LD(laser diode), 또는 OLED(organic led)를 포함할 수 있다.

깊이 센서(120)는 이미지 센서 또는 ToF 센서 등으로도 지칭될 수 있다. 깊이 센서(120)는 픽셀 어레이(121), 로우 드라이버(122), 아날로그 처리 회로(123), 아날로그 디지털 변환기(124), 출력 버퍼(125), 및 타이밍 컨트롤러(126)를 포함할 수 있다.

픽셀 어레이(121)는 행 방향 및 열 방향을 따라 배열되는 픽셀들(PXs)을 포함할 수 있다. 픽셀 어레이(121)는 실리콘 기판 또는 반도체 기판 상에서 구현될 수 있다. 픽셀들(PXs)은 물체로부터 반사되는 광 신호(RL)를 전기적 신호로 변환할 수 있다. 깊이 센서(120)와 물체 사이의 거리로 인하여, 픽셀 어레이(121)로 입사된 광 신호(RL)는 광원(112)으로부터 출력된 광 신호(EL)보다 지연될 수 있다. 광 신호들(RL, EL) 사이에 시간 차이가 존재할 수 있다. 픽셀(PX)은 로우 드라이버(122)로부터 제공되는 제어 신호들에 기초하여 전하들을 집적, 저장, 전송, 또는 제거할 수 있다. 픽셀(PX)은 ToF 픽셀로도 지칭될 수 있다.

로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 픽셀 어레이(121)를 제어할 수 있다. 로우 드라이버(122)는 픽셀들(PXs)로 제어 신호들을 전송할 수 있다. 예를 들어, 제어 신호들은 도 2a 내지 도 13에 도시된 OG, PG, TG, SG, RG, SEL, CTRL, CTRLB(번호는 생략)일 수 있다. 로우 드라이버(122)는 글로벌 모드(global mode)에서 픽셀 어레이(121)의 모든 픽셀들(PXs)을 한꺼번에 제어하거나 또는 롤링 모드(rolling mode)에서 픽셀 어레이(121)의 픽셀들(PXs)을 행 단위로 제어할 수 있다. 로우 드라이버(122)는 글로벌 모드에서 모든 픽셀들(PXs)의 토글링(toggling) 동작을 제어할 수 있다.

아날로그 처리 회로(123)는 픽셀 어레이(121)로부터 출력되는 출력 신호(이미지 신호 또는 깊이 신호로도 지칭될 수 있음)를 수신하고, 샘플링(sampling)하고, 그리고 홀드(hold)할 수 있다. 아날로그 처리 회로(123)는 픽셀 어레이(121)의 픽셀들(PXs)에 연결되고 열 방향으로 연장된 출력 라인들을 제어할 수 있다. 아날로그 처리 회로(123)는 출력 신호에 대한 상관 이중 샘플링(CDS) 동작을 수행하고 출력 신호에 포함된 잡음(noise)을 제거할 수 있다.

예를 들어, 아날로그 처리 회로(123)는 복수의 픽셀들 각각의 리셋 동작에 기초하여 생성된 리셋 신호와 이미지 신호를 비교할 수 있다. 아날로그 처리 회로(123)는 리셋 신호와 이미지 신호의 차이에 기초하여 이미지 신호에 포함된 잡음을 제거할 수 있다. 아날로그 처리 회로(123)는 타이밍 컨트롤러(126)의 제어 하에 잡음이 제거된 이미지 신호를 컬럼 단위로 아날로그 디지털 변환기(124)에 출력할 수 있다.

아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 의해 처리된 출력 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 변환기(124)는 디지털 신호를 이용하여 이미지 데이터(또는 깊이 데이터)를 구성할 수 있다. 아날로그 디지털 변환기(124)는 이미지 데이터를 출력 버퍼(125)로 제공할 수 있다. 예를 들어, 아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 포함되거나 통합될 수 있다.

출력 버퍼(125)는 아날로그 디지털 변환기(124)로부터 전송된 이미지 데이터를 저장할 수 있다. 출력 버퍼(125)는 이미지 데이터를 프로세서(130)로 출력할 수 있다.

타이밍 컨트롤러(126)는 깊이 센서(120)의 구성 요소들(121, 122, 123, 124, 125)을 제어할 수 있다. 타이밍 컨트롤러(126)는 프로세서(130)의 제어에 기초하여 광 컨트롤러(111)를 제어할 수도 있다. 예를 들어, 타이밍 컨트롤러(126)는 광원(112)으로부터 출력되는 광 신호(EL)의 변조 정보 또는 위상 정보에 기초하여 로우 드라이버(122)를 제어할 수 있다. 로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 광 신호(EL)와 동일한 위상을 갖거나 상이한 위상을 갖는 제1 변조 신호(또는, 제1 포토 게이트 신호) 및 제1 변조 신호와 상이한 위상을 갖는 제2 변조 신호(또는, 제2 포토 게이트 신호)를 픽셀(PX)로 전송할 수 있다.

깊이 센서(120)는 제1 포토 게이트 신호를 이용하여 제1 이미지 데이터를 생성하고 제2 포토 게이트 신호를 이용하여 제2 이미지 데이터를 생성할 수 있다. 깊이 센서(120)는 제1 및 제2 이미지 데이터를 프로세서(130)로 전송할 수 있다. 포토 게이트 신호의 개수는 2 이상일 수 있다.

프로세서(130)는 카메라(110)를 제어할 수 있다. 프로세서(130)는 광 신호(EL)를 출력하도록 광 컨트롤러(111) 및 광원(112)을 제어할 수 있다. 프로세서(130)는 깊이 센서(120)가 광 신호(RL)를 감지하고 제1 및 제2 이미지 데이터를 생성하도록 깊이 센서(120)를 제어할 수 있다. 프로세서(130)는 제1 및 제2 이미지 데이터에 기초하여 깊이 센서(120)와 물체 사이의 거리(예를 들어, ToF 값), 물체의 형상, 물체의 이동 속도 등을 계산할 수 있다. 예를 들어, 프로세서(130)는 광 신호(EL)와 위상 차가 같거나 다른 둘 이상의 변조 신호들을 이용하여 깊이 센서(120)에서 생성된 이미지 데이터에 기초하여 광 신호(EL) 대비 광 신호(RL)의 지연 시간을 계산할 수 있다.

프로세서(130)는 깊이 센서(120)로부터 전송되는 이미지 데이터를 처리하기 위한 이미지 신호 프로세서(ISP, 미도시)를 포함할 수 있다. 프로세서(130)는 호스트, 카메라 컨트롤러 등으로도 지칭될 수 있다. 예를 들어, 프로세서(130)는 도 1에서 도시된 바와 같이 카메라(110)와 분리되어 구현될 수 있다. 다른 예를 들어, 프로세서(130)는 카메라(110) 또는 깊이 센서(120)로 통합될 수도 있다.

도 2a 내지 도 2c는 도 1의 픽셀의 예시를 보여주는 도면들이다. 도 2a는 도 1의 픽셀들(PXs) 중 제1 픽셀(PX1)의 회로도이고, 도 2b는 제1 픽셀(PX1)의 레이아웃이고, 도 2c는 도 2b의 A-A' 선을 따라 절단된 제1 픽셀(PX1)의 단면도이다.

도 1 및 도 2a를 참조하면, 제1 픽셀(PX1)은 전하 집적 회로(CC), 제1 및 제2 전송 트랜지스터들(T1, T2), 제1 및 제2 읽기 회로들(RC1, RC2), 오버플로우 트랜지스터(OF), 및 스위치(SW)를 포함할 수 있다. 설명의 편의상, 도 2a 이하의 실시 예들에서, 픽셀들(PXs)에 포함되는 다양한 트랜지스터들 각각은 NMOS 트랜지스터와 같이, 하이 레벨의 전압이 게이트 단자에 인가될 때, 턴-온 되는 것으로 설명된다. 다만, 이에 제한되지 않고, 픽셀들(PXs)에 포함된 트랜지스터들 각각은 PMOS 트랜지스터와 같이, 로우 레벨의 전압이 게이트 단자에 인가될 때, 턴-온 될 수도 있다. 즉, 픽셀들(PXs)에 포함된 트랜지스터들의 종류는 도 2a 이하에 제한되지 않는다.

전하 집적 회로(CC)는 제1 픽셀(PX1)로 제공된 광으로부터 생성된 전하들을 집적하도록 구성될 수 있다. 제1 픽셀(PX1)로 제공된 광은 도 1의 광원(112)으로부터 출력된 조사 광이 반사된 광을 포함할 수 있다. 전하 집적 회로(CC)는 제1 포토 트랜지스터(P1) 및 제2 포토 트랜지스터(P2)를 포함할 수 있다. 집적 주기(또는, 센싱 시간) 동안, 제1 및 제2 포토 트랜지스터들(P1, P2)은 전하들을 집적할 수 있다. 제1 포토 트랜지스터(P1)와 제2 포토 트랜지스터(P2)가 집적한 광에 기초하여 조사 광의 시간 지연이 계산될 수 있다.

제1 포토 트랜지스터(P1)는 제1 포토 게이트 신호(PG1)에 기초하여 전하들을 집적할 수 있다. 제1 포토 게이트 신호(PG1)는 집적 주기 동안 토글될 수 있다. 예를 들어, 제1 포토 게이트 신호(PG1)는 조사 광을 출력하기 위한 클럭 신호와 동일한 위상을 가질 수 있다. 조사 광이 출력된 시간 동안, 제1 포토 트랜지스터(P1)는 광을 감지할 수 있고, 감지된 광으로부터 생성된 제1 전하들을 집적할 수 있다.

제2 포토 트랜지스터(P2)는 제2 포토 게이트 신호(PG2)에 기초하여 전하들을 집적할 수 있다. 제2 포토 게이트 신호(PG2)는 집적 주기 동안 토글될 수 있다. 제2 포토 게이트 신호(PG2)는 제1 포토 게이트 신호(PG1)와 위상이 다를 수 있다. 예를 들어, 제2 포토 게이트 신호(PG2)는 조사 광을 출력하기 위한 클럭 신호와 180도의 위상 차를 가질 수 있다. 도 1의 광원(112)이 조사 광을 출력하지 않는 시간 동안, 제2 포토 트랜지스터(P2)는 광을 감지할 수 있고, 감지된 광으로부터 생성된 제2 전하들을 집적할 수 있다.

실시 예에 따라, 전하 집적 회로(CC)는 제3 포토 게이트 신호에 기초하여 전하들을 집적하는 제3 포토 트랜지스터, 및 제4 포토 게이트 신호에 기초하여 전하들을 집적하는 제4 포토 트랜지스터를 더 포함할 수 있다. 예를 들어, 제3 포토 게이트 신호는 클럭 신호와 90도의 위상 차를 가질 수 있고, 제4 포토 게이트 신호는 클럭 신호와 270도의 위상 차를 가질 수 있다. 제1 내지 제4 포토 트랜지스터들을 서로 병렬로 연결될 수 있다. 이 경우, 4개의 위상에 따라 반사된 조사 광을 감지할 수 있으므로, 더욱 정확하게 객체와 이미지 센서 사이의 거리가 계산될 수 있다.

제1 및 제2 전송 트랜지스터들(T1, T2)은 전하 집적 회로(CC)로부터 집적된 전하들의 이동을 제어할 수 있다. 제1 전송 트랜지스터(T1)는 제1 포토 트랜지스터(P1)로부터 집적된 제1 전하들의 제1 플로팅 확산 노드(FD1)로의 이동을 제어할 수 있다. 제2 전송 트랜지스터(T2)는 제2 포토 트랜지스터(P2)로부터 집적된 제2 전하들의 제2 플로팅 확산 노드(FD2)로의 이동을 제어할 수 있다.

제1 전송 트랜지스터(T1)는 집적 주기 동안, 로우 레벨의 제1 전송 게이트 신호(TG1)에 기초하여 제1 전하들의 제1 플로팅 확산 노드(FD1)로의 이동을 차단시킬 수 있다. 제1 전송 트랜지스터(T1)는 전송 시간 동안, 하이 레벨의 제1 전송 게이트 신호(TG1)에 기초하여 제1 전하들을 제1 플로팅 확산 노드(FD1)로 이동시킬 수 있다. 제1 전송 트랜지스터(T1)는 제1 포토 트랜지스터(P1)와 제1 플로팅 확산 노드(FD1) 사이에 직렬로 연결될 수 있다.

제2 전송 트랜지스터(T2)는 제1 전송 트랜지스터(T1)와 유사하게, 제1 전송 게이트 신호(TG1)에 기초하여, 제2 전하들의 제2 플로팅 확산 노드(FD2)로의 이동을 제어할 수 있다. 제2 전송 트랜지스터(T2)는 제2 포토 트랜지스터(P2)와 제2 플로팅 확산 노드(FD2) 사이에 직렬로 연결될 수 있다.

제1 읽기 회로(RC1)는 제1 플로팅 확산 노드(FD1)에 저장된 전하들에 기초하여 제1 이미지 신호(OUT1)를 생성할 수 있다. 제2 읽기 회로(RC2)는 제2 플로팅 확산 노드(FD2)에 저장된 전하들에 기초하여 제2 이미지 신호(OUT2)를 생성할 수 있다. 제1 읽기 회로(RC1)는 제1 리셋 트랜지스터(R1), 제1 소스 팔로워 트랜지스터(SF1), 및 제1 선택 트랜지스터(SE1)를 포함할 수 있다.

제1 리셋 트랜지스터(R1)는 리셋 게이트 신호(RG)에 기초하여 제1 플로팅 확산 노드(FD1)에 저장된 전하들을 제거할 수 있다. 예를 들어, 집적 주기 이전, 제1 포토 트랜지스터(P1)에 집적된 전하들이 제1 플로팅 확산 노드(FD1)로 전송되기 전, 그리고 제1 이미지 신호(OUT1)에 대한 읽기 동작이 수행된 후에, 하이 레벨의 리셋 게이트 신호(RG)에 기초하여 리셋 동작이 수행될 수 있다. 제1 리셋 트랜지스터(R1)는 전원 전압(VDD)의 공급 단자와 제1 플로팅 확산 노드(FD1) 사이에 연결될 수 있다.

제1 소스 팔로워 트랜지스터(SF1)는 제1 플로팅 확산 노드(FD1)에 저장된 전하들에 기초하여 제1 이미지 신호(OUT1)를 생성할 수 있다. 제1 플로팅 확산 노드(FD1)에 저장된 전하량에 따라, 제1 이미지 신호(OUT1)의 크기가 결정될 수 있다. 제1 소스 팔로워 트랜지스터(SF1)는 전원 전압(VDD)의 공급 단자와 제1 선택 트랜지스터(SE1) 사이에 연결될 수 있다.

제1 선택 트랜지스터(SE1)는 선택 신호(SEL)에 기초하여 제1 이미지 신호(OUT1)를 출력할 수 있다. 제1 선택 트랜지스터(SE1)는 하이 레벨의 선택 신호(SEL)에 기초하여 제1 이미지 신호(OUT1)를 제1 픽셀(PX1)에 연결된 비트 라인으로 출력할 수 있다. 제1 선택 트랜지스터(SE1)는 도 1의 아날로그 처리 회로(123)의 상관 이중 샘플링을 위하여, 리셋된 제1 플로팅 확산 노드(FD1)에 의하여 생성된 신호 및, 제1 이미지 신호(OUT1)를 출력할 수 있다.

제2 읽기 회로(RC2)는 제2 리셋 트랜지스터(R2), 제2 소스 팔로워 트랜지스터(SF2), 및 제2 선택 트랜지스터(SE2)를 포함할 수 있다. 제2 리셋 트랜지스터(R2)는 제2 플로팅 확산 노드(FD2)에 저장된 전하들을 제거할 수 있고, 제2 소스 팔로워 트랜지스터(SF2)는 제2 이미지 신호(OUT2)를 생성할 수 있고, 그리고 제2 선택 트랜지스터(SE2)는 제2 이미지 신호(OUT2)를 출력할 수 있다. 제2 읽기 회로(RC2)는 제1 읽기 회로(RC1)와 실질적으로 동일한 구성을 가질 수 있으므로, 구체적인 설명은 생략된다.

실시 예에 따라, 제1 픽셀(PX1)은 하나의 읽기 회로를 포함할 수 있다. 예를 들어, 제2 읽기 회로(RC2)가 생략되고, 제2 전송 트랜지스터(T2)의 타단자가 제1 플로팅 확산 노드(FD1)와 연결될 수 있다. 즉, 제1 및 제2 포토 트랜지스터들(P1, P2)에 집적된 전하들이 공유된 제1 플로팅 확산 노드(FD1)로 전송될 수 있다. 이 경우, 제1 픽셀(PX1)의 사이즈가 감소될 수 있다.

오버플로우 트랜지스터(OF)는 오버플로우 게이트 신호(OG)에 기초하여 집적 주기 이외의 시간에서 제1 및 제2 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 제거하거나 전원 전압(VDD)으로 배출할 수 있다. 오브플로우 트랜지스터(OF)는 전원 전압(VDD)의 공급 단자와 제1 포토 트랜지스터(P1) 및 제2 포토 트랜지스터(P2)의 사이 노드에 병렬로 연결될 수 있다.

스위치(SW)는 스위치 제어 신호(CTRL) 및 스위치 제어 신호(CTRL)의 반전 신호(CTRLB)에 기초하여 동작할 수 있다. 스위치(SW)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1)는 반전 신호(CTRLB)에 응답하여 턴-온될 수 있고, 제2 트랜지스터(TR20는 스위치 제어 신호(CTRL)에 응답하여 턴-온될 수 있다.

제1 트랜지스터(TR1)의 일단은 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디에 연결될 수 있고, 제1 트랜지스터(TR1)의 타단은 접지단과 연결될 수 있다. 제2 트랜지스터(TR2)의 일단은 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디에 연결될 수 있고, 제2 트랜지스터(TR2)의 타단은 음의 전압(VSSN) 공급단과 연결될 수 있다.

예를 들어, 스위치 제어 신호(CTRL)가 레벨 로우일 때, 반전 신호(CTRLB)는 레벨 하이이고, 제1 트랜지스터(TR1)는 턴-온되고, 제2 트랜지스터(TR2)는 턴-오프될 수 있다. 이 경우, 접지 전압은 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 및 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디에 인가될 수 있다. 예를 들어, 스위치 제어 신호(CTRL)가 레벨 하이일 때, 반전 신호(CTRLB)는 레벨 로우이고, 제1 트랜지스터(TR1)는 턴-오프되고, 제2 트랜지스터(TR2)는 턴-온될 수 있다. 이 경우, 음의 전압(VSSN)은 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 및 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디에 인가될 수 있다.

스위치(SW)의 구성은 도 2a에 한정되지 않는다. 예를 들어, 스위치(SW)는 SPDT 스위치로 구성될 수 있다. SPDT 스위치는 스위치 제어 신호(CTRL)에 기초하여 동작할 수 있다. 예를 들어, SPDT 스위치는 스위치 제어 신호(CTRL)가 레벨 하이일 때 음의 전압(VSSN) 공급단과 연결될 수 있고, 스위치 제어 신호(CTRL)가 레벨 로우일 때 접지단과 연결될 수 있다.

도 1, 도 2a 및 도 2b를 참조하면, 제1 픽셀(PX1)은 제1 및 제2 포토 트랜지스터들(P1, P2)의 제1 및 제2 포토 게이트 전극들(GP1, GP2), 제1 및 제2 전송 트랜지스터들(T1, T2)의 제1 및 제2 전송 게이트 전극들(GT1, GT2), 오버플로우 트랜지스터(OF)의 오버플로우 게이트 전극(GO), 및 제1 및 제2 플로팅 확산 노드들(FD1, FD2)을 포함할 수 있다. 제1 픽셀(PX1)의 레이아웃은 하나의 예시로 이해될 것이고, 제1 픽셀(PX1)의 배치는 이에 제한되지 않는다. 도 2b 이하에서 도시된 제1 방향(DR1) 및 제2 방향(DR2)은 수광 방향에 수직한 것으로 정의된다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직한 것으로 정의된다.

빗금친 영역들은 도 2b에 도시된 트랜지스터들 각각에 대한 소스들 또는 드레인들을 포함할 수 있다. 예를 들어, 제1 전송 트랜지스터(T1)의 제1 전송 게이트 전극(GT1)과 제1 방향(DR1)으로 인접하게 도시된 빗금 영역들은 각각 제1 전송 트랜지스터(T1)의 소스 및 드레인일 수 있다. 다만, 제1 및 제2 포토 트랜지스터들(P1, P2)의 구조는 다른 트랜지스터들과 구별될 수 있고, 도 2c에서 후술된다.

제1 및 제2 포토 게이트 전극들(GP1, GP2)은 제1 픽셀(PX1)의 중심부에 배치될 수 있다. 제1 및 제2 포토 게이트 전극들(GP1, GP2)은 감지된 광에 의하여 생성된 전하들을 충분히 집적하기 위한 넓이를 가질 수 있다. 예를 들어, 제1 및 제2 포토 게이트 전극들(GP1, GP2)의 넓이는 제1 픽셀(PX1)에 포함된 구성들 중 가장 넓게 형성될 수 있다. 제1 포토 게이트 전극(GP1) 및 제2 포토 게이트 전극(GP2)은 제1 방향(DR1)으로 인접하게 배치될 수 있다.

제1 전송 게이트 전극(GT1) 및 제1 플로팅 확산 노드(FD1)는 제1 포토 게이트 전극(GP1)으로부터 제1 방향(DR1)의 반대 방향으로 배치될 수 있다. 제1 플로팅 확산 노드(FD1)는 제1 전송 트랜지스터(T1)의 소스 또는 드레인에 형성될 수 있다. 제2 전송 게이트 전극(GT2) 및 제2 플로팅 확산 노드(FD2)는 제2 포토 게이트 전극(GP2)으로부터 제1 방향(DR1)으로 배치될 수 있다. 제2 플로팅 확산 노드(FD2)는 제2 전송 트랜지스터(T2)의 소스 또는 드레인에 형성될 수 있다.

오버플로우 게이트 전극(GO)은 제1 또는 제2 포토 게이트 전극들(GP1, GP2)과 제2 방향(DR2)으로 인접하게 배치될 수 있다. 오버플로우 트랜지스터(OF)는 전원 전압(VDD)을 제공하는 라인과 연결될 수 있다. 집적 주기 이후에, 제1 및 제2 포토 트랜지스터들(P1, P2)에 집적된 전하들은 오버플로우 트랜지스터(OF)를 통하여 제거될 수 있다.

도시되지는 않았지만, 제1 읽기 회로(RC1)의 게이트들은 제1 플로팅 확산 노드(FD1)로부터 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나의 방향으로 연장될 수 있고, 제1 읽기 회로(RC2)의 게이트들은 제2 플로팅 확산 노드(FD2)로부터 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나의 방향으로 연장될 수 있다. 즉, 제1 및 제2 읽기 회로들(RC1, RC2)의 레이아웃은 실시 예에 따라 달라질 수 있고, 이하 구체적인 설명은 생략된다.

도 1, 도 2a 내지 도 2c를 참조하면, 제1 픽셀(PX1a)은 P형 기판(P-epi), 광 검출 영역(LDA), 제1 및 제2 브리징 확산 영역들(BD1, BD2), 제1 및 제2 플로팅 확산 노드들(FD1, FD2), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. 제3 방향(DR3)은 수광 방향으로, 제1 및 제2 방향들(DR1, DR2)과 수직한 것으로 정의된다.

광 검출 영역(LDA), 제1 및 제2 브리징 확산 영역들(BD1, BD2), 및 제1 및 제2 플로팅 확산 노드들(FD1, FD2)은 P형 기판(P-epi) 내부에 형성될 수 있다. P형 기판(P-epi)은 P-로 도핑된 에피텍셜 기판일 수 있으나, 이에 제한되지 않는다. 도시되지는 않았지만, P형 기판(P-epi) 상에 실리콘 산화막(silicon oxide)이 형성될 수 있고, 실리콘 산화막 위에 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)이 위치할 수 있다.

실시 예에 따라, P형 기판(P-epi)은 제3 방향(DR3)으로 연장될 수 있다. 깊이 센서에서 TOF 방식의 거리 측정에는 IR 광원이 사용되고, 이에 따른 낮은 QE(Quantum efficiency)를 극복하기 위해 P형 기판(P-epi)의 제3 방향(DR3) 길이는 기준 값 이상일 수 있다.

광 검출 영역(LDA)은 제1 및 제2 포토 게이트 전극들(GP1, GP2)에 인가되는 전압 레벨에 따라, 전하를 집적할 수 있다. 광 검출 영역(LDA)은 집적된 전하들을 제1 및 제2 브리징 확산 영역들(BD1, BD2), 및 제1 및 제2 플로팅 확산 노드들(FD1, FD2)로 이동시킬 수 있다. 광 검출 영역(LDA)은 P-형 불순물로 도핑된 영역일 수 있으나, 이에 제한되지 않는다.

예를 들어, 제1 포토 게이트 전극(GP1)에 하이 레벨의 제1 포토 게이트 신호(PG1)가 인가되는 경우, 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 전하가 수집될 수 있다. 그러나, P형 기판(P-epi)에 음의 전압(VSSN)이 인가될 때, 제1 포토 게이트 전극(GP1)에 로우 레벨의 제1 포토 게이트 신호(PG1)가 인가되더라도, 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 전하가 수집될 수 있다.

예를 들어, 제2 포토 게이트 전극(GP2)에 하이 레벨의 제2 포토 게이트 신호(PG2)가 인가되는 경우, 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 전하가 수집될 수 있다. 그러나, P형 기판(P-epi)에 음의 전압(VSSN)이 인가될 때, 제2 포토 게이트 전극(GP2)에 로우 레벨의 제2 포토 게이트 신호(PG2)가 인가되더라도, 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 전하가 수집될 수 있다. 이에 대한 상세한 설명은 도 5a 내지 도 5c에서 후술된다.

제1 전송 게이트 전극(GT1)에 하이 레벨의 제1 전송 게이트 신호(TG1)가 인가되는 경우, 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 수집된 전하는 제1 브리징 확산 영역(BD1)을 통하여 제1 플로팅 확산 노드(FD1)에 저장될 수 있다. 제2 전송 게이트 전극(GT2)에 하이 레벨의 제1 전송 게이트 신호(TG1)가 인가되는 경우, 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 수집된 전하는 제2 브리징 확산 영역(BD2)을 통하여 제2 플로팅 확산 노드(FD2)에 저장될 수 있다.

실시 예에 따라, 제1 및 제2 브리징 확산 영역들(BD1, BD2)은 형성되지 않을 수 있다. 이 경우, 광 검출 영역(LDA)은 집적한 전하들을 제1 전송 게이트 신호(TG1)를 기반으로 제1 및 제2 플로팅 확산 노드들(FD1, FD2)에 직접 전송할 수 있다. 제1 및 제2 브리징 확산 영역들(BD1, BD2), 및 제1 및 제2 플로팅 확산 노드들(FD1, FD2)은 N-타입 불순물로 도핑될 수 있지만, 이에 제한되지 않는다.

실시 예에 따라, 광 검출 영역(LDA)에서 제1 및 제2 포토 게이트 전극들(GP1, GP2)의 하부는 채널 중지 영역(미도시)에 의하여 제1 방향(DR1)으로 분리될 수 있다.

도 3은 도 2a의 픽셀의 타이밍도이다. 도 1, 도 2a, 및 도 3을 참조하면, 가로축은 시간으로 정의되고, 세로축은 도 2a의 오버플로우 게이트 신호(OG), 제1 및 제2 포토 게이트 신호들(PG1, PG2), 제1 전송 게이트 신호(TG1), 리셋 게이트 신호(RG), 선택 신호(SEL), 및 스위치 제어 신호(CTRL)의 크기로 정의된다. 오버플로우 게이트 신호(OG), 제1 및 제2 포토 게이트 신호들(PG1, PG2), 제1 전송 게이트 신호(TG1), 리셋 게이트 신호(RG), 선택 신호(SEL), 및 스위치 제어 신호(CTRL)는 도 1의 로우 드라이버(122)에서 생성될 수 있다.

제1 시간(t1)은 글로벌 리셋 시간으로 정의될 수 있다. 글로벌 리셋 시간 동안, 제1 픽셀(PX1)의 제1 및 제2 플로팅 확산 노드들(FD1, FD2), 및 전하 집적 회로(CC)에 축적된 전하들은 제거될 수 있다. 글로벌 리셋 시간 동안, 도 1의 픽셀 어레이(121)에 포함된 픽셀들에 축적된 전하들은 제거될 수 있다. 이를 위하여, 오버플로우 게이트 신호(OG), 리셋 게이트 신호(RG), 제1 전송 게이트 신호(TG1), 및 제1 및 제2 포토 게이트 신호들(PG1, PG2)는 하이 레벨을 가질 수 있다. 실시 예에 따라, 제1 및 제2 포토 게이트 신호들(PG1, PG2)은 로우 레벨을 가질 수 있다. 스위치 제어 신호(CTRL)는 제1 시간(t1) 동안 로우 레벨을 가질 수 있지만, 이에 제한되지 않는다.

제2 시간(t2)은 집적 주기 또는 센싱 시간으로 정의될 수 있다. 집적 주기 동안, 도 1의 광원(112)은 조사 광을 외부로 출력하고, 제1 픽셀(PX1)은 객체에 반사된 조사 광을 감지하여 전하들을 집적할 수 있다. 조사 광은 제1 클럭 신호에 기초하여 외부로 출력될 수 있다. 제1 클럭 신호는 제1 포토 게이트 신호(PG1)와 같을 수 있다. 다만, 이에 제한되지 않고, 제1 클럭 신호는 제2 포토 게이트 신호(PG2)와 같을 수 있다. 제1 포토 게이트 신호(PG1)와 제2 포토 게이트 신호(PG2)는 서로 반전되고, 토글될 수 있다.

스위치 제어 신호(CTRL)는 제2 시간(t2) 동안 하이 레벨일 수 있다. 따라서, 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 및 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디에 음의 전압(VSSN)이 인가될 수 있다. 음의 전압(VSSN)이 바디에 인가되면, 토글 전압의 차이를 줄일 수 있다. 이에 관한 상세한 설명은 도 5a 내지 도 5d에서 후술된다.

제1 포토 게이트 신호(PG1)가 하이 레벨을 갖는 동안, 제1 전하들은 제1 포토 트랜지스터(P1)에 집적될 수 있다. 예를 들어, 제1 전하들은 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 수집될 수 있다. 실시 예에 따라, 음의 전압(VSSN)이 바디에 인가되기 때문에, 제1 포토 게이트 신호(PG1)가 로우 레벨을 갖는 동안에도 제1 전하들은 제1 포토 트랜지스터(P1)에 집적될 수 있다.

제2 포토 게이트 신호(PG2)가 하이 레벨을 갖는 동안, 제2 전하들은 제2 포토 트랜지스터(P2)에 집적될 수 있다. 예를 들어, 제2 전하들은 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 수집될 수 있다. 실시 예에 따라, 음의 전압(VSSN)이 바디에 인가되기 때문에, 제2 포토 게이트 신호(PG2)가 로우 레벨을 갖는 동안에도 제2 전하들은 제2 포토 트랜지스터(P2)에 집적될 수 있다.

제1 전송 게이트 신호(TG1)는 제2 시간(t2) 동안 로우 레벨일 수 있고, 제1 및 제2 전송 트랜지스터들(T1, T2)은 턴-오프될 수 있다. 따라서, 광 검출 영역(LDA)에 수집된 제1 전하들 및 제2 전하들은 제1 및 제2 플로팅 확산 노드들(FD1, FD2)로 전송되지 않을 수 있다.

제3 시간(t3)은 로우 리셋 시간으로 정의될 수 있다. 로우 리셋 시간 동안, 제1 픽셀(PX1)의 제1 및 제2 플로팅 확산 노드들(FD1, FD2), 및 전하 집적 회로(CC)에 축적된 전하들은 제거될 수 있다. 로우 리셋 시간 동안, 도 1의 로우 드라이버(122)에 의하여 선택된 행에 포함된 픽셀들에 축적된 전하들은 제거될 수 있다. 이를 위하여, 오버플로우 게이트 신호(OG) 및 리셋 게이트 신호(RG)는 하이 레벨을 가질 수 있다.

제4 시간(t4)은 리셋 신호의 읽기 시간으로 정의될 수 있다. 리셋 신호의 읽기 시간 동안, 리셋된 제1 및 제2 플로팅 확산 노드들(FD1, FD2)에 의하여 생성된 리셋 신호를 읽을 수 있다. 이를 위하여, 선택 신호(SEL)는 하이 레벨을 가질 수 있고, 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)에서 생성된 리셋 신호가 비트 라인으로 출력될 수 있다. 리셋 신호는 추후에 읽혀진 이미지 신호와 함께, 도 1의 아날로그 처리 회로(123)에서 비교될 수 있다.

제5 시간(t5)은 전송 시간으로 정의될 수 있다. 전송 시간 동안, 제1 전송 게이트 신호(TG1)는 하이 레벨일 수 있다. 제1 포토 트랜지스터(P1)에 집적된 제1 전하들은 제1 플로팅 확산 노드(FD1)에 전송될 수 있다. 제2 포토 트랜지스터(P2)에 집적된 제2 전하들은 제2 플로팅 확산 노드(FD2)에 전송될 수 있다.

제6 시간(t6)은 이미지 신호의 읽기 시간으로 정의된다. 이미지 신호의 읽기 시간 동안, 제1 및 제2 플로팅 확산 노드들(FD1, FD2)로 전송된 전하들에 의하여 생성된 이미지 신호를 읽을 수 있다. 이를 위하여, 선택 신호(SEL)는 하이 레벨을 가질 수 있고, 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)에서 생성된 이미지 신호가 비트 라인으로 출력될 수 있다.

제6 시간(t6) 이후에, 제3 시간(t3)과 같은 로우 리셋 시간이 진행될 수 있다. 이 경우, 제1 및 제2 플로팅 확산 노드들(FD1, FD2)에 축적된 전하들은 제거될 수 있다. 이후에, 제4 시간(t4)과 같은 리셋 신호의 읽기 시간이 진행되고, 제5 시간(t5)과 같은 전송 시간이 진행될 수 있다. 제1 및 제2 전하들의 전송 회수에 따라, 제3 내지 제6 시간들(T3~T6)은 반복될 수 있다.

도 4a 및 도 4b는 픽셀의 집적 동작의 예시를 보여주는 도면들이다. 도 1, 도 2a, 도 2c, 도 4a, 및 도 4b를 참조하면, 제2 픽셀(PX2)은 P형 기판(P-epi), 광 검출 영역(LDA), 제1 및 제2 브리징 확산 영역들(BD1, BD2), 제1 및 제2 플로팅 확산 노드들(FD1, FD2), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. 제3 방향(DR3)은 수광 방향으로, 제1 및 제2 방향들(DR1, DR2)과 수직한 것으로 정의된다. 도 4a의 구성들은 도 2c의 구성들과 유사하므로, 이에 대한 상세한 설명은 생략된다.

제2 픽셀(PX2)의 P형 기판(P-epi)에는 0V의 전압이 인가될 수 있다. 예를 들어, 스위치 제어 신호(CRTL)가 로우 레벨일 때, 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 및 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디는 접지단과 연결되고, 0V의 전압이 인가될 수 있다.

제2 픽셀(PX2)은 집적 주기 동안 로우 드라이버(122)로부터 제1 및 제2 포토 게이트 신호들(PG1, PG2)을 수신할 수 있다. 제1 및 제2 포토 게이트 신호들(PG1, PG2)은 제1 레벨 및 제2 레벨로 토글되는 서로 다른 위상의 토글 전압을 제공하는 신호들일 수 있다. 예를 들어, 제1 레벨은 0V이고, 제2 레벨은 1V일 수 있다. 즉, 토글 전압의 차이는 1V일 수 있다. 로우 드라이버(122)는 제1 및 제2 포토 게이트 신호들(PG1, PG2)을 기반으로 전하들을 집적할 수 있다.

도 4a를 참조하면, 제1 포토 게이트 신호(PG1)가 0V인 경우 제2 포토 게이트 신호(PG2)는 1V일 수 있다. 따라서, 제2 포토 게이트 전극(GP2)과 P형 기판(P-epi) 사이에는 전압 차이가 발생하고, 제2 전하들은 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 집적될 수 있다. 실시 예에 따라, 제2 전하들은 광 검출 영역(LDA)을 통해 제2 브리징 확산 영역(BD2)에 저장될 수 있다.

도 4b를 참조하면, 제1 포토 게이트 신호(PG1)가 1V인 경우 제2 포토 게이트 신호(PG2)는 0V일 수 있다. 따라서, 제1 포토 게이트 전극(GP1)과 P형 기판(P-epi) 사이에는 전압 차이가 발생하고, 제1 전하들은 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 집적될 수 있다. 실시 예에 따라, 제1 전하들은 광 검출 영역(LDA)을 통해 제1 브리징 확산 영역(BD1)에 저장될 수 있다.

즉, 제2 픽셀(PX2)의 P형 기판(P-epi)의 전위가 0V인 경우, 제1 전하들 또는 제2 전하들을 명확하게 분리 및 집적하기 위해서는 토글 전압의 차이가 커져야 한다. 그러나, 집적 주기 동안 제1 및 제2 포토 게이트 신호들(PG1, PG2)이 토글되면, 로우 드라이버(122)의 전력 소모가 커질 수 있다. 로우 드라이버(122)의 전력 소모를 낮추기 위해서는, 제1 및 제2 포토 게이트 전극들(GP1, GP2)의 면적을 감소시켜 커패시턴스를 줄이거나 토글 전압의 차이를 줄여야 하는데, 이 경우 DC(Demodulation contrast) 특성이 저하될 수 있다. 또한, 도 2c와 같이, P형 기판(P-epi)의 제3 방향(DR3)으로의 연장은 전하 수집에 있어서 일정 수준 이상의 토글 전압을 요구할 수밖에 없다.

도 5a 내지 도 5d는 본 개시의 실시 예에 따른 픽셀의 동작들의 예시를 보여주는 도면들이다. 도 5a 내지 도 5c는 제3 픽셀(PX3)의 집적 동작 및 저장 동작을 나타내고, 도 5d는 제3 픽셀(PX3)의 전송 동작을 나타낸다.

도 1, 도 2a, 도 2c, 및 도 5a 내지 도 5d를 참조하면, 제3 픽셀(PX3)은 P형 기판(P-epi), 광 검출 영역(LDA), 제1 및 제2 브리징 확산 영역들(BD1, BD2), 제1 및 제2 플로팅 확산 노드들(FD1, FD2), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. 제3 방향(DR3)은 수광 방향으로, 제1 및 제2 방향들(DR1, DR2)과 수직한 것으로 정의된다. 도 5a 내지 도 5d의 구성들은 도 2c의 구성들과 유사하므로, 이에 대한 상세한 설명은 생략된다.

제3 픽셀(PX3)의 P형 기판(P-epi)에는 음의 전압(VSSN)이 인가될 수 있다. 예를 들어, 스위치 제어 신호(CRTL)가 하이 레벨일 때, 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 및 제1 및 제2 전송 트랜지스터들(T1, T2)의 바디는 음의 전압(VSSN) 공급단과 연결되고, -1V의 전압이 인가될 수 있다.

제3 픽셀(PX3)은 집적 주기 동안 로우 드라이버(122)로부터 제1 및 제2 포토 게이트 신호들(PG1, PG2)을 수신할 수 있다. 제1 및 제2 포토 게이트 신호들(PG1, PG2)은 제1 레벨 및 제2 레벨로 토글되는 서로 다른 위상의 토글 전압을 제공하는 신호들일 수 있다. 예를 들어, 제1 레벨은 0V이고, 제2 레벨은 0.5V일 수 있다. 즉, 토글 전압의 차이는 0.5V로 도 4a의 토글 전압의 차이 보다 작을 수 있다. 로우 드라이버(122)는 제1 및 제2 포토 게이트 신호들(PG1, PG2)을 기반으로 전하들을 집적할 수 있다.

도 5a를 참조하면, 제1 포토 게이트 신호(PG1)가 0V인 경우 제2 포토 게이트 신호(PG2)는 0.5V일 수 있다. 따라서, 제1 포토 게이트 전극(GP1)과 P형 기판(P-epi) 사이 및 제2 포토 게이트 전극(GP2)과 P형 기판(P-epi) 사이에는 전압 차이가 발생할 수 있다. 제1 전하들은 제1 포토 게이트 전극(GP1)에 인접한 광 검출 영역(LDA)에 집적될 수 있고, 제2 전하들은 제2 포토 게이트 전극(GP2)에 인접한 광 검출 영역(LDA)에 집적될 수 있다. 실시 예에 따라, 제1 전하들은 광 검출 영역(LDA)을 통해 제1 브리징 확산 영역(BD1)에 저장될 수 있다. 실시 예에 따라, 제2 전하들은 광 검출 영역(LDA)을 통해 제2 브리징 확산 영역(BD2)에 저장될 수 있다.

도 5b를 참조하면, 제1 포토 게이트 신호(PG1)가 0.5V인 경우 제2 포토 게이트 신호(PG2)는 0V일 수 있다. 따라서, 제1 포토 게이트 전극(GP1)과 P형 기판(P-epi) 사이 및 제2 포토 게이트 전극(GP2)과 P형 기판(P-epi) 사이에는 전압 차이가 발생할 수 있다. 도 5a의 광 검출 영역(LDA)에 집적된 제1 전하들은 제1 포토 게이트 신호(PG1)에 응답하여 제1 브리징 확산 영역(BD1)에 저장될 수 있다.

도 5c를 참조하면, 제1 포토 게이트 신호(PG1)가 0V인 경우 제2 포토 게이트 신호(PG2)는 0.5V일 수 있다. 따라서, 제1 포토 게이트 전극(GP1)과 P형 기판(P-epi) 사이 및 제2 포토 게이트 전극(GP2)과 P형 기판(P-epi) 사이에는 전압 차이가 발생할 수 있다. 도 5a의 광 검출 영역(LDA)에 집적된 제2 전하들은 제2 포토 게이트 신호(PG2)에 응답하여 제2 브리징 확산 영역(BD2)에 저장될 수 있다.

도 5d를 참조하면, 제1 전송 게이트 신호(TG1)가 하이 레벨인 경우, 제1 및 제2 전송 트랜지스터들(T1, T2)는 턴-온될 수 있다. 제1 전송 게이트 신호(TG1)의 하이 레벨은 제1 및 제2 포토 게이트 신호들(PG1, PG2)의 하이 레벨 보다 클 수 있다. 예를 들어, 제1 전송 게이트 신호(TG1)의 하이 레벨은 1V일 수 있다. 따라서, 제1 브리징 확산 영역(BD1)에 저장된 제1 전하들은 제1 플로팅 확산 노드(FD1)에 전송되고, 제2 브리징 확산 영역(BD2)에 저장된 제2 전하들은 제2 플로팅 확산 노드(FD2)에 전송될 수 있다. 도 5d에 따른 전송 동작 동안, P형 기판(P-epi)은 접지 상태로 되돌아가거나 음의 전압 상태를 유지할 수 있다.

상술된 바와 같이, P형 기판(P-epi)에 음의 전압(VSSN)이 인가되는 경우, 제1 포토 게이트 신호(PG1) 또는 제2 포토 게이트 신호(PG2)가 로우 레벨(예를 들어, 0V)인 경우에도, P형 기판(P-epi) 내부에는 전압 차이가 존재할 수 있다. 따라서, 감지된 광에 의해 생성된 전하들은 제3 방향(DR3)으로 이동하여 광 검출 영역(LDA) 내에 집적될 수 있다. 또한, 제1 포토 게이트 신호(PG1) 또는 제2 포토 게이트 신호(PG2)가 하이 레벨(예를 들어, 0.5V)인 경우, 광 검출 영역(LDA) 내에 집적된 전하들은 제1 방향(DR1)으로 이동하여 제1 브리징 확산 영역(BD1) 또는 제2 브리징 확산 영역(BD2)에 저장될 수 있다. 다시 말해, 제3 픽셀(PX3)의 바디에 음의 전압(VSSN)이 인가되면, 집적 동작 또는 저장 동작을 위한 토글 전압의 차이가 도 4a의 경우보다 줄어들 수 있다. 이에 따라, 제3 픽셀(PX3)은 DC 특성의 저하를 방지하면서도 로우 드라이버(122)의 전력 소모를 줄일 수 있다.

도 6 내지 도 9 각각은 도 1의 픽셀의 예시를 보여주는 단면도들이다. 도 6은 제4 픽셀(PX4)의 단면도이고, 도 7은 제5 픽셀(PX5)의 단면도이고, 도 8은 제6 픽셀(PX6)의 단면도이고, 도 9는 제7 픽셀(PX7)의 단면도이다. 제4 내지 제7 픽셀들(PX4, PX5, PX6, PX7) 각각의 구성들은 도 2c의 제1 픽셀(PX1)의 구성들과 유사하므로, 이에 대한 상세한 설명은 생략된다. 이하, 제4 내지 제7 픽셀들(PX4, PX5, PX6, PX7)은 도 2c의 제1 픽셀(PX1)과의 차이점을 중심으로 설명된다.

도 1, 도 2a, 도 2c, 및 도 6을 참조하면, 제4 픽셀(PX4)은 P형 기판(P-epi), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. P형 기판(P-epi) 내부에는 광 검출 영역(LDA), 제1 플로팅 확산 노드(FD1) 및 제2 플로팅 확산 노드(FD2)가 형성될 수 있다. 제1 및 제2 브리징 확산 영역들(BD1, BD2)은 광 검출 영역(LDA)에 포함될 수 있다.

P형 기판(P-epi)은 상부면 및 하부면을 포함할 수 있고, 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)은 상부면의 상부에 배치될 수 있다. 스위치(SW)는 하부면에 연결될 수 있다. 스위치(SW)는 스위치 제어 신호(CTRL)를 기반으로 P형 기판(P-epi)에 인가되는 전압을 제어할 수 있다. 예를 들어, 스위치(SW)는 집적 주기 동안, 하이 레벨의 스위치 제어 신호(CTRL)에 응답하여 P형 기판(P-epi)에 음의 전압(VSSN)을 인가할 수 있다. 예를 들어, 스위치(SW)는 집적 주기 이외의 주기 동안, 로우 레벨의 스위치 제어 신호(CTRL)에 응답하여 P형 기판(P-epi)에 음의 전압(VSSN)을 또는 접지 전압을 인가할 수 있다.

제1 포토 게이트 전극(GP1)은 제1 포토 게이트 신호(PG1)를 수신할 수 있고, 제2 포토 게이트 전극(GP2)은 제2 포토 게이트 신호(PG2)를 수신할 수 있다. 제1 포토 게이트 신호(PG1)의 위상은 제2 포토 게이트 신호(PG2)의 위상과 서로 반전일 수 있다. 제1 및 제2 포토 게이트 신호들(PG1, PG2)은 집적 주기 동안 하이 레벨 및 로우 레벨로 토글되는 신호를 포함할 수 있다. 실시 예에 따라, 로우 레벨은 0V 보다 작을 수 있다. 예를 들어, 로우 레벨은 음의 전압(VSSN)과 동일한 전위를 가질 수 있다.

도 1, 도 2a, 도 2c, 도 6, 및 도 7을 참조하면, 제5 픽셀(PX5)은 P형 기판(P-epi), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. P형 기판(P-epi)의 하부면에는 스위치(SW)가 연결될 수 있다. 도 7의 P형 기판(P-epi) 및 스위치(SW)는 도 6의 P형 기판(P-epi) 및 스위치(SW)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

제1 포토 게이트 전극(GP1) 및 제2 포토 게이트 전극(GP2)은 P형 기판(P-epi)의 상부면에 수직인 방향(또는 제3 방향(DR3)의 반대 방향)으로 연장될 수 있다. 즉, 제1 및 제2 포토 게이트 전극들(GP1, GP2)은 수직(vertical) 포토 게이트 전극들일 수 있다. 따라서, 제1 및 제2 포토 게이트 전극들(GP1, GP2)의 일부는 P형 기판(P-epi) 내부에 삽입될 수 있다. 이에 따라, 광 검출 영역(LDA)은 제3 방향(DR3)의 반대 방향으로 확장될 수 있다.

도 1, 도 2a, 도 2c, 도 6, 및 도 8을 참조하면, 제6 픽셀(PX6)은 P형 기판(P-epi), 및 제1 내지 제3 포토 게이트 전극들(GP1, GP2, GP3)을 포함할 수 있다. P형 기판(P-epi)의 하부면에는 스위치(SW)가 연결될 수 있다. 도 8의 P형 기판(P-epi) 및 스위치(SW)는 도 6의 P형 기판(P-epi) 및 스위치(SW)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

제3 포토 게이트 전극(GP3)은 제1 및 제2 포토 게이트 전극들(GP1, GP2) 사이에 배치될 수 있다. 즉, 제3 포토 게이트 전극(GP3)에 대응되는 제3 포토 트랜지스터는 제1 포토 트랜지스터(P1) 및 제2 포토 트랜지스터(P2) 사이에 직렬로 연결될 수 있다. 제3 포토 게이트 전극(GP3)은 제1 및 제2 포토 게이트 전극들(GP1, GP2) 각각 보다 제1 방향(DR1)의 길이가 더 길 수 있다. 즉, 제3 포토 게이트 전극(GP3)에 의한 커패시턴스는 제1 및 제2 포토 게이트 전극들(GP1, GP2) 각각에 의한 커패시턴스 보다 클 수 있다.

제3 포토 게이트 전극(GP3)은 제3 포토 게이트 신호(PG3)를 수신할 수 있다. 제3 포토 게이트 신호(PG3)는 집적 주기 동안, 토글되지 않고 0V 이상의 일정한 레벨을 유지할 수 있다. 예를 들어, 일정한 레벨은 1V일 수 있고, 스위치(SW)를 통해 P형 기판(P-epi)에 음의 전압(VSSN)이 인가되면, 전하들은 광 검출 영역(LDA)에 집적될 수 있다.

제1 및 제2 포토 게이트 신호들(PG1, PG2)은 하이 레벨 및 로우 레벨로 토글될 수 있고, 하이 레벨의 제1 및 제2 포토 게이트 신호들(PG1, PG2)에 응답하여 제1 플로팅 확산 노드(FD1) 및 제2 플로팅 확산 노드(FD2)로 전하들이 전송될 수 있다. 즉, 제1 및 제2 포토 게이트 전극들(GP1, GP2)은 토글 신호를 수신하는 것을 제외하고, 실질적으로 도 2c의 제1 및 제2 전송 게이트 전극들(GT1, GT2)의 역할을 수행할 수 있다. 따라서, 제6 픽셀(PX6)은 토글링(toggling) 전송 게이트 구조로 정의될 수 있다.

도 1, 도 2a, 도 2c, 도 6, 및 도 9를 참조하면, 제7 픽셀(PX7)은 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3)을 포함할 수 있다. 제1 내지 제3 서브 픽셀들(SPX1, SPX2, SPX3) 각각은 제1 방향(DR1)으로 배열될 수 있다. 제1 서브 픽셀(SPX1)은 게이트(G), 소스(S), 및 드레인(D)을 포함하는 트랜지스터, 및 P형 기판(P-epi)을 포함할 수 있다. 제1 서브 픽셀(SPX1)의 P형 기판(P-epi)에는 접지 전압(GND)이 인가될 수 있다.

제2 및 제3 서브 픽셀들(SPX2, SPX3) 각각은 도 2c의 제1 픽셀(PX1)과 유사한 구조를 가질 수 있으므로, 이에 대한 상세한 설명은 생략된다. 제2 서브 픽셀(SPX2)은 P형 기판(P-epi), 제1 및 제2 포토 게이트 전극들(GP1, GP2), 및 제1 및 제2 전송 게이트 전극들(GT1, GT2)을 포함할 수 있다. 제3 서브 픽셀(SPX3)은 P형 기판(P-epi), 제3 및 제4 포토 게이트 전극들(GP3, GP4), 및 제3 및 제4 전송 게이트 전극들(GT3, GT4)을 포함할 수 있다.

실시 예에 따라, 제2 서브 픽셀(SPX2)의 P형 기판(P-epi)에는 음의 전압(VSSN)이 인가되고, 제3 서브 픽셀(SPX3)의 P형 기판(P-epi)에는 접지 전압(GND)이 인가될 수 있다.

제2 서브 픽셀(SPX2)의 영역은 제1 DTI(deep trench isolation, DTI1) 및 제2 DTI(DTI2)에 의해 정의될 수 있다. 제1 및 제2 DTI(DTI1, DTI2)는 제2 서브 픽셀(SPX2)에서 생성된 전하들이 제1 및 제3 서브 픽셀들(SPX1, SPX3)로 전송되는 것을 차단할 수 있다. 제1 및 제2 DTI(DTI1, DTI2)는 산화물 또는 폴리 실리콘 등을 포함할 수 있으나, 이에 제한되지 않는다.

제1 및 제2 DTI(DTI1, DTI2)는 제2 서브 픽셀(SPX2)의 P형 기판(P-epi)의 가장자리에 형성될 수 있다. 제1 및 제2 DTI(DTI1, DTI2)는 제3 방향(DR3)으로 연장될 수 있다. 실시 예에 따라, 제1 및 제2 DTI(DTI1, DTI2) 각각은 FDTI(front deep trench isolation)를 의미할 수 있다.

도 10은 도 1의 픽셀의 예시를 보여주는 회로도이다. 도 1, 도 2a, 및 도 10을 참조하면, 제8 픽셀(PX8)은 제1 및 제2 포토 트랜지스터들(P1, P2), 제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22), 제1 및 제2 스토리지 트랜지스터들(S1, S2), 제1 및 제2 읽기 회로들(RC1, RC2), 오버플로우 트랜지스터(OF), 및 스위치(SW)를 포함할 수 있다. 제1 및 제2 포토 트랜지스터들(P1, P2), 제2 및 제4 전송 트랜지스터들(T12, T22), 제1 및 제2 읽기 회로들(RC1, RC2), 오버플로우 트랜지스터(OF), 및 스위치(SW)는 도 2a의 제1 및 제2 포토 트랜지스터들(P1, P2), 제1 및 제2 전송 트랜지스터들(T1, T2), 제1 및 제2 읽기 회로들(RC1, RC2), 오버플로우 트랜지스터(OF), 및 스위치(SW)와 유사하므로, 이에 대한 상세한 설명은 생략된다.

제1 포토 트랜지스터(P1)는 집적 주기 동안 토글되는 제1 포토 게이트 신호(PG1)를 기반으로 제1 전하들을 집적할 수 있다. 제2 포토 트랜지스터(P2)는 집적 주기 동안 토글되는 제2 포토 게이트 신호(PG2)를 기반으로 제2 전하들을 집적할 수 있다. 제2 포토 게이트 신호(PG2)의 위상은 제1 포토 게이트 신호(PG1)의 위상에 반전될 수 있다.

제1 및 제2 스토리지 트랜지스터들(S1, S2)은 제1 및 제2 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 저장할 수 있다. 제1 스토리지 트랜지스터(S1)는 스토리지 게이트 신호(SG)에 기초하여 제1 포토 트랜지스터(P1)로부터 집적된 제1 전하들을 저장하고, 저장된 제1 전하들을 제1 플로팅 확산 노드(FD1)로 이동시킬 수 있다. 제2 스토리지 트랜지스터(S2)는 스토리지 게이트 신호(SG)에 기초하여 제2 포토 트랜지스터(P2)로부터 집적된 제2 전하들을 저장하고, 저장된 제2 전하들을 제2 플로팅 확산 노드(FD2)로 이동시킬 수 있다.

제1 스토리지 트랜지스터(S1)는 집적 주기 동안, 하이 레벨의 스토리지 게이트 신호(SG)에 기초하여 제1 전하들을 저장할 수 있다. 하이 레벨의 스토리지 게이트 신호(SG)에서, 제1 스토리지 트랜지스터(S1)는 전하들을 저장하기 위한 최대 저장 용량을 가질 수 있다. 제1 스토리지 트랜지스터(S1)는 제1 전송 트랜지스터(T11)와 제3 전송 트랜지스터(T12) 사이에 직렬로 연결될 수 있다.

제1 스토리지 트랜지스터(S1)는 집적 주기 이외의 주기 동안, 로우 레벨의 스토리지 게이트 신호(SG)에 기초하여 제1 전하들을 제1 플로팅 확산 노드(FD1)로 전송할 수 있다. 로우 레벨의 스토리지 게이트 신호(SG)에서, 제1 스토리지 트랜지스터(S1)의 저장 용량은 감소할 수 있다. 감소된 저장 용량에 따라, 제1 전하들은 제3 전송 트랜지스터(T12)를 통하여 제1 플로팅 확산 노드(FD1)로 전송될 수 있다.

제2 스토리지 트랜지스터(S2)는 제1 스토리지 트랜지스터(S1)와 마찬가지로, 집적 주기 동안, 하이 레벨의 스토리지 게이트 신호(SG)에 기초하여 제2 전하들을 저장할 수 있다. 제2 스토리지 트랜지스터(S2)는 집적 주기 동안, 로우 레벨의 스토리지 게이트 신호(SG)에 기초하여 제2 전하들을 제2 플로팅 확산 노드(FD2)로 전송할 수 있다. 제2 스토리지 트랜지스터(S2)는 제2 전송 트랜지스터(T21)와 제4 전송 트랜지스터(T22) 사이에 직렬로 연결될 수 있다.

제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22)은 제1 및 제2 포토 트랜지스터들(P1, P2)로부터 집적된 전하들의 이동을 제어한다. 제1 및 제3 전송 트랜지스터들(T11, T12)은 제1 포토 트랜지스터(P1)로부터 집적된 제1 전하들의 제1 플로팅 확산 노드(FD1)로의 이동을 제어한다. 제2 및 제4 전송 트랜지스터들(T21, T22)은 제2 포토 트랜지스터(P2)로부터 집적된 제2 전하들의 제2 플로팅 확산 노드(FD2)로의 이동을 제어한다.

제1 전송 트랜지스터(T11)는 집적 주기 동안, 하이 레벨의 제1 전송 게이트 신호(TG1)에 기초하여 제1 전하들을 제1 포토 트랜지스터(P1)로부터 제1 스토리지 트랜지스터(S1)로 이동시킬 수 있다. 제1 전송 트랜지스터(T11)는 전송 시간 동안, 로우 레벨의 제1 전송 게이트 신호(TG1)에 기초하여 제1 스토리지 트랜지스터(S1)에 저장된 제1 전하들의 제1 포토 트랜지스터(P1)로의 이동을 차단시킬 수 있다. 제1 전송 트랜지스터(T11)는 제1 포토 트랜지스터(P1)와 제1 스토리지 트랜지스터(S1) 사이에 직렬로 연결될 수 있다.

제3 전송 트랜지스터(T21)는 제1 전송 트랜지스터(T11)와 유사하게, 제1 전송 게이트 신호(TG1)에 기초하여, 제2 전하들의 제2 포토 트랜지스터(P2)로부터 제2 스토리지 트랜지스터(S2)로의 이동을 제어할 수 있다. 제3 전송 트랜지스터(T21)는 제2 포토 트랜지스터(P2)와 제2 스토리지 트랜지스터(S2) 사이에 직렬로 연결될 수 있다.

제2 전송 트랜지스터(T12)는 제1 스토리지 트랜지스터(S1)와 제1 플로팅 확산 노드(FD1) 사이에 직렬로 연결될 수 있다. 제2 전송 트랜지스터(T12)는 제2 전송 게이트 신호(TG2)를 기반으로 제1 스토리지 트랜지스터(S1)에 저장된 제1 전하들을 제1 플로팅 확산 노드(FD1)에 전송할 수 있다. 제4 전송 트랜지스터(T22)는 제2 스토리지 트랜지스터(S2)와 제2 플로팅 확산 노드(FD2) 사이에 직렬로 연결될 수 있다. 제4 전송 트랜지스터(T22)는 제2 전송 게이트 신호(TG2)를 기반으로 제2 스토리지 트랜지스터(S2)에 저장된 제2 전하들을 제2 플로팅 확산 노드(FD2)에 전송할 수 있다. 제2 및 제4 전송 트랜지스터들(T12, T22)은 도 2a의 제1 및 제2 전송 트랜지스터들(T1, T2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.

제1 읽기 회로(RC1)는 제1 플로팅 확산 노드(FD1)에 저장된 전하들에 기초하여 제1 이미지 신호(OUT1)를 생성한다. 제1 읽기 회로(RC1)는 제1 리셋 트랜지스터(R1), 제1 소스 팔로워 트랜지스터(SF1), 및 제1 선택 트랜지스터(SE1)를 포함할 수 있다. 제2 읽기 회로(RC2)는 제2 플로팅 확산 노드(FD2)에 저장된 전하들에 기초하여 제2 이미지 신호(OUT2)를 생성한다. 제2 읽기 회로(RC2)는 제2 리셋 트랜지스터(R2), 제2 소스 팔로워 트랜지스터(SF2), 및 제2 선택 트랜지스터(SE2)를 포함할 수 있다.

제1 탭(TAP1)은 제1 포토 트랜지스터(P1), 제1 및 제3 전송 트랜지스터들(T11, T12), 제1 스토리지 트랜지스터(S1), 및 제1 읽기 회로(RC1)를 포함할 수 있다. 제2 탭(TAP2)은 제2 포토 트랜지스터(P2), 제2 및 제4 전송 트랜지스터들(T21, T22), 제2 스토리지 트랜지스터(S2), 및 제2 읽기 회로(RC2)를 포함할 수 있다. 제1 탭(TAP1) 및 제2 탭(TAP2)은 서로 다른 위상의 제1 포토 게이트 신호(PG1) 및 제2 포토 게이트 신호(PG2)를 수신하는 것을 제외하면, 실질적으로 동일하게 구현되고 동작할 수 있다. 제1 포토 게이트 신호(PG1) 및 제2 포토 게이트 신호(PG2)는 180도의 위상 차이를 가질 수 있다.

오버플로우 트랜지스터(OF)는 제1 포토 트랜지스터(P1) 및 제2 포토 트랜지스터(P2) 사이 노드에 병렬로 연결될 수 있다. 오버플로우 트랜지스터(OF)는 집적 주기 이외의 주기 동안 턴-온되어, 제1 포토 트랜지스터(P1)에 집적된 제1 전하들 및 제2 포토 트랜지스터(P2)에 집적된 제2 전하들을 제거할 수 있다.

스위치(SW)는 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22)의 바디, 및 제1 및 제2 스토리지 트랜지스터들(S1, S2)의 바디에 연결될 수 있다. 스위치(SW)는 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22)의 바디, 및 제1 및 제2 스토리지 트랜지스터들(S1, S2)의 바디에 접지 전압 또는 음의 전압(VSSN)을 인가할 수 있다.

스위치(SW)는 스위치 제어 신호(CTRL) 또는 스위치 제어 신호(CTRL)의 반전 신호(CTRLB)를 기반으로 동작할 수 있다. 스위치(SW)는 하이 레벨의 스위치 제어 신호(CTRL)에 응답하여 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22)의 바디, 및 제1 및 제2 스토리지 트랜지스터들(S1, S2)의 바디에 음의 전압(VSSN)을 인가할 수 있다. 스위치(SW)는 로우 레벨의 스위치 제어 신호(CTRL)에 응답하여 제1 및 제2 포토 트랜지스터들(P1, P2)의 바디, 제1 내지 제4 전송 트랜지스터들(T11, T12, T21, T22)의 바디, 및 제1 및 제2 스토리지 트랜지스터들(S1, S2)의 바디에 접지 전압을 인가할 수 있다. 스위치 제어 신호(CTRL)는 집적 주기 동안 하이 레벨을 유지할 수 있다.

도 11은 도 1의 픽셀의 예시를 보여주는 회로도이다. 도 1, 도 2a, 도 10, 및 도 11을 참조하면, 제9 픽셀(PX9)은 제1 내지 제4 탭(TAP1, TAP2, TAP3, TAP4), 오버플로우 트랜지스터(OF), 및 스위치(SW)를 포함할 수 있다.

제1 탭(TAP1)은 제1 포토 트랜지스터(P1), 제1 및 제3 전송 트랜지스터들(T11, T12), 및 제1 스토리지 트랜지스터(S1), 및 제1 읽기 회로(RC1)를 더 포함할 수 있다. 제2 탭(TAP2)은 제2 포토 트랜지스터(P2), 제2 및 제4 전송 트랜지스터들(T21, T22), 제2 스토리지 트랜지스터(S2), 및 제2 읽기 회로(RC2)를 포함할 수 있다. 제1 탭(TAP1) 및 제2 탭(TAP2)은 도 10의 제1 탭(TAP1) 및 제2 탭(TAP2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.

제3 탭(TAP3)은 제3 포토 트랜지스터(P3), 제5 및 제7 전송 트랜지스터들(T31, T32), 및 제3 스토리지 트랜지스터(S3), 및 제3 읽기 회로(RC3)를 더 포함할 수 있다. 제4 탭(TAP4)은 제4 포토 트랜지스터(P4), 제6 및 제8 전송 트랜지스터들(T41, T42), 제4 스토리지 트랜지스터(S4), 및 제4 읽기 회로(RC4)를 포함할 수 있다. 제3 탭(TAP3) 및 제4 탭(TAP4)은 제1 포토 게이트 신호(PG1) 및 제2 포토 게이트 신호(PG2)와 서로 다른 위상인 제3 포토 게이트 신호(PG3) 및 제4 포토 게이트 신호(PG4)를 수신하는 것을 제외하면, 제1 탭(TAP1) 및 제2 탭(TAP1) 유사하다. 예를 들어, 제3 포토 게이트 신호(PG3)는 제1 포토 게이트 신호(PG1)와 90도의 위상 차이를 가질 수 있고, 제4 포토 게이트 신호(PG4)는 제1 포토 게이트 신호(PG1)와 270도의 위상 차이를 가질 수 있다.

제1 내지 제4 포토 게이트 신호들(PG1~PG4)은 서로 셔플될 수 있다. 제1 내지 제4 탭들(TAP1~TAP4) 각각은 0도, 90도, 180도, 및 270도의 위상 정보를 모두 갖는 이미지 신호들(OUT1, OUT2, OUT3, OUT4)를 출력할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함될 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 이미지 검출 시스템
120: 깊이 센서
PX1~PX9: 픽셀
CC: 전하 집적 회로
RC1, RC2: 읽기 회로
T1, T2: 전송 트랜지스터
OF: 오버플로우 트랜지스터
SW: 스위치

Claims

감지된 광을 기반으로 이미지 신호를 생성하는 픽셀을 포함하는 깊이 센서에 있어서, 상기 픽셀은:
집적 주기 동안 토글되는 제1 포토 게이트 신호를 기반으로 제1 전하들을 집적하도록 구성된 제1 포토 트랜지스터;
상기 집적 주기 동안 토글되는 제2 포토 게이트 신호를 기반으로 제2 전하들을 집적하도록 구성된 제2 포토 트랜지스터;
상기 제1 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 상기 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 트랜지스터;
상기 제2 포토 트랜지스터에 연결되어, 상기 제1 전송 게이트 신호를 기반으로 상기 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 트랜지스터; 및
상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디와 연결되어, 상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디에 인가되는 전압을 제어하도록 구성된 스위치를 포함하는 깊이 센서.
제1 항에 있어서,
상기 제1 포토 트랜지스터는 상기 집적 주기 동안:
로우 레벨의 상기 제1 포토 게이트 신호에 응답하여 상기 제1 전하들을 집적하고,
하이 레벨의 상기 제1 포토 게이트 신호에 응답하여 집적된 상기 제1 전하들을 제1 방향으로 이동시켜 저장하도록 구성된 깊이 센서.
제2 항에 있어서,
상기 제2 포토 트랜지스터는 상기 집적 주기 동안:
로우 레벨의 상기 제2 포토 게이트 신호에 응답하여 상기 제2 전하들을 집적하고,
하이 레벨의 상기 제2 포토 게이트 신호에 응답하여 집적된 상기 제2 전하들을 상기 제1 방향의 반대 방향으로 이동시켜 저장하도록 구성된 깊이 센서.
제3 항에 있어서,
상기 제2 포토 게이트 신호의 위상은 상기 제1 포토 게이트 신호의 위상에 반전인 깊이 센서.
제1 항에 있어서,
상기 제1 전송 트랜지스터는:
하이 레벨의 상기 제1 전송 게이트 신호에 응답하여 상기 제1 전하들을 상기 제1 플로팅 확산 노드에 전송하고,
로우 레벨의 상기 제1 전송 게이트 신호에 응답하여 상기 제1 전하들의 상기 제1 플로팅 확산 노드로의 전송을 차단하도록 구성된 깊이 센서.
제1 항에 있어서,
상기 제2 전송 트랜지스터는:
하이 레벨의 상기 제1 전송 게이트 신호에 응답하여 상기 제2 전하들을 상기 제2 플로팅 확산 노드에 전송하고,
로우 레벨의 상기 제1 전송 게이트 신호에 응답하여 상기 제2 전하들의 상기 제2 플로팅 확산 노드로의 전송을 차단하도록 구성된 깊이 센서.
제1 항에 있어서,
상기 스위치는 스위치 제어 신호를 기반으로:
상기 집적 주기 동안, 상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디에 음의 전압을 인가하고,
상기 집적 주기 이외의 주기 동안, 상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디에 상기 음의 전압 또는 접지 전압을 인가하도록 구성된 깊이 센서.
제1 항에 있어서,
상기 제1 포토 트랜지스터 및 상기 제2 포토 트랜지스터 사이에 병렬로 연결된 오버플로우 트랜지스터를 더 포함하고,
상기 오버플로우 트랜지스터는 상기 집적 주기 이외의 주기 동안 턴-온되어 상기 제1 포토 트랜지스터에 집적된 상기 제1 전하들 및 상기 제2 포토 트랜지스터에 집적된 상기 제2 전하들을 제거하도록 구성된 깊이 센서.
감지된 광을 기반으로 이미지 신호를 생성하는 픽셀을 포함하는 깊이 센서에 있어서, 상기 픽셀은:
집적 주기 동안 토글되는 제1 포토 게이트 신호를 수신하여 제1 전하들을 광 검출 영역에 집적하도록 구성된 제1 포토 게이트 전극;
상기 집적 주기 동안 토글되는 제2 포토 게이트 신호를 수신하여 제2 전하들을 상기 광 검출 영역에 집적하도록 구성된 제2 포토 게이트 전극;
상기 제1 포토 게이트 전극과 제1 방향으로 이격되어 배치되고, 제1 전송 게이트 신호를 수신하여 상기 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 게이트 전극;
상기 제2 포토 게이트 전극과 상기 제1 방향의 반대 방향으로 이격되어 배치되고, 상기 제1 전송 게이트 신호를 수신하여 상기 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 게이트 전극; 및
상기 광 검출 영역, 상기 제1 플로팅 확산 노드, 및 상기 제2 플로팅 확산 노드가 형성된 기판을 포함하되,
상기 기판에는 상기 집적 주기 동안 음의 전압이 인가되는 깊이 센서.
제1 클럭 신호에 기초하여 조사 광을 외부로 출력하는 광원;
상기 제1 클럭 신호 및 상기 제1 클럭 신호와 집적 주기 동안 반전되는 제2 클럭 신호에 기초하여, 객체로부터 반사된 조사 광을 감지하여 이미지 신호를 생성하는 픽셀을 포함하는 깊이 센서; 및
상기 이미지 신호에 기초하여 상기 깊이 센서와 상기 객체 사이의 거리를 계산하는 프로세서를 포함하되,
상기 픽셀은:
상기 집적 주기 동안 토글되는 제1 포토 게이트 신호를 기반으로 제1 전하들을 집적하도록 구성된 제1 포토 트랜지스터;
상기 집적 주기 동안 토글되는 제2 포토 게이트 신호를 기반으로 제2 전하들을 집적하도록 구성된 제2 포토 트랜지스터;
상기 제1 포토 트랜지스터에 연결되어, 제1 전송 게이트 신호를 기반으로 상기 제1 전하들을 제1 플로팅 확산 노드에 전송하도록 구성된 제1 전송 트랜지스터;
상기 제2 포토 트랜지스터에 연결되어, 상기 제1 전송 게이트 신호를 기반으로 상기 제2 전하들을 제2 플로팅 확산 노드에 전송하도록 구성된 제2 전송 트랜지스터; 및
상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디와 연결되어, 상기 제1 포토 트랜지스터의 바디, 상기 제2 포토 트랜지스터의 바디, 상기 제1 전송 트랜지스터의 바디, 및 상기 제2 전송 트랜지스터의 바디에 인가되는 전압을 제어하도록 구성된 스위치를 포함하는 이미지 검출 시스템.