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KR20220168774A - 더미 게이트 구조체를 갖는 반도체 소자 - Google Patents

더미 게이트 구조체를 갖는 반도체 소자 Download PDF

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KR20220168774A
KR20220168774A KR1020210078683A KR20210078683A KR20220168774A KR 20220168774 A KR20220168774 A KR 20220168774A KR 1020210078683 A KR1020210078683 A KR 1020210078683A KR 20210078683 A KR20210078683 A KR 20210078683A KR 20220168774 A KR20220168774 A KR 20220168774A
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KR
South Korea
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layer
gate structures
dummy gate
region
horizontal direction
Prior art date
Application number
KR1020210078683A
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English (en)
Inventor
강종인
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/568,262 priority patent/US20220406786A1/en
Priority to TW111105204A priority patent/TWI854190B/zh
Priority to CN202210287147.8A priority patent/CN115497940A/zh
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Abstract

반도체 소자는 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며; 상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체는 상기 활성 영역과 교차하며 상기 기판에 매립되고; 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 및 상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 서로 상기 제2 수평 방향으로 이격된 더미 게이트 구조체들을 포함한다. 상기 더미 게이트 구조체들은 상기 게이트 구조체와 상기 제2 수평 방향으로 이격되며 상기 영역 분리층에 매립된다.

Description

더미 게이트 구조체를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING DUMMY GATE STRUCTURES}
본 개시의 기술적 사상은 더미 게이트 구조체를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화 되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 반도체 소자의 신뢰성을 저하시키지 않고 소자는 크기를 줄이는 기술이 요구된다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 더미 게이트 구조체를 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며; 상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체는 상기 활성 영역과 교차하며 상기 기판에 매립되고; 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 및 상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 서로 상기 제2 수평 방향으로 이격된 더미 게이트 구조체들을 포함할 수 있다. 상기 더미 게이트 구조체들은 상기 게이트 구조체와 상기 제2 수평 방향으로 이격되며 상기 영역 분리층에 매립될 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며; 상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들은 상기 활성 영역과 교차하며 상기 기판에 매립되고; 상기 게이트 구조체들을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 및 상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 상기 제2 수평 방향으로 서로 제1 거리만큼 이격된 더미 게이트 구조체들을 포함할 수 있다. 상기 더미 게이트 구조체들은 상기 게이트 구조체들과 상기 제2 수평 방향으로 이격되며, 상기 더미 게이트 구조체들과 상기 게이트 구조체들 사이의 최단 거리는 상기 제1 거리보다 클 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며; 상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체는 상기 활성 영역과 교차하며 상기 기판에 매립되고; 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 상기 비트 라인 구조체와 상기 제1 수평 방향으로 이격되며 상기 영역 분리층 상에 배치되는 비트 라인 물질층; 상기 인터페이스 영역에 배치되며 상기 비트 라인 구조체 및 상기 비트 라인 물질층의 측면과 접하는 에지 스페이서들; 상기 셀 영역에서 상기 비트 라인 구조체 하부에 배치되며 상기 활성 영역과 접하는 다이렉트 콘택; 상기 게이트 구조체의 측면에 배치되며 상기 활성 영역과 접하는 베리드 콘택; 및 상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 서로 상기 제2 수평 방향으로 이격된 더미 게이트 구조체들을 포함할 수 있다. 상기 더미 게이트 구조체들은 상기 게이트 구조체와 상기 제2 수평 방향으로 이격되며 상기 영역 분리층에 매립될 수 있다.
본 개시의 실시 예들에 따르면 셀 영역에 게이트 구조체를 형성할 때 인터페이스 영역에 더미 게이트 구조체를 동시에 형성하여 후속되는 공정에서 공정 편차를 줄일 수 있으며 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 선 II-II' 및 III-III'을 따른 수직 단면도들이다.
도 4 내지 도 33은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 34는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다.
도 35 내지 도 38은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도들 및 수직 단면도들이다.
도 39 내지 도 41은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도들 및 수직 단면도들이다.
도 42 내지 도 44는 본 개시의 실시 예들에 따른 반도체 소자의 평면도들이다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 3은 도 1에 도시된 반도체 소자의 선 II-II' 및 III-III'을 따른 수직 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(102), 게이트 구조체(WL), 더미 게이트 구조체(DWL), 비트 라인 구조체(BLS), 에지 스페이서(130), 절연 스페이서(142), 베리드 콘택(BC), 도전성 패턴(152), 하부 전극(160), 커패시터 유전층(162) 및 상부 전극(164)을 포함할 수 있다.
기판(102)은 셀 영역(MCA) 및 인터페이스 영역(IA)을 포함할 수 있다. 셀 영역(MCA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 인터페이스 영역(IA)은 로우 디코더 및 센스 앰프 등이 배치되는 주변 회로 영역(미도시)과 셀 영역(MCA) 사이의 영역을 의미할 수 있다. 예를 들어, 인터페이스 영역(IA)은 셀 영역(MCA)을 둘러쌀 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(102)은 활성 영역(AR), 소자 분리층(104) 및 영역 분리층(106)을 포함할 수 있다. 소자 분리층(104)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 셀 영역(MCA) 내에서 활성 영역들(AR)을 정의할 수 있다. 예를 들어, 활성 영역들(AR)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역들(AR)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다.
영역 분리층(106)은 인터페이스 영역(IA)을 정의할 수 있다. 예를 들어, 단면도에서 영역 분리층(106)이 배치되는 영역 및 영역 분리층(106)에 대해 셀 영역(MCA)과 대향하는 영역을 인터페이스 영역(IA)으로 지칭할 수 있다. 평면도에서, 영역 분리층(106)은 셀 영역(MCA)을 둘러쌀 수 있다.
영역 분리층(106)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있다. 단면도에서, 영역 분리층(106)의 수평 폭은 영역 분리층(106)은 순차적으로 적층되는 제1 영역 분리층(106a), 제2 영역 분리층(106b) 및 제3 영역 분리층(106c)을 포함할 수 있다. 제1 영역 분리층(106a) 및 제3 영역 분리층(106c)은 실리콘 산화물을 포함할 수 있으며, 제2 영역 분리층(106b)은 실리콘 질화물을 포함할 수 있다. 영역 분리층(106)은 활성 영역(AR)을 인터페이스 영역(IA) 내의 기판(102)의 부분과 전기적으로 절연시킬 수 있다.
평면도에서, 게이트 구조체들(WL)은 셀 영역(MCA) 내에서 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 일 실시 예에서, 게이트 구조체들(WL)은 인터페이스 영역(IA)으로 더 연장될 수 있다. 본 명세서에서, x방향 및 y방향은 각각 제1 수평 방향 및 제2 수평 방향으로 지칭될 수 있다. 또한, 게이트 구조체들(WL)은 활성 영역(AR)을 가로지를 수 있다. 예를 들어, 하나의 활성 영역(AR)에는 두 개의 게이트 구조체들(WL)이 교차될 수 있다. 단면도에서, 게이트 구조체들(WL)은 기판(102) 내에 매립될 수 있으며, 예를 들어 게이트 구조체들(WL)은 기판(102) 내에 형성된 트렌치의 내부에 배치될 수 있다. 반도체 소자(100)는 상기 트렌치의 내부에 배치되는 게이트 유전층(107), 게이트 도전층(108) 및 게이트 캡핑층(109)을 더 포함할 수 있다. 게이트 유전층(107)은 상기 트렌치의 내벽에 컨포멀하게 형성될 수 있다. 게이트 도전층(108)은 상기 트렌치의 하부에 배치될 수 있으며, 게이트 캡핑층(109)은 게이트 구조체(WL)의 상부에 배치될 수 있다. 게이트 캡핑층(109)의 상면은 소자 분리층(104) 및 영역 분리층(106)의 상면과 공면을 이룰 수 있다.
평면도에서, 더미 게이트 구조체들(DWL)은 인터페이스 영역(IA)에 배치될 수 있으며 게이트 구조체들(WL)과 y방향으로 이격될 수 있다. 더미 게이트 구조체들(DWL)은 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 단면도에서, 더미 게이트 구조체들(DWL)은 영역 분리층(106) 내에 배치될 수 있다. 더미 게이트 구조체들(DWL)은 게이트 구조체들(WL)과 동일하거나 유사한 구성을 가질 수 있다. 예를 들어, 더미 게이트 구조체들(DWL)은 게이트 유전층(107), 게이트 도전층(108) 및 게이트 캡핑층(109)을 포함할 수 있다.
더미 게이트 구조체(DWL)의 y방향 수평 폭은 게이트 구조체(WL)의 y방향 수평 폭과 동일할 수 있다. 평면도에서, 게이트 구조체들(WL) 및 더미 게이트 구조체들(DWL)은 각각 y방향으로 서로 일정한 간격으로 이격될 수 있다. 예를 들어, 게이트 구조체들(WL)은 y방향으로 제1 거리(D1)만큼 서로 이격될 수 있으며, 더미 게이트 구조체들(DWL)은 y방향으로 제2 거리(D2)만큼 서로 이격될 수 있다. 제1 거리(D1) 및 제2 거리(D2)는 실질적으로 동일할 수 있다. 그러나, 인접하는 게이트 구조체(WL)와 더미 게이트 구조체(DWL) 사이의 거리, 즉 게이트 구조체들(WL)과 더미 게이트 구조체들(DWL)의 최단 거리인 제3 거리(D3)는 제1 거리(D1) 및 제2 거리(D2)보다 클 수 있다. 예를 들어, 제3 거리(D3)는 제1 거리(D1) 및 제2 거리(D2)의 2배 이상일 수 있다.
반도체 소자(100)는 소자 분리층(104), 영역 분리층(106), 게이트 구조체(WL) 및 더미 게이트 구조체(DWL)의 상면을 덮는 버퍼층(120)을 더 포함할 수 있다. 버퍼층(120)은 실리콘 질화물을 포함할 수 있다.
평면도에서, 비트 라인 구조체들(BLS)은 y방향으로 연장되며, 서로 x방향으로 이격될 수 있다. 비트 라인 구조체(BLS)는 y방향으로 연장되는 바 형상을 가질 수 있다. 단면도에서, 비트 라인 구조체(BLS)는 버퍼층(120) 상에 순차적으로 적층되는 제1 도전층(122), 제2 도전층(124) 및 제3 도전층(126)을 포함할 수 있다.
반도체 소자(100)는 비트 라인 구조체(BLS) 상에 순차적으로 적층되는 제1 캡핑층(128) 및 절연 라이너(132)를 더 포함할 수 있다. 제1 도전층(122), 제2 도전층(124), 제3 도전층(126) 및 제1 캡핑층(128)은 y방향으로 연장될 수 있으며, 단면도에서, 실질적으로 동일한 폭을 가질 수 있다. 절연 라이너(132)는 셀 영역(MCA) 내에서 제1 캡핑층(128)을 덮을 수 있으며, 인터페이스 영역(IA)으로 연장될 수 있다. 예를 들어, 절연 라이너(132)는 기판(102) 및 영역 분리층(106)의 상면을 덮을 수 있다.
제1 도전층(122)은 폴리실리콘을 포함할 수 있으며, 제2 도전층(124) 및 제3 도전층(126)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(128) 및 절연 라이너(132)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제1 캡핑층(128) 및 절연 라이너(132)는 실리콘 질화물을 포함할 수 있다.
버퍼층(120), 제1 도전층(122), 제2 도전층(124), 제3 도전층(126) 및 제1 캡핑층(128)은 인터페이스 영역(IA)으로 더 연장될 수 있다. 예를 들어, 버퍼층(120), 제1 도전층(122), 제2 도전층(124), 제3 도전층(126) 및 제1 캡핑층(128)의 단부는 영역 분리층(106) 상에 위치할 수 있다.
반도체 소자(100)는 비트 라인 구조체(BLS)가 활성 영역(AR)과 접하는 부분에서, 비트 라인 구조체(BLS)의 하부에 배치되는 다이렉트 콘택(DC)을 더 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 기판(102)의 상면에 형성된 리세스의 내부를 채울 수 있다. 평면도에서, 다이렉트 콘택(DC)은 활성 영역(AR)의 중앙부와 접할 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(122)의 상면과 동일한 레벨에 위치할 수 있다. 비트 라인 구조체(BLS)는 다이렉트 콘택들(DC) 상에 배치될 수 있으며, 다이렉트 콘택(DC)은 활성 영역(AR)을 비트 라인 구조체(BLS)와 전기적으로 연결시킬 수 있다. 예를 들어, 다이렉트 콘택(DC)은 비트 라인 구조체(BLS)의 제1 도전층(122)을 관통할 수 있으며, 제2 도전층(124) 및 제3 도전층(126)과 전기적으로 연결될 수 있다. 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다.
반도체 소자(100)는 에지 스페이서(130)를 더 포함할 수 있다. 에지 스페이서(130)는 버퍼층(120), 제1 도전층(122), 제2 도전층(124), 제3 도전층(126) 및 제1 캡핑층(128)의 단부를 덮을 수 있다. 에지 스페이서(130)는 인터페이스 영역(IA) 내에 배치될 수 있으며, 예를 들어 영역 분리층(106) 상에 배치될 수 있다. 에지 스페이서(130)는 셀 영역(MCA)으로부터 연장되는 절연 라이너(132)에 의해 덮일 수 있다. 에지 스페이서(130)는 실리콘 산화물을 포함할 수 있다.
반도체 소자(100)는 영역 분리층(106) 상에 배치되는 비트 라인 물질층(BLp)을 더 포함할 수 있다. 비트 라인 물질층(BLp)은 비트 라인 구조체(BLS)와 동일하거나 유사한 구성을 포함할 수 있다. 예를 들어, 비트 라인 물질층(BLp)은 제1 도전층(122), 제2 도전층(124) 및 제3 도전층(126)을 포함할 수 있다. 비트 라인 물질층(BLp)의 단면은 영역 분리층(106) 상에 배치될 수 있으며, 에지 스페이서(130)와 접할 수 있다.
반도체 소자(100)는 층간 절연층(134) 및 제2 캡핑층(140)을 더 포함할 수 있다. 층간 절연층(134)은 인터페이스 영역(IA) 내에서 절연 라이너(132) 상에 배치될 수 있다. 또한, 층간 절연층(134)은 에지 스페이서(130)의 측면에 배치될 수 있다. 층간 절연층(134)의 상면은 셀 영역(MCA)에서의 절연 라이너(132)의 상면과 공면을 이룰 수 있다. 층간 절연층(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제2 캡핑층(140)은 셀 영역(MCA) 및 인터페이스 영역(IA)에 배치될 수 있다. 제2 캡핑층(140)은 셀 영역(MCA) 내에서 절연 라이너(132)를 덮을 수 있으며, 인터페이스 영역(IA) 내에서 층간 절연층(134)을 덮을 수 있다.
절연 스페이서들(142)은 비트 라인 구조체들(BLS)의 양 측면에 각각 배치될 수 있으며, y방향으로 연장될 수 있다. 절연 스페이서들(142)은 또한 제1 캡핑층(128), 절연 라이너(132) 및 제2 캡핑층(140)의 측면을 덮을 수 있다. 일부 절연 스페이서들(142)은 기판(102)의 리세스 내부로 연장될 수 있으며 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(142)은 단일층 또는 다중층으로 이루어질 수 있다.
베리드 콘택(BC)은 비트 라인 구조체들(BLS) 사이에 배치될 수 있다. 베리드 콘택(BC)의 상면은 제2 캡핑층(140)의 상면보다 낮은 레벨에 위치할 수 있으며, 베리드 콘택(BC)의 하부는 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 활성 영역(AR)과 접할 수 있다. 반도체 소자(100)는 평면도에서 y방향을 따라 베리드 콘택(BC)과 교대로 배치되는 펜스 절연층들(미도시)을 더 포함할 수 있다. 상기 펜스 절연층들은 게이트 전극들과 중첩될 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
평면도에서 랜딩 패드(LP)는 베리드 콘택(BC)과 중첩되게 배치될 수 있다. 단면도에서, 베리드 콘택(BC) 상에 배리어 패턴(150) 및 도전성 패턴(152)이 배치될 수 있다. 도전성 패턴(152)의 상면은 평면도에 도시된 랜딩 패드(LP)와 대응할 수 있다. 배리어 패턴(150)은 비트 라인 구조체(BLS) 및 베리드 콘택(BC)의 상면들을 따라 컨포멀하게 형성될 수 있으며, 도전성 패턴(152)은 배리어 패턴(150) 상에 배치될 수 있다. 예를 들어, 도전성 패턴(152)의 하면은 제2 캡핑층(140)의 상면보다 낮은 레벨에 위치하며 베리드 콘택(BC)과 대응할 수 있다. 도전성 패턴(152)의 상면은 제2 캡핑층(140)보다 높은 레벨에 위치할 수 있다. 도전성 패턴(152)은 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다.
반도체 소자(100)는 랜딩 패드들(LP) 사이에 배치되는 절연 구조물(155)을 더 포함할 수 있다. 절연 구조물(155)은 도전성 패턴들(152)을 서로 전기적으로 절연시킬 수 있다. 절연 구조물들(155)의 상면은 도전성 패턴(152)의 상면과 공면을 이룰 수 있다. 일 실시 예에서, 도전성 패턴(152)은 텅스텐을 포함할 수 있으며, 절연 구조물(155)은 실리콘 산화물을 포함할 수 있다.
랜딩 패드(LP) 상에는 반도체 소자(100)의 커패시터 구조물이 배치될 수 있다. 커패시터 구조물은 하부 전극(160), 커패시터 유전층(162) 및 상부 전극(164)으로 구성될 수 있다. 각 하부 전극(160)은 대응하는 랜딩 패드(LP)와 접하도록 배치될 수 있으며, 커패시터 유전층(162)은 절연 구조물(155) 및 하부 전극(160)을 따라 컨포멀하게 배치될 수 있다. 상부 전극(164)은 커패시터 유전층(162) 상에 배치될 수 있다.
반도체 소자(100)는 절연 구조물(155) 상에 배치되는 상부 절연층(170)을 더 포함할 수 있다. 상부 절연층(170)은 인터페이스 영역(IA) 내에 배치될 수 있으며, 상부 전극(164)과 접할 수 있다. 예를 들어, 상부 절연층(170)의 하면은 도전성 패턴(152) 및 절연 구조물(155)과 접할 수 있으며, 상부 절연층(170)의 상면은 상부 전극(164)의 상면과 공면을 이룰 수 있다.
도 4 내지 도 33은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 도 4, 7, 10, 13, 16, 19, 22, 25, 28 및 31은 평면도들이다. 도 5, 8, 11, 14, 17, 20, 23, 26, 29 및 32는 각각 도 4, 7, 10, 13, 16, 19, 22, 25, 28 및 31의 선 I-I'을 수직 단면도들이다. 도 6, 9, 12, 15, 18, 21, 24, 27, 30 및 33은 각각 도 4, 7, 10, 13, 16, 19, 22, 25, 28 및 31의 선 II-II' 및 III-III'을 따른 수직 단면도들이다.
도 4 내지 도 6을 참조하면, 기판(102)에 소자 분리층(104) 및 영역 분리층(106)이 형성될 수 있다. 기판(102)은 셀 영역(MCA) 및 인터페이스 영역(IA)을 포함할 수 있다. 인터페이스 영역(IA)은 셀 영역(MCA)을 둘러쌀 수 있으며, 인터페이스 영역(IA)은 셀 영역(MCA)과 주변 회로 영역(미도시) 사이에 배치될 수 있다. 소자 분리층(104)은 기판(102)의 셀 영역(MCA)에 배치될 수 있으며, 영역 분리층(106)은 기판(102)의 인터페이스 영역(IA)에 배치될 수 있다.
소자 분리층(104) 및 영역 분리층(106)은 기판(102)의 상면에 트렌치를 형성하고, 상기 트렌치에 절연 물질을 채워 형성될 수 있다. 소자 분리층(104)은 셀 영역(MCA) 내에서 활성 영역들(AR)을 정의할 수 있다. 예를 들어, 활성 영역들(AR)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역들(AR)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소자 분리층(104)은 단일층 또는 복수의 층으로 구성될 수 있다.
영역 분리층(106)은 인터페이스 영역(IA)을 정의할 수 있다. 예를 들어, 단면도에서 영역 분리층(106)이 배치되는 영역 및 영역 분리층(106)에 대해 셀 영역(MCA)과 대향하는 영역을 인터페이스 영역(IA)으로 지칭할 수 있다. 평면도에서, 영역 분리층(106)은 셀 영역(MCA)을 둘러쌀 수 있으며, 예를 들어, 영역 분리층(106)은 x방향 및 y방향으로 연장될 수 있다. 영역 분리층(106)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있다. 단면도에서, 영역 분리층(106)의 수평 폭 및 깊이는 각각 소자 분리층(104)의 수평 폭 및 깊이보다 클 수 있다. 영역 분리층(106)은 순자척으로 적층되는 제1 영역 분리층(106a), 제2 영역 분리층(106b) 및 제3 영역 분리층(106c)을 포함할 수 있다. 제1 영역 분리층(106a) 및 제2 영역 분리층(106b)은 영역 분리층(106)이 형성된 트렌치의 내벽을 따라 컨포멀하게 형성될 수 있으며, 제3 영역 분리층(106c)은 상기 트렌치를 채울 수 있다. 제1 영역 분리층(106a) 및 제3 영역 분리층(106c)은 실리콘 산화물을 포함할 수 있으며, 제2 영역 분리층(106b)은 실리콘 질화물을 포함할 수 있다.
도 7 내지 도 9를 참조하면, 기판(102) 상에 절연층(110), 마스크층(111) 및 식각 저지층(112)이 순차적으로 적층될 수 있다. 절연층(110), 마스크층(111) 및 식각 저지층(112)은 셀 영역(MCA) 및 인터페이스 영역(IA)에 형성될 수 있다. 절연층(110)은 실리콘 산화물을 포함할 수 있으며, 마스크층(111)은 ACL(amorphous carbon layer)을 포함할 수 있으며, 식각 저지층(112)은 SiON을 포함할 수 있다.
식각 저지층(112)이 형성된 후, 희생 패턴(113) 및 식각 저지 패턴(114)이 식각 저지층(112) 상에 형성될 수 있다. 희생 패턴(113) 및 식각 저지 패턴(114)은 식각 저지층(112) 상에 희생 물질 및 식각 저지 물질을 증착한 후, 상기 희생 물질 및 식각 저지 물질을 이방성 식각하여 형성될 수 있다. 희생 패턴(113)은 셀 영역(MCA) 및 인터페이스 영역(IA)에 형성될 수 있다. 평면도에서 희생 패턴들(113)은 x방향으로 연장될 수 있으며, 서로 y방향으로 이격되어 배치될 수 있다. 식각 저지 패턴(114)은 희생 패턴(113)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생 패턴(113)은 SOH(spin on hardmask)를 포함할 수 있으며, 식각 저지 패턴(114)는 SiON을 포함할 수 있다.
도 10 내지 도 12를 참조하면, 희생 패턴(113) 및 식각 저지 패턴(114) 상에 스페이서층(115), 마스크층(116) 및 식각 저지층(117)이 형성될 수 있다. 스페이서층(115), 마스크층(116) 및 식각 저지층(117)은 셀 영역(MCA) 및 인터페이스 영역(IA)에 형성될 수 있다. 스페이서층(115)은 식각 저지층(112), 희생 패턴(113) 및 식각 저지 패턴(114)의 표면을 따라 컨포멀하게 형성될 수 있으며, 예를 들어 스페이서층(115)은 원자 층 증착(Atomic Layer Deposition; ALD) 공정으로 형성될 수 있다. 상기 스페이서층(115)은, 상기 희생 패턴들(113)과 함께 이중 패턴 기술(double patterning technology: DPT)을 이용하여 미세한 라인 앤 스페이스 구조를 형성하기 위한 층일 수 있다. 일 실시예에 따르면, 상기 스페이서층(115)은 희생 패턴(113)의 수평 폭과 실질적으로 동일한 두께를 가질 수 있다. 스페이서층(115)은 식각 저지층(112) 및 희생 패턴(113)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 스페이서층(115)은 실리콘 산화물을 포함할 수 있다.
마스크층(116)은 스페이서층(115)을 덮을 수 있으며, 식각 저지층(117)은 마스크층(116)을 덮을 수 있다. 식각 저지층(117)은 마스크층(116)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 마스크층(116)은 SOH를 포함할 수 있으며, 식각 저지층은 SiON을 포함할 수 있다.
식각 저지층(117)이 형성된 후, 포토 레지스트(118)가 식각 저지층(117) 상에 형성될 수 있다. 포토 레지스트(118)는 셀 영역(MCA) 및 인터페이스 영역(IA)을 노출시킬 수 있다. 예를 들어, 포토 레지스트(118)는 영역 분리층(106) 상에 배치될 수 있으며, 영역 분리층(106) 상의 식각 저지층(117)의 일부를 노출시킬 수 있다. 상기 노출된 식각 저지층(117)의 일부는 셀 영역(MCA)과 y방향으로 이격될 수 있다.
도 13 내지 도 15를 참조하면, 포토 레지스트(118)에 노출된 식각 저지층(117)의 일부 및 마스크층(116)이 식각될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있으며, 스페이서층(115)이 노출될 수 있다.
마스크층(116)이 식각된 후, 스페이서층(115)을 이방성 식각하여 스페이서(115a)가 형성될 수 있다. 예를 들어, 에치백(etch-back) 공정을 수행하여 식각 저지층(112)의 상면 및 희생 패턴들(113)의 상면에 형성된 스페이서층(115)의 일부분이 식각될 수 있다. 희생 패턴들(113)의 측면의 스페이서층(115)의 부분은 제거되지 않고 남을 수 있으며. 스페이서들(115a)이 형성될 수 있다. 평면도에서, 스페이서들(115a)은 셀 영역(MCA) 및 인터페이스 영역(IA) 내에서 x방향으로 연장될 수 있다.
스페이서(115a)가 형성된 후, 희생 패턴(113) 및 식각 저지 패턴(114)이 선택적으로 제거될 수 있으며, 식각 저지층(112)의 상면이 부분적으로 노출될 수 있다. 포토 레지스트(118)에 의해 노출되지 않은 희생 패턴(113), 식각 저지 패턴(114), 스페이서층(115), 마스크층(116), 식각 저지층(117)의 일부는 제거되지 않을 수 있다.
도 16 내지 도 18을 참조하면, 마스크층(116), 식각 저지층(117) 및 포토 레지스트(118)가 제거될 수 있다. 이후에, 스페이서들(115a)을 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 스페이서층(115) 및 스페이서들(115a)에 덮이지 않는 부분에 대응하는 마스크층(111)이 식각되어 마스크 패턴(111a)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 절연층(110)이 부분적으로 노출될 수 있다. 평면도에서, 마스크 패턴(111a)은 셀 영역(MCA) 및 인터페이스 영역(IA) 내에서 x방향으로 연장될 수 있다.
도 19 내지 도 21을 참조하면, 마스크 패턴(111a)을 식각 마스크로 하는 이방성 식각이 수행될 수 있다. 마스크층(111), 식각 저지층(112), 희생 패턴(113), 식각 저지 패턴(114) 및 스페이서층(115)은 제거될 수 있다. 상기 식각 공정에 의해 셀 영역(MCA) 및 인터페이스 영역(IA)에 x방향으로 연장되는 게이트 트렌치들(GT)이 형성될 수 있다. 게이트 트렌치들(GT)은 y방향으로 서로 이격될 수 있다. 셀 영역(MCA) 내에서 게이트 트렌치들(GT)은 활성 영역(AR)과 중첩될 수 있으며, 셀 영역(MCA) 내의 게이트 트렌치들(GT)은 x방향을 따라 인터페이스 영역(IA)으로 더 연장될 수 있다. 셀 영역(MCA)과 y방향으로 이격된 영역 분리층(106) 내에도 게이트 트렌치들(GT)이 형성될 수 있다. 일 실시 예에서, 영역 분리층(106) 내의 게이트 트렌치(GT)는 셀 영역(MCA) 내의 게이트 트렌치(GT)보다 깊게 형성될 수 있다.
도 22 내지 도 24를 참조하면, 게이트 트렌치(GT)의 내부에 게이트 유전층(107), 게이트 도전층(108) 및 게이트 캡핑층(109)이 형성될 수 있다. 게이트 유전층(107)은 게이트 트렌치(GT)의 내벽을 따라 컨포멀하게 증착될 수 있다. 게이트 도전층(108)은 게이트 유전층(107) 상에 형성될 수 있으며, 게이트 트렌치(GT)의 하부를 채울 수 있다. 게이트 캡핑층(109)은 게이트 도전층(108) 상에 형성될 수 있으며, 게이트 트렌치(GT)의 상부를 채울 수 있다. 게이트 캡핑층(109)은 기판(102) 상에도 형성될 수 있으며, 게이트 캡핑층(109)의 일부는 절연층(110)을 덮을 수 있다.
게이트 유전층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물, 또는 이들의 조합을 포함할 수 있다. 게이트 도전층(108)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 게이트 캡핑층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 25 내지 도 27을 참조하면, 에치백 공정이 수행되어 게이트 캡핑층(109)의 상부가 식각될 수 있으며, 절연층(110)의 상면이 노출될 수 있다. 제거되지 않고 남은 게이트 캡핑층(109)은 게이트 트렌치(GT)의 내부의 게이트 도전층(108) 상에 배치될 수 있다. 셀 영역(MCA) 내에서 게이트 유전층(107), 게이트 도전층(108) 및 게이트 캡핑층(109)은 게이트 구조체(WL)를 구성할 수 있다. 게이트 구조체(WL)는 또한 x방향으로 연장되어 인터페이스 영역(IA)에 걸쳐 배치될 수 있다. 더미 게이트 구조체(DWL)는 인터페이스 영역(IA) 내에서 x방향으로 연장될 수 있다. 더미 게이트 구조체(DWL)는 셀 영역(MCA) 내에는 배치되지 않을 수 있으며, 게이트 구조체(WL)와 y방향으로 이격될 수 있다. 더미 게이트 구조체(DWL)는 게이트 구조체(WL)와 실질적으로 동일한 구조를 가질 수 있다. 평면도에서, 게이트 구조체들(WL)은 y방향으로 서로 일정한 간격으로 배치될 수 있으며, 더미 게이트 구조체들(DWL)은 y방향으로 서로 일정한 간격으로 배치될 수 있다. 게이트 구조체들(WL) 사이의 거리는 더미 게이트 구조체들(DWL) 사이의 거리와 실질적으로 동일할 수 있다.
일 실시 예에서, 게이트 구조체들(WL)을 형성한 후, 각 게이트 구조체(WL)의 양측의 기판(102)의 활성 영역(AR)의 부분에 불순물 이온을 주입하여 소스 영역 및 드레인 영역이 형성될 수 있다. 다른 실시 예에서, 게이트 구조체들(WL)이 형성되기 전에 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
게이트 구조체들(WL)이 형성된 후, 기판(102) 상의 절연층(110)이 에치백 공정에 의해 제거될 수 있다. 상기 에치백 공정에서, 영역 분리층(106) 상의 절연층(110)이 식각되지 않은 경우, 셀 영역(MCA) 내의 절연층(110)의 부분과 인터페이스 영역(IA) 내의 절연층(110)의 부분의 표면적 차이에 의해 절연층(110)이 균일하게 제거되지 않을 수 있다. 따라서, 인터페이스 영역(IA) 내의 절연층(110)이 식각되지 않고 남거나, 셀 영역(MCA) 내의 소자 분리층(104)이 일부 식각될 수 있다. 이 경우, 후술하는 비트 라인 구조체(BLS)의 높이가 일정하지 않을 수 있다. 그러나, 도 13에 도시된 바와 같이, 포토 레지스트(118)는 셀 영역(MCA)뿐만 아니라 인터페이스 영역(IA)도 노출시키므로, 게이트 트렌치(GT)를 형성할 때 영역 분리층(106) 상의 절연층(110)의 일부분도 식각될 수 있다. 따라서, 상기 에지백 공정에서, 절연층(110)은 균일하게 식각될 수 있으며 소자의 신뢰성이 향상될 수 있다.
도 28 내지 도 30을 참조하면, 기판(102) 상에 버퍼층(120), 비트 라인 물질층(BLp), 제1 캡핑층(128), 에지 스페이서(130), 절연 라이너(132), 층간 절연층(134) 및 제2 캡핑층(140)이 형성될 수 있다. 비트 라인 물질층(BLp)은 제1 도전 물질층(122p), 제2 도전 물질층(124p) 및 제3 도전 물질층(126p)을 포함할 수 있다. 비트 라인 물질층(BLp)은 기판(102) 상에 버퍼층(120)을 형성하고, 상기 버퍼층(120) 상에 제1 도전 물질층(122p), 제2 도전 물질층(124p), 제3 도전 물질층(126p) 및 제1 캡핑층(128)을 순차적으로 적층한 후, 인터페이스 영역(IA)이 노출되도록 상기 적층물을 패터닝하여 형성될 수 있다. 비트 라인 물질층(BLp)은 셀 영역(MCA)을 덮을 수 있으며, 인터페이스 영역(IA)을 부분적으로 덮을 수 있다.
제2 도전 물질층(124p)을 형성하기 전에, 다이렉트 콘택(DC)이 형성될 수 있다. 다이렉트 콘택(DC)은 제1 도전 물질층(122p)을 형성한 후, 이방성 식각 공정에 의해 제1 도전층(122)을 식각하고 기판(102)의 상면에 리세스를 형성한 후, 상기 리세스의 내부에 도전성 물질을 채워 넣고 평탄화 공정을 수행하여 형성될 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(122)의 상면과 공면을 이룰 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)에 형성될 수 있으며, 예를 들어, 활성 영역(AR)의 소스 영역과 접할 수 있다.
버퍼층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물 또는 이들의 조합을 포함할 수 있다. 제1 도전 물질층(122p)은 폴리실리콘을 포함할 수 있다. 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예들에서, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 제2 도전 물질층(124p) 및 제3 도전 물질층(126p)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(128)은 실리콘 질화물을 포함할 수 있다.
비트 라인 물질층(BLp)이 형성된 후, 에지 스페이서(130)가 형성될 수 있다. 에지 스페이서(130)는 기판(102) 및 비트 라인 물질층(BLp)을 덮는 절연층을 증착한 후, 식각 공정에 의해 상기 절연층을 식각하여 형성될 수 있다. 에지 스페이서(130)는 비트 라인 물질층(BLp)의 단면을 덮을 수 있으며, 인터페이스 영역(IA)의 영역 분리층(106) 상에 배치될 수 있다. 에지 스페이서(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 에지 스페이서(130)는 실리콘 산화물을 포함할 수 있다.
에지 스페이서(130)가 형성된 후, 절연 물질을 증착하여 절연 라이너(132)가 형성될 수 있다. 절연 라이너(132)는 셀 영역(MCA)과 인터페이스 영역(IA) 상에 컨포멀하게 형성될 수 있다. 층간 절연층(134)은 절연 물질을 증착한 후, 절연 라이너(132)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연층(134)의 상면은 제1 캡핑층(128) 상의 절연 라이너(132)의 상면과 공면을 이룰 수 있다. 그러나, 이에 제한되지 않는다. 일 실시 예에서, 상기 평탄화 공정에 의해 제1 캡핑층(128) 상의 절연 라이너(132)의 부분은 제거될 수 있으며, 층간 절연층(134)의 상면은 제1 캡핑층(128)의 상면과 공면을 이룰 수 있다. 층간 절연층(134)은 셀 영역(MCA) 내에 배치되지 않을 수 있으며, 인터페이스 영역(IA) 내에 배치될 수 있다. 절연 라이너(132)는 실리콘 질화물을 포함할 수 있으며, 층간 절연층(134)은 실리콘 산화물을 포함할 수 있다.
제2 캡핑층(140)은 절연 라이너(132) 및 층간 절연층(134)을 덮는 절연층을 증착하여 형성될 수 있다. 제2 캡핑층(140)은 셀 영역(MCA) 및 인터페이스 영역(IA) 내에 형성될 수 있다. 제2 캡핑층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제2 캡핑층(140)은 실리콘 질화물을 포함할 수 있다.
도 31 내지 도 33을 참조하면, y방향으로 연장되는 트렌치(T)가 형성되도록 버퍼층(120), 제1 도전 물질층(122p), 제2 도전 물질층(124p), 제3 도전 물질층(126p), 제1 캡핑층(128) 및 제2 캡핑층(140)이 식각되어 비트 라인 구조체(BLS)가 형성될 수 있다. 제1 도전층(122), 제2 도전층(124) 및 제3 도전층(126)은 비트 라인 구조체(BLS)를 이룰 수 있다. 평면도에서, 비트 라인 구조체(BLS)는 y방향으로 연장되는 바 형상을 가질 수 있다. 비트 라인 구조체(BLS)는 셀 영역(MCA) 내에 배치될 수 있으며, 인터페이스 영역(IA)으로 더 연장될 수 있다. 식각되지 않은 비트 라인 물질층(BLp)은 비트 라인 구조체(BLS)와 x방향으로 이격될 수 있으며, 인터페이스 영역(IA)에 배치될 수 있다.
비트 라인 구조체(BLS)가 형성된 후, 비트 라인 구조체(BLS)의 측면에 절연 스페이서들(142)이 형성될 수 있다. 절연 스페이서들(142)은 비트 라인 구조체(BLS) 및 트렌치(T)의 내벽을 덮는 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 절연 스페이서들(142)은 비트 라인 구조체(BLS)의 측면을 덮을 수 있으며, 또한 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(142)은 단일층 또는 다중층으로 이루어질 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
절연 스페이서(142)가 형성된 후, 비트 라인 구조체(BLS)의 측면에 베리드 콘택들(BC)이 형성될 수 있다. 베리드 콘택들(BC)은 비트 라인 구조체(BLS)의 측면의 트렌치(T)를 채우며 y방향으로 연장되는 희생층(미도시)을 형성하고, 상기 희생층이 게이트 구조체들(WL)과 수직 방향으로 중첩되는 부분에 펜스 절연층들(미도시)을 형성하고, 상기 희생층을 제거한 후 비트 라인 구조체들(BLS)의 양측에 도전성 물질을 증착하여 형성될 수 있다.
베리드 콘택(BC)을 형성한 후, 베리드 콘택(BC)의 상부를 식각하기 위한 에치백 공정이 더 수행될 수 있다. 예를 들어, 베리드 콘택(BC)의 상면은 비트 라인 구조체(BLS)의 상면보다 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 활성 영역(AR)의 드레인 영역과 접할 수 있다. 베리드 콘택(BC)과 비트 라인 구조체(BLS) 사이에는 절연 스페이서(142)가 배치될 수 있으며, 절연 스페이서(142)는 베리드 콘택(BC)과 비트 라인 구조체(BLS)를 전기적으로 절연시킬 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
다시 도 1 내지 도 3을 참조하면, 배리어 패턴(150), 도전성 패턴(152) 및 절연 구조물(155)이 형성될 수 있다. 배리어 패턴(150) 및 도전성 패턴(152)은 도 32 및 도 33의 결과물 상에 배리어 물질을 컨포멀하게 형성하고, 상기 배리어 물질 상에 도전성 물질을 형성하고, 상기 배리어 물질 및 도전성 물질을 패터닝하여 형성될 수 있다. 예를 들어, 배리어 패턴(150)은 비트 라인 구조체(BLS), 트렌치(T) 및 제2 캡핑층(140)을 따라 형성될 수 있다. 도전성 패턴(152)은 배리어층 상에 배치될 수 있다. 도전성 패턴(152)의 상면은 도 1에 도시된 랜딩 패드(LP)와 대응할 수 있다. 도전성 패턴(152)은 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다. 일 실시 예에서, 배리어 물질을 형성하기 전에, 베리드 콘택(BC) 상에 금속 실리사이드 층을 형성하는 공정이 더 수행될 수 있다.
배리어 패턴(150)은 코발트 실리사이드, 니켈 실리사이드 및 망간 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 도전성 패턴(152)은 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 도전성 패턴(152)은 텅스텐을 포함할 수 있다.
절연 구조물(155)은 배리어 물질 및 도전성 물질을 식각한 후, 절연 물질을 채워 넣음으로써 형성될 수 있다. 절연 구조물(155)은 인접하는 도전성 패턴들(152) 사이에 배치될 수 있으며, 도전성 패턴들(152)을 전기적으로 절연시킬 수 있다. 절연 구조물(155)의 상면과 도전성 패턴(152)의 상면은 공면을 이룰 수 있다. 절연 구조물(155)은 또한 인터페이스 영역(IA) 내에도 배치될 수 있다. 예를 들어, 절연 구조물(155)은 인터페이스 영역(IA) 내에서 제2 캡핑층(140)의 상면과 접할 수 있다. 절연 구조물(155)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이후에, 하부 전극(160), 커패시터 유전층(162), 상부 전극(164) 및 상부 절연층(170)을 형성하여 반도체 소자(100)를 형성할 수 있다. 하부 전극(160)은 도전성 패턴(152)과 대응하도록 배치될 수 있다. 예를 들어, 하부 전극(160)은 도전성 패턴(152)의 상면과 접할 수 있으며, 도전성 패턴(152) 및 베리드 콘택(BC)을 통해 드레인 영역과 전기적으로 연결될 수 있다. 일 실시 예에서, 하부 전극(160)은 필라 형상을 가질 수 있으나, 이에 제한되지 않는다. 다른 일시 예에서, 하부 전극(160)은 실린더 형상 또는 필라 형상과 실린더 형상의 하이브리드 형상을 가질 수 있다.
커패시터 유전층(162)은 도전성 패턴(152), 절연 구조물(155) 및 하부 전극(160)의 표면을 따라 컨포멀하게 형성될 수 있다. 상부 전극(164)은 커패시터 유전층(162) 상에 형성될 수 있다. 하부 전극(160), 커패시터 유전층(162) 및 상부 전극(164)은 반도체 소자(100)의 커패시터 구조물을 구성할 수 있다. 상부 절연층(170)은 인터페이스 영역(IA) 내에서 상부 전극(164)과 동일한 레벨에 형성될 수 있다.
하부 전극(160)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시 예에서, 하부 전극(160)은 TiN을 포함할 수 있다. 커패시터 유전층(162)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 상부 전극(164)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
도 34는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다.
도 34를 참조하면, 반도체 소자(200)는 영역 분리층(106) 내에 배치되는 더미 게이트 구조체(DWL)를 포함할 수 있다. 일 실시 예에서, 더미 게이트 구조체(DWL)의 높이는 게이트 구조체(WL)의 높이보다 클 수 있다. 예를 들어, 더미 게이트 구조체(DWL)의 상면과 게이트 구조체(WL)의 상면은 동일한 레벨에 위치할 수 있으며, 더미 게이트 구조체(DWL)의 하단은 게이트 구조체(WL)의 하단보다 낮은 레벨에 위치할 수 있다. 그러나, 더미 게이트 구조체(DWL)의 하단은 영역 분리층(106)의 하면보다 높은 레벨에 위치할 수 있다. 더미 게이트 구조체(DWL)의 게이트 도전층(108)의 상면은 게이트 구조체(WL)의 게이트 도전층(108)의 상면보다 낮은 레벨에 위치할 수 있다. 그러나, 이에 제한되지 않는다. 일 실시 예에서, 더미 게이트 구조체(DWL)의 게이트 도전층(108)의 상면은 게이트 구조체(WL)의 게이트 도전층(108)의 상면과 동일한 레벨에 위치할 수 있다.
도 35 내지 도 38은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도들 및 수직 단면도들이다.
도 10 및 도 35를 참조하면, 포토 레지스트(318)는 영역 분리층(106)은 오픈시키는 개구부들을 포함할 수 있다. 개구부들은 서로 x방향으로 이격될 수 있다. 개구부들 사이의 공간은 포토 레지스트(318)에 의해 덮일 수 있다.
도 36 내지 도 38은 도 35에 도시된 포토 레지스트(318)를 사용하여, 도 13 내지 도 27에 도시된 공정을 수행하여 형성된 반도체 소자(300)를 도시한다.
도 36 내지 도 38을 참조하면, 반도체 소자(300)는 영역 분리층(106)에 매립되는 더미 게이트 구조체들(DWL)을 포함할 수 있다. 더미 게이트 구조체들(DWL)은 y방향과 평행한 행들(columns) 및 x방향과 평행한 행들(row)을 이루어 배열될 수 있다. 일 실시 예에서, 더미 게이트 구조체들(DWL)은 격자 구조로 배치될 수 있다. 예를 들어, 더미 게이트 구조체들(DWL)은 제1 행(R1), 제2 행(R2) 및 제3 행(R3)을 포함할 수 있다. 각 행들(R1, R2, R3)의 더미 게이트 구조체들(DWL)은 x방향으로 서로 이격될 수 있으며 동일한 길이를 가질 수 있다. 여기에서, 더미 게이트 구조체(DWL)의 길이는 x방향을 따르는 길이를 의미할 수 있다. 각 행들(R1, R2, R3)의 더미 게이트 구조체들(DWL)은 y방향으로 인접하는 더미 게이트 구조체(DWL)와 y방향으로 정렬될 수 있다. 예를 들어, 제1 행(R1)의 각 더미 게이트 구조체(DWL)의 y방향 축은, y방향으로 인접하는 제2 행(R2)의 더미 게이트 구조체(DWL)의 y방향 축과 동일선 상에 위치할 수 있다. y방향 더미 게이트 구조체들(DWL) 사이에는 영역 분리층(106)이 개재될 수 있다.
도 39 내지 도 41은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도들 및 수직 단면도들이다.
도 39 내지 도 41을 참조하면, 반도체 소자(400)는 영역 분리층(106)에 매립되는 더미 게이트 구조체들(DWL)을 포함할 수 있다. 더미 게이트 구조체들(DWL)은 제1 행(R1), 제2 행(R2) 및 제3 행(R3)을 포함할 수 있다. 일 실시 예에서, 더미 게이트 구조체들(DWL)은 상이한 길이를 가질 수 있다. 예를 들어, 제1 행(R1)은 상대적으로 길이가 짧은 더미 게이트 구조체(DWL) 및 상대적으로 길이가 긴 더미 게이트 구조체(DWL)를 포함할 수 있다.
도 42 내지 도 44는 본 개시의 실시 예들에 따른 반도체 소자의 평면도들이다.
도 42를 참조하면, 반도체 소자(500)는 영역 분리층(106)에 매립되는 더미 게이트 구조체들(DWL)을 포함할 수 있다. 더미 게이트 구조체들(DWL)은 제1 행(R1), 제2 행(R2) 및 제3 행(R3)을 포함할 수 있다. 일 실시 예에서, y방향으로 인접한 더미 게이트 구조체들(DWL)의 길이는 상이할 수 있다. 예를 들어, 제1 행(R1) 및 제3 행(R3)은 상대적으로 길이가 짧은 더미 게이트 구조체(DWL) 및 상대적으로 길이가 긴 더미 게이트 구조체(DWL)를 포함할 수 있다. 제2 행(R2)의 더미 게이트 구조체들(DWL)을 서로 동일한 길이를 가질 수 있다. 제1 행(R1)의 각 더미 게이트 구조체(DWL)의 길이는 제2 행(R2)의 더미 게이트 구조체들(DWL) 중 인접하는 것의 길이와 상이할 수 있다.
도 43을 참조하면, 반도체 소자(600)는 영역 분리층(106)에 매립되는 더미 게이트 구조체들(DWL)을 포함할 수 있다. 더미 게이트 구조체들(DWL)은 제1 행(R1), 제2 행(R2) 및 제3 행(R3)을 포함할 수 있다. 일 실시 예에서, 평면도에서, 더미 게이트 구조체들(DWL)은 평행 사변형일 수 있다. 제1 행(R1)의 각 더미 게이트 구조체(DWL)는 y방향으로 인접하는 제2 행(R2)의 더미 게이트 구조체(DWL)와 y방향으로 오정렬될 수 있으며, x방향으로 어긋나게 배치될 수 있다. 예를 들어, 반도체 소자(600)는 제1 행(R1)의 제1 더미 게이트 구조체(DWL)와 y방향으로 인접한 제2 행(R2)의 제2 더미 게이트 구조체(DWL) 및 상기 제2 더미 게이트 구조체(DWL)와 y방향으로 인접한 제3 행(R2)의 제3 더미 게이트 구조체(DWL)를 포함할 수 있다. 제1 더미 게이트 구조체(DWL), 제2 더미 게이트 구조체(DWL) 및 제3 더미 게이트 구조체(DWL)는 y방향으로 오정렬될 수 있으며, 서로 x방향으로 소정의 간격으로 어긋나게 배치될 수 있다.
도 44를 참조하면, 반도체 소자(700)는 영역 분리층(106)에 매립되는 더미 게이트 구조체들(DWL)을 포함할 수 있다. 더미 게이트 구조체들(DWL)은 제1 행(R1), 제2 행(R2) 및 제3 행(R3)을 포함할 수 있다. 일 실시 예에서, 더미 게이트 구조체들(DWL)은 평행 사변형일 수 있으며 상이한 길이를 가질 수 있다. 예를 들어, 제1 행(R1)은 상대적으로 길이가 짧은 더미 게이트 구조체(DWL) 및 상대적으로 길이가 긴 더미 게이트 구조체(DWL)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 패키지 102 : 기판
104 : 소자 분리층 106 : 영역 분리층
120 : 버퍼층 130 : 에지 스페이서
134 : 층간 절연층 140 : 제2 캡핑층
142 : 절연 스페이서 150 : 배리어 패턴
152 : 도전성 패턴 155 : 절연 구조물
160 : 하부 전극 162 : 커패시터 유전층
164 : 상부 전극 170 : 상부 절연층
MCA : 셀 영역 IA : 인터페이스 영역
AR : 활성 영역 WL : 게이트 구조체
DWL : 더미 게이트 구조체 DC : 다이렉트 콘택
BLS : 비트 라인 구조체 BC : 베리드 콘택

Claims (10)

  1. 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며;
    상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체, 상기 게이트 구조체는 상기 활성 영역과 교차하며 상기 기판에 매립되고;
    상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 및
    상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 서로 상기 제2 수평 방향으로 이격된 더미 게이트 구조체들을 포함하며,
    상기 더미 게이트 구조체들은 상기 게이트 구조체와 상기 제2 수평 방향으로 이격되며 상기 영역 분리층에 매립되는 반도체 소자.
  2. 제1항에 있어서,
    상기 더미 게이트 구조체들의 상기 제2 수평 방향 폭들은 상기 게이트 구조체의 상기 제2 수평 방향 폭과 동일한 반도체 소자.
  3. 제1항에 있어서,
    상기 더미 게이트 구조체들의 하단은 상기 게이트 구조체의 하단보다 낮은 레벨에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 더미 게이트 구조체들은 상기 제2 수평 방향에 평행한 행들(columns)과 상기 제1 수평 방향에 평행한 행들(rows)을 따라 배치되는 반도체 소자.
  5. 제4항에 있어서,
    상기 더미 게이트 구조체들은 각각 상기 제1 수평 방향으로 서로 이격된 더미 게이트 구조체들을 포함하는 제1 행 및 제2 행을 구성하며, 상기 제1 행의 더미 게이트 구조체들 각각은 상기 제2 행의 더미 게이트 구조체들 중 인접하는 것과 상기 제2 수평 방향으로 정렬되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 행의 각 더미 게이트 구조체의 길이는 상기 제2 행의 더미 게이트 구조체들 중 인접하는 것의 길이와 동일한 반도체 소자.
  7. 제4항에 있어서,
    상기 더미 게이트 구조체들은 각각 상기 제1 수평 방향으로 서로 이격된 더미 게이트 구조체들을 포함하는 제1 행 및 제2 행을 구성하며, 상기 제1 행의 각 더미 게이트 구조체의 길이는 상기 제2 행의 더미 게이트 구조체들 중 인접하는 것의 길이와 상이한 반도체 소자.
  8. 셀 영역 및 상기 셀 영역을 둘러싸는 인터페이스 영역을 포함하는 기판, 상기 기판은 상기 셀 영역에서 활성 영역을 정의하는 소자 분리층을 포함하며, 상기 인터페이스 영역에서 영역 분리층을 포함하며;
    상기 셀 영역 내에서 제1 수평 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들은 상기 활성 영역과 교차하며 상기 기판에 매립되고;
    상기 게이트 구조체들을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인 구조체; 및
    상기 인터페이스 영역 내에서 상기 제1 수평 방향으로 연장되며 상기 제2 수평 방향으로 서로 제1 거리만큼 이격된 더미 게이트 구조체들을 포함하며,
    상기 더미 게이트 구조체들은 상기 게이트 구조체들과 상기 제2 수평 방향으로 이격되며, 상기 더미 게이트 구조체들과 상기 게이트 구조체들 사이의 최단 거리는 상기 제1 거리보다 큰 반도체 소자.
  9. 제8항에 있어서,
    상기 더미 게이트 구조체들과 상기 게이트 구조체들 사이의 최단 거리는 상기 제1 거리의 2배 이상인 반도체 소자.
  10. 제8항에 있어서,
    상기 게이트 구조체들은 상기 제2 수평 방향으로 서로 제2 거리만큼 이격되며,
    상기 제1 거리는 상기 제2 거리와 동일한 반도체 소자.
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