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KR20220147194A - 표시 장치 - Google Patents

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KR20220147194A
KR20220147194A KR1020210053950A KR20210053950A KR20220147194A KR 20220147194 A KR20220147194 A KR 20220147194A KR 1020210053950 A KR1020210053950 A KR 1020210053950A KR 20210053950 A KR20210053950 A KR 20210053950A KR 20220147194 A KR20220147194 A KR 20220147194A
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KR
South Korea
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area
pixel
signal
transistor
electrode
Prior art date
Application number
KR1020210053950A
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English (en)
Inventor
안진성
김성호
성석제
우민우
이왕우
이지선
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Priority to US17/548,870 priority patent/US11749178B2/en
Priority to CN202210417912.3A priority patent/CN115331627A/zh
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Abstract

표시 장치는 데이터 라인들 및 스캔 라인들에 연결되는 복수 개의 화소들을 포함하는 표시 패널 및 상기 데이터 라인들과 전기적으로 연결되는 테스트 회로를 포함하되, 상기 표시 패널은 제1 광 투과율을 갖는 제1 영역 및 제2 광 투과율을 갖는 제2 영역을 포함하고, 상기 복수 개의 화소들은 상기 제1 영역에 배치된 제1 화소 및 상기 제2 영역에 배치된 제2 화소를 포함하며, 상기 테스트 회로는 상기 제1 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제1 화소와 연결된 데이터 라인으로 제1 테스트 데이터 신호를 제공하고, 상기 제2 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제2 화소와 연결된 데이터 라인으로 제2 테스트 데이터 신호를 제공하며, 상기 제1 테스트 데이터 신호 및 상기 제2 테스트 데이터 신호는 서로 다른 전압 레벨을 갖는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 표시 패널을 테스트할 수 있는 테스트 회로를 포함하는 표시 장치에 관한 것이다.
영상 정보를 제공하기 위하여 다양한 형태의 표시 장치가 사용되고 있으며, 표시 장치는 외부 신호를 수신하거나, 외부에 출력 신호를 제공하는 전자 모듈을 포함할 수 있다. 예를 들어, 전자 모듈은 적외선 감지 센서, 근접 센서, 카메라 모듈 등을 포함할 수 있으며, 고화질의 촬영 이미지를 얻을 수 있는 표시 장치에 대한 요구가 늘어나고 있다.
한편, 표시 장치에서 영상이 표시되는 영역을 증가시키기 위해 카메라 모듈 등의 전자 모듈을 영상이 표시되는 영역에 배치하고 있다. 표시 패널은 전자 모듈의 성능 저하를 방지하기 위해 전자 모듈과 중첩되는 영역에 배치되는 화소의 수를 감소시킬 수 있다.
본 발명의 목적은 전자 모듈이 배치되는 표시 영역을 테스트할 수 있는 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는, 복수 개의 데이터 라인들 중 대응하는 데이터 라인 및 복수 개의 스캔 라인들 중 대응하는 스캔 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시 패널 및 상기 표시 패널 상에 배치되고, 상기 데이터 라인들과 전기적으로 연결되는 테스트 회로를 포함한다. 상기 표시 패널은 제1 광 투과율을 갖는 제1 영역 및 제2 광 투과율을 갖는 제2 영역을 포함하고, 상기 복수 개의 화소들은 상기 제1 영역에 배치된 제1 화소 및 상기 제2 영역에 배치된 제2 화소를 포함한다. 상기 테스트 회로는 상기 제1 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제1 화소와 연결된 데이터 라인으로 제1 테스트 데이터 신호를 제공하고, 상기 제2 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제2 화소와 연결된 데이터 라인으로 제2 테스트 데이터 신호를 제공하며, 상기 제1 테스트 데이터 신호 및 상기 제2 테스트 데이터 신호는 서로 다른 전압 레벨을 갖는다.
일 실시예에 있어서, 상기 제1 영역의 상기 제1 광 투과율은 상기 제2 영역의 상기 제2 광 투과율보다 높을 수 있다.
일 실시예에 있어서, 상기 제1 테스트 데이터 신호의 제1 전압 레벨은 상기 제2 테스트 데이터 신호의 제2 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 표시 패널은 제1 구동 주파수로 동작하는 노말 모드 및 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 동작하는 저주파수 모드로 동작하며, 상기 복수 개의 화소들 각각은 복수 개의 트랜지스터들을 포함하고, 상기 저주파수 모드는 상기 복수 개의 트랜지스터들 전체가 구동되는 구동 프레임 및 상기 복수 개의 트랜지스터들 중 일부만 구동되는 바이어스 프레임을 포함할 수 있다.
일 실시예에 있어서, 상기 테스트 회로는 상기 바이어스 프레임동안 상기 제1 화소가 구동될 때 상기 제1 화소와 연결된 데이터 라인으로 상기 제1 테스트 데이터 신호를 제공하고, 상기 제2 화소가 구동될 때 상기 제2 화소와 연결된 데이터 라인으로 상기 제2 테스트 데이터 신호를 제공할 수 있다.
일 실시예에 있어서, 상기 테스트 회로는 상기 구동 프레임동안 비활성 상태일 수 있다.
일 실시예에 있어서, 상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터 및 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드를 포함하고, 상기 구동 프레임동안 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 각각 활성화되고, 상기 바이어스 프레임동안 상기 제1 스캔 신호는 활성화되고, 상기 제2 스캔 신호는 비활성 상태를 유지할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 P-타입 트랜지스터이고, 상기 제3 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 테스트 회로는, 제1 게이트 신호 및 제2 게이트 신호에 응답해서 상기 제2 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제1 스위칭 회로 및 제3 게이트 신호에 응답해서 상기 제1 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제2 스위칭 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스위칭 회로는 상기 복수의 데이터 라인들 중 상기 제1 화소 및 상기 제2 화소와 전기적으로 연결된 데이터 라인과 상기 제2 테스트 데이터 신호를 전달하는 제2 테스트 데이터 라인 사이에 직렬로 연결된 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터의 게이트 전극은 상기 제1 게이트 신호를 수신하고, 상기 제2 스위칭 트랜지스터의 게이트 전극은 상기 제2 게이트 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 제2 스위칭 회로는 상기 복수의 데이터 라인들 중 상기 제1 화소 및 상기 제2 화소와 전기적으로 연결된 데이터 라인과 상기 제1 테스트 데이터 신호를 전달하는 제1 테스트 데이터 라인 사이에 직렬로 연결된 제3 스위칭 트랜지스터를 포함하고, 상기 제3 스위칭 트랜지스터의 게이트 전극은 상기 제3 게이트 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 영역과 중첩하게 배치된 전자 모듈을 더 포함할 수 있다.
일 실시예에 있어서, 상기 전자 모듈은 카메라일 수 있다.
일 실시예에 있어서, 상기 제1 영역의 단위 면적당 제1 화소들의 개수는 상기 제2 영역의 단위 면적당 제2 화소들의 개수보다 작을 수 있다.
본 발명의 일 특징에 따른 표시 장치는 복수 개의 데이터 라인들 중 대응하는 데이터 라인 및 복수 개의 스캔 라인들 중 대응하는 스캔 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시 패널 및 상기 표시 패널 상에 배치되고, 상기 데이터 라인들과 전기적으로 연결되는 테스트 회로를 포함하되, 상기 표시 패널은 제1 광 투과율을 갖는 제1 영역 및 제2 광 투과율을 갖는 제2 영역을 포함하고, 상기 복수 개의 화소들은 상기 제1 영역에 배치된 제1 화소 및 상기 제2 영역에 배치된 제2 화소를 포함한다. 상기 제1 화소 및 상기 제2 화소 각각은, 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터 및 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드를 포함하고, 구동 프레임동안 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 각각 활성화되고, 바이어스 프레임동안 상기 제1 스캔 신호는 활성화되고, 상기 제2 스캔 신호는 비활성 상태를 유지하며, 상기 테스트 회로는 상기 바이어스 프레임동안 상기 제1 화소로 제공되는 상기 제1 스캔 신호가 활성화될 때 제1 테스트 데이터 신호를 상기 제1 화소로 제공하고, 상기 바이어스 프레임동안 상기 제2 화소로 제공되는 상기 제1 스캔 신호가 활성화될 때 상기 제2 화소로 제2 테스트 데이터 신호를 제공하며, 상기 제1 테스트 데이터 신호 및 상기 제2 테스트 데이터 신호는 서로 다른 전압 레벨을 가질 수 있다.
일 실시예에 있어서, 상기 제1 영역의 상기 제1 광 투과율은 상기 제2 영역의 상기 제2 광 투과율보다 높고, 상기 제1 테스트 데이터 신호의 제1 전압 레벨은 상기 제2 테스트 데이터 신호의 제2 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 표시 패널은 제1 구동 주파수로 동작하는 노말 모드 및 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 동작하는 저주파수 모드로 동작하며, 상기 저주파수 모드는 상기 구동 프레임 및 바이어스 프레임을 포함할 수 있다.
일 실시예에 있어서, 상기 테스트 회로는 상기 구동 프레임동안 비활성 상태일 수 있다.
일 실시예에 있어서, 상기 테스트 회로는 제1 게이트 신호 및 제2 게이트 신호에 응답해서 상기 제2 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제1 스위칭 회로 및 제3 게이트 신호에 응답해서 상기 제1 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제2 스위칭 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 영역과 중첩하게 배치된 전자 모듈을 더 포함할 수 있다.
이와 같은 구성을 갖는 표시 장치는 제조 단계에서 표시 패널의 성능을 테스트할 수 있다. 특히, 표시 패널의 구동 주파수가 노말 주파수보다 낮은 주파수로 동작할 때 전자 모듈과 중첩하는 제1 영역에 배치되는 화소들의 특성과 전자 모듈과 중첩하지 않는 제2 영역에 배치되는 화소들의 특성에 적합한 조건으로 테스트함으로써 테스트 신뢰도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 결합 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6 및 도 7은 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 액티브 영역의 평면도이다.
도 9는 도 8의 I-I'를 따라 절단한 단면도이다.
도 10은 도 8의 II-II'를 따라 절단한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12는 도 10의 YY' 영역을 확대하여 도시한 평면도이다.
도 13은 저주파수 모드에서 표시 장치의 휘도 변화를 예시적으로 보여주는 도면이다.
도 14는 도 3에 도시된 표시 패널의 영역 내 화소들, 제1 테스트 회로(300) 및 제2 테스트 회로의 회로도를 보여준다.
도 15는 구동 프레임 또는 바이어스 프레임동안 화소들로 제공되는 스캔 신호들을 예시적으로 보여준다.
도 16은 구동 프레임동안 j번째 행의 화소들로 제공되는 스캔 신호들 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들을 예시적으로 보여준다.
도 17은 바이어스 프레임동안 제1 영역의 화소 행의 화소들로 제공되는 스캔 신호들 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들을 예시적으로 보여준다.
도 18은 바이어스 프레임동안 제2 영역의 화소 행의 화소들로 제공되는 스캔 신호들 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들을 예시적으로 보여준다.
도 19는 저주파수 모드에서 표시 장치의 휘도 변화를 예시적으로 보여주는 도면이다.
도 20은 도 3에 도시된 표시 패널의 영역 내 화소들, 제1 테스트 회로 및 제2 테스트 회로의 일 실시예에 따른 회로도를 보여준다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 결합 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로써, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 적용될 수 있음은 물론이다. 본 실시예에서, 표시 장치(DD)는 스마트 폰으로 예시적으로 도시되었다.
표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있으며, 윈도우 패널(WP)의 전면과 대응될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 표시 장치(DD)는 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 장치(DD)는 윈도우 패널(WP), 표시 패널(DP), 전자 모듈(EM) 및 하우징(HU)을 포함할 수 있다. 본 실시예에서, 윈도우 패널(WP)과 하우징(HU)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우 패널(WP)은 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우 패널(WP)은 유리 또는 플라스틱을 포함할 수 있다. 윈도우 패널(WP)은 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 패널(WP)은 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
윈도우 패널(WP)의 표시면(FS)은 상술한 바와 같이, 표시 장치(DD)의 전면을 정의한다. 표시면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 본 발명의 일 실시예에 따른 윈도우 패널(WP)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
표시 패널(DP)은 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
본 실시예에서, 표시 패널(DP)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 패널(WP)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 표시 패널(DP)의 주변 영역(NAA)의 일부분은 휘어질(또는 벤딩) 수 있다. 이 때, 주변 영역(NAA) 중 일부는 표시 장치(DD)의 배면을 향하게 되어, 표시 장치(DD) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 표시 패널(DP)은 액티브 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다.
표시 패널(DP)은 주변 영역(NAA)에 배치된 구동 회로(DC)를 포함할 수 있다. 구동 회로(DC)는 집적 회로로 구현되어서 주변 영역(NAA)에 실장될 수 있다.
표시 패널(DP)은 실질적으로 영상(IM)을 생성할 수 있다. 표시 패널(DP)이 생성하는 영상(IM)은 윈도우 패널(WP)의 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다.
표시 패널(DP)은 복수의 신호 패드들(PD, 도 3 참조)을 포함할 수 있다. 표시 패널(DP)은 신호 패드들을 통해 메인 컨트롤러(미 도시됨), 전원 공급을 위한 전압 발생기(미 도시됨) 또는 테스트 장비(미 도시됨)와 전기적으로 연결될 수 있다.
전자 모듈(EM)은 표시 패널(DP) 아래에 배치될 수 있다. 일 실시예에서, 전자 모듈(EM)은 접착 부재(미 도시됨)를 통해 표시 패널(DP) 배면에 결합될 수 있다.
평면 상에서 전자 모듈(EM)은 액티브 영역(AA)과 중첩하여 배치될 수 있다. 따라서, 베젤 영역(BZA)에 전자 모듈(EM)이 배치될 공간이 생략될 수 있고, 베젤 영역(BZA)의 면적의 증가가 방지될 수 있다.
표시 패널(DP)에는 제1 영역(A1) 및 제2 영역(DA2)이 정의될 수 있다. 제1 영역(DA1) 및 제2 영역(A2)은 표시 패널(DP)의 액티브 영역(AA)을 구성할 수 있다. 제2 영역(A2)은 제1 영역(A1)을 에워쌀 수 있다.
제1 영역(A1)은 평면 상에서 전자 모듈(EM)과 중첩하고, 제2 영역(A2)과 이웃하는 영역일 수 있다. 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도와 상이할 수 있다. 예를 들어, 제1 영역(A1)의 해상도는 제2 영역(A2)의 해상도보다 낮을 수 있다.
제1 영역(A1)의 투과율은 제2 영역(A2)의 투과율보다 높을 수 있다.
예를 들어, 전자 모듈(EM)이 적외선 발광 다이오드, 유기 발당 다이오드, 레이저 다이오드, 또는 형광체 등과 같이 광을 출력하는 광원 소자를 포함하는 경우, 전자 모듈(EM)은 액티브 영역(AA)의 제1 영역(A1) 및 투과 영역(TA)을 통해 광을 외부로 출력할 수 있다. 전자 모듈(EM)이 적외선 감지 센서, 근접 센서, 전자 결합 소자(charge-coupled device, CCD), 광 감지 센서, 포토 트랜지스터 또는 포토 다이오드와 같은 수광 모듈인 경우, 전자 모듈(EM)은 투과 영역(TA) 및 액티브 영역(AA)의 제1 영역(A1)을 통해 외부 광을 수신할 수 있다. 일 실시예에서, 전자 모듈(EM)은 카메라일 수 있다. 전자 모듈(EM)은 반드시 하나의 소자로 구성될 필요는 없으며, 다수의 소자들이 모여 어레이 형태로 구성될 수도 있다.
하우징(HU)은 윈도우 패널(WP)와 결합된다. 하우징(HU)은 윈도우 패널(WP)와 결합되어 표시 패널(DP) 및 전자 모듈(EM)이 수용될 공간을 제공할 수 있다.
하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 3에 도시된 것과 같이, 표시 패널(DP)은 스캔 구동 회로(SDC), 발광 구동 회로(EDC), 구동 회로(DC), 제1 테스트 회로(300), 제2 테스트 회로(400) 및 복수의 신호 패드들(PD)을 포함할 수 있다. 표시 패널(DP)의 액티브 영역(AA)에는 복수의 화소들(PX, 도 4 참조)이 배치될 수 있다.
스캔 구동 회로(SDC)는 복수의 스캔 신호들(이하, 스캔 신호들)을 생성하고, 스캔 신호들을 후술하는 복수의 스캔 라인들에 순차적으로 출력한다.　스캔 구동 회로(SDC)는 스캔 신호들뿐만 아니라 다른 제어 신호들을 화소들(PX)로 출력할 수 있다.
스캔 구동 회로(SDC)는 화소들(PX) 내 트랜지스터들과 동일한 공정을 통해 형성된 복수의 트랜지스터들을 포함할 수 있다.
발광 구동 회로(EDC)는 복수의 발광 신호들(이하, 발광 신호들)을 생성하고, 발광 신호들을 후술하는 복수의 발광 라인들에 순차적으로 출력한다. 발광 구동 회로(EDC)는 화소들(PX) 내 트랜지스터들과 동일한 공정을 통해 형성된 복수의 트랜지스터들을 포함할 수 있다.
구동 회로(DC)는 복수의 데이터 신호들(이하, 데이터 신호들)을 생성하고, 데이터 신호들을 후술하는 복수의 데이터 라인들에 출력한다. 또한 구동 회로(DC)는 스캔 구동 회로(SDC) 및 발광 구동 회로(EDC)를 제어할 수 있다.
제1 테스트 회로(300) 및 제2 테스트 회로(400)는 주변 영역(NAA)에 배치된다. 일 실시예에서, 제1 테스트 회로(300) 및 제2 테스트 회로(400)는 액티브 영역(AA)을 사이에 두고 마주보고 배치될 수 있다. 일 실시예에서, 제2 테스트 회로(400)는 데이터 구동 회로(200)와 인접하게 배치될 수 있다. 다른 실시예에서, 제1 테스트 회로(300)가 데이터 구동 회로(200)와 인접하게 배치될 수 있다.
제1 테스트 회로(300) 및 제2 테스트 회로(400)는 액티브 영역(AA)의 데이터 라인들과 전기적으로 연결될 수 있다. 제1 테스트 회로(300) 및 제2 테스트 회로(400)는 추후 상세히 설명된다.
도면에 도시되지 않았으나, 스캔 구동 회로(SDC), 발광 구동 회로(EDC), 데이터 구동 회로(200), 제1 테스트 회로(300) 및 제2 테스트 회로(400)는 신호 라인들을 통해 주변 영역(NAA)에 배치된 복수의 신호 패드들(PD)과 전기적으로 연결될 수 있다.
표시 패널(DP)은 복수의 신호 패드들(PD) 중 일부를 통해 동작에 필요한 전압들을 수신할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 4를 참조하면, 구동 회로(DC)는 구동 컨트롤러(100) 및 데이터 구동 회로(200)를 포함할 수 있다. 일 실시예에서, 구동 회로(DC)는 데이터 구동 회로(200)만을 포함하고, 구동 회로(DC)는 별도의 인쇄 회로 기판(미도시됨)에 구비될 수 있다. 이 경우, 구동 회로(DC)는 패드들(PD, 도 3 참조)을 통해 표시 패널(DP) 및 데이터 구동 회로(200)와 전기적으로 연결될 수 있다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS) 및 발광 제어 신호(ECS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
표시 패널(DP)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1), 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)은 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)를 더 포함할 수 있다. 일 실시예에서, 스캔 구동 회로(SD)는 표시 패널(DP)의 제1 측에 배열된다. 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1)은 스캔 구동 회로(SD)로부터 제1 방향(DR1)으로 연장된다.
발광 구동 회로(EDC)는 표시 패널(DP)의 제2 측에 배열된다. 발광 제어 라인들(EML1-EMLn)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1) 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
도 4에 도시된 예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1), 발광 제어 라인들(EML1-EMLn), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들 및 1개의 발광 제어 라인에 전기적으로 연결될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 1 번째 행의 화소들은 스캔 라인들(GIL1, GCL1, GWL1, GWL2) 및 발광 제어 라인(EML1)에 연결될 수 있다. 또한 j 번째 행의 화소들은 스캔 라인들(GILj, GCLj, GWLj, GWLj+1) 및 발광 제어 라인(EMLj)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 다이오드(ED, 도 5 참조) 및 발광 다이오드(ED)의 발광을 제어하는 화소 회로부(PXC, 도 5 참조)를 포함한다. 화소 회로부(PXC)는 1개 이상의 트랜지스터 및 1개 이상의 커패시터를 포함할 수 있다. 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소 회로부(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 수신한다. 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)은 도 3에 도시된 신호 패드들(PD)을 통해 복수의 화소들(PX)로 제공될 수 있다.
스캔 구동 회로(SD)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(SD)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1)로 스캔 신호들을 출력할 수 있다. 스캔 구동 회로(SD)의 회로 구성 및 동작은 추후 상세히 설명된다.
일 실시예에 따른 구동 컨트롤러(100)는 노말 모드 및 저주파수 모드로 동작할 수 있다. 저주파수 모드의 제2 구동 주파수는 노말 모드의 제1 구동 주파수보다 낮을 수 있다. 예를 들어, 노말 모드의 제1 구동 주파수가 120Hz일 때 저주파수 모드의 제2 구동 주파수는 60Hz, 30Hz, 10Hz, 1Hz 중 어느 하나일 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5에는 도 4에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1) 중 j번째 스캔 라인들(GILj, GCLj, GWLj), j+1번째 스캔 라인(GWLj+1) 그리고 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
도 4에 도시된 복수의 화소들(PX) 각각은 도 5에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다. 이 실시예에서 화소(PXij)의 화소 회로부(PXC)는 제1 내지 제7 트랜지스터들(T1-T7) 중 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이다. 그러나 본 발명은 이에 한정되는 것은 아니고, 제1 내지 제7 트랜지스터들(T1-T7) 전체가 P-타입 트랜지스터 또는 N-타입 트랜지스터일 수 있다. 다른 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나는 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 5에 제한되지 않는다. 도 5에 도시된 화소 회로부(PXC)는 하나의 예시에 불과하고 화소 회로부(PXC)의 구성은 변형되어 실시될 수 있다.
도 5를 참조하면, 일 실시예에 따른 표시 장치의 화소(PXij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1 커패시터(Cst), 제2 커패시터(Cboost), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함한다. 이 실시예에서는 하나의 화소(PXij)가 하나의 발광 다이오드(ED)를 포함하는 예를 설명한다.
스캔 라인들(GILj, GCLj, GWLj, GWLj+1)은 스캔 신호들(GIj, GCj, GWj, GWj+1)을 각각 전달하고, 발광 제어 라인(EMLj)은 발광 신호(EMj)를 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 4 참조)에 입력되는 영상 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제3 구동 전압 라인들(VL1, VL2, VL3)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극(도 9의 소스(S1)에 대응함), 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극(도 9의 드레인(D1)에 대응함), 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 스캔 라인(GWLj)을 통해 전달받은 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극(도 9의 드레인(D3)에 대응함), 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극(도 9의 소스(S3)에 대응함), 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 스캔 라인(GCLj)을 통해 전달받은 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제3 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 스캔 라인(GILj)을 통해 전달받은 스캔 신호(GIj)에 따라 턴 온되어 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 전극과 연결된 제1 전극, 제3 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(GWLj+1)과 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 스캔 라인(GWLj+1)을 통해 전달받은 스캔 신호(GWj+1)에 따라 턴 온되어 발광 다이오드(ED)의 애노드의 전류를 제3 전압 라인(VL3)으로 바이패스한다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 커패시터(Cboost)의 일단은 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 스캔 라인(GWLj)과 연결되어 있다.
발광 다이오드(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
일 실시예에 따른 화소(PXij)의 구조는 도 5에 도시한 구조에 한정되는 것은 아니고 한 화소(PXij)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 6 및 도 7은 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 4, 도 5 및 도 6을 참조하면, 표시 장치(DD)의 구동 주파수는 다양하게 변경될 수 있다. 설명의 편의를 위해 표시 장치(DD)는 제1 구동 주파수(예를 들면, 120Hz) 및 제2 구동 주파수(예를 들면, 60Hz)로 동작하는 것을 일 예로 설명하나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 영상 신호(RGB)의 타입에 따라 표시 장치(DD)의 구동 주파수는 제1 구동 주파수 및 제2 구동 주파수 중 어느 하나로 선택될 수 있다. 예를 들어, 영상 신호(RGB)가 동영상인 경우 표시 장치(DD)의 구동 주파수는 제1 구동 주파수로 선택될 수 있다. 예를 들어, 영상 신호(RGB)가 변화 주기가 긴 영상(예컨대, 정지 영상)인 경우 표시 장치(DD)의 구동 주파수는 제2 구동 주파수로 선택될 수 있다.
구동 컨트롤러(100)는 표시 장치(DD)의 구동 주파수를 나타내는 스캔 제어 신호(SCS)를 스캔 구동 회로(SCS)로 제공한다. 스캔 구동 회로(SCS)는 한 프레임의 시작을 나타내는 시작 신호(STV)를 포함할 수 있다.
도 6은 표시 장치(DD)의 구동 주파수가 제1 구동 주파수(예를 들면, 120Hz)일 때 시작 신호(STV) 및 게이트 신호들의 타이밍도이다.
도 4 및 도 6을 참조하면, 구동 주파수가 제1 구동 주파수(예를 들면, 120Hz)이면 프레임들(F11, F12, F13, F14) 각각의 시작에서 시작 신호(STV)는 로우 레벨(또는 하이 레벨)로 활성화될 수 있다. 스캔 구동 회로(SD)는 시작 신호(STV)에 응답해서 프레임들(F11, F12, F13, F14) 각각에서 스캔 신호들(GI1-GIn)을 순차적으로 하이 레벨로 활성화하고, 스캔 신호들(GW1-GWn+1)을 순차적으로 로우 레벨로 활성화한다. 도 6에는 스캔 신호들(GI1-GIn) 및 스캔 신호들(GW1-GWn+1)만 도시되었으나, 스캔 신호들(GC1-GCn) 및 발광 신호들(EM1-EMn)도 프레임들(F11, F12, F13, F14) 각각에서 순차적으로 활성화될 수 있다.
도 7은 표시 장치(DD)의 구동 주파수가 제2 구동 주파수(예를 들면, 60Hz)일 때 시작 신호(STV) 및 게이트 신호들의 타이밍도이다.
도 4 및 도 7을 참조하면, 구동 주파수가 제2 구동 주파수(예를 들면, 60Hz)일 때 프레임들(F21, F22) 각각의 시작에서 시작 신호(STV)는 로우 레벨로 활성화된다. 프레임들(F21, F22) 각각의 지속 시간은 도 6에 도시된 프레임들(F11, F12, F13, F14) 각각의 지속 시간의 2배일 수 있다.
프레임들(F21, F22) 각각은 1개의 구동 프레임(DF)과 1개의 바이어스 프레임(BF)을 포함할 수 있다. 스캔 구동 회로(SD)는 구동 프레임(DF)동안 스캔 신호들(GI1-GIn) 및 스캔 신호들(GW1-GWn+1)을 순차적으로 활성화한다.
도 7에는 스캔 신호들(GI1-GIn) 및 스캔 신호들(GW1-GWn+1)만 도시되었으나, 스캔 신호들(GC1-GCn) 및 발광 신호들(EM1-EMn)도 구동 프레임(DF)동안 순차적으로 활성화될 수 있다.
스캔 구동 회로(SD)는 바이어스 프레임(BF)동안 스캔 신호들(GI1-GIn)을 로우 레벨의 비활성 상태로 유지하고, 스캔 신호들(GW1-GWn+1)만 순차적으로 로우 레벨로 활성화한다.
도 7에 도시되지 않았으나, 바이어스 프레임(BF)동안 스캔 신호들(GC1-GCn)은 비활성 상태로 유지되고, 발광 신호들(EM1-EMn)은 순차적으로 로우 레벨로 활성화될 수 있다.
도 6에 도시된 예에서, 프레임들(F11, F12, F13, F14) 각각은 도 7에 도시된 구동 프레임(DF)에 대응할 수 있다.
저주파수 모드의 바이어스 프레임(BF)동안 스캔 신호들(GI1-GIn) 및 스캔 신호들(GC1-GCn)를 비활성 레벨(예를 들면, 로우 레벨)로 유지함으로써 표시 장치(DD)의 소비 전력을 최소화할 수 있다.
도 8은 본 발명의 일 실시예에 따른 액티브 영역의 평면도이다. 도 9는 도 8의 I-I'를 따라 절단한 단면도이다. 도 12는 도 8의 II-II'를 따라 절단한 단면도이다.
도 8을 참조하면, 본 발명에 따른 표시 패널(DP, 도 3 참조)은 제1 영역(A1) 및 제2 영역(A2)으로 구분될 수 있다. 이 실시예에서, 제1 영역(A1)은 표시 영역(BA), 배선 영역(BL), 및 투과 영역(BT)으로 구분될 수 있다. 제1 영역(A1)의 표시 영역(BA)에는 화소들(PX_R1, PX_G1, PX_B1)이 배치될 수 있다. 제2 영역(A2)에는 화소들(PX_R2, PX_G2, PX_B2)이 배치될 수 있다.
설명의 편의를 위해 화소들(PX_R1, PX_G1, PX_B1)은 제1 내지 제3 화소들로 각각 칭하고, 화소들(PX_R2, PX_G2, PX_B2)은 제4 내지 제6 화소들로 각각 칭한다.
제1 화소(PX_R1) 및 제3 화소(PX_B1)는 제2 화소(PX_G1)를 사이에 두고 제1 방향(DR1)으로 이격될 수 있다. 이 실시예에서, 제1 화소(PX_R1)은 적색 광을 제공할 수 있다. 이 실시예에서 제2 화소(PX_G1)은 녹색 광을 제공할 수 있다. 이 실시예에서 제3 화소(PX_B1)은 청색 광을 제공할 수 있다.
이 실시예에서, 제1 화소(PX_R1) 및 제3 화소(PX_B1) 각각은 제2 화소(PX_G1)의 면적보다 큰 면적을 가질 수 있다. 또한 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1) 각각의 면적은 제2 화소(PX_G1), 제1 화소(PX_R1) 및 제3 화소(PX_B2) 순으로 크다.
제4 화소(PX_R2) 및 제5 화소(PX_G2)는 제5 방향(DR5)을 따라 이격하여 번갈아 배치될 수 있다. 제6 화소(PX_B2) 및 제5 화소(PX_G2)는 제4 방향(DR4)을 따라 이격하여 번갈아 배치될 수 있다. 이 실시예에서, 제4 화소(PX_R2)은 적색 광을 제공할 수 있다. 이 실시예에서 제5 화소(PX_G2)은 녹색 광을 제공할 수 있다. 이 실시예에서 제6 화소(PX_B2)은 청색 광을 제공할 수 있다. 이 실시예에서 제2 영역(A2)에 배치된 서브 화소들(E21M, E22M, E23M)의 배열 구조는 펜타일(PENTILETM) 구조라 불릴 수 있다.
이 실시예에서, 제4 화소(PX_R2) 및 제6 화소(PX_B2) 각각은 제5 화소(PX_G2)의 면적보다 큰 면적을 가질 수 있다.
제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1) 각각은 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2) 중 대응하는 색상의 화소의 면적보다 크다. 즉, 제1 영역(A1)의 단위 면적당 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)의 개수는 제2 영역(A2)의 단위 면적당 각각은 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)의 개수보다 작다.
표시 영역(BA) 및 배선 영역(BL)은 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)을 구성하는 도전 물질들이 패터닝된 영역으로, 전자 모듈(EM)이 광을 송/수신할 경우, 도전 물질들에 의해 반사된 광이 전자 모듈(EM, 도 2 참조)의 성능을 저하시킬 수 있다. 전자 모듈(EM)과 중첩하는 제1 영역(A1)은 투과 영역(BT)을 포함하여 전자 모듈(EM)의 광 송/수신 효율이 향상될 수 있다.
도 9 및 도 10에는 도 5에서 설명한 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)에 대응하는 부분의 단면을 도시하였다. 도 9는 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2) 중 제4 화소(PX_R2)의 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)에 대응하는 부분의 단면을 보여준다. 도 10은 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1) 중 제1 화소(PX_R1)의 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)에 대응하는 부분의 단면을 보여준다.
먼저 도 9를 참조하면, 표시 패널(DP)은 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(80)을 포함할 수 있다. 표시 패널(DP)은 제2 영역(A2)과 중첩하는 영역에 배치된 블랙 매트릭스(BM), 컬러 필터(CF), 및 오버 코트층(OC)을 더 포함할 수 있다.
표시 패널(DP)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
코팅, 증착 등의 방식으로 의한 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 방식으로 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스층(BSL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BSL)은 유기층들 및 무기층들이 교번 적층된 형태로 제공될 수 있다. 예를 들어, 폴리이미드를 포함하는 제1 유기층, 제1 무기층, 폴리이미드를 포함하는 제2 유기층, 및 제2 무기층이 교번 적층된 구조로 제공될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
베이스층(BSL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
버퍼층(BFL)은 베이스층(BSL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BSL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 또한, 실리콘 옥시나이트라이층은 단층 또는 다층구조로 이루어 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴은 제1 반도체 패턴으로 정의된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 9에는 제1 반도체 패턴의 일부분을 도시한 것일 뿐 제4 화소(PX_R2, 도 8 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 트랜지스터(T1)의 소스(S1), 액티브(AT1), 드레인(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 액티브(AT1)를 사이에 두고 서로 이격되어 형성된다.
버퍼층(BFL) 상에는 연결 신호 라인(SCL)이 배치될 수 있다. 연결 신호 라인(SCL)은 평면 상에서 제6 트랜지스터(T6, 도 5 참조)의 드레인(D6)에 연결될 수 있다.
버퍼층(BFL) 상에 차광층(BMI)이 배치되고, 버퍼층(BFL)은 제1 절연층(10)에 의해 커버될 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
본 실시예에서 제1 절연층(10)은 버퍼층(BFL) 상에 배치되고, 제1 반도체 패턴 및 연결 신호 라인(SCL)을 커버한다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 게이트(G1)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 제1 트랜지스터(T1)의 액티브(AT1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 게이트(G1)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘 나이트라이드층일 수 있다.
제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 게이트(G1)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 게이트(G1)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(Cst, 도 5 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부 전극(UE)은 생략될 수도 있다.
본 발명의 일 실시예에서 제2 절연층(20)은 절연 패턴으로 대체될 수 있다. 절연 패턴 상에 상부 전극(UE)이 배치된다. 상부 전극(UE)은 제2 절연층(20)으로부터 절연 패턴을 형성하는 마스크 역할을 할 수 있다.
별도로 도시하지 않았으나, 커패시터(Cst, 도 5 참조)의 제1 전극(Cst1)과 제2 전극(Cst2)는 게이트(G1) 및 상부 전극(UE)과 동일한 공정을 통해 형성될 수 있다. 제1 절연층(10) 상에 제1 전극(Cst1)이 배치될 수 있다. 제1 전극(Cst1)은 게이트(G1)와 전기적으로 연결될 수 있다. 제1 전극(Cst1)은 게이트(G1)와 일체의 형상을 가질 수 있다.
제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다. 별도로 도시하지 않았으나, 제2, 제5, 제6, 제7 트랜지스터(T2, T5, T6, T7, 도 5 참조)의 제1 전극들, 제2 전극들 및 게이트 전극들은 제1 트랜지스터(T1)의 소스(S1), 드레인(D1) 및 게이트(G1)와 각각 동일한 공정을 통해서 형성될 수 있다.
제3 절연층(30) 상에 반도체 패턴이 배치된다. 이하, 제3 절연층(30) 상에 직접 배치된 반도체 패턴은 제2 반도체 패턴으로 정의된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체은 결정질 또는 비정질 산화물 반도체를 포함할 수 있다.
예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
도 9에 도시된 것과 같이, 제3 트랜지스터(T3)의 소스(S3), 액티브(AT3), 드레인(D3)이 제2 반도체 패턴으로부터 형성된다. 소스(S3) 및 드레인(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 소스(S3) 및 드레인(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제3 절연층(30) 상에 제2 반도체 패턴을 커버하는 제4 절연층(40)이 배치된다. 본 실시예에서 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제4 절연층(40) 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 게이트(G3)는 금속패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 게이트(G3)는 제3 트랜지스터(T3)의 액티브(AT3)에 중첩한다.
본 발명의 일 실시예에서 제4 절연층(40)은 절연 패턴으로 대체될 수 있다. 절연 패턴 상에 제3 트랜지스터(T3)의 게이트(G3)가 배치된다. 본 실시예에서 게이트(G3)는 절연 패턴과 평면상에서 동일한 형상을 가질 수 있다.
제4 절연층(40) 상에 게이트(G3)을 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘 옥사이드층들과 실리콘 나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 5 참조)의 제1 전극, 제2 전극 및 게이트 전극은 제3 트랜지스터(T3)의 소스(S3), 드레인(D3), 게이트(G3)와 각각 동일한 공정을 통해서 형성될 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다.
이에 제한되지 않고, 제5 절연층(50) 및 제6 절연층(60)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제5 절연층(10 내지 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(SCL, 또는 연결 전극)에 접속될 수 있다.
제6 절연층(60) 상에 제2 연결전극(CNE2)이 배치될 수도 있다. 제2 연결전극(CNE2)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH-60)을 통해 제1 연결전극(CNE1)과 연결된다.
제7 절연층(70) 상에 발광 다이오드(OLED-A)가 배치된다. 발광 다이오드(OLED)의 애노드(AE)가 제7 절연층(70) 상에 배치된다. 제7 절연층(70) 상에 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)은 제1 전극(AE)의 적어도 일부를 노출시키는 개구부(OP)가 정의될 수 있다. 본 실시예에서 화소 정의막(PDL)은 광 흡수 물질을 포함할 수 있다. 예를 들어 화소 정의막(PDL)은 블랙 컬러를 가질 수 있다.
발광 다이오드(OLED-A)와 연결된 제1 내지 제7 트랜지스터들(T1 내지 T7, 도 3 참조)은 하나의 제2 화소(EP2M, 도 4 참조)를 구성할 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광 영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 4 참조)은 표시 패널(DP, 도 4 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워 쌓을 수 있다.
제1 전극(AE)은 제7 절연층(70) 상에 배치된다. 제1 전극(AE)은 제7 절연층(70)을 관통하는 제2 컨택홀(CH-70)을 통해 제2 연결전극(CNE2)에 연결된다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PXij)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)가 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(80)이 배치된다. 박막 봉지층(80)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(80)은 제2 전극(CE)를 직접 커버한다.
박막 봉지층(80)은 제1 무기층(81), 유기층(82) 및 제2 무기층(83)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(80)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(81)은 제2 전극(CE)와 접촉할 수 있다. 제1 무기층(81)은 외부 수분이나 산소가 발광층(EML)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(81)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(81)은 증착 공정을 통해 형성될 수 있다.
유기층(82)은 제1 무기층(81) 상에 배치되어 제1 무기층(81)에 접촉할 수 있다. 유기층(82)은 제1 무기층(81) 상에 평탄면을 제공할 수 있다. 제1 무기층(81) 상면에 형성된 굴곡이나 제1 무기층(81) 상에 존재하는 파티클(particle) 등은 유기층(82)에 의해 커버되어, 제1 무기층(81)의 상면의 표면 상태가 유기층(82) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 유기층(82)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(83)은 유기층(82) 상에 배치되어 유기층(82)을 커버한다. 제2 무기층(83)은 제1 무기층(81) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(83)은 유기층(82)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(83)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(83)은 증착 공정을 통해 형성될 수 있다.
입력 센서(90)는 박막 봉지층(80) 상에 직접 형성될 수 있다. 입력 센서(90)는 사용자의 터치, 압력 등의 입력을 감지하기 위한 센서일 수 있다. 입력 센서(90)는 복수의 도전 패턴들(MS1, MS2) 및 감지 절연층을 포함할 수 있다. 감지 절연층은 제1 감지 절연층(91), 제2 감지 절연층(92) 및 제3 감지 절연층(93)을 포함할 수 있다.
제1 감지 절연층(91)은 박막 봉지층(80) 상에 배치된다. 제1 도전 패턴들(MS1)은 제1 감지 절연층(91) 상에 배치되고, 제2 감지 절연층(92)에 의해 커버될 수 있다. 제2 도전 패턴들(MS2)은 제2 감지 절연층(92) 상에 배치되고, 제3 감지 절연층(93)에 의해 커버될 수 있다.
도전 패턴들(MS1, MS2) 각각은 도전성을 가진다. 도전 패턴들(MS1, MS2) 각각은 단일의 층으로 제공되거나, 복수의 층으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명에 따른 도전 패턴들(MS1, MS2) 중 적어도 어느 하나의 도전 패턴들은 평면상에서 메쉬 라인들로 제공될 수 있다.
도전 패턴들(MS1, MS2)을 구성하는 메쉬 라인들은 평면상에서 발광층(EML)과 이격될 수 있다. 따라서, 입력 센서(90)가 표시 패널(DP) 상에 직접 형성되더라도, 표시 패널(DP)의 화소들(PX, 도 4 참조)에서 형성된 광이 입력 센서(90)의 간섭없이 사용자에게 제공될 수 있다.
컬러 필터(CF)는 발광층(EML)과 중첩할 수 있다. 컬러 필터(CF)는 발광층(EML)에서 제공되는 광에 대응되는 광을 선택적으로 투과시킬 수 있다. 예를 들어, 발광층(EML)이 청색 광을 제공하는 경우, 컬러 필터(CF)는 청색 광을 투과하는 청색 컬러 필터일 수 있다.
컬러 필터(CF)는 고분자 감광수지와 안료 또는 염료를 포함하는 것일 수 있다. 예를 들어, 청색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(CF)는 청색 안료 또는 염료를 포함하고, 녹색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(CF)는 녹색 안료 또는 염료를 포함하고, 적색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(CF)는 적색 안료 또는 염료를 포함할 수 있다.
다만, 이에 한정되는 것은 아니며, 청색 광을 제공하는 발광층(EML)과 중첩하는 컬러 필터(CF)는 안료 또는 염료를 포함하지 않는 것일 수 있다. 이때, 컬러 필터(CF)는 투명한 것일 수 있으며, 컬러 필터(CF)는 투명 감광수지로 형성된 것일 수 있다.
블랙 매트릭스(BM)는 서로 다른 광을 제공하는 컬러 필터들 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 블랙 색상을 갖는 패턴으로, 격자 형상의 매트릭스일 수 있다. 블랙 매트릭스(BM)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
오버 코트층(OC)은 컬러 필터(CF) 및 블랙 매트릭스(BM) 상에 배치된 것일 수 있다. 오버 코트층(OC)은 컬러 필터(CF)와 블랙 매트릭스(BM)의 형성 과정에서 생성된 요철을 감싸고 평탄면을 제공하는 층일 수 있다. 즉, 오버 코트층(OC)은 평탄화층일 수 있다.
도 10은 전자 모듈(EM, 도 2 참조)과 표시 패널(DP, 도 2 참조)이 중첩하는 제1 영역(A1) 중 표시 영역(BA) 및 투과 영역(BT) 각각의 일부에 관한 단면도이다.
제1 영역(A1)에 배치된 제1 화소(PX_R1, 도 8 참조)는 발광 다이오드(OLED-B)와 연결된 제1 내지 제7 트랜지스터들(T1 내지 T7, 도 5 참조)로 구성되며, 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)의 적층 관계는 도 9에서 설명한 제2 영역(A2)에 배치된 제4 화소(PX_R2)와 동일할 수 있다.
이 실시예에서, 제1 영역(A1)의 표시 영역(BA)에는 차광층(BMI)이 배치될 수 있다. 즉, 차광층(BMI)은 제1 영역(A1) 중 표시 영역(BA)과 중첩하고, 투과 영역(BT)에는 비중첩 할 수 있다. 차광층(BMI)은 베이스층(BSL) 및 버퍼층(BFL) 사이에 배치될 수 있다. 차광층(BMI)은 금속을 포함할 수 있다.
다만, 베이스층(BSL)과 버퍼층(BFL) 사이에 배리어층이 더 포함되는 경우, 차광층(BMI)은 베이스층(BSL)과 배리어층 사이, 및 배리어층과 버퍼층(BFL) 사이 중 적어도 어느 하나에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
차광층(BMI)은 베이스층(BSL) 상에 배치되어 외부 광에 의해 베이스층(BSL) 상에 배치된 도전 물질들이 전자 모듈(EM, 도 2 참조)로 시인되는 문제를 개선할 수 있다. 따라서, 액티브 영역(AA)에서의 광 투과율이 향상되며, 이에 따라, 전자 모듈(EM)이 액티브 영역(AA, 도 2 참조) 내부에 배치되더라도, 전자 모듈(EM)의 성능이 향상된 표시 장치(DD, 도 2 참조)를 제공할 수 있다.
제1 영역(A1) 중 투과 영역(BT)은 표시 영역(BA) 및 배선 영역(BL)에 의해 에워 쌓일 수 있다. 투과 영역(BT)은 광 투과율을 향상시키기 위해 도전 물질들이나 절연층들을 패터닝 하거나 미증착한 영역으로 정의될 수 있다.
이 실시예에서 투과 영역(BT)은 십자가 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 투과 영역(BT)의 형상은 차광층(BMI)이 배치된 형상에 따라 다양하게 변할 수 있으며, 어느 하나의 형상으로 한정되지 않는다.
본 발명에 따른 투과 영역(BT)은 제1 내지 제7 절연층들(10 내지 70) 중 투과 영역(BT)과 중첩하는 절연층들이 생략되어 형성될 수 있다.
이 실시예에서 표시 패널(DP)에 포함된 제1 내지 제7 절연층들(10 내지 70) 중 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제4 절연층(40), 제5 절연층(50), 및 제7 절연층(70)이 투과 영역(BT)에서 미증착 되거나, 증착 후 패터닝되어 제거된 형태로 제공될 수 있다.
또한, 감지 절연층들(91, 92, 93) 중 투과 영역(BT) 중첩하는 감지 절연층들(91, 92, 93) 부분은 미증착 되거나, 증착 후 패터닝되어 제거된 형태로 제공될 수 있다. 따라서, 투과 영역(BT)과 인접한 감지 절연층들(91, 92, 93)은 일괄 식각되어 각각의 측면으로 형성된 단차를 제공할 수 있다.
본 실시예에서, 투과 영역(BT)에는 베이스층 부분(BL-P), 제6 절연층 부분(60-P), 제1 무기층 부분(81-P), 유기층 부분(82-P), 제2 무기층 부분(83-P), 및 제2 무기층 부분(83-P)을 커버하는 오버 코트층(OC)이 배치될 수 있다.
이에 따라, 표시 영역(BA)과 중첩하는 차광층(BMI), 버퍼층(BFL), 제1 내지 제5 절연층(10 내지 50), 제7 절연층(70) 제1 감지 절연층(91), 제2 감지 절연층(92), 제3 감지 절연층(93), 컬러 필터(CF), 블랙 매트릭스(BM)은, 투과 영역(BT)과 비 중첩할 수 있다. 또한, 발광 다이오드(OLED-B)의 구성들 또한, 투과 영역(BT)과 비 중첩할 수 있다.
본 실시예에 따르면, 블랙 매트릭스(BM) 중 투과 영역(BT)과 인접하게 배치된 블랙 매트릭스(BM)의 상면(BM-U)은 컬러 필터(CF)의 의해 노출되어 오버 코트층(OC)과 접촉할 수 있다.
본 발명에 따르면, 제1 영역(A1)은 제2 영역(A2)보다 광 투과율이 높은 영역이며, 제1 영역(A1) 중 제1 화소(PX_R1)사이에 배치된 투과 영역(BT)에서 가장 높은 광 투과율을 가질 수 있다.
이 실시예에서, 전자 모듈(EM)과 중첩하는 영역에서 절연층들 중 일부가 제거된 표시 패널(DP)을 포함함에 따라, 광 투과율이 향상된 표시 패널(DP)을 제공할 수 있다. 이에 따라, 전자 모듈(EM)이 액티브 영역(AA, 도 2 참조) 내부에 배치되더라도, 전자 모듈(EM)의 광 감지 성능이 저하되는 것을 방지할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 12는 도 11의 YY' 영역을 확대하여 도시한 평면도이다.
도 11 및 도 12를 참조하면, 표시 패널(DP-1)은 제1 영역(A11), 제2 영역(A21), 및 제1 영역(A11)과 제2 영역(A21) 사이에 정의된 제3 영역(A31)을 더 포함할 수 있다.
제1 영역(A11)은 전자 모듈(EM, 도 2 참조)과 평면상에서 중첩하는 영역에 정의될 수 있다. 본 실시예에서, 제1 영역(A11)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선변을 가진 도형 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제3 영역(A31)은 제1 영역(A11)과 인접한다. 제3 영역(A31)은 제1 영역(A11)의 적어도 일부를 에워쌀 수 있다.
제3 영역(A31)은 주변 영역(NAA)으로부터 이격될 수 있다. 따라서, 제3 영역(A31)은 제2 영역(A21)에 의해 완전히 둘러싸일 수 있다. 다만 이에 제한되는 것은 아니며, 제3 영역(A31)은 주변 영역(NAA)과 접할 수 있다. 이 경우, 제2 영역(A21)은 제3 영역(A31)의 일부만을 둘러쌀 수 있다.
제3 영역(A31)의 해상도는 제2 영역(A21)보다 낮다. 제3 영역(A31)의 해상도는 제1 영역(A11)의 해상도와 실질적으로 동일하거나, 제1 영역(A11)의 해상도보다 높을 수 있다. 제3 영역(A31)의 투과율은 제1 영역(A11)의 투과율보다 낮다. 제3 영역(A31)의 투과율은 제2 영역(A21)의 투과율보다 높거나, 제2 영역(A21)의 투과율과 실질적으로 동일할 수 있다.
표시 패널(DP-1)은 제1 화소들(E1r, E1g, E1b), 제2 화소들(E2r, E2g, E2b), 및 제3 화소들(E3r, E3g, E3b)을 포함할 수 있다. 제1 화소들(E1r, E1g, E1b)은 제1 적색 화소(E1r), 제1 녹색 화소(E1g), 제1 청색 화소(E1b)로 지칭될 수 있다. 제2 화소들(E2r, E2g, E2b)은 제2 적색 화소(E2r), 제2 녹색 화소(E2g), 제2 청색 화소(E2b)로 지칭될 수 있다. 제3 화소들(E3r, E3g, E3b)은 제3 적색 화소(E3r), 제3 녹색 화소(E3g), 제3 청색 화소(E3b)로 지칭될 수 있다.
제1 화소들(E1r, E1g, E1b) 각각은 제1 발광 소자(EE1) 및 제1 발광 소자(EE1)를 구동하는 제1 화소 회로(CC1)를 포함할 수 있다. 제2 화소들(E2r, E2g, E2b) 각각은 제2 발광 소자(EE2) 및 제2 발광 소자(EE2)를 구동하는 제2 화소 회로(CC2)를 포함할 수 있다. 제3 화소들(E3r, E3g, E3b) 각각은 제3 발광 소자(EE3) 및 제3 발광 소자(EE3)를 구동하는 제3 화소 회로(CC3)를 포함할 수 있다.
제1 발광 소자(EE1)는 제1 영역(A11)에 배치되고, 제2 발광 소자(EE2)는 제2 영역(A21)에 배치되고, 제3 발광 소자(EE3)는 제3 영역(A31)에 배치될 수 있다. 제1 화소 회로(CC1)는 제3 영역(A31) 또는 주변 영역(NAA)에 배치될 수 있다. 제2 화소 회로(CC2)는 제2 영역(A21)에 배치될 수 있다. 제3 화소 회로(CC3)는 제3 영역(A31)에 배치될 수 있다.
제1 영역(A11)은 전자 모듈(EM)과 중첩하는 영역일 수 있다. 제1 영역(A11)에 배치된 제1 발광 소자(EE1)를 구동하기 위한 제1 화소 회로(CC1)는 제1 영역(A11)이 아닌 다른 영역, 예를 들어, 제3 영역(A31) 또는 주변 영역(NAA)에 배치된다. 즉, 제1 영역(A11)에 제1 화소 회로(CC1)가 배치되지 않음에 따라, 투과부(TP)의 면적 확장이 용이하며, 그에 따라 광 투과율이 보다 향상될 수 있다.
제1 발광 소자(EE1)와 제1 화소 회로(CC1)는 연결 배선(CNL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(CNL)은 투과부들(TP)과 중첩할 수 있다. 연결 배선(CNL)은 투명 도전 배선을 포함할 수 있다. 투명 도전 배선은 투명 도전 물질을 포함할 수 있다. 예를 들어, 투명 도전 배선은 IGZO, ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막으로 형성될 수 있다.
제3 영역(A31)은 투과부들(TP)을 포함하지 않으나, 제1 화소 회로(CC1)가 제3 영역(A31)에 배치될 수 있다. 따라서, 단위 면적 당 제3 영역(A31)에 배치되는 제3 발광 소자(EE3)의 수는 단위 면적 당 제2 영역(A21)에 배치되는 제2 발광 소자(EE2)의 수보다 적을 수 있다.
도 13은 저주파수 모드에서 표시 장치의 휘도 변화를 예시적으로 보여주는 도면이다.
도 5, 도 7 및 도 13을 참조하면, 저주파수 모드의 구동 프레임(DF)은 하이 레벨의 스캔 신호(GIj)가 제공되는 초기화 구간, 하이 레벨의 스캔 신호(GCj)가 제공되는 보상 구간 및 스캔 신호(GWj) 및 스캔 신호(GWj+1)가 순차적으로 로우 레벨로 활성화되는 데이터 기입 구간을 포함한다. 따라서, 화소(PXij) 내 발광 다이오드(ED)는 데이터 기입 구간에서 비로소 발광하며, 발광 다이오드(ED)를 통해 흐르는 구동 전류(Id)는 제1 트랜지스터(T1)의 게이트-소스 전압에 따라 결정될 수 있다. 그러므로 표시 장치(DD, 도 1 참조)는 구동 프레임(DF)동안 도 13에 도시된 것과 같은, 곡선 형태의 휘도 변화를 가질 수 있다.
저주파수 모드의 바이어스 프레임(BF)동안 스캔 신호(GIj) 및 스캔 신호(GCj)는 로우 레벨로 유지하고, 스캔 신호(GWj) 및 스캔 신호(GWj+1)만 순차적으로 로우 레벨로 활성화될 수 있다. 제1 트랜지스터(T1)에 대한 초기화 구간이 없으므로 표시 장치(DD, 도 1 참조)는 바이어스 프레임(BF)에서, 구동 프레임(DF)의 마지막 휘도와 동일한 휘도로 유지될 수 있다.
도 13에 도시된 것과 같이, 노말 모드의 제1 구동 주파수가 120Hz이고, 저주파수 모드의 제2 구동 주파수가 60Hz인 경우, 프레임들(F21, F22) 각각은 1개의 구동 프레임(DF)과 1개의 바이어스 프레임(BF)을 포함할 수 있다. 즉, 저주파수 모드동안 구동 프레임(DF)과 바이어스 프레임(BF)이 번갈아 반복된다. 구동 프레임(DF)의 휘도와 바이어스 프레임(BF)의 휘도가 서로 다른 경우 테스트 장치(미 도시됨)는 플리커로 인지할 수 있다.
도 7에 도시된 것과 같이, 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)은 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)보다 화소 면적이 크므로 제1 영역(A1)에서 구동 프레임(DF)과 바이어스 프레임(BF)의 휘도 변화보다 제2 영역(A2)에서 구동 프레임(DF)과 바이어스 프레임(BF)의 휘도 변화가 더 클 수 있다.
특히, 표시 패널(DP)의 생산 공정 중 테스트 단계에서 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)을 테스트하기 위한 데이터 신호들과 동일한 데이터 신호들을 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)로 제공하는 경우, 테스트 장치는 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)을 불량 화소들로 오인할 수 있다.
도 14는 도 3에 도시된 표시 패널(DP)의 영역(A12) 내 화소들, 제1 테스트 회로(300) 및 제2 테스트 회로(400)의 회로도를 보여준다.
도 14를 참조하면, 영역(A12)은 도 3에 도시된 제1 영역(A1)의 일부 및 제1 영역(A1)과 인접한 제2 영역(A2)을 포함한다. 영역(A12)에 배치되는 화소들(PX)은 제1 색상에 대응하는 제1 색상 화소들(R), 제2 색상에 대응하는 제2 색상 화소들(G) 및 제3 색상에 대응하는 제3 색상 화소들(B)을 포함할 수 있다.
도 14에는 설명의 편의를 위하여, 제1 영역(A1)이 화소 행들(L11, L12)을 포함하고, 제2 영역(A2)이 화소 행들(L31, L32)을 포함하는 것으로 도시하고 설명하나, 본 발명은 이에 한정되지 않는다. 즉, 제1 영역(A1) 및 제2 영역(A2) 각각에 포함되는 화소 행들은 다양하게 변경될 수 있다.
또한 도 14에는 설명의 편의를 위하여, 화소들(PX)이 데이터 라인들(DL51-DL54)에 연결되는 것으로 도시하고 설명하나, 본 발명은 이에 한정되지 않는다. 즉, 제1 영역(A1)의 화소들(PX)과 연결되는 데이터 라인들은 다양하게 변경될 수 있다.
제1 테스트 회로(300)는 구동 프레임(DF, 도 7 참조)동안 게이트 제어 신호들(GATE_C1, GATE_C2, GATE_C3)에 응답해서 데이터 라인들(DL51-DL54)로 테스트 데이터 신호(TEST_R, TEST_G, TEST_B)을 제공한다.
제1 테스트 회로(300)는 트랜지스터들(M1-M6)을 포함한다. 트랜지스터들(M1, M4)은 게이트 제어 신호(GATE_C1)에 응답해서 테스트 데이터 신호(TEST_R)를 데이터 라인들(DL51, DL53)로 전달한다. 트랜지스터들(M2, M5)은 게이트 제어 신호(GATE_C2)에 응답해서 테스트 데이터 신호(TEST_G)를 데이터 라인들(DL51, DL53)로 전달한다. 트랜지스터들(M3, M6)은 게이트 제어 신호(GATE_C3)에 응답해서 테스트 데이터 신호(TEST_B)를 데이터 라인들(DL52, DL54)로 전달한다.
게이트 제어 신호들(GATE_C1, GATE_C2, GATE_C3) 및 테스트 데이터 신호(TEST_R, TEST_G, TEST_B)는 테스트 장치(미 도시됨)로부터 도 3에 도시된 신호 패드들(PD)을 통해 수신될 수 있다.
제2 테스트 회로(400)는 바이어스 프레임(BF, 도 7 참조)동안 제1 내지 제3 게이트 신호들(GATE1, GATE2, GATE3)에 응답해서 제1 테스트 데이터 신호(DATA_A1) 및 제2 테스트 데이터 신호(DATA_A2) 중 어느 하나를 데이터 라인들(DL51-DL54)로 제공한다.
구동 프레임(DF)동안 제2 테스트 회로(400)로 제공되는 제1 내지 제3 게이트 신호들(GATE1, GATE2, GATE3) 각각은 비활성 레벨(예를 들면, 하이 레벨)로 유지될 수 있다. 또한, 바이어스 프레임(BF)동안 제1 테스트 회로(300)로 제공되는 게이트 제어 신호들(GATE_C1, GATE_C2, GATE_C3) 각각은 비활성 레벨(예를 들면, 하이 레벨)로 유지될 수 있다.
테스트 회로(400)는 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)이 구동될 때 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)과 연결된 데이터 라인들로 제1 테스트 데이터 신호(DATA_A1)를 제공하고, 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)이 구동될 때 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)과 연결된 데이터 라인들로 제2 테스트 데이터 신호(DATA_A2)를 제공한다.
제2 테스트 회로(400)는 제1 스위칭 회로(SC1) 및 제2 스위칭 회로(SC1)를 포함한다. 제1 스위칭 회로(SC1)는 제1 게이트 신호(GATE1) 및 제2 게이트 신호(GATE2)에 응답해서 데이터 라인들(DL51-DL54)로 제2 테스트 데이터 신호(DATA_A2)를 제공한다. 제2 스위칭 회로(SC2)는 제3 게이트 신호(GATE3)에 응답해서 데이터 라인들(DL51-DL54)로 제1 테스트 데이터 신호(DATA_A1)를 제공한다.
이 실시예에서, 제1 테스트 데이터 신호(DATA_A1)는 제1 영역(A1)의 화소들(PX)로 제공될 테스트 데이터 신호이고, 제2 테스트 데이터 신호(DATA_A2)는 제2 영역(A2)의 화소들(PX)로 제공될 테스트 데이터 신호이다.
트랜지스터들(M11-M14, M21-M24, M31-M34)을 포함한다. 트랜지스터들(M11, M21)은 데이터 라인(DL51)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M12, M22)은 데이터 라인(DL52)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M13, M23)은 데이터 라인(DL53)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M14, M24)은 데이터 라인(DL54)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M11-M14) 각각의 게이트 전극은 제1 게이트 신호(GATE1)를 수신하고, 트랜지스터들(M21-M24) 각각의 게이트 전극은 제2 게이트 신호(GATE2)를 수신한다.
트랜지스터들(M31-M34)은 제3 게이트 신호(GATE3)에 응답해서 제1 테스트 데이터 신호(DATA_A1)를 데이터 라인들(DL51-DL54)로 전달한다.
트랜지스터(M31)는 데이터 라인(DL51)과 제1 테스트 데이터 라인(TDL1) 사이에 연결된다. 트랜지스터(M32)는 데이터 라인(DL52)과 제1 테스트 데이터 라인(TDL1) 사이에 연결된다. 트랜지스터(M33)는 데이터 라인(DL53)과 제1 테스트 데이터 라인(TDL1) 사이에 연결된다. 트랜지스터(M34)는 데이터 라인(DL54)과 제1 테스트 데이터 라인(TDL1) 사이에 연결된다. 트랜지스터들(M31-M34) 각각의 게이트 전극은 제3 게이트 신호(GATE3)를 수신한다.
이 실시예에서, 제1 테스트 데이터 라인(TDL1)은 제1 테스트 데이터 신호(DATA_A1)를 수신하고, 제2 테스트 데이터 라인(TDL2)은 제2 테스트 데이터 신호(DATA_A2)를 수신한다.
제1, 제2 및 제3 게이트 신호들(GATE1, GATE2, GATE3), 제1 테스트 데이터 신호(DATA_A1) 및 제2 테스트 데이터 신호(DATA_A2)는 테스트 장치(미 도시됨)로부터 도 3에 도시된 신호 패드들(PD)을 통해 수신될 수 있다.
제1 및 제2 게이트 신호들(GATE1, GATE2)이 로우 레벨로 활성화되고, 제3 게이트 신호(GATE3)가 하이 레벨로 비활성화되면, 데이터 라인들(DL51-DL54)로 제2 테스트 데이터 신호(DATA_A2)가 제공된다.
제1 및 제2 게이트 신호들(GATE1, GATE2)이 하이 레벨로 비활성화되고, 제3 게이트 신호(GATE3)가 로우 레벨로 활성화되면, 데이터 라인들(DL51-DL54)로 제1 테스트 데이터 신호(DATA_A1)가 제공된다.
도 15는 구동 프레임 또는 바이어스 프레임동안 화소들로 제공되는 스캔 신호들을 예시적으로 보여준다.
도 14 및 도 15를 참조하면, 스캔 신호들(GW1-GWn+1) 중 스캔 신호들(GW11-GW30)이 제1 영역(A1)에 대응하고, 스캔 신호들(GW1-GW10, GW31-GWn+1)은 제2 영역(A2)에 대응한다.
일 실시예에서, 스캔 신호들(GW11, GW12)은 제1 영역(A1)의 화소 행들(L11, L12) 내 화소들의 제2 트랜지스터(T2, 도 5 참조)의 게이트 전극으로 제공될 수 있다. 스캔 신호들(GW31, GW32)은 제2 영역(A2)의 화소 행들(L31, L32) 내 화소들의 제2 트랜지스터(T2, 도 5 참조)의 게이트 전극으로 제공될 수 있다.
도 16는 구동 프레임동안 j번째 행의 화소들(PXij)로 제공되는 스캔 신호들(GIj, GCj, GWj, GWj) 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들(GATE1, GATE2, GATE3)을 예시적으로 보여준다. 도 5 및 도 16을 참조하여 일 실시예에 따른 표시 장치의 동작에 대하여 설명한다.
도 5, 도 14 및 도 16을 참조하면, 구동 프레임(DF) 내 초기화 기간 동안 스캔 라인(GILj)을 통해 하이 레벨의 스캔 신호(GIj)가 제공된다. 여기서, j는 1부터 n까지의 자연수이다. 하이 레벨의 스캔 신호(GIj)에 응답해서 제4 트랜지스터(T4)가 턴 온되며, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1)이 제1 트랜지스터(T1)의 게이트 전극에 전달되어서 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 기간 동안 스캔 라인(GCLj)을 통해 하이 레벨의 스캔 신호(GCj)가 공급되면 제3 트랜지스터(T3)가 턴 온된다. 제1 트랜지스터(T1)는 턴 온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 또한 로우 레벨의 스캔 신호(GIj)에 의해 제2 트랜지스터(T2)가 턴 온된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압만큼 감소한 보상 전압이 제1 트랜지스터(T1)의 게이트 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 게이트 전극에 인가된 게이트 전압은 보상 전압이 될 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
한편, 제7 트랜지스터(T7)는 스캔 라인(GWLj+1)을 통해 로우 레벨의 스캔 신호(GWj+1)를 공급받아 턴 온된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
다음, 발광 기간 동안 발광 제어 라인(EMLj)으로부터 공급되는 발광 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 발광 기간 동안 로우 레벨의 발광 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 게이트 전극의 게이트 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(ED)에 공급되어 발광 다이오드(ED)에 전류(Ied)가 흐른다.
테스트 모드의 구동 프레임(DF)동안 제1 게이트 신호(GATE1), 제2 게이트 신호(GATE2) 및 제3 게이트 신호(GATE2)는 비활성 레벨인 하이 레벨로 유지된다.
테스트 모드의 구동 프레임(DF)동안 도 14에 도시된 제1 테스트 회로(300)가 데이터 라인들(DL52-DL54)로 테스트 데이터 신호(TEST_R, TEST_G, TEST_B)를 제공할 수 있다.
도 17은 바이어스 프레임동안 제1 영역의 화소 행(L11)의 화소들(PX)로 제공되는 스캔 신호들(GI11, GC11, GW11, GW12) 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들(GATE1, GATE2, GATE3)을 예시적으로 보여준다.
도 5, 도 14 및 도 17을 참조하면, 제1 영역(A1)의 화소 행(L11)의 화소들(PX)로 제공되는 스캔 신호들(GI11, GC11, GW11, GW12) 및 화소들의 동작은 도 16에 도시된 j번째 행의 화소들(PXij)로 제공되는 스캔 신호들(GIj, GCj, GWj, GWj) 및 화소들(PXij)의 동작과 유사하므로 중복되는 설명은 생략한다.
테스트 모드동안 (구동 프레임(DF) 및 바이어스 프레임(BF) 모두에서) 제2 게이트 신호(GATE2)는 활성 레벨인 로우 레벨로 유지된다.
테스트 모드의 바이어스 프레임(BF) 중 제1 영역(A1)의 화소 행(L11)이 구동되는 동안 제1 게이트 신호(GATE2)는 비활성 레벨인 하이 레벨로 유지된다. 테스트 모드의 바이어스 프레임(BF) 중 제1 영역(A1)의 화소 행(L11)이 구동될 때 제3 게이트 신호(GATE3)는 스캔 신호(GW11)와 동일한 시점에 로우 레벨로 활성화된다. 그러므로 테스트 모드의 바이어스 프레임(BF)동안 제1 영역(A1)의 화소 행들(L11)과 연결된 데이터 라인들(D51-D54)로 제1 테스트 데이터 신호(DATA_A1)가 제공될 수 있다. 즉, 테스트 모드의 바이어스 프레임(BF)동안 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)(도 8 참조)로 제1 테스트 데이터 신호(DATA_A1)가 제공될 수 있다.
도 18은 바이어스 프레임동안 제2 영역의 화소 행(L31)의 화소들로 제공되는 스캔 신호들(GI31, GC31, GW31, GW32) 및 제2 테스트 회로로 제공되는 제1, 제2 및 제3 게이트 신호들(GATE1, GATE2, GATE3)을 예시적으로 보여준다.
도 5, 도 14 및 도 18을 참조하면, 제2 영역(A2)의 화소 행(L31)의 화소들(PX)로 제공되는 스캔 신호들(GI31, GC31, GW31, GW32) 및 화소들(PX)의 동작은 도 16에 도시된 j번째 행의 화소들(PXij)로 제공되는 스캔 신호들(GIj, GCj, GWj, GWj) 및 화소들(PXij)의 동작과 유사하므로 중복되는 설명은 생략한다.
테스트 모드동안 (구동 프레임(DF) 및 바이어스 프레임(BF) 모두에서) 제2 게이트 신호(GATE2)는 활성 레벨인 로우 레벨로 유지된다.
테스트 모드의 바이어스 프레임(BF) 중 제2 영역(A2)의 화소 행(L31)이 구동되는 동안 제3 게이트 신호(GATE3)는 비활성 레벨인 하이 레벨로 유지된다. 테스트 모드의 바이어스 프레임(BF) 중 제2 영역(A2)의 화소 행(L31)이 구동될 때 제1 게이트 신호(GATE1)는 스캔 신호(GW31)와 동일한 시점에 로우 레벨로 활성화된다. 그러므로 테스트 모드의 바이어스 프레임(BF)동안 제2 영역(A2)의 화소 행들(L31)과 연결된 데이터 라인들(D51-D54)로 제2 테스트 데이터 신호(DATA_A2)가 제공될 수 있다. 즉, 테스트 모드의 바이어스 프레임(BF)동안 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)(도 8 참조)로 제2 테스트 데이터 신호(DATA_A2)가 제공될 수 있다.
제1 테스트 데이터 신호(DATA_A1)는 제1 전압 레벨을 갖고, 제2 테스트 데이터 신호(DATA_A2)는 제2 전압 레벨을 가질 수 있다. 일 실시예에서, 제1 전압 레벨은 제2 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 테스트 데이터 신호(DATA_A1)의 제1 전압 레벨은 5.5V이고, 제2 테스트 데이터 신호(DATA_A2)의 제2 전압 레벨은 6.3V이다.
이와 같이, 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)(도 8 참조)로 제공되는 제1 테스트 데이터 신호(DATA_A1)와 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)(도 8 참조)로 제공되는 제2 테스트 데이터 신호(DATA_A2)의 전압 레벨은 다르게 설정될 수 있다. 따라서 테스트 모드에서 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)(도 8 참조)이, 정상 상태임에도 불구하고, 불량으로 판정되는 오류를 최소화할 수 있다.
도 19는 저주파수 모드에서 표시 장치의 휘도 변화를 예시적으로 보여주는 도면이다.
먼저 도 16 및 도 19를 참조하면, 테스트 모드의 구동 프레임(DF)은 하이 레벨의 스캔 신호(GIj)가 제공되는 초기화 구간, 하이 레벨의 스캔 신호(GCj)가 제공되는 보상 구간 및 스캔 신호(GWj) 및 스캔 신호(GWj+1)가 순차적으로 로우 레벨로 활성화되는 데이터 기입 구간을 포함한다. 그러므로 표시 장치(DD, 도 1 참조)는 구동 프레임(DF)동안 곡선 형태의 휘도 변화를 가질 수 있다.
도 14, 도 17 및 도 19를 참조하면, 테스트 모드의 바이어스 프레임(BF)동안 제1 영역(A1)의 데이터 라인들(DL51-DL54)로 제1 전압 레벨(예를 들면, 5.5V)의 제1 테스트 데이터 신호(DATA_A1)가 제공된다. 제1 트랜지스터(T1)의 제1 전극(도 10에 도시된 소스(S1))으로 높은 전압이 제공됨에 따라 제1 트랜지스터(T1)의 게이트-소스 전압은 네거티브 전압이 되어서 제1 트랜지스터(T1)가 초기화되는 효과를 기대할 수 있다.
또한, 도 14, 도 18 및 도 19를 참조하면, 테스트 모드의 바이어스 프레임(BF)동안 제2 영역(A2)의 데이터 라인들(DL51-DL54)로 제2 전압 레벨(예를 들면, 6.3V)의 제2 테스트 데이터 신호(DATA_A2)가 제공된다. 제1 트랜지스터(T1)의 제1 전극(도 10에 도시된 소스(S1))으로 높은 전압이 제공됨에 따라 제1 트랜지스터(T1)의 게이트-소스 전압은 네거티브 전압이 되어서 제1 트랜지스터(T1)가 초기화되는 효과를 기대할 수 있다.
그 결과, 표시 장치(DD, 도 1 참조)는 테스트 모드의 바이어스 프레임(BF)에서 구동 프레임(DF)과 유사한 곡선 형태의 휘도 변화를 가질 수 있다.
도 7에 도시된 것과 같이, 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)은 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)보다 화소 면적이 크다. 만일 제2 영역(A2)의 제4 내지 제6 화소들(PX_R2, PX_G2, PX_B2)로 제공하는 제2 테스트 데이터 신호(DATA_A2)를 제1 영역(A1)의 제1 내지 제3 화소들(PX_R1, PX_G1, PX_B1)로 제공하는 경우, 제2 영역(A2)보다 제1영역(A1)에서 동 프레임(DF)과 바이어스 프레임(BF) 간의 휘도 차가 더 크게 감지될 수 있다.
그러므로, 제1 영역(A1)의 데이터 라인들(DL51-DL54)로 제공되는 제1 테스트 데이터 신호(DATA_A1)의 제1 전압 레벨을 제2 영역(A2)의 데이터 라인들(DL51-DL54)로 제공되는 제2 테스트 데이터 신호(DATA_A2)의 제2 전압 레벨보다 낮추어서 제1영역(A1)의 동 프레임(DF)과 바이어스 프레임(BF) 간의 휘도 차를 감소시킬 수 있다.
도 20은 도 3에 도시된 표시 패널(DP)의 영역(A12) 내 화소들, 제1 테스트 회로(300) 및 제2 테스트 회로(400-1)의 일 실시예에 따른 회로도를 보여준다.
도 20에 도시된 영역(A12) 및 제1 테스트 회로(300)는 도 14에 도시된 영역(A12) 및 제1 테스트 회로(300)와 동일하므로 동일한 인출 부호를 병기하고 중복되는 설명은 생략한다.
제2 테스트 회로(400-1)는 테스트 모드동안 제1 내지 제3 게이트 신호들(GATE1, GATE2, GATE3)에 응답해서 제1 테스트 데이터 신호(DATA_A1), 제2 테스트 데이터 신호(DATA_A2) 및 제3 테스트 데이터 신호(DATA_A3) 중 어느 하나를 데이터 라인들(DL51-DL54)로 제공한다.
제2 테스트 회로(400-1)는 제1 스위칭 회로(SC1) 및 제2 스위칭 회로(SC2)를 포함한다. 제1 스위칭 회로(SC1)는 제1 게이트 신호(GATE1) 및 제2 게이트 신호(GATE2)에 응답해서 데이터 라인들(DL51, DL52)로 제2 테스트 데이터 신호(DATA_A2)를 제공하고, 데이터 라인들(DL53, DL54)로 제3 테스트 데이터 신호(DATA_A3)를 제공한다. 제2 스위칭 회로(SC2)는 제3 게이트 신호(GATE3)에 응답해서 데이터 라인들(DL51-DL54)로 제1 테스트 데이터 신호(DATA_A1)를 제공한다.
이 실시예에서, 제1 테스트 데이터 신호(DATA_A1)는 제1 영역(A1)의 화소들(PX)로 제공될 테스트 데이터 신호이고, 제2 테스트 데이터 신호(DATA_A2)는 제2 영역(A2)의 데이터 라인들(DL51, DL52)과 연결된 화소들(PX)로 제공될 테스트 데이터 신호이고, 제3 테스트 데이터 신호(DATA_A3)는 제2 영역(A2)의 데이터 라인들(DL53, DL54)과 연결된 화소들(PX)로 제공될 테스트 데이터 신호이다.
트랜지스터들(M11-M14, M21-M24, M31-M34)을 포함한다. 트랜지스터들(M11, M21)은 데이터 라인(DL51)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M12, M22)은 데이터 라인(DL52)과 제2 테스트 데이터 라인(TDL2) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M13, M23)은 데이터 라인(DL53)과 제3 테스트 데이터 라인(TDL3) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M14, M24)은 데이터 라인(DL54)과 제3 테스트 데이터 라인(TDL3) 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(M11-M14) 각각의 게이트 전극은 제1 게이트 신호(GATE1)를 수신하고, 트랜지스터들(M21-M24) 각각의 게이트 전극은 제2 게이트 신호(GATE2)를 수신한다.
제2 테스트 회로(400-1)의 제1 스위칭 회로(SC1)는 테스트 모드에서 데이터 라인들(DL51, DL52)과 데이터 라인들(DL53, DL54)의 원치 않는 전기적 연결(쇼트, short) 여부를 검사하기 위해 사용될 수 있다.
트랜지스터들(M31-M34)은 제3 게이트 신호(GATE3)에 응답해서 제1 테스트 데이터 신호(DATA_A1)를 데이터 라인들(DL51-DL54)로 전달한다.
도 14에 도시된 제2 테스트 회로(400) 및 도 20에 도시된 제2 테스트 회로(400-1)는 본 발명의 일 실시예를 보여주고 있으며, 제2 테스트 회로(400) 및 2 테스트 회로(400-1)는 다양하게 변경 실시될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
100: 구동 컨트롤러
200: 데이터 구동 회로
300: 제1 테스트 회로
400, 400-1: 제2 테스트 회로
SD: 스캔 구동 회로
EDC: 발광 구동 회로
PX: 화소
PXC: 화소 회로부

Claims (20)

  1. 복수 개의 데이터 라인들 중 대응하는 데이터 라인 및 복수 개의 스캔 라인들 중 대응하는 스캔 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 배치되고, 상기 데이터 라인들과 전기적으로 연결되는 테스트 회로를 포함하되,
    상기 표시 패널은 제1 광 투과율을 갖는 제1 영역 및 제2 광 투과율을 갖는 제2 영역을 포함하고,
    상기 복수 개의 화소들은 상기 제1 영역에 배치된 제1 화소 및 상기 제2 영역에 배치된 제2 화소를 포함하며,
    상기 테스트 회로는 상기 제1 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제1 화소와 연결된 데이터 라인으로 제1 테스트 데이터 신호를 제공하고, 상기 제2 화소가 구동될 때 상기 복수의 데이터 라인들 중 상기 제2 화소와 연결된 데이터 라인으로 제2 테스트 데이터 신호를 제공하며, 상기 제1 테스트 데이터 신호 및 상기 제2 테스트 데이터 신호는 서로 다른 전압 레벨을 갖는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 영역의 상기 제1 광 투과율은 상기 제2 영역의 상기 제2 광 투과율보다 높은 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 테스트 데이터 신호의 제1 전압 레벨은 상기 제2 테스트 데이터 신호의 제2 전압 레벨보다 높은 레벨인 표시 장치.
  4. 제 1 항에 있어서,
    표시 패널은 제1 구동 주파수로 동작하는 노말 모드 및 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 동작하는 저주파수 모드로 동작하며,
    상기 복수 개의 화소들 각각은 복수 개의 트랜지스터들을 포함하고,
    상기 저주파수 모드는 상기 복수 개의 트랜지스터들 전체가 구동되는 구동 프레임 및 상기 복수 개의 트랜지스터들 중 일부만 구동되는 바이어스 프레임을 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 테스트 회로는 상기 바이어스 프레임동안 상기 제1 화소가 구동될 때 상기 제1 화소와 연결된 데이터 라인으로 상기 제1 테스트 데이터 신호를 제공하고, 상기 제2 화소가 구동될 때 상기 제2 화소와 연결된 데이터 라인으로 상기 제2 테스트 데이터 신호를 제공하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 테스트 회로는 상기 구동 프레임동안 비활성 상태인 표시 장치.
  7. 제 4 항에 있어서,
    상기 제1 화소 및 상기 제2 화소 각각은,
    상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드를 포함하고,
    상기 구동 프레임동안 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 각각 활성화되고,
    상기 바이어스 프레임동안 상기 제1 스캔 신호는 활성화되고, 상기 제2 스캔 신호는 비활성 상태를 유지하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 P-타입 트랜지스터이고,
    상기 제3 트랜지스터는 N-타입 트랜지스터인 표시 장치.
  9. 제 1 항에 있어서,
    상기 테스트 회로는,
    제1 게이트 신호 및 제2 게이트 신호에 응답해서 상기 제2 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제1 스위칭 회로; 및
    제3 게이트 신호에 응답해서 상기 제1 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제2 스위칭 회로를 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제1 스위칭 회로는,
    상기 복수의 데이터 라인들 중 상기 제1 화소 및 상기 제2 화소와 전기적으로 연결된 데이터 라인과 상기 제2 테스트 데이터 신호를 전달하는 제2 테스트 데이터 라인 사이에 직렬로 연결된 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터를 포함하고,
    상기 제1 스위칭 트랜지스터의 게이트 전극은 상기 제1 게이트 신호를 수신하고,
    상기 제2 스위칭 트랜지스터의 게이트 전극은 상기 제2 게이트 신호를 수신하는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제2 스위칭 회로는,
    상기 복수의 데이터 라인들 중 상기 제1 화소 및 상기 제2 화소와 전기적으로 연결된 데이터 라인과 상기 제1 테스트 데이터 신호를 전달하는 제1 테스트 데이터 라인 사이에 직렬로 연결된 제3 스위칭 트랜지스터를 포함하고,
    상기 제3 스위칭 트랜지스터의 게이트 전극은 상기 제3 게이트 신호를 수신하는 표시 장치.
  12. 제 1 항에 있어서,
    상기 제1 영역과 중첩하게 배치된 전자 모듈을 더 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 전자 모듈은 카메라인 표시 장치.
  14. 제 1 항에 있어서,
    상기 제1 영역의 단위 면적당 제1 화소들의 개수는 상기 제2 영역의 단위 면적당 제2 화소들의 개수보다 작은 표시 장치.
  15. 복수 개의 데이터 라인들 중 대응하는 데이터 라인 및 복수 개의 스캔 라인들 중 대응하는 스캔 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 배치되고, 상기 데이터 라인들과 전기적으로 연결되는 테스트 회로를 포함하되,
    상기 표시 패널은 제1 광 투과율을 갖는 제1 영역 및 제2 광 투과율을 갖는 제2 영역을 포함하고,
    상기 복수 개의 화소들은 상기 제1 영역에 배치된 제1 화소 및 상기 제2 영역에 배치된 제2 화소를 포함하며,
    상기 제1 화소 및 상기 제2 화소 각각은,
    상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드를 포함하고,
    구동 프레임동안 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 각각 활성화되고, 바이어스 프레임동안 상기 제1 스캔 신호는 활성화되고, 상기 제2 스캔 신호는 비활성 상태를 유지하며,
    상기 테스트 회로는 상기 바이어스 프레임동안 상기 제1 화소로 제공되는 상기 제1 스캔 신호가 활성화될 때 제1 테스트 데이터 신호를 상기 제1 화소로 제공하고, 상기 바이어스 프레임동안 상기 제2 화소로 제공되는 상기 제1 스캔 신호가 활성화될 때 상기 제2 화소로 제2 테스트 데이터 신호를 제공하며, 상기 제1 테스트 데이터 신호 및 상기 제2 테스트 데이터 신호는 서로 다른 전압 레벨을 갖는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 영역의 상기 제1 광 투과율은 상기 제2 영역의 상기 제2 광 투과율보다 높고,
    상기 제1 테스트 데이터 신호의 제1 전압 레벨은 상기 제2 테스트 데이터 신호의 제2 전압 레벨보다 높은 표시 장치.
  17. 제 15 항에 있어서,
    표시 패널은 제1 구동 주파수로 동작하는 노말 모드 및 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 동작하는 저주파수 모드로 동작하며,
    상기 저주파수 모드는 상기 구동 프레임 및 바이어스 프레임을 포함하는 표시 장치.
  18. 제 15 항에 있어서,
    상기 테스트 회로는 상기 구동 프레임동안 비활성 상태인 표시 장치.
  19. 제 15 항에 있어서,
    상기 테스트 회로는,
    제1 게이트 신호 및 제2 게이트 신호에 응답해서 상기 제2 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제1 스위칭 회로; 및
    제3 게이트 신호에 응답해서 상기 제1 테스트 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 제2 스위칭 회로를 포함하는 표시 장치.
  20. 제 15 항에 있어서,
    상기 제1 영역과 중첩하게 배치된 전자 모듈을 더 포함하는 표시 장치.
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