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KR20220072410A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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Publication number
KR20220072410A
KR20220072410A KR1020200159975A KR20200159975A KR20220072410A KR 20220072410 A KR20220072410 A KR 20220072410A KR 1020200159975 A KR1020200159975 A KR 1020200159975A KR 20200159975 A KR20200159975 A KR 20200159975A KR 20220072410 A KR20220072410 A KR 20220072410A
Authority
KR
South Korea
Prior art keywords
internal electrode
capacitor
capacitor body
external electrodes
electrode
Prior art date
Application number
KR1020200159975A
Other languages
English (en)
Inventor
김형준
심정호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020200159975A priority Critical patent/KR20220072410A/ko
Priority to US17/231,107 priority patent/US11657968B2/en
Priority to CN202110806963.0A priority patent/CN114551096A/zh
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Abstract

본 발명은, 번갈아 적층되는 제1 및 제2 유전체층과 복수의 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고, 상기 내부 전극은, 상기 제1 유전체층 상에 양단이 상기 제1 및 제2 외부 전극과 접속되고, 내측에 홀이 형성되는 제1 내부 전극; 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제3 외부 전극과 접속되도록 배치되는 제2 내부 전극; 및 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제2 내부 전극과 이격되고 상기 제4 외부 전극과 접속되도록 배치되는 제3 내부 전극; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 다양한 전자 기기 분야에 적용되는 전자 부품이다.
이러한 적층형 커패시터는 전기적 특성에 따라 고전압용, 저ESL용, 임베디드형 또는 휨강도 향상형 등으로 구분될 수 있다.
또한, 최근의 적층형 커패시터는 전원 전류의 리플을 최소화 하기 위해 낮은 ESL (Equivalent Serial Inductance: 등가 직렬 인덕턴스)을 가지는 제품이 요구되고 있다.
국내 공개특허공보 제2017-0122579호 국내 공개특허공보 제2014-0050210호
본 발명의 목적은, 낮은 ESL 특성을 구현할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 번갈아 적층되는 제1 및 제2 유전체층과 복수의 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고, 상기 내부 전극은, 상기 제1 유전체층 상에 양단이 상기 제1 및 제2 외부 전극과 각각 접속되고, 내측에 홀이 형성되는 제1 내부 전극; 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제3 외부 전극과 접속되도록 배치되는 제2 내부 전극; 및 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제2 내부 전극과 이격되고 상기 제4 외부 전극과 접속되도록 배치되는 제3 내부 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극에서 상기 홀은 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로 길게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 유전체층에서 상기 홀이 형성되는 위치와, 상기 제2 유전체층에서 상기 제2 및 제3 내부 전극이 이격되는 위치가 상기 제1 및 제2 유전체층이 적층되는 방향으로 적어도 일부가 오버랩 될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 양 단에 상기 제1 및 제2 외부 전극과 접속되도록 연장되는 제1 및 제2 리드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 선단에 홈부가 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 커패시터 바디의 제3 및 제4 면으로 노출되는 부분에 적어도 하나의 절개부가 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 적어도 하나의 코너에 절개부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제1 바디부; 및 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제3 리드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제2 바디부; 및 상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 각각 연장될 수 있고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 각각 연장될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 표면에 각각 형성되는 도금층을 더 포함할 수 있다.
본 발명의 다른 측면은, 번갈아 적층되는 제1 및 제2 유전체층과 복수의 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고, 상기 내부 전극은, 상기 제1 유전체층 상에 배치되고, 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 연장되는 제1 및 제2 리드부를 포함하고, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 선단에 홈부가 각각 형성되고, 상기 커패시터 바디의 제3 및 제4 면으로 노출되는 부분에 적어도 하나의 절개부가 각각 형성되는 제1 내부 전극; 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제3 외부 전극과 접속되도록 배치되는 제2 내부 전극; 및 상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제2 내부 전극과 이격되고 상기 제4 외부 전극과 접속되는 제3 내부 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 또 다른 측면은, 상면에 복수의 전극 패드를 가지는 기판; 및 상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 저 ESL의 특성을 구현할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2a 및 도 2b는 도 1에 적용되는 내부 전극의 구조를 도시한 평면도이다.
도 3은 도 1의 제1 및 제2 유전체층의 적층 구조를 도시한 분리사시도이다.
도 4는 제1 내부 전극의 다른 실시 예를 도시한 평면도이다.
도 5는 종래의 2캡형 적층형 커패시터의 등가회로도이다.
도 6은 종래의 3단자 구조의 적층형 커패시터의 등가회로도이다.
도 7은 본 발명의 일 실시 예에 따른 적층형 커패시터의 등가회로도이다.
도 8은 도 1의 적층형 커패시터가 실장된 기판을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 X, Y, Z는 각각 커패시터 바디의 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 제1 및 제2 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2a 및 도 2b는 도 1에 적용되는 내부 전극의 구조를 도시한 평면도이고, 도 3은 도 1의 제1 및 제2 유전체층의 적층 구조를 도시한 분리사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 복수의 내부 전극, 제1 내지 제4 외부 전극(131-134)을 포함한다.
커패시터 바디(110)는 번갈아 적층되는 복수의 제1 및 제2 유전체층(111, 112)을 포함하고, 형상에 특별히 제한은 없지만, 도 1에 도시된 바와 같이 대체로 육면체 형상일 수 있다.
이러한 커패시터 바디(110)는, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4) 및 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
다만, 커패시터 바디(110)의 형상, 치수 및 제1 및 제2 유전체층(111, 112)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
이때, 제1 및 제2 유전체층(111, 112)은 소결된 상태로서, 서로 인접하는 제1 및 제2 유전체층(111, 112) 끼리의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 제1 및 제2 유전체층(111, 112)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
이러한 커패시터 바디(110)는 내부에 복수의 내부 전극이 제1 또는 제2 유전체층(111, 112)을 사이에 두고 서로 분리되어 배치될 수 있다.
본 실시 예에서는, 내부 전극이 제1 내지 제3 내부 전극(121-123)을 포함한다.
이때, 제1 내부 전극(121)은 제1 유전체층(111) 상에 배치될 수 있고, 제2 및 제3 내부 전극(122, 123)은 하나의 제2 유전체층(112) 상에 서로 이격되게 배치되어, 제1 및 제2 유전체층(111, 112)이 Z방향으로 서로 번갈아 가며 배치될 수 있다.
이때, 제1 내부 전극(121)은 시그널(Signal) 단자와 연결되는 전극이 될 수 있고, 제2 및 제3 내부 전극(122, 123)은 그라운드(GND) 단자와 연결되는 전극이 될 수 있다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버 영역을 포함할 수 있다.
상기 상기 상부 및 하부 커버 영역은 내부 전극을 포함하지 않는 것을 제외하고는 제1 및 제2 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버 영역은 단일 유전체층 또는 2 개 이상의 제1 또는 제2 유전체층(111, 112)을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)의 외측에 형성되며 내부 전극과 선택적으로 접속되어 전기적으로 연결되는 제1 내지 제4 외부 전극(131-134)을 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(4, 4)에 각각 배치될 수 있다.
제1 및 제2 외부 전극(131, 132)에는 후술하는 제1 내부 전극(121)의 양 단부가 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 배치될 수 있다.
제3 외부 전극(133)에는 제2 내부 전극(122)이 접속되어 전기적으로 연결될 수 있고, 제4 외부 전극(134)에는 제3 내부 전극(123)이 접속되어 전기적으로 연결될 수 있다.
이때, 제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다.
또한, 제3 및 제4 외부 전극(133, 134)은 제1 및 제2 외부 전극131, 132)과 접촉되지 않도록 커패시터 바디(110)의 제3 및 제4 면(3, 4)에서 소정 간격 이격되게 배치된다.
이러한 제1 내지 제4 외부 전극(131-134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
또한, 제1 내지 제4 외부 전극(131-134)을 형성하는 방법은 특별히 제한되지 않으며, 예컨대 커패시터 바디(110)를 도전성 페이스트에 디핑(dipping)하여 형성할 수 있으며, 스퍼터링 또는 도금 등의 다른 방법을 사용할 수 있다.
또한, 제1 내지 제4 외부 전극(131-134)의 표면에는 도금층이 각각 형성될 수 있다.
상기 도금층은 제1 내지 제4 외부 전극(131-134) 상에 각각 형성되는 니켈 도금층과 상기 니켈 도금층 상에 형성되는 주석 도금층을 포함할 수 있다.
제1 내부 전극(121)은 제1 유전체층(111) 상에 배치되고, 양단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출되어 제1 및 제2 외부 전극(131, 132)과 접속될 수 있다.
또한, 제1 내부 전극(121)은 내측에 홀(121a)이 형성된다.
홀(121a)은 Y방향으로 제1 내부 전극의 중간쯤에서 X방향으로 길게 형성될 수 있다.
이러한 홀(121a)은 제1 내부 전극(121)을 2개의 영역으로 구분하여 커패시터 2개가 병렬로 연결된 것과 같은 효과를 제공하기 위한 것이다.
이때, 홀(121a)의 크기는 제1 내부 전극(121)이 전기적으로 2개의 전극으로 분리될 수 있는 정도의 폭을 가진다.
또한, 제1 내부 전극(121)의 홀(121a)의 형상은 도 2에 도시된 것으로 한정되는 것이 아니며, 다양한 형태로 변경될 수 있다.
제2 내부 전극(122)은 제2 유전체층(111) 상에 배치되고, 커패시터 바디(110)의 제5 면(5)을 통해 노출되어 제3 외부 전극(133)과 접속될 수 있다.
제2 내부 전극(122)은 Z방향으로 제1 내부 전극(121)의 일부와 오버랩 된다.
이때, 제2 내부 전극(122)은 제1 바디부(122a)와 제3 리드부(122b)를 포함할 수 있다.
제1 바디부(122a)는 제1 내부 전극(121)의 일부와 Z방향으로 오버랩 되는 부분이다.
제3 리드부(122b)는 제1 바디부(122a)에서 커패시터 바디(110)의 제5 면(5)을 향해 노출되도록 연장되어 제3 외부 전극(133)과 접속되는 부분이다.
제3 내부 전극(123)은 제2 유전체층(111) 상에 제2 내부 전극(122)과 Y방향으로 이격되게 배치되고, 커패시터 바디(110)의 제6 면(6)을 통해 노출되어 제4 외부 전극(134)과 접속될 수 있다.
제3 내부 전극(123)은 Z방향으로 제1 내부 전극(121)의 일부와 오버랩 된다.
이때, 제3 내부 전극(123)은 제2 바디부(123a)와 제4 리드부(123b)를 포함할 수 있다.
제2 바디부(123a)는 제1 내부 전극(121)의 일부와 Z방향으로 오버랩 되는 부분이다.
제4 리드부(123b)는 제2 바디부(123a)에서 커패시터 바디(110)의 제6 면(6)을 향해 노출되도록 연장되어 제4 외부 전극(134)과 접속되는 부분이다.
이때, 제3 내부 전극(123)은 Y방향으로 제2 내부 전극(122)과 대칭 구조를 이룰 수 있다.
그리고, 제1 유전체층(111)에서 홀(121a)이 형성되는 위치와, 제2 유전체층(112)에서 Y방향으로 제2 및 제3 내부 전극(122, 123)이 서로 이격되는 위치가 Z방향으로 서로 오버랩 될 수 있다.
이러한 구조에 따라, 본 실시 예에서는, 제1 내부 전극(121)이 홀(121a)에 의해 Y방향으로 2개의 영역으로 구분되고, 제1 내부 전극(121)에서 Y방향으로 우측의 영역은 제2 내부 전극(122)의 제1 바디부(122a)와 오버랩 되고, 제1 내부 전극(121)에서 Y방향으로 좌측의 영역은 제3 내부 전극(123)의 제2 바디부(123a)와 오버랩 된다.
이러한 상태에서 제2 내부 전극(122)의 제3 리드부(122b)에 제3 외부 전극(133)을 연결하고, 제3 내부 전극(123)의 제4 리드부(123b)에 제4 외부 전극(134)을 연결하면, 종래의 제1 내부 전극에 홀이 없고 제2 및 제3 내부 전극이 하나로 되어 있는 적층형 커패시터와 달리 총 4개의 커패시터가 병렬로 연결된 구조를 가질 수 있다.
이러한 구조에 따라, 적층형 커패시터에서 기생적으로 발생하는 ESL을 1/2로 크게 감소시킬 수 있다.
이러한 제1 내지 제3 내부 전극(121-123)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 4는 제1 내부 전극의 다른 실시 예를 도시한 평면도이다.
도 4를 참조하면, 제1 내부 전극(121')은 커패시터 바디(110)의 제3 면(3)으로 노출되는 부분에 적어도 하나의 제1 절개부(121d)가 형성될 수 있다.
이때, 제1 절개부(121d)는 제1 내부 전극(121')에서 커패시터 바디(110)의 제3 면(3)으로 노출되는 부분 중 코너에 형성될 수 있다.
제1 절개부(121d)는 Y방향으로 제1 내부 전극(121')의 양측 코너에 각각 하나씩 형성되거나, 경우에 따라 한쪽 코너에만 형성될 수도 있다.
또한, 제1 내부 전극(121')은 커패시터 바디(110)의 제4 면(4)으로 노출되는 부분에 적어도 하나의 제2 절개부(121e)가 형성될 수 있다.
이때, 제2 절개부(121e)는 제1 내부 전극(121')에서 커패시터 바디(110)의 제4 면(4)으로 노출되는 부분 중 코너에 형성될 수 있다.
제2 절개부(121e)는 Y방향으로 제1 내부 전극(121')의 양측 코너에 각각 하나씩 형성되거나, 경우에 따라 한쪽 코너에만 형성될 수도 있다.
이러한 구조를 다르게 표현하면, 제1 내부 전극(121')은. X방향으로 일 단이 커패시터 바디(110)의 제3 면(3)을 향해 연장되어 제1 외부 전극(131)과 접속되는 제1 리드부(121f)로 형성될 수 있고, 타 단은 커패시터 바디(110)의 제4 면(4)을 향해 연장되어 제2 외부 전극(132)과 접속되는 제2 리드부(121g)로 형성될 수 있다.
또한, 제1 내부 전극(121')의 제1 절개부(121d)와 제2 절개부(121e)의 형상은 도 4에 도시된 것으로 한정되는 것이 아니며, 다양한 형태로 변경될 수 있다.
그리고, 제1 내부 전극(121')은 Y방향으로 양측 선단에 제1 및 제2 홈부(121b, 121c)가 각각 형성될 수 있다.
이때, 제1 및 제2 홈부(121b, 121c)는 제2 내부 전극(122)의 제3 리드부(122b) 및 제3 내부 전극(123)의 제4 리드부(123b)와 각각 Z방향으로 오버랩 되는 위치에 형성될 수 있다.
제1 홈부(121b)는 커패시터 제조시 제3 외부 전극(133)에 의해 제3 리드부(122b)가 제1 내부 전극(121')의 일 측면에 접촉되는 것을 방지하고, 제2 홈부(121c)는 커패시터 제조시 제4 외부 전극(134)에 의해 제4 리드부(123b)가 제1 내부 전극(121')의 타 측면에 접촉되는 것을 방지하여, 쇼트 발생률을 낮추는 역할을 할 수 있다.
또한, 제1 내부 전극(121')의 제1 홈부(121b)와 제2 홈부(121c)의 형상은 도 4에 도시된 것으로 한정되는 것이 아니며, 다양한 형태로 변경될 수 있다.
한편, 도 9를 참조하면, 본 발명의 다른 실시 예의 제1 내부 전극(122")은, 도 4의 구조의 제1 내부 전극(121')에서 홀을 제외할 수 있다.
이에 제1 유전체층(111) 상에 배치되는 제1 내부 전극(122")은, 양단에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 연장되는 제1 및 제2 리드부(121f, 121g)를 포함하고, 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 수직인 방향으로 양측 선단에 홈부(121b, 121c)가 각각 형성되고, 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로 노출되는 부분에 적어도 하나의 절개부(121d, 121e)가 각각 형성되는 구조를 가질 수 있다.
또한, 제1 내부 전극(121")의 제1 절개부(121d), 제2 절개부(121e), 제1 및 제2 홈부(121b, 121c)의 형상은 도 9에 도시된 것으로 한정되는 것이 아니며, 다양한 형태로 변경될 수 있다.
도 5는 종래의 2캡형 적층형 커패시터의 등가회로도이고, 도 6은 종래의 3단자 구조의 적층형 커패시터의 등가회로도이고, 도 7은 본 발명의 일 실시 예에 따른 적층형 커패시터의 등가회로도이다.
적층형 커패시터 중에서 ESL을 낮추기 위해, 커패시터 바디의 양 단면에 시그널 단자를 배치하고, 커패시터 바디의 양 측면에 그라운드 단자를 배치한 구조의 제품이 개시되어 있다.
이때, 제1 내부 전극은 양단이 커패시터 바디의 제3 및 제4 면으로 노출되어 시그널 단자인 제1 및 제2 외부 전극과 접속되고, 제2 내부 전극은 커패시터 바디의 제5 및 제6 면으로 노출되어 그라운드 단자인 제3 및 제4 외부 전극과 접속된다.
이와 같은 종래의 3단자 구조의 적층형 커패시터의 경우, 2개의 커패시터가 병렬로 구성되는 것으로 보이기 때문에, 도 5 및 도 6에서 볼 수 있듯이, 등가회로적으로 2캡형 적층형 커패시터 대비 ESL을 반으로 낮출 수 있다.
본 실시 예는, 제2 유전체층에 형성되는 제2 및 제3 내부 전극이 서로 구분된 구조로 이루어지고, 제1 유전체층에 형성되는 제1 내부 전극은 내측에 홀이 형성되어, 도 7에서와 같이, 등가회로적으로 종래의 3단자 구조의 적층형 커패시터와 비교할 때 커패시터를 한번 더 병렬 구조가 되도록 한 것이므로, 종래의 3단자 구조의 적층형 커패시터 대비 ESL을 반으로 더 낮출 수 있는 효과를 기대할 수 있다.
도 8은 도 1의 적층형 커패시터가 실장된 기판을 도시한 사시도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터의 실장 기판은, 일면에 서로 이격되게 배치된 제1 내지 제4 전극 패드(221-224)를 가지는 기판(210)과, 기판(210)의 일면에서 제1 내지 제4 외부 전극(131-134)이 서로 대응하는 제1 내지 제4 전극 패드(221-224) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
도 8에서 도면부호 230은 전극 패드와 외부 전극을 접합시키기 위한 솔더를 나타낸다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121-123: 제1 내지 제3 내부 전극
131-134: 제1 내지 제4 외부 전극
210: 기판
221-224: 제1 내지 제4 전극 패드
230: 솔더

Claims (23)

  1. 번갈아 적층되는 제1 및 제2 유전체층과 복수의 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및
    상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고,
    상기 내부 전극은,
    상기 제1 유전체층 상에 양단이 상기 제1 및 제2 외부 전극과 각각 접속되고, 내측에 홀이 형성되는 제1 내부 전극;
    상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제3 외부 전극과 접속되도록 배치되는 제2 내부 전극; 및
    상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제2 내부 전극과 이격되고 상기 제4 외부 전극과 접속되도록 배치되는 제3 내부 전극; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부 전극에서, 상기 홀은 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로 길게 형성되는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 제1 유전체층에서 상기 홀이 형성되는 위치와, 상기 제2 유전체층에서 상기 제2 및 제3 내부 전극이 이격되는 위치가 상기 제1 및 제2 유전체층이 적층되는 방향으로 적어도 일부가 오버랩 되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극은 양 단에 상기 제1 및 제2 외부 전극과 접속되도록 연장되는 제1 및 제2 리드부를 각각 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 선단에 홈부가 각각 형성되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극은 상기 커패시터 바디의 제3 및 제4 면으로 노출되는 부분에 적어도 하나의 절개부가 각각 형성되는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 내부 전극은 적어도 하나의 코너에 절개부가 형성되는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제2 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제1 바디부; 및
    상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제3 리드부; 를 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제3 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제2 바디부; 및
    상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부; 를 포함하는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 각각 연장되고,
    상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 각각 연장되는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 제1 내지 제4 외부 전극은 표면에 각각 형성되는 도금층을 더 포함하는 적층형 커패시터.
  12. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 홀이 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로 길게 형성되고, 양 단에 상기 제1 및 제2 외부 전극과 접속되도록 연장되는 제1 및 제2 리드부를 각각 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제2 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제1 바디부; 및
    상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제3 리드부; 를 포함하는 적층형 커패시터.
  14. 제13항에 있어서,
    상기 제3 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제2 바디부; 및
    상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부; 를 포함하는 적층형 커패시터.
  15. 제14항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 각각 연장되고,
    상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 각각 연장되는 적층형 커패시터.
  16. 번갈아 적층되는 제1 및 제2 유전체층과 복수의 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및
    상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고,
    상기 내부 전극은,
    상기 제1 유전체층 상에 배치되고, 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 연장되는 제1 및 제2 리드부를 포함하고, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 선단에 홈부가 각각 형성되고, 상기 커패시터 바디의 제3 및 제4 면으로 노출되는 부분에 적어도 하나의 절개부가 각각 형성되는 제1 내부 전극;
    상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제3 외부 전극과 접속되도록 배치되는 제2 내부 전극; 및
    상기 제2 유전체층 상에 상기 제1 내부 전극의 일부와 오버랩 되면서 상기 제2 내부 전극과 이격되고 상기 제4 외부 전극과 접속되는 제3 내부 전극; 을 포함하는 적층형 커패시터.
  17. 제16항에 있어서,
    상기 제1 내부 전극은 적어도 하나의 코너에 절개부가 형성되는 적층형 커패시터.
  18. 제16항에 있어서,
    상기 제2 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제1 바디부; 및
    상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제3 리드부; 를 포함하는 적층형 커패시터.
  19. 제16항에 있어서,
    상기 제3 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제2 바디부; 및
    상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부; 를 포함하는 적층형 커패시터.
  20. 제16항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 각각 연장되고,
    상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 각각 연장되는 적층형 커패시터
  21. 제16항에 있어서,
    상기 제2 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제1 바디부; 및 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제3 리드부; 를 포함하고,
    상기 제3 내부 전극은, 상기 제1 내부 전극의 일부와 오버랩 되는 제2 바디부; 및 상기 제2 바디부에서 상기 커패시터 바디의 제6 면을 향해 연장되는 제4 리드부; 를 포함하는 적층형 커패시터.
  22. 제21항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 각각 연장되고,
    상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 각각 연장되는 적층형 커패시터.
  23. 상면에 복수의 전극 패드를 가지는 기판; 및
    상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 제1항 또는 제2항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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