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KR20220052612A - 반도체 패키지 - Google Patents

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KR20220052612A
KR20220052612A KR1020200136769A KR20200136769A KR20220052612A KR 20220052612 A KR20220052612 A KR 20220052612A KR 1020200136769 A KR1020200136769 A KR 1020200136769A KR 20200136769 A KR20200136769 A KR 20200136769A KR 20220052612 A KR20220052612 A KR 20220052612A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
wiring layer
mold layer
layer
sidewall
Prior art date
Application number
KR1020200136769A
Other languages
English (en)
Inventor
곽병수
홍지석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/492,788 priority patent/US11824006B2/en
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제1 면 및 제1 면과 대향하는 제2 면을 포함하고, 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되고, 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩, 제1 반도체 칩의 일 측에 배치되고, 제2 배선층과 접하는 제1 몰드층, 및 제1 몰드층을 수직 방향으로 관통하는 제1 비아를 포함하되, 제1 배선층의 수평 방향의 폭은 제1 반도체 칩의 수평 방향의 폭과 동일하고, 제2 배선층의 수평 방향의 폭은 제2 반도체 칩의 수평 방향의 폭과 동일하고, 제1 비아의 수직 방향의 높이는 제1 반도체 칩의 수직 방향의 높이와 동일한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있다. 반면, 전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께는 오히려 감소하고 있다.
한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 칩을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행할 수 있게 되었다.
본 발명이 해결하고자 하는 과제는, 상부 반도체 칩의 배선층 및 하부 반도체 칩의 배선층을 직접 접합시키고, 하부 반도체 칩의 일 측에 몰드층 및 비아를 형성하여 내부의 열이 외부로 효과적으로 방출되는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상부 반도체 칩의 배선층 및 하부 반도체 칩의 배선층을 직접 접합시켜 전기적으로 접속시키고, 하부 반도체 칩의 일 측에 몰드층 및 비아를 형성하여, 하부 반도체 칩의 내부에 별도의 비아를 형성하는 공정을 생략함으로써, 제조 비용을 감소시키는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 몇몇 실시예는, 제1 면 및 제1 면과 대향하는 제2 면을 포함하고, 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되고, 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩, 제1 반도체 칩의 일 측에 배치되고, 제2 배선층과 접하는 제1 몰드층, 및 제1 몰드층을 수직 방향으로 관통하는 제1 비아를 포함하되, 제1 배선층의 수평 방향의 폭은 제1 반도체 칩의 수평 방향의 폭과 동일하고, 제2 배선층의 수평 방향의 폭은 제2 반도체 칩의 수평 방향의 폭과 동일하고, 제1 비아의 수직 방향의 높이는 제1 반도체 칩의 수직 방향의 높이와 동일하다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 다른 몇몇 실시예는, 제1 면 및 제1 면과 대향하는 제2 면을 포함하고, 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되고, 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩, 제1 반도체 칩의 일 측에 배치되고, 제2 배선층과 접하는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 제1 몰드층, 및 제1 몰드층을 수직 방향으로 관통하는 제1 비아를 포함하되, 제1 배선층의 수평 방향의 폭은 제1 반도체 칩의 수평 방향의 폭과 동일하고, 제2 배선층의 수평 방향의 폭은 제2 반도체 칩의 수평 방향의 폭과 동일하고, 제1 몰드층의 수직 방향의 높이는 제1 반도체 칩의 수직 방향의 높이와 동일하고, 제1 몰드층의 제2 면은 제1 반도체 칩의 제2 면과 동일 평면 상에 형성된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 몇몇 실시예는, 제1 면 및 제1 면과 대향하는 제2 면을 포함하고, 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩, 제1 반도체 칩의 제1 면 상에 배치되고, 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩, 제1 반도체 칩의 일 측에 배치되고, 제2 배선층과 접하는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 몰드층, 몰드층을 수직 방향으로 관통하는 비아, 및 몰드층의 제2 면 상에 배치되고, 비아와 전기적으로 접속되는 솔더볼을 포함하되, 제1 배선층의 수평 방향의 폭은 제1 반도체 칩의 수평 방향의 폭과 동일하고, 제2 배선층의 수평 방향의 폭은 제2 반도체 칩의 수평 방향의 폭과 동일하고, 비아의 수직 방향의 높이는 제1 반도체 칩의 수직 방향의 높이와 동일하고, 몰드층의 수직 방향의 높이는 제1 반도체 칩의 수직 방향의 높이와 동일하고, 몰드층의 제2 면은 제1 반도체 칩의 제2 면과 동일 평면 상에 형성되고, 몰드층의 제1 측벽은 제1 반도체 칩과 접하고, 몰드층의 제1 측벽과 대향하는 제2 측벽은 제2 반도체 칩의 측벽과 정렬된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10 내지 도 12는 도 1에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 15는 도 5에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(100), 제2 반도체 칩(110), 제1 몰드층(150), 제1 비아(160), 제1 도전성 패드(161) 및 제1 솔더볼(171)을 포함한다.
제1 반도체 칩(100) 및 제2 반도체 칩(110) 각각은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 몇몇 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(110) 각각은 예를 들어, 복수의 메모리 반도체 칩을 포함하는 메모리 패키지 일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 반도체 칩(100)은 제1 면(100a) 및 제1 면(100a)과 대향하는 제2 면(100b)을 포함할 수 있다. 도 1에서 제1 반도체 칩(100)의 제1 면(100a)은 제1 반도체 칩(100)의 상면으로 정의되고, 제1 반도체 칩(100)의 제2 면(100b)은 제1 반도체 칩(100)의 하면으로 정의되는 것으로 설명한다. 또한, 제1 반도체 칩(100)은 제1 측벽(100s1) 및 제1 측벽(100s1)과 대향하는 제2 측벽(100s2)을 포함할 수 있다.
제1 반도체 칩(100)은 제1 배선층(101) 및 제1 반도체 층(102)을 포함할 수 있다. 제1 반도체 층(102)은 트랜지스터를 포함할 수 있다. 제1 배선층(101)은 제1 반도체 칩(100)의 제1 면(100a)에 배치될 수 있다. 즉, 제1 배선층(101)의 상면은 제1 반도체 칩(100)의 제1 면(100a)과 동일한 것으로 정의될 수 있다.
제1 배선층(101)은 복수의 제1 배선(101_1) 및 복수의 제1 배선(101_1)을 둘러싸는 제1 절연층(101_2)을 포함할 수 있다. 복수의 제1 배선(101_1) 중 적어도 일부는 제1 반도체 칩(100)의 제1 면(100a)에 노출될 수 있다.
제1 배선층(101)의 수평 방향(DR1)의 폭(W1)은 제1 반도체 칩(100)의 수평 방향(DR1)의 폭(W1)과 동일할 수 있다. 즉, 제1 배선층(101)은 수평 방향(DR1)에 수직인 수직 방향(DR2)으로 제1 반도체 칩(100)과 완전히 오버랩될 수 있다.
제2 반도체 칩(110)은 제1 반도체 칩(100)의 제1 면(100a) 상에 배치될 수 있다. 제2 반도체 칩(110)은 제1 측벽(110s1) 및 제1 측벽(110s1)과 대향하는 제2 측벽(110s2)을 포함할 수 있다. 제2 반도체 칩(110)은 제2 배선층(111) 및 제2 반도체 층(112)을 포함할 수 있다. 제2 반도체 층(112)은 트랜지스터를 포함할 수 있다.
제2 배선층(111)은 제1 배선층(101)과 접할 수 있다. 제2 배선층(111)은 복수의 제2 배선(111_1) 및 복수의 제2 배선(111_1)을 둘러싸는 제2 절연층(111_2)을 포함할 수 있다.
복수의 제2 배선(111_1) 중 적어도 일부는 제2 반도체 칩(110)의 하면에 노출될 수 있다. 복수의 제2 배선(111_1) 중 적어도 일부는 복수의 제1 배선(101_1)과 접할 수 있다. 즉, 복수의 제2 배선(111_1)은 별도의 추가적인 구성 없이 복수의 제1 배선(101_1)과 전기적으로 접속될 수 있다.
제2 배선층(111)의 수평 방향(DR1)의 폭(W2)은 제2 반도체 칩(110)의 수평 방향(DR1)의 폭(W2)과 동일할 수 있다. 즉, 제2 배선층(111)은 수직 방향(DR2)으로 제2 반도체 칩(110)과 완전히 오버랩될 수 있다.
제2 반도체 칩(110)의 수평 방향(DR1)의 폭(W2)은 제1 반도체 칩(100)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다. 즉, 제2 배선층(111)의 수평 방향(DR1)의 폭(W2)은 제1 배선층(101)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다.
제2 반도체 칩(110)의 적어도 일부는 제1 반도체 칩(100)의 제1 측벽(100s1)으로부터 측방향으로 돌출될 수 있다. 즉, 제2 반도체 칩(110)의 적어도 일부는 제1 반도체 칩(100)과 수직 방향(DR2)으로 오버랩되지 않을 수 있다.
제1 반도체 칩(100)의 제2 측벽(100s2)은 제1 반도체 칩(100)의 제2 측벽(110s2)과 수직 방향(DR2)으로 정렬될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 반도체 칩(110)의 적어도 일부는 제1 반도체 칩(100)의 제2 측벽(100s2)으로부터 측방향으로 돌출될 수 있다.
제1 몰드층(150)은 제1 반도체 칩(100)의 일 측에 배치될 수 있다. 즉, 제1 반도체 칩(100)의 제1 측벽(100s1) 상에 배치될 수 있다. 제1 몰드층(150)은 제1 면(150a) 및 제1 면(150a)과 대향하는 제2 면(150b)을 포함할 수 있다. 도 1에서 제1 몰드층(150)의 제1 면(150a)은 제1 몰드층(150)의 상면으로 정의되고, 제1 몰드층(150)의 제2 면(150b)은 제1 몰드층(150)의 하면으로 정의될 수 있다. 또한, 제1 몰드층(150)은 제1 측벽(150s1) 및 제1 측벽(150s1)과 대향하는 제2 측벽(150s2)을 포함할 수 있다.
제1 몰드층(150)의 제1 면(150a)은 제2 반도체 칩(110)의 제2 배선층(111)과 접할 수 있다. 제1 몰드층(150)의 제1 측벽(150s1)은 제1 반도체 칩(100)의 제1 측벽(100s1)과 접할 수 있다.
제1 몰드층(150)의 제2 측벽(150s2)은 제2 반도체 칩(110)의 제1 측벽(110s1)과 수직 방향(DR2)으로 정렬될 수 있다. 제1 몰드층(150)의 제2 면(150b)은 제1 반도체 칩(100)의 제2 면(100b)과 동일 평면 상에 형성될 수 있다. 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2)와 동일할 수 있다.
제1 몰드층(150)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 비아(160)는 제1 몰드층(150)을 수직 방향(DR2)으로 관통할 수 있다. 제1 비아(160)는 제1 몰드층(150)의 제1 면(150a)으로부터 제1 몰드층(150)의 제2 면(150b)까지 연장될 수 있다. 즉, 제1 비아(160)는 제1 몰드층(150)의 제1 면(150a) 및 제1 몰드층(150)의 제2 면(150b) 각각에 노출될 수 있다.
제1 비아(160)의 수직 방향(DR2)의 높이(h1)는 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다. 또한, 제1 비아(160)의 수직 방향(DR2)의 높이(h1)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2)와 동일할 수 있다.
제1 비아(160)는 도전성 물질을 포함할 수 있다. 도 1에는 제1 비아(160)가 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제1 비아(160)는 다중막으로 형성될 수 있다.
제1 도전성 패드(161)는 제1 몰드층(150)의 제2 면(150b) 상에 배치될 수 있다. 제1 도전성 패드(161)는 수직 방향(DR2)으로 제1 비아(160)와 오버랩될 수 있다. 제1 도전성 패드(161)는 제1 비아(160)와 전기적으로 접속될 수 있다. 제1 도전성 패드(161)는 도전성 물질을 포함할 수 있다.
제1 솔더볼(171)은 제1 몰드층(150)의 제2 면(150b)에 배치될 수 있다. 제1 솔더볼(171)은 제1 도전성 패드(161)와 접할 수 있다. 제1 솔더볼(171)은 제1 도전성 패드(161)로부터 볼록하게 돌출될 수 있다. 제1 솔더볼(171)은 반도체 패키지가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
제1 솔더볼(171)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 몰드층(150)이 제1 반도체 칩(100)의 제1 측벽(100s1) 및 제2 반도체 칩(110)의 하면과 접하도록 형성됨으로써, 제1 반도체 칩(100)의 제2 측벽(100s2), 제1 반도체 칩(100)의 제2 면(100b), 제2 반도체 칩(110)의 제1 측벽(110s1), 제2 반도체 칩(110)의 제2 측벽(110s2) 및 제2 반도체 칩(110)의 상면 각각이 외부로 노출될 수 있다. 이로 인해, 반도체 패키지의 내부의 열이 외부로 효과적으로 방출될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(100)의 제1 배선층(101) 및 제2 반도체 칩(110)의 제2 배선층(111)을 직접 접하도록 배치하여 전기적으로 접속시키고, 제1 반도체 칩(100)의 일 측에 형성된 제1 몰드층(150)의 내부에 제1 비아(160)를 형성하여, 제1 반도체 칩(100)의 내부에 별도의 비아를 형성하는 공정을 생략함으로써, 제조 비용을 감소시킬 수 있다.
이하에서, 도 2를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 2는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(100)의 제2 면(100b) 상에 기판(230)이 배치될 수 있다.
기판(230)은 제1 반도체 칩(100)의 제2 면(100b) 및 제1 몰드층(150)의 제2 면(150b) 각각과 접할 수 있다. 기판(230)은 제1 비아(160)를 통해 제2 반도체 칩(110)과 전기적으로 접속될 수 있다.
기판(230)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(230)이 인쇄 회로 기판인 경우에, 기판(230)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 기판(230)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 기판(230)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 도전성 패드(262)는 기판(230)의 하면에 배치될 수 있다. 제2 도전성 패드(262)는 도전성 물질을 포함할 수 있다.
제2 솔더볼(272)은 기판(230)의 하면에 배치될 수 있다. 제2 솔더볼(272)은 제2 도전성 패드(262)와 접할 수 있다. 제2 솔더볼(272)은 제2 도전성 패드(262)로부터 볼록하게 돌출될 수 있다. 제2 솔더볼(272)은 반도체 패키지가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
제2 솔더볼(272)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 3을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 3은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제2 반도체 칩(310)의 하면에 2개의 반도체 칩이 배치될 수 있다.
제2 반도체 칩(310)은 제1 반도체 칩(100)의 제1 면(100a) 상에 배치될 수 있다. 제2 반도체 칩(310)은 제1 측벽(310s1) 및 제1 측벽(310s1)과 대향하는 제2 측벽(310s2)을 포함할 수 있다. 제2 반도체 칩(310)은 제2 배선층(311) 및 제2 반도체 층(312)을 포함할 수 있다. 제2 반도체 층(312)은 트랜지스터를 포함할 수 있다.
제2 배선층(311)은 제1 배선층(101)과 접할 수 있다. 제2 배선층(311)은 복수의 제2 배선(311_1) 및 복수의 제2 배선(311_1)을 둘러싸는 제2 절연층(311_2)을 포함할 수 있다. 복수의 제2 배선(311_1)은 별도의 추가적인 구성 없이 복수의 제1 배선(101_1)과 전기적으로 접속될 수 있다.
제2 배선층(311)의 수평 방향(DR1)의 폭(W3)은 제2 반도체 칩(310)의 수평 방향(DR1)의 폭(W3)과 동일할 수 있다. 즉, 제2 배선층(311)은 수직 방향(DR2)으로 제2 반도체 칩(310)과 완전히 오버랩될 수 있다.
제2 반도체 칩(310)의 수평 방향(DR1)의 폭(W3)은 제1 반도체 칩(100)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다. 즉, 제2 배선층(311)의 수평 방향(DR1)의 폭(W3)은 제1 배선층(101)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다.
제3 반도체 칩(320)은 제2 반도체 칩(310)의 하면 상에 배치될 수 있다. 제3 반도체 칩(320)은 제1 반도체 칩(100)과 수평 방향(DR1)으로 이격될 수 있다.
제3 반도체 칩(320)은 제1 면(320a) 및 제1 면(320a)과 대향하는 제2 면(320b)을 포함할 수 있다. 도 1에서 제3 반도체 칩(320)의 제1 면(320a)은 제3 반도체 칩(320)의 상면으로 정의되고, 제3 반도체 칩(320)의 제2 면(320b)은 제3 반도체 칩(320)의 하면으로 정의되는 것으로 설명한다. 또한, 제3 반도체 칩(320)은 제1 측벽(320s1) 및 제1 측벽(320s1)과 대향하는 제2 측벽(320s2)을 포함할 수 있다.
제3 반도체 칩(320)은 제3 배선층(321) 및 제3 반도체 층(322)을 포함할 수 있다. 제3 반도체 층(322)은 트랜지스터를 포함할 수 있다. 제3 배선층(321)은 제3 반도체 칩(320)의 제1 면(320a)에 배치될 수 있다. 즉, 제3 배선층(321)의 상면은 제3 반도체 칩(320)의 제1 면(320a)과 동일한 것으로 정의될 수 있다.
제3 배선층(321)은 제2 배선층(311)과 접할 수 있다. 제3 배선층(321)은 복수의 제3 배선(321_1) 및 복수의 제3 배선(321_1)을 둘러싸는 제3 절연층(321_2)을 포함할 수 있다. 복수의 제3 배선(321_1)은 별도의 추가적인 구성 없이 복수의 제2 배선(311_1)과 전기적으로 접속될 수 있다.
제3 배선층(321)의 수평 방향(DR1)의 폭(W4)은 제3 반도체 칩(320)의 수평 방향(DR1)의 폭(W4)과 동일할 수 있다. 즉, 제3 배선층(321)은 수직 방향(DR2)으로 제3 반도체 칩(320)과 완전히 오버랩될 수 있다. 제3 반도체 칩(320)의 수평 방향(DR1) 폭(W4)은 제2 반도체 칩(310)의 수평 방향(DR1)의 폭(W3)보다 작을 수 있다.
제1 반도체 칩(100)의 제2 측벽(100s2)은 제2 반도체 칩(310)의 제2 측벽(310s2)과 수직 방향(DR2)으로 정렬될 수 있다. 제3 반도체 칩(320)의 제2 측벽(320s2)은 제2 반도체 칩(310)의 제1 측벽(310s1)과 수직 방향(DR2)으로 정렬될 수 있다.
제1 몰드층(150)은 제1 반도체 칩(100)과 제3 반도체 칩(320) 사이에 배치될 수 있다. 제1 몰드층(150)은 제1 반도체 칩(100)의 제1 측벽(100s1) 및 제3 반도체 칩(320)의 제1 측벽(320s1) 각각과 접할 수 있다. 제1 몰드층(150)의 상면인 제1 면(150a)은 제2 반도체 칩(310)의 제2 배선층(311)과 접할 수 있다.
제1 몰드층(150)의 하면인 제2 면(150b)은 제1 반도체 칩(100)의 제2 면(100b) 및 제3 반도체 칩(320)의 제2 면(320b) 각각과 동일 평면 상에 형성될 수 있다. 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2) 및 제3 반도체 칩(320)의 수직 방향(DR2)의 높이(h3) 각각과 동일할 수 있다.
제1 비아(160)는 제1 반도체 칩(100)과 제3 반도체 칩(320) 사이에 배치될 수 있다. 제1 비아(160)는 제1 몰드층(150)을 수직 방향(DR2)으로 관통할 수 있다. 제1 비아(160)는 제1 몰드층(150)의 제1 면(150a)으로부터 제1 몰드층(150)의 제2 면(150b)까지 연장될 수 있다.
이하에서, 도 4를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제2 반도체 칩(410)의 하면에 2개의 반도체 칩이 배치될 수 있다.
제2 반도체 칩(410)은 제1 반도체 칩(100)의 제1 면(100a) 상에 배치될 수 있다. 제2 반도체 칩(410)은 제1 측벽(410s1) 및 제1 측벽(410s1)과 대향하는 제2 측벽(410s2)을 포함할 수 있다. 제2 반도체 칩(410)은 제2 배선층(411) 및 제2 반도체 층(412)을 포함할 수 있다. 제2 반도체 층(412)은 트랜지스터를 포함할 수 있다.
제2 배선층(411)은 제1 배선층(101)과 접할 수 있다. 제2 배선층(411)은 복수의 제2 배선(411_1) 및 복수의 제2 배선(411_1)을 둘러싸는 제2 절연층(411_2)을 포함할 수 있다. 복수의 제2 배선(411_1)은 별도의 추가적인 구성 없이 복수의 제1 배선(101_1)과 전기적으로 접속될 수 있다.
제2 배선층(411)의 수평 방향(DR1)의 폭(W4)은 제2 반도체 칩(410)의 수평 방향(DR1)의 폭(W4)과 동일할 수 있다. 즉, 제2 배선층(411)은 수직 방향(DR2)으로 제2 반도체 칩(410)과 완전히 오버랩될 수 있다.
제2 반도체 칩(410)의 수평 방향(DR1)의 폭(W5)은 제1 반도체 칩(100)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다. 즉, 제2 배선층(411)의 수평 방향(DR1)의 폭(W5)은 제1 배선층(101)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다.
제3 반도체 칩(420)은 제2 반도체 칩(410)의 하면 상에 배치될 수 있다. 제3 반도체 칩(420)은 제1 반도체 칩(100)과 수평 방향(DR1)으로 이격될 수 있다.
제3 반도체 칩(420)은 제1 면(420a) 및 제1 면(420a)과 대향하는 제2 면(420b)을 포함할 수 있다. 도 1에서 제3 반도체 칩(420)의 제1 면(420a)은 제3 반도체 칩(420)의 상면으로 정의되고, 제3 반도체 칩(420)의 제2 면(420b)은 제3 반도체 칩(420)의 하면으로 정의되는 것으로 설명한다. 또한, 제3 반도체 칩(420)은 제1 측벽(420s1) 및 제1 측벽(420s1)과 대향하는 제2 측벽(420s2)을 포함할 수 있다.
제3 반도체 칩(420)은 제3 배선층(421) 및 제3 반도체 층(422)을 포함할 수 있다. 제3 반도체 층(422)은 트랜지스터를 포함할 수 있다. 제3 배선층(421)은 제3 반도체 칩(420)의 제1 면(420a)에 배치될 수 있다. 즉, 제3 배선층(421)의 상면은 제3 반도체 칩(420)의 제1 면(420a)과 동일한 것으로 정의될 수 있다.
제3 배선층(421)은 제2 배선층(411)과 접할 수 있다. 제3 배선층(421)은 복수의 제3 배선(421_1) 및 복수의 제3 배선(421_1)을 둘러싸는 제3 절연층(421_2)을 포함할 수 있다. 복수의 제3 배선(421_1)은 별도의 추가적인 구성 없이 복수의 제2 배선(411_1)과 전기적으로 접속될 수 있다.
제3 배선층(421)의 수평 방향(DR1)의 폭(W4)은 제3 반도체 칩(420)의 수평 방향(DR1)의 폭(W4)과 동일할 수 있다. 즉, 제3 배선층(421)은 수직 방향(DR2)으로 제3 반도체 칩(420)과 완전히 오버랩될 수 있다. 제3 반도체 칩(420)의 수평 방향(DR1) 폭(W4)은 제2 반도체 칩(410)의 수평 방향(DR1)의 폭(W5)보다 작을 수 있다.
제3 반도체 칩(420)의 제2 측벽(420s2)은 제2 반도체 칩(410)의 제2 측벽(410s2)과 수직 방향(DR2)으로 정렬될 수 있다.
제1 몰드층(150)은 제1 반도체 칩(100)의 제1 측벽(100s1) 상에 배치될 수 있다. 또한, 제1 몰드층(150)은 제1 반도체 칩(100)과 제3 반도체 칩(420) 사이에 배치될 수 있다. 제1 몰드층(150)은 제1 반도체 칩(100)의 제1 측벽(100s1), 제1 반도체 칩(100)의 제2 측벽(100s2) 및 제3 반도체 칩(420)의 제1 측벽(420s1) 각각과 접할 수 있다. 제1 몰드층(150)의 상면인 제1 면(150a)은 제2 반도체 칩(410)의 제2 배선층(411)과 접할 수 있다. 제1 몰드층(150)의 제2 측벽(150s2)은 제2 반도체 칩(410)의 제1 측벽(410s1)과 수직 방향(DR2)으로 정렬될 수 있다.
제1 몰드층(150)의 하면인 제2 면(150b)은 제1 반도체 칩(100)의 제2 면(100b) 및 제3 반도체 칩(420)의 제2 면(420b) 각각과 동일 평면 상에 형성될 수 있다. 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2) 및 제3 반도체 칩(420)의 수직 방향(DR2)의 높이(h4) 각각과 동일할 수 있다.
제1 비아(160)는 제1 반도체 칩(100)의 제1 측벽(100s1) 상에 배치될 수 있다. 제1 비아(160)는 제1 몰드층(150)을 수직 방향(DR2)으로 관통할 수 있다. 제1 비아(160)는 제1 몰드층(150)의 제1 면(150a)으로부터 제1 몰드층(150)의 제2 면(150b)까지 연장될 수 있다.
이하에서, 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제2 반도체 칩(110)이 제1 반도체 칩(100)의 제1 면(100a) 상에 배치되고, 제3 반도체 칩(520)이 제1 반도체 칩(100)의 제2 면(100b) 상에 배치될 수 있다.
제3 반도체 칩(520)은 제1 측벽(520s1) 및 제1 측벽(520s1)과 대향하는 제2 측벽(520s2)을 포함할 수 있다. 제3 반도체 칩(520)은 제3 배선층(521) 및 제3 반도체 층(522)을 포함할 수 있다. 제3 반도체 층(522)은 트랜지스터를 포함할 수 있다.
제3 배선층(521)은 제1 반도체 칩(100)의 제2 면(100b) 및 제1 몰드층(150)의 제2 면(150b) 각각과 접할 수 있다. 제3 배선층(521)은 복수의 제3 배선(521_1) 및 복수의 제3 배선(521_1)을 둘러싸는 제3 절연층(521_2)을 포함할 수 있다.
제3 배선층(521)의 수평 방향(DR1)의 폭(W6)은 제3 반도체 칩(520)의 수평 방향(DR1)의 폭(W6)과 동일할 수 있다. 즉, 제3 배선층(521)은 수직 방향(DR2)으로 제3 반도체 칩(520)과 완전히 오버랩될 수 있다.
제3 반도체 칩(520)의 수평 방향(DR1)의 폭(W6)은 제1 반도체 칩(100)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다. 즉, 제3 배선층(521)의 수평 방향(DR1)의 폭(W6)은 제1 배선층(101)의 수평 방향(DR1)의 폭(W1)보다 클 수 있다. 또한, 제3 반도체 칩(520)의 수평 방향(DR1)의 폭(W6)은 제2 반도체 칩(110)의 수평 방향(DR1)의 폭(W2)보다 클 수 있다. 즉, 제3 배선층(521)의 수평 방향(DR1)의 폭(W6)은 제2 배선층(111)의 수평 방향(DR1)의 폭(W2)보다 클 수 있다.
제3 반도체 칩(520)의 제1 측벽(520s1)은 제1 반도체 칩(100)의 제2 측벽(100s2) 및 제2 반도체 칩(110)의 제2 측벽(110s2) 각각과 수직 방향(DR2)으로 정렬될 수 있다.
제1 몰드층(150)은 제1 반도체 칩(100)의 제1 측벽(100s1) 상에서 제2 반도체 칩(110)과 제3 반도체 칩(520) 사이에 배치될 수 있다. 제1 몰드층(150)은 제1 반도체 칩(100)의 제1 측벽(100s1), 제2 반도체 칩(110)의 상면 및 제3 반도체 칩(520)의 하면 각각과 접할 수 있다. 제1 몰드층(150)의 제2 측벽(150s2)은 제2 반도체 칩(110)의 제1 측벽(110s1)과 수직 방향(DR2)으로 정렬될 수 있다.
제1 비아(160)는 제1 몰드층(150)을 수직 방향(DR2)으로 관통할 수 있다. 제1 비아(160)는 제1 몰드층(150)의 제1 면(150a)으로부터 제1 몰드층(150)의 제2 면(150b)까지 연장될 수 있다. 제3 반도체 칩(520)은 제1 비아(160)를 통해 제2 반도체 칩(110)과 전기적으로 접속될 수 있다.
제2 몰드층(555)은 제2 반도체 칩(110)의 제1 측벽(110s1) 및 제1 몰드층(150)의 제2 측벽(150s2) 각각 상에 배치될 수 있다. 제2 몰드층(555)의 제1 측벽(555s1)은 제2 반도체 칩(110)의 제1 측벽(110s1) 및 제1 몰드층(150)의 제2 측벽(150s2) 각각과 접할 수 있다. 제2 몰드층(555)의 상면인 제1 면(555a)은 제3 반도체 칩(520)의 제3 배선층(521)과 접할 수 있다.
제2 몰드층(555)의 제1 측벽(555s1)과 대향하는 제2 몰드층(555)의 제2 측벽(555s2)은 제3 반도체 칩(520)의 제2 측벽(520s2)과 수직 방향(DR2)으로 정렬될 수 있다. 제2 몰드층(555)의 하면인 제2 면(555b)은 제2 반도체 칩(110)의 하면인 제1 면(110a)과 동일 평면 상에 형성될 수 있다.
제2 몰드층(555)의 수직 방향(DR2)의 높이(h6)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2) 및 제2 반도체 칩(110)의 수직 방향(DR2)의 높이(h5)의 합과 동일할 수 있다. 또한, 제2 몰드층(555)의 수직 방향(DR2)의 높이(h6)는 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1) 및 제2 반도체 칩(110)의 수직 방향(DR2)의 높이(h5)의 합과 동일할 수 있다.
제2 몰드층(555)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 비아(565)는 제2 몰드층(555)을 수직 방향(DR2)으로 관통할 수 있다. 제2 비아(565)는 제2 몰드층(555)의 제1 면(555a)으로부터 제2 몰드층(555)의 제2 면(555b)까지 연장될 수 있다. 즉, 제2 비아(565)는 제2 몰드층(555)의 제1 면(555a) 및 제2 몰드층(555)의 제2 면(555b) 각각에 노출될 수 있다.
제2 비아(565)의 수직 방향(DR2)의 높이(h6)는 제1 반도체 칩(100)의 수직 방향(DR2)의 높이(h2) 및 제2 반도체 칩(110)의 수직 방향(DR2)의 높이(h5)의 합과 동일할 수 있다. 또한, 제2 비아(565)의 수직 방향(DR2)의 높이(h6)는 제2 몰드층(555)의 수직 방향(DR2)의 높이(h6)는 제1 몰드층(150)의 수직 방향(DR2)의 높이(h1) 및 제2 반도체 칩(110)의 수직 방향(DR2)의 높이(h5)의 합과 동일할 수 있다.
제2 비아(565)는 도전성 물질을 포함할 수 있다. 도 5에는 제2 비아(565)가 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서 제2 비아(565)는 다중막으로 형성될 수 있다.
제3 도전성 패드(563)는 제2 몰드층(555)의 제2 면(555b) 상에 배치될 수 있다. 제3 도전성 패드(563)는 수직 방향(DR2)으로 제2 비아(565)와 오버랩될 수 있다. 제3 도전성 패드(563)는 제2 비아(565)와 전기적으로 접속될 수 있다. 제3 도전성 패드(563)는 도전성 물질을 포함할 수 있다.
제3 솔더볼(573)은 제2 몰드층(555)의 제2 면(555b)에 배치될 수 있다. 제3 솔더볼(573)은 제3 도전성 패드(563)와 접할 수 있다. 제3 솔더볼(573)은 제3 도전성 패드(563)로부터 볼록하게 돌출될 수 있다. 제3 솔더볼(573)은 반도체 패키지가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
제3 솔더볼(573)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 5에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(100)이 제1 몰드층(650)과 제2 몰드층(555) 사이에 배치될 수 있다.
제1 몰드층(650)의 제2 측벽(650s2)은 제1 반도체 칩(100)의 제2 측벽(100s2)과 접할 수 있다. 제1 몰드층(650)의 상면인 제2 면(650b)은 제3 반도체 칩(520)의 제3 배선층(521)과 접할 수 있다. 제1 몰드층(650)의 하면인 제1 면(650a)은 제2 반도체 칩(110)의 상면과 접할 수 있다.
제1 몰드층(650)의 제1 측벽(650s1)은 제2 반도체 칩(110)의 제2 측벽(110s2) 및 제3 반도체 칩(520)의 제2 측벽(520s2) 각각과 수직 방향(DR2)으로 정렬될 수 있다.
제1 비아(660)는 제1 몰드층(650)을 수직 방향(DR2)으로 관통할 수 있다. 제1 비아(660)는 제1 몰드층(650)의 제1 면(650a)으로부터 제1 몰드층(650)의 제2 면(650b)까지 연장될 수 있다. 제3 반도체 칩(520)은 제1 비아(660)를 통해 제2 반도체 칩(110)과 전기적으로 접속될 수 있다.
제2 몰드층(555)은 제1 반도체 칩(100)의 제1 측벽(100s1) 및 제2 반도체 칩(110)의 제1 측벽(110s1) 각각 상에 배치될 수 있다. 제2 몰드층(555)의 제1 측벽(555s1)은 제1 반도체 칩(100)의 제1 측벽(100s1) 및 제2 반도체 칩(110)의 제1 측벽(110s1) 각각과 접할 수 있다.
제2 몰드층(555)의 제1 측벽(555s1)과 대향하는 제2 몰드층(555)의 제2 측벽(555s2)은 제3 반도체 칩(520)의 제2 측벽(520s2)과 수직 방향(DR2)으로 정렬될 수 있다. 제2 몰드층(555)의 하면인 제2 면(555b)은 제2 반도체 칩(110)의 하면인 제1 면(110a)과 동일 평면 상에 형성될 수 있다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 비아(760)가 제1 내지 제3 서브 비아(761, 762, 763)를 포함할 수 있다.
제3 몰드층(751)은 제1 반도체 칩(100)의 제1 측벽(100s1) 상에 배치될 수 있다. 제3 몰드층(751)은 제2 반도체 칩(110)의 제2 배선층(111)과 접할 수 있다. 제4 몰드층(752)은 제1 반도체 칩(100)의 제1 측벽(100s1) 상에 배치될 수 있다. 제4 몰드층(752)은 제3 몰드층(751)의 하면과 접할 수 있다. 제1 몰드층(750)은 제1 반도체 칩(100)의 제1 측벽(100s1) 상에서 제3 몰드층(751)의 측벽, 제4 몰드층(752)의 측벽 및 하면을 덮을 수 있다.
도 7에는 제3 몰드층(751)의 일 측벽 및 제4 몰드층(752)의 일 측벽 각각이 제2 반도체 칩(110)의 제1 측벽(110s1)과 수직 방향(DR2)으로 정렬되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 서브 비아(761)는 제3 몰드층(751)을 수직 방향(DR2)으로 관통할 수 있다. 제1 서브 비아(761)는 제2 반도체 칩(110)의 제2 배선층(111)과 접할 수 있다. 제2 서브 비아(762)는 제4 몰드층(752)을 수직 방향(DR2)으로 관통할 수 있다. 제2 서브 비아(762)는 제1 서브 비아(761)와 접할 수 있다. 제3 서브 비아(763)는 제1 몰드층(750)을 수직 방향(DR2)으로 관통할 수 있다. 제3 서브 비아(763)는 제2 서브 비아(762)와 접할 수 있다. 제1 내지 제3 서브 비아(761, 762, 763) 각각은 도전성 물질을 포함할 수 있다. 제1 도전성 패드(161)는 제3 서브 비아(763)와 전기적으로 접속될 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 기판(830), 인터포저(835), 제3 반도체 칩(820), 제5 몰드층(885), 제1 언더필재(881), 제3 비아(860), 제4 도전성 패드(861), 제4 솔더볼(891) 및 제5 솔더볼(892)을 포함할 수 있다.
인터포저(835)는 제1 반도체 칩(100)의 제2 면(100b) 상에 배치될 수 있다. 인터포저(835)는 제1 반도체 칩(100)의 제2 면(100b)과 마주보는 제1 면(835a) 및 제1 면(835a)과 대향하는 제2 면(835b)을 포함할 수 있다.
제1 반도체 칩(100), 제2 반도체 칩(110), 제1 몰드층(150) 및 제1 비아(160)를 포함하는 반도체 패키지는 제1 솔더볼(171)을 통해 인터포저(835)의 제1 면(835a)에 부착될 수 있다. 제1 언더필재(881)는 인터포저(835)의 제1 면(835a)과 제1 반도체 칩(100)의 제2 면(100b) 사이 및 인터포저(835)의 제1 면(835a)과 제1 몰드층(150)의 제2 면(150b) 사이에 배치될 수 있다. 제1 언더필재(881)는 제1 솔더볼(171)의 측면을 둘러쌀 수 있다.
기판(830)은 인터포저(835)의 제2 면(835b) 상에 배치될 수 있다. 기판(830)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 도전성 패드(861)는 기판(830)의 하면에 배치될 수 있다. 제4 솔더볼(891)은 기판(830)의 하면에 배치될 수 있다. 제4 솔더볼(891)은 제4 도전성 패드(861)와 접할 수 있다. 제4 솔더볼(891)은 제4 도전성 패드(861)로부터 볼록하게 돌출될 수 있다. 제4 솔더볼(891)은 반도체 패키지가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
제3 반도체 칩(820)은 기판(830)과 인터포저(835)의 제2 면(835b) 사이에 배치될 수 있다. 제3 반도체 칩(820)은 제5 솔더볼(892)을 통해 인터포저(835)의 제2 면(835b)에 부착될 수 있다. 제3 반도체 칩(820)은 인터포저(835)와 전기적으로 직접 접속될 수 있다. 도 8에는 기판(830)과 인터포저(835) 사이에 1개의 제3 반도체 칩(820)이 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 기판(830)과 인터포저(835) 사이에 복수의 제3 반도체 칩(820)이 배치될 수 있다. 이 경우, 복수의 제3 반도체 칩(820) 각각은 인터포저(835)와 전기적으로 직접 접속될 수 있다.
제3 비아(860)는 기판(830)과 인터포저(835)의 제2 면(835b) 사이에 배치될 수 있다. 기판(830)은 제3 비아(860)를 통해 인터포저(835)와 전기적으로 직접 접속될 수 있다.
제5 몰드층(885)은 기판(830)과 인터포저(835)의 제2 면(835b) 사이에 배치될 수 있다. 제5 몰드층(885)은 제5 솔더볼(892), 제3 반도체 칩(820) 및 제3 비아(860)를 둘러쌀 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 기판(930), 제3 반도체 칩(920), 제1 언더필재(981), 제2 언더필재(982), 제4 도전성 패드(961), 제4 솔더볼(991) 및 제5 솔더볼(992)을 포함할 수 있다.
제3 반도체 칩(920)은 제1 반도체 칩(100)의 제2 면(100b) 상에 배치될 수 있다. 제3 반도체 칩(920)은 제1 반도체 칩(100)의 제2 면(100b)과 마주보는 제1 면(920a) 및 제1 면(920a)과 대향하는 제2 면(920b)을 포함할 수 있다.
제1 반도체 칩(100), 제2 반도체 칩(110), 제1 몰드층(150) 및 제1 비아(160)를 포함하는 반도체 패키지는 제1 솔더볼(171)을 통해 제3 반도체 칩(920)의 제1 면(920a)에 부착될 수 있다. 제1 언더필재(981)는 제3 반도체 칩(920)의 제1 면(920a)과 제1 반도체 칩(100)의 제2 면(100b) 사이 및 제3 반도체 칩(920)의 제1 면(920a)과 제1 몰드층(150)의 제2 면(150b) 사이에 배치될 수 있다. 제1 언더필재(981)는 제1 솔더볼(171)의 측면을 둘러쌀 수 있다.
기판(930)은 제3 반도체 칩(920)의 제2 면(920b) 상에 배치될 수 있다. 도 9에는 제3 반도체 칩(920)의 제2 면(920b) 상에 1개의 기판(930)이 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 반도체 칩(920)의 제2 면(920b) 상에 복수의 기판(930)이 배치될 수 있다. 이 경우, 제3 반도체 칩(920)은 복수의 기판(930) 중 적어도 하나와 전기적으로 접속될 수 있다. 기판(930)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 반도체 칩(920)은 제5 솔더볼(992)을 통해 기판(930)의 상면에 부착될 수 있다. 제3 반도체 칩(920)은 제5 솔더볼(992)을 통해 기판(930)과 전기적으로 직접 접속될 수 있다. 제2 언더필재(982)는 제3 반도체 칩(920)의 제2 면(920b)과 기판(930)의 상면 사이에 배치될 수 있다. 제2 언더필재(982)는 제5 솔더볼(992)의 측면을 둘러쌀 수 있다.
제4 도전성 패드(961)는 기판(930)의 하면에 배치될 수 있다. 제4 솔더볼(991)은 기판(930)의 하면에 배치될 수 있다. 제4 솔더볼(991)은 제4 도전성 패드(961)와 접할 수 있다. 제4 솔더볼(991)은 제4 도전성 패드(961)로부터 볼록하게 돌출될 수 있다. 제4 솔더볼(991)은 반도체 패키지가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.
이하에서, 도 10 내지 도 12를 참조하여 도 1에 도시된 반도체 패키지의 제조 방법을 설명한다.
도 10 내지 도 12는 도 1에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10을 참조하면, 제2 반도체 칩(110) 상에 제1 반도체 칩(100)이 부착될 수 있다. 제1 반도체 칩(100)의 제1 배선층(101)은 제2 반도체 칩(110)의 제2 배선층(111)에 부착될 수 있다. 제1 배선층(101)의 내부에 배치된 복수의 제1 배선(101_1) 중 적어도 일부는 제2 배선층(111)의 내부에 배치되는 복수의 제2 배선(111_1) 중 적어도 일부와 직접 접할 수 있다.
제2 반도체 칩(110)은 예를 들어, 웨이퍼일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11을 참조하면, 제2 반도체 칩(110) 상에 제1 몰드층(150)이 형성될 수 있다. 제1 몰드층(150)은 제1 반도체 칩(100) 및 제1 반도체 칩(100)의 측벽 상에 노출된 제2 반도체 칩(110)을 덮도록 형성될 수 있다.
도 12를 참조하면, 제1 반도체 칩(100)의 측벽 상에 형성된 제1 몰드층(150)을 수직 방향(DR2)으로 관통하는 제1 비아(160)가 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 통해 제1 몰드층(150)의 일부, 제1 반도체 칩(100)의 일부 및 제1 비아(160)의 일부가 제거될 수 있다.
도 1을 참조하면, 제1 몰드층(150)의 제2 면(150b) 상에서 제1 비아(160)와 접하는 제1 도전성 패드(161)가 형성될 수 있다. 이어서, 제1 도전성 패드(161) 상에 제1 솔더볼(171)이 형성될 수 있다.
이하에서, 도 13 내지 도 15를 참조하여 도 5에 도시된 반도체 패키지의 제조 방법을 설명한다.
도 13 내지 도 15는 도 5에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하면, 도 10 내지 도 12에 도시된 제조 공정이 수행된 후에, 제3 반도체 칩(520) 상에 제1 반도체 칩(100), 제2 반도체 칩(110), 제1 몰드층(150) 및 제1 비아(160)를 포함하는 반도체 패키지가 부착될 수 있다. 제1 몰드층(150)의 제2 면(150b) 및 제1 반도체 칩(100)의 제2 면(100b)이 제3 반도체 칩(520)의 제3 배선층(521)에 부착될 수 있다. 제1 비아(160)는 제3 배선층(521)의 내부에 배치된 복수의 제3 배선(521_1) 중 적어도 일부와 직접 접할 수 있다.
제3 반도체 칩(520)은 예를 들어, 웨이퍼일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 14를 참조하면, 제3 반도체 칩(520) 상에 제2 몰드층(555)이 형성될 수 있다. 제2 몰드층(555)은 제2 반도체 칩(110) 및 제1 몰드층(150)의 측벽 상에 노출된 제3 반도체 칩(520)을 덮도록 형성될 수 있다.
도 15를 참조하면, 제2 반도체 칩(110)의 측벽 상에 형성된 제2 몰드층(555)을 수직 방향(DR2)으로 관통하는 제2 비아(565)가 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 통해 제2 몰드층(555)의 일부, 제2 반도체 칩(110)의 일부 및 제2 비아(565)의 일부가 제거될 수 있다.
도 5를 참조하면, 제2 몰드층(555)의 제2 면(555b) 상에서 제2 비아(565)와 접하는 제3 도전성 패드(563)가 형성될 수 있다. 이어서, 제3 도전성 패드(563) 상에 제3 솔더볼(573)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 칩 101: 제1 배선층
110: 제2 반도체 칩 102: 제2 배선층
150: 제1 몰드층 160: 제1 비아

Claims (10)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩의 일 측에 배치되고, 상기 제2 배선층과 접하는 제1 몰드층; 및
    상기 제1 몰드층을 수직 방향으로 관통하는 제1 비아를 포함하되,
    상기 제1 배선층의 수평 방향의 폭은 상기 제1 반도체 칩의 상기 수평 방향의 폭과 동일하고,
    상기 제2 배선층의 상기 수평 방향의 폭은 상기 제2 반도체 칩의 상기 수평 방향의 폭과 동일하고,
    상기 제1 비아의 상기 수직 방향의 높이는 상기 제1 반도체 칩의 상기 수직 방향의 높이와 동일한 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 몰드층의 상기 수직 방향의 높이는 상기 제1 반도체 칩의 상기 수직 방향의 상기 높이와 동일한 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩의 제1 측벽은 상기 제1 몰드층과 접하고,
    상기 제1 반도체 칩의 상기 제1 측벽과 대향하는 제2 측벽은 상기 제2 반도체 칩의 측벽과 정렬되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 반도체 칩의 상기 제2 배선층과 접하고, 상기 제1 반도체 칩과 상기 수평 방향으로 이격된 제3 반도체 칩을 더 포함하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 상기 제1 비아 및 상기 제1 몰드층 각각과 접하는 제3 배선층을 포함하는 제3 반도체 칩;
    상기 제2 반도체 칩의 일 측에 배치되고, 상기 제3 배선층과 접하는 제2 몰드층; 및
    상기 제2 몰드층을 상기 수직 방향으로 관통하는 제2 비아를 더 포함하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제3 배선층의 상기 수평 방향의 폭은 상기 제3 반도체 칩의 상기 수평 방향의 폭과 동일하고,
    상기 제2 비아의 상기 수직 방향의 높이는 상기 제1 반도체 칩의 상기 수직 방향의 상기 높이 및 상기 제2 반도체 칩의 상기 수직 방향의 높이의 합과 동일한 반도체 패키지.
  7. 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 제1 면에 배치되는 제1 배선층을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 배선층과 접하는 제2 배선층을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩의 일 측에 배치되고, 상기 제2 배선층과 접하는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하는 제1 몰드층; 및
    상기 제1 몰드층을 수직 방향으로 관통하는 제1 비아를 포함하되,
    상기 제1 배선층의 수평 방향의 폭은 상기 제1 반도체 칩의 상기 수평 방향의 폭과 동일하고,
    상기 제2 배선층의 상기 수평 방향의 폭은 상기 제2 반도체 칩의 상기 수평 방향의 폭과 동일하고,
    상기 제1 몰드층의 상기 수직 방향의 높이는 상기 제1 반도체 칩의 상기 수직 방향의 높이와 동일하고,
    상기 제1 몰드층의 상기 제2 면은 상기 제1 반도체 칩의 상기 제2 면과 동일 평면 상에 형성되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 상기 제1 비아 및 상기 제1 몰드층 각각과 접하는 제3 배선층을 포함하는 제3 반도체 칩;
    상기 제2 반도체 칩의 일 측에 배치되고, 상기 제3 배선층과 접하는 제2 몰드층; 및
    상기 제2 몰드층을 상기 수직 방향으로 관통하는 제2 비아를 더 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제2 몰드층은 상기 제1 몰드층과 접하는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 제1 반도체 칩은 상기 제1 몰드층과 상기 제2 몰드층 사이에 배치되는 반도체 패키지.
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