KR20220051903A - 회로 모델을 생성하는 방법 및 이를 이용한 집적 회로의 제조 방법 - Google Patents

Abstract

집적 회로를 시뮬레이션하기 위해 이용되는 회로 모델을 생성하는 방법이 개시된다. 상기 방법은, 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 분류하여 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 생성하는 단계, 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 각각 전처리하여, 제1 타겟 데이터 및 제2 타겟 데이터를 생성하는 단계, 제1 타겟 데이터를 이용하여 제1 기계 학습 모델을 추출하고 제2 타겟 데이터를 이용하여 제2 기계 학습 모델을 추출하는 단계, 및 제1 기계 학습 모델 및 제2 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계를 포함한다.

Description

회로 모델을 생성하는 방법 및 이를 이용한 집적 회로의 제조 방법{METHOD OF GENERATING CIRCUIT MODEL AND MANUFACTURING INTEGRATED CIRCUIT USING THE SAME}

본 개시의 기술적 사상은 회로 모델을 생성하고, 생성된 회로 모델을 이용하여, 반도체 소자의 특성을 해석하고 집적 회로를 설계하는 집적 회로의 제조 방법에 관한 것이다.

반도체가 고집적화, 및 미세화됨에 따라, 반도체 소자를 설계하고 제조하는 각 단계의 요인들이 복합적으로 작용하여, 반도체 소자에서 의도치 않은 다양한 전기적 특성이 발생하였다. 따라서, 반도체 공정 및 소자의 한계를 극복하고 현상에 대한 이해 및 실험 비용 절감을 위해 물리적 시뮬레이션에 기반을 둔 TCAD(Technology Computer Aided Design) 공정-소자 시뮬레이션 환경에 대한 반도체 업계의 수요가 더욱 증대되고 있다. 또한, 반도체 소자의 정확한 제품 사양(specification) 제공을 위해서는 반도체 소자의 특성을 예측하여 시뮬레이션할 필요가 있다.

인과 관계를 가지는 대상 또는 현상을 추정하기 위하여 모델링 기법이 사용될 수 있고, 모델링 기법을 통해 생성된 모델은 대상 또는 현상을 예측하거나 최적화하는데 사용될 수 있다. 예를 들면, 기계 학습 모델은 방대한 샘플 데이터에 기초한 훈련(또는 학습)에 의해서 생성될 수 있고, 규칙 기반 모델은 물리적 법칙 등에 근거하여 정의된 적어도 하나의 규칙에 의해서 생성될 수 있다.

본 개시의 기술적 사상이 해결하고자 하는 과제는 반도체 소자의 특성과의 정합성이 향상된 회로 모델을 생성함으로써, 집적 회로에 포함된 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있는 집적 회로의 제조 방법에 관한 것이다.

본 개시의 기술적 사상에 따른 집적 회로를 시뮬레이션하기 위해 이용되는 회로 모델을 생성하는 방법은, 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 분류하여 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 생성하는 단계, 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 각각 전처리하여, 제1 타겟 데이터 및 제2 타겟 데이터를 생성하는 단계, 제1 타겟 데이터를 이용하여 제1 기계 학습 모델을 추출하고 제2 타겟 데이터를 이용하여 제2 기계 학습 모델을 추출하는 단계, 및 제1 기계 학습 모델 및 제2 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계를 포함할 수 있다.

본 개시의 기술적 사상에 따른 집적 회로의 제조 방법은, 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 분류하여 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 생성하는 단계, 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 각각 전처리하여, 제1 타겟 데이터 및 제2 타겟 데이터를 생성하는 단계, 제1 타겟 데이터를 이용하여 제1 기계 학습 모델을 추출하는 단계, 및 제1 기계 학습 모델을 이용하여 타겟 반도체 소자에 대응하는 회로 모델을 생성하는 단계를 포함할 수 있다.

본 개시의 기술적 사상에 따른 집적 회로의 제조 방법은, 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 타겟 반도체 소자의 서로 독립적인 특성 요소들을 기준으로 특성 요소 데이터로 분류하는 단계, 복수의 특성 요소들 각각에 대응하는 특성 요소 데이터를 전처리하여 타겟 데이터를 생성하는 단계, 타겟 데이터를 이용하여 상기 복수의 특성 요소들 각각에 대응하는 기계 학습 모델들을 추출하는 단계, 기계 학습 모델들을 이용하여 타겟 반도체 소자에 대응하는 회로 모델을 생성하는 단계를 포함할 수 있다.

본 개시의 예시적 실시 예에 따른 회로 모델을 생성하는 방법 및 이를 포함하는 집적 회로의 제조 방법에 의하면, 보다 높은 성능을 가지는 회로 모델이 생성될 수 있고, 이에 따라 모델링에 의한 집적 회로의 특성 예측 및 최적화의 정확도가 향상될 수 있다.

본 개시의 예시적 실시 예에 따른 회로 모델을 생성하는 방법 및 이를 포함하는 집적 회로의 제조 방법에 의하면, 기계 학습 모델 및 물리적 룰 기반 모델의 단점들이 최소화되고 장점들이 극대화된 혼성 모델이 제공될 수 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 2는 도 1의 반도체 소자의 특성을 모델링하여 회로 모델을 생성하는 동작의 일 예시를 설명하기 위한 도면이다.
도 3은 도 2의 특성 요소 분류 동작의 일 예시를 설명하기 위한 도면이다.
도 4는 도 2의 전처리 동작의 일 예시를 설명하기 위한 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 6은 도 5의 S231 단계의 일 예시를 설명하기 위한 도면이다.
도 7은 도 5의 S233 단계의 일 예시를 설명하기 위한 순서도이다.
도 8은 도 2의 기계 학습 동작의 일 예시 및 도 5의 S23 단계의 일 예시를 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 10은 도 9의 S242 단계 내지 S244 단계에 따른 기계 학습 모델을 회로 모델로서 시뮬레이션 툴에 실장하는 동작의 일 예를 설명하기 위한 도면이다.
도 11은 도 10의 모델 압축 동작의 일 예를 설명하기 위한 도면으로, 기계 학습 모델이 뉴럴 네트워크 모델인 경우를 설명하기 위한 도면이다.
도 12는 도 10의 모델 병합 동작의 일 예를 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 저장 매체에 액세스하는 컴퓨터 시스템을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 설명하기 위한 순서도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 1의 순서도는 회로 모델을 사용하여 집적 회로를 시뮬레이션을 수행하는 집적 회로를 설계하기 위는 방법을 나타낸다.

도 1을 참조하면, S10 단계에서는, 측정 요건들에 따른 반도체 소자의 특성 데이터를 획득하는 동작이 수행될 수 있다. 예를 들어, 반도체 소자의 특성 데이터는 TEG(Test Elements Group)에 의한 전기적 특성의 측정 방법을 통해 획득될 수 있다. 예를 들어, TEG를 웨이퍼에 제작하고, TEG를 갖는 웨이퍼로부터 측정 요건들에 따른 전기적 특성을 측정함으로써 반도체 소자의 특성 데이터를 획득할 수 있다.

S20 단계에서, 반도체 소자의 특성을 모델링하여 회로 모델을 생성하는 동작이 수행될 수 있다. S20 단계에서 생성되는 회로 모델은 대상이나 현상을 모델링하기 위하여 임의의 컴퓨팅 시스템(예를 들어, 도 13의 170)에서 구현될 수 있다. 예를 들어, 회로 모델은 독립형의(stand alone) 컴퓨팅 시스템에서 구현될 수도 있고, 네트워크 등을 통해 상호 통신가능한 분산된(distributed) 컴퓨팅 시스템들에서 구현될 수도 있다. 또한, 회로 모델은 일련의 명령어들을 포함하는 프로그램을 실행하는 프로세서에 의해서 구현된 부분을 포함할 수도 있고, 논리 합성(logic synthesis)에 의해서 설계된 로직 하드웨어에 의해서 구현된 부분을 포함할 수도 있다. 본 명세서에서, 프로세서는 프로그램에 포함된 명령어들 및/또는 코드로 표현되는 동작들을 포함하는 미리 정의된 동작들을 실행하기 위하여 물리적으로 구조화된 회로를 포함하는, 하드웨어적으로 구현된(hardware-implemented) 임의의 데이터 처리 장치를 지칭할 수 있다. 예를 들면, 데이터 처리 장치는, 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit), NPU(neural processing unit), 프로세서 코어, 멀티-코어 프로세서, 멀티 프로세서, ASIC(application-specific integrated circuit), ASIP(application-specific instruction-set processor) 및 FPGA(field programmable gate array)를 포함할 수 있다. 예시적인 실시 예에서, S20 단계는 S21 단계 내지 S24 단계를 포함할 수 있다.

S21 단계에서, 반도체 소자의 특성 데이터를 서로 독립적인 복수의 특성 요소들을 기준으로 분류하는 동작이 수행될 수 있고, 이에 따라 특성 요소 데이터가 생성될 수 있다. 반도체 소자의 일 특성은 복수의 특성 요소들로 구성될 수 있고, 상기 일 특성에 대한 특성 데이터는 복수의 특성 요소들 각각에 대응하는 서로 다른 특성 요소 데이터로 분류될 수 있다. 예를 들어, 하나의 저항은 고유 저항 및 가변 저항으로 구성될 수 있고, 상기 저항에 대한 특성 데이터는 고유 저항에 대응하는 특성 요소 데이터 및 가변 저항에 대한 특성 요소 데이터로 분류될 수 있다.

S22 단계에서는, 분류된 복수의 특성 요소들 각각의 특성 요소 데이터를 전처리하여 타겟 데이터를 생성하는 동작이 수행될 수 있다. 이 후에 수행되는 S23 단계에서 추출되는 기계 학습 모델의 정확도를 향상시키기 위한 전처리 동작이 수행될 수 있다. S22 단계에 대한 구체적인 설명은 도 2에서 후술하겠다.

S23 단계에서는, 전처리된 특성 요소 데이터를 이용하여 기계 학습 모델들이 추출될 수 있다. 예를 들어, S23 단계에서는, 서로 다른 전처리된 특성 요소 데이터 각각에 대응하는 회귀 모델들이 선택될 수 있고, 회귀 모델들 각각의 모델 파라미터들이 기계 학습을 통해 추출됨으로써, 기계 학습 모델들이 추출될 수 있다. S23 단계에 대한 구체적인 설명은 도 5에서 후술하겠다.

S24 단계에서는, 추출된 기계 학습 모델들을 이용하여, 회로 모델을 생성하는 동작이 수행될 수 있다. 회로 모델은 집적 회로를 시뮬레이션하기 위한 시뮬레이션 툴에 실장될 수 있도록 프로그래밍된 것일 수 있다. 이 때, 시뮬레이션 툴은 EDA(Electronic Design Automation) 툴, 예를 들어, SPICE(Simulation Program with Integrated Circuit Emphasis) 툴일 수 있고, 추출된 기계 학습 모델은 상기 툴에서 사용되는 프로세스 디자인 키트(PDK)에 포함될 수 있다.

S30 단계에서는 S20 단계에서 생성된 회로 모델을 이용하여 집적 회로를 시뮬레이션 하는 동작이 수행될 수 있다. 도 15에서 도시된 바와 같이, S30 단계 이후에는 집적 회로를 시뮬레이션한 결과에 기초하여, 반도체 공정에 의해 집적 회로를 제조하는 동작이 수행될 수 있다.

본 개시에 따른 집적 회로를 제조하는 방법은 집적 회로의 전기적 특성을 시뮬레이션하기 위해 사용되는 회로 모델을 기계 학습을 통해 생성할 수 있다. 따라서, 반도체 소자를 제조하기 위한 서로 다른 공정 요건들 사이의 공정 요건 범위에 대응되는 보다 정확한 회로 모델이 제공되므로, 회로 모델의 정합성이 향상되어 집적 회로에 포함된 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있다.

도 2는 도 1의 반도체 소자의 특성을 모델링하여 회로 모델을 생성하는 동작의 일 예시를 설명하기 위한 도면이다. 도 3은 도 2의 특성 요소 분류 동작의 일 예시를 설명하기 위한 도면이다. 도 4는 도 2의 전처리 동작의 일 예시를 설명하기 위한 도면이다.

도 2을 참조하면, 측정 요건들(X)의 변화에 따라 변화하는 타겟 반도체 소자의 특성 데이터(Y)를 이용하여 특성 요소 분류 동작(121)이 수행될 수 있다. 타겟 반도체의 일 특성은 제1 내지 제n 특성 요소로 분류될 수 있고, 특성 데이터(Y)는 상기 제1 내지 제n 특성 요소 각각에 대응되는 제1 내지 제n 특성 요소 데이터(Y1~Yn)로 분류될 수 있다. 제1 내지 제n 특성 요소 각각은 독립적일 수 있고, 서로 영향을 미치지 않을 수 있다.

예를 들어, n은 2 이상의 자연수 일 수 있으나, 타겟 반도체의 일 특성이 서로 독립적인 복수의 특성 요소들로 분류하기 어려운 경우에는 n은 1일 수도 있다. 특성 데이터(Y)가 제1 내지 제n 특성 요소 데이터(Y1~Yn)로 분류됨에 따라 제1 내지 제n 특성 요소 각각이 개별적으로 모델링될 수 있고, 모델링의 정합성이 향상될 수 있다.

측정 요건들(X)은 타겟 반도체 소자의 공정 요건 및 동작 요건을 포함할 수 있다. 공정 요건은 타겟 반도체 소자를 설계하는 설계 툴이 달라짐에 따라 달라지는 테크놀로지 요건(T1, T2, …), 및 타겟 반도체 소자의 물리적/구조적 특징에 따른 디자인 요건(D1, D2, …)을 포함할 수 있다. 예를 들어, 타겟 반도체 소자가 트랜지스터인 경우, 디자인 요건은 게이트 라인의 길이, 액티브 영역의 폭, 채널 길이, 소자 폭, 도핑 프로파일, 산화막 두께, 산화막 유전율, 채널 길이 변조 상수, 타겟 반도체 소자가 구동되는 온도 등을 포함할 수 있다.

동작 요건은 타겟 반도체 소자가 동작하는 환경 요건을 포함할 수 있고, 동작 요건은 타겟 반도체 소자로 입력되는 전압들(V1, V2, …) 또는 타겟 반도체 소자로 입력되는 전류들(I1, I2, …)을 포함할 수 있다. 예를 들어, 타겟 반도체 소자가 트랜지스터인 경우, 동작 요건은 트랜지스터의 바디-소스 전압, 드레인-소스 전압, 및 게이트-소스 전압 등일 수 있다.

도 2 및 도 3을 참조하면, 예를 들어, 모델링을 위한 타겟 반도체 소자가 수동 소자인 커패시터인 경우, 커패시턴스의 값들이 특성 데이터(Y)로서 도 1의 S10 단계에서 획득될 수 있다. 커패시턴스는, 커패시턴스의 일반 공식을 따르는 커패시터의 플레이트의 면에 의한 특성인 면적 커패시턴스(area capacitance), 및 커패시터의 플레이트의 가장자리에 의한 특성인 가장자리 커패시턴스(finging capacitance)로 분류될 수 있다. 즉, 면적 커패시턴스가 제1 특성 요소로 분류되고, 가장자리 커패시턴스가 제2 특성 요소로 분류될 수 있다. 커패시턴스에 대한 정보를 포함하는 특성 데이터(Y)는 면적 커패시턴스에 대한 정보를 포함하는 제1 특성 요소 데이터(Y1) 및 가장자리 커패시턴스에 대한 정보를 포함하는 제2 특성 요소 데이터(Y2)로 분류될 수 있다.

또는, 예를 들어, 모델링을 위한 타겟 반도체 소자가 수동 소자인 저항인 경우, 저항 값들이 특성 데이터(Y)로서 도 1의 S10 단계에서 획득될 수 있다. 저항은, 고유 저항이 제1 특성 요소로 분류되고, 가변 저항이 제2 특성 요소로 분류될 수 있다. 따라서, 저항 값들에 대한 정보를 포함하는 특성 데이터는 고유 저항 값들에 대한 정보를 포함하는 제1 특성 요소 데이터(Y1) 및 가변 저항 값들에 대한 정보를 포함하는 제2 특성 요소 데이터(Y2)로 분류될 수 있다.

또는, 예를 들어, 모델링을 위한 타겟 반도체 소자가 능동 소자인 바이폴라 트랜지스터인 경우, 트랜지스터에 흐르는 전류의 크기에 대한 정보가 특성 데이터(Y)로서 도 1의 S10 단계에서 획득될 수 있다. 전류는 홀 전류 및 전자 전류로 분류될 수 있고, 특성 데이터(Y)는 홀 전류에 대한 정보를 포함하는 제1 특성 요소 데이터(Y1) 및 전자 전류에 대한 정보를 포함하는 제2 특성 요소 데이터(Y2)로 분류될 수 있다.

또는, 예를 들어, 모델링을 위한 타겟 반도체 소자가 능동 소자인 유니폴라 트랜지스터인 경우, 트랜지스터에 흐르는 전류가 특성 데이터(Y)로서 도 1의 S10 단계에서 획득될 수 있다. 전류는 수송 전류, 바디 전류 및 터널링 전류로 분류될 수 있고, 특성 데이터(Y)는 수송 전류에 대한 정보를 포함하는 제1 특성 요소 데이터(Y1), 바디 전류에 대한 정보를 포함하는 제2 특성 요소 데이터(Y2), 및 터널링 전류에 대한 정보를 포함하는 제3 특성 요소 데이터(Y3)로 분류될 수 있다.

도 2 및 도 4를 참조하면, 회로 모델의 정합성을 향상시키기 위해 제1 내지 제n 특성 요소 데이터(Y1~Yn)에 대한 전처리 동작(122)이 수행될 수 있다. 전처리하는 동작(122)에서는 제1 내지 제n 특성 요소 데이터(Y1~Yn) 각각에 포함된 기생 성분을 고려하여, 측정 요건들(X) 각각에 대응하는 제1 내지 제n 특성 요소 데이터(Y1~Yn)가 보정될 수 있고, 전처리된 제1 내지 제n 특성 요소 데이터가 제1 내지 제n 타겟 데이터(YT1~YTn)로서 생성될 수 있다. 타겟 반도체 소자에 발생되는 기생 저항(Rpara) 및 기생 커패시턴스(Cpara)를 고려하여 제1 내지 제n 특성 요소 값(Y1~Yn)이 보정될 수 있다.

예를 들어, 측정 요건들(X)로서 타겟 반도체 소자에 인가되는 전압들(V11~V1k)이 변화할 때, 서로 다른 각각의 전압들(V11~V1k)에 대응하는 타겟 반도체 소자에 흐르는 전류들(I11~I1k)에 대한 정보가 특성 데이터(Y)의 제1 특성 요소 데이터(Y1)에 포함될 수 있다. 이 때, k는 3보다 큰 자연수 일 수 있으나, 본 개시는 이에 한정되지 않으며, k는 다양한 수일 수 있다. 전처리 동작(122)이 수행됨에 따라 전류들(I11~I1k)에는 기생 저항(Rpara)에 의해 발생하는 추가 전류(I(Rpara(V11))~I(Rpara(V1k)))가 추가됨으로써, 제1 특성 요소 데이터(Y1)가 제1 타겟 데이터(YT1)로 보정될 수 있다.

또는, 예를 들어, 측정 요건들(X)로서 타겟 반도체 소자에 인가되는 전압들(V11~V1k)이 변화할 때, 서로 다른 각각의 전압들(V11~V1k)에 대응하는 타겟 반도체 소자의 커패시턴스들(C11~C1k)에 대한 정보가 특성 데이터(Y)의 제1 특성 요소 데이터(Y1)에 포함될 수 있다. 전처리 동작(122)이 수행됨에 따라 커패시턴스들(C11~C1k) 각각에 대응하는 기생 커패시턴스(Cpara(V11)~ Cpara(V1k))를 이용하여 보정함으로써, 제1 특성 요소 데이터(Y1)가 제1 타겟 데이터(YT1)로 보정될 수 있다.

다시 도 2를 참조하면, 제1 내지 제n 타겟 데이터(YT1~YTn) 중 적어도 일부를 이용하여 제1 내지 제i 기계 학습 모델(MM1~MMi)을 추출하는 기계 학습 동작(123)이 수행될 수 있다. 제1 내지 제i 기계 학습 모델(MM1~MMi)을 추출하는 것은 제1 내지 제i 기계 학습 모델(MM1~MMi) 각각에 대응하는 제1 내지 제i 모델 파라미터들을 추출하는 것을 포함할 수 있다. 예시적인 실시 예에서, i는 n과 동일한 자연수 일 수 있다. 또는, 예시적인 실시 예에서, i는 n보다 작은 자연수 일 수 있고, 제1 내지 제n 타겟 데이터(YT1~YTn) 중 기계 학습 동작(123)이 수행되지 않는 타겟 데이터는 도 10의 물리적 룰 기반 모델을 생성하는 데에 이용될 수 있다.

기계 학습 동작(123)은 다양한 방식으로 수행될 수 있고, 기계 학습 동작(123)에서 선택된 기계 학습 모델들은 다양한 방식으로 훈련될 수 있다. 예를 들면, 기계 학습 모델은 인공 뉴럴 네트워크 모델을 포함할 수 있고, 오차들로부터 역전파된(backward propagation) 값들에 기초하여 뉴럴 네트워크 모델의 가중치들이 보정됨으로써 제1 내지 제i 기계 학습 모델(MM1~MMi)이 추출될 수 있다.

도 5는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 도 6은 도 5의 S231 단계의 일 예시를 설명하기 위한 도면이다. 도 5의 S23 단계는 도 1의 S23 단계의 일 예시일 수 있고, S231 단계 내지 S233 단계를 포함할 수 있다.

도 5를 참조하면, S231 단계에서는, 복수의 특성 요소들 각각에 대응하는 회귀 모델들을 선택하는 동작이 수행될 수 있다. 즉, 서로 다른 타겟 데이터 각각에 대응하는 회귀 모델들이 선택될 수 있다.

예를 들어, 회귀 모델들은 선형 회귀(linear regression) 모델, 다항식 회귀(polynomial regression) 모델, 다층 퍼셉트론(multilayer perceptron(fully connected neural network))과 같은 뉴럴 네트워크(neural network) 모델, 및 딥러닝(deep learning) 모델, 강화 학습(reinforcement learning)과 같은 기계 학습 모델 등을 포함할 수 있다. 뉴럴 네트워크 모델은 예를 들어, 컨볼루셔널 뉴럴 네트워크(convolutional neural network) 모델, 및 순환 뉴럴 네트워크(recurrent neural network) 모델 등을 포함할 수 있다.

도 5 및 도 6을 참조하면, S231 단계에서는, 측정 요건들(X)과 제1 내지 제n 타겟 데이터(YT1~YTn) 사이의 관계를 표현하기에 가장 최적화된 회귀 모델이 선택될 수 있다. 예를 들어, 제1 타겟 데이터(YT1)에 가장 최적화된 회귀 모델은 선형 회귀 모델이 선택될 수 있고, 제2 타겟 데이터(YT2)에 가장 최적화된 회귀분석 가설은 다층 퍼셉트론 모델이 선택될 수 있고, 제3 타겟 데이터(YT3)에 가장 최적화된 가설은 다항식 회귀 모델이 선택될 수 있고, 제n 타겟 데이터(YTn)에 가장 최적화된 가설은 컨볼루셔널 뉴럴 네트워크 모델이 선택될 수 있다.

S232 단계에서는, 선택된 회귀 모델들을 이용하여 타겟 반도체 소자의 예측 특성 따른 회귀 모델들을 통해 예측된 타겟 반도체 소자의 예측 특성 데이터를 생성하는 동작이 수행될 수 있다. S233 단계에서는, 예측 특성 데이터 및 타겟 데이터 사이의 오차에 기초하여 기계 학습 모델을 훈련시키는 동작이 수행될 수 있다. 예를 들어, 예측 특성 데이터 및 타겟 사이의 오차를 감소시킬 수 있도록 기계 학습 모델의 모델 파라미터들을 보정하는 동작이 반복적으로 수행될 수 있다. 기계 학습 모델은 다양한 방식으로 훈련될 수 있다. 예를 들어, S233 단계에서는, 기계 학습을 통한 자동 파라미터 최적화(backward propagation)가 수행될 수 있다.

도 7은 도 5의 S233 단계의 일 예시를 설명하기 위한 순서도이다. S233 단계는 S233_1 단계 및 S233_2 단계를 포함할 수 있다.

도 7을 참조하면, S233_1 단계에서, 타겟 데이터 및 예측 특성 데이터에 기초하여 손실 함수를 계산하는 동작이 수행될 수 있다. 손실 함수(loss function)는 예측 특성 데이터를 평가하기 위해 정의된 것일 수 있고, 비용 함수(cost function)로서 지칭될 수도 있다. 손실 함수는 예측 특성 데이터가 타겟 데이터와 멀어질수록 증가하도록 정의될 수 있고, 즉, 예측 특성 데이터의 오차들이 증가할수록 손실 함수도 증가하도록 정의될 수 있다.

S233_2 단계에서, 물리 가이드 룰에 기초하여, 손실 함수를 보정하는 동작이 수행될 수 있다. 예를 들어, 기계 학습 모델이 전하량 보존 법칙 및 에너지 보존 법칙을 만족하도록 손실 함수를 보정할 수 있다. 또한, 정규화(regularization)를 위해 손실 함수를 보정하거나, 타겟 데이터의 미분 값 및 예측 특성 데이터의 미분 값의 오차를 최소화하도록 손실 함수를 보정할 수 있고, 또는 타겟 데이터의 적분 값 및 예측 특성 데이터의 적분 값의 오차를 최소화하도록 손실 함수를 보정할 수 있다.

S233_3 단계에서, 손실 함수의 결과값이 감소하도록 기계 학습 모델을 훈련시키는 동작이 수행될 수 있다.

도 8은 도 2의 기계 학습 동작 및 도 5의 S23 단계를 설명하기 위한 도면이다.

도 8을 참조하면, 기계 학습 동작(123)에서는 제1 특성 요소의 제1 타겟 데이터(YT1)에 대응하는 제1 회귀 모델(RM1)을 이용하여, 측정 요건들(X)에 따른 제1 예측 특성 데이터(YP1)가 생성될 수 있다. 또한, 기계 학습 동작(123)에서는 제i 특성 요소의 제i 타겟 데이터(YTi)에 대응하는 제i 회귀 모델(RMi)을 이용하여, 측정 요건들(X)에 따른 제i 예측 특성 데이터(YPi)가 생성될 수 있다.

제1 타겟 데이터(YT1) 및 제1 예측 특성 데이터(YP1) 사이의 오차에 기초하여 제1 손실 함수(LF1)가 계산될 수 있고, 제i 타겟 데이터(YTi) 및 제i 예측 특성 데이터(YPi) 사이의 오차에 기초하여 제i 손실 함수(LFi)가 계산될 수 있다. 이 때, 제1 손실 함수(LF1)는 제1 물리 가이드 룰(PR1)에 기초하여 보정될 수 있고, 제i 손실 함수(LFi)는 제i 물리 가이드 룰(PRi)에 기초하여 보정될 수 있다.

계산된 제1 손실 함수(LF1) 및 제i 손실 함수(LFi) 각각으로부터 역전파된(backward propagation) 값들에 기초하여, 제1 회귀 모델(RM1)의 제1 모델 파라미터들 및 제i 회귀 모델(RMi)의 제i 모델 파라미터들이 보정될 수 있다. 제1 손실 함수(LF1) 및 제i 손실 함수(LFi) 각각의 값이 작아지도록 제1 회귀 모델(RM1)의 제1 모델 파라미터들 및 제i 회귀 모델(RMi)의 제i 모델 파라미터들이 보정될 수 있다. 최종으로 보정된 제1 회귀 모델(RM1)의 제1 모델 파라미터들 및 제i 회귀 모델의 제i 모델 파라미터들에 따른 제1 기계 학습 모델(MM1) 및 제i 기계 학습 모델(MMi)이 기계 학습 동작(123)의 결과로써 추출될 수 있다.

도 9는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 도 9의 S24 단계는 도 1의 S24 단계의 일 예시일 수 있고, S241 단계 내지 S245 단계를 포함할 수 있다.

도 9를 참조하면, S241 단계에서는, S23 단계에서 추출된 기계 학습 모델이 기준 요건을 만족하는지 판단하는 동작이 수행될 수 있다. 예를 들어, 기계 학습 모델의 추론 시간이 기준 시간을 초과하는지 판단할 수 있고, 또는, 기계 학습 모델을 저장하기 위한 저장 용량이 기준 값을 초과하는지 판단할 수 있다. 기계 학습 모델의 추론 시간이 기준 시간을 초과하거나, 기계 학습 모델을 회로 모델로서 저장하기 위한 저장 용량이 기준 값을 초과할 경우, 상기 기계 학습 모델을 이용하여 집적 회로를 시뮬레이션 하는 데에 로드(load)가 커지므로, 시뮬레이션 동작에 과도한 로드가 발생되지 않도록 S241 단계 및 S242 단계가 수행될 수 있다.

기계 학습 모델이 기준 요건을 만족하지 못하는 경우에는, S242 단계에서, 기계 학습 모델의 복잡도를 감소시키기 위해 기계 학습 모델을 압축하는 동작이 수행될 수 있다. 기계 학습 모델의 정합도는 유지하면서, 기계 학습 모델의 복잡도를 감소시킬 수 있는 압축 동작이 수행될 수 있다. S242 단계에 대해서는, 도 10 및 도 11에서 구체적으로 후술하겠다.

기계 학습 모델이 기준 요건을 만족하거나 모델 파라미터들이 압축된 이후에는 S243 단계에서, 기계 학습 모델을 이용하여 타겟 반도체 소자에 대응하는 등가 회로를 구성하는 동작이 수행될 수 있다. S244 단계에서는 등가 회로가 물리 법칙을 만족하도록 기계 학습 모델을 수정하는 동작이 수행될 수 있다. S243 단계 및 S244 단계에 대해서는 도 12에서 후술하겠다.

S245 단계에서는 시뮬레이션 프로그램에 대응하도록 기계 학습 모델을 회로 모델로서 프로그래밍하는 동작이 수행될 수 있다. 예를 들어, 등가 회로 형태로 최종 구성된 기계 학습 모델을, 상용 EDA 소프트 웨어가 제공하는 모델 API(Application Program Interface)를 이용하여 등가 회로 형식의 회로 모델로 프로그래밍 수행하여 EDA의 회로 해석을 가능하게 할 수 있다.

도 10은 도 9의 S242 단계 내지 S244 단계에 따른 기계 학습 모델을 회로 모델로서 시뮬레이션 툴에 실장하는 동작의 일 예를 설명하기 위한 도면이다. 도 11은 도 10의 모델 압축 동작의 일 예를 설명하기 위한 도면이다. 도 12는 도 10의 모델 병합 동작의 일 예를 설명하기 위한 도면이다.

도 10을 참조하면, 제1 내지 제i 기계 학습 모델(MM1~MMi) 중 적어도 일부를 압축하는 모델 압축 동작(242)이 수행될 수 있다. 예를 들어, 제1 내지 제i 기계 학습 모델(MM1~MMi) 중 기준 요건을 만족하지 못하는 기계 학습 모델에 대해 압축하는 동작(242)이 수행될 수 있다. 도 10에서는 설명의 편의를 위해, 모델 압축 동작(242)을 통해 제1 내지 제i 기계 학습 모델(MM1~MMi)이 모두 압축되고, 제1 내지 제i 압축 모델(CM1~CMi)이 생성되는 경우에 대하여 설명하나, 본 개시는 이에 한정되지는 않는다. 모델 압축 동작(242)은 제1 내지 제i 기계 학습 모델(MM1~MMi) 중 적어도 일부의 기계 학습 모델의 모델 파라미터들의 수를 감소시키는 동작을 포함할 수 있다.

도 11을 참조하면, 모델 압축 동작(242)은 압축 정책에 따라 압축하는 압축 동작(242_1) 및 압축 정책을 평가하는 동작(242_2)을 포함할 수 있다. 도 11에서는 설명의 편의를 위해 기계 학습 모델이 뉴럴 네트워크 모델인 경우에 대해 설명하나, 본 개시는 이에 한정되지는 않는다.

뉴럴 네트워크 모델은 포함하는 다중 레이어들을 포함할 수 있다. 뉴럴 네트워크 모델의 각 레이어는 뉴런으로 지칭되는 복수의 노드를 포함할 수 있다. 각 노드 또는 뉴런은 하나 이상의 입력 및 출력을 갖는 계산 단위를 나타낼 수 있다. 레이어의 복수의 노드로부터의 각각의 입력은 인접한 레이어의 각 노드로부터 공급될 수 있다. 유사하게, 레이어의 복수의 노드의 출력은 인접 레이어의 복수의 노드에 공급될 수 있다. 뉴럴 네트워크 모델의 특정 레이어의 각 노드들은 인접 레이어의 적어도 일부의 노드들에 연결될 수 있다.

압축 정책에 따라 기계 학습 모델의 모델 파라미터들의 수를 감소시키는 비율(예를 들어, 프루닝(pruning) 비율)이 결정될 수 있고, 예를 들어, 강화 학습을 통해 압축 정책이 결정될 수 있다. 기계 학습 모델이 뉴럴 네트워크 모델인 경우, 복수의 레이어들 각각의 상태로부터 압축 정책이 결정될 수 있고, 복수의 레이어들 각각에 대해 순차적으로 압축 동작 수행 여부가 결정될 수 있다. 모델 압축 동작(242)은 제(j-1) 레이어에 대한 압축 동작(242_1)의 수행 여부를 결정한 후, 제j 레이어에 대한 압축 동작(242_1) 수행 여부를 결정할 수 있고, 이 후 마지막 레이어에 대한 압축 동작(242_1) 수행 여부를 결정할 수 있다. 압축 동작(242_1)의 수행이 결정된 특정 레이어는 인접 레이어의 노드들과 연결되는 노드들의 수가 감소될 수 있다. 예를 들어, 복수의 레이어들 각각의 상태는 레이어의 인덱스, 뉴런의 수, 모델 경량화 지수, 현재까지 사용한 경량화 버짓(budget), 앞으로 남은 경량화 버짓, 이전단계에서의 압축 동작 여부 등을 포함할 수 있다.

압축 정책을 평가하는 동작(242_2)은 압축 동작(242_1)을 수행한 결과에 따라 압축된 압축 모델의 정합성을 평가할 수 있고, 평가 결과에 따라 압축 정책 값을 변경하는 동작을 포함할 수 있다. 예를 들어, 압축 정책을 평가하는 동작(242_2)은 압축 동작(242_1)에 따라 압축된 압축 모델의 정합도가 기준 정합도 미만으로 판단되면, 모델 파라미터들의 수를 감소시키는 비율이 감소되도록 압축 정책을 변경하는 동작을 포함할 수 있다.

도 10을 다시 참조하면, 제1 내지 제i 압축 모델(CM1~CMi) 및 제1 내지 제m 물리적 룰 기반 모델(PM1~PMm)을 병합하고, 병합 모델을 이용하여, 타겟 반도체 소자에 대응하는 등가 회로(EC)를 구성하는 모델 병합 동작(243)이 수행될 수 있다. 예를 들어, i 및 m을 더한 값은 도 2의 n과 동일할 수 있다.

예를 들면, 기계 학습 모델은 방대한 샘플 데이터에 기초한 훈련(또는 학습)에 의해서 생성될 수 있고, 물리적 룰 기반 모델은 물리적 법칙 등에 근거하여 정의된 적어도 하나의 규칙에 의해서 생성될 수 있다. 기계 학습 모델 및 물리적 룰 기반 모델은 상이한 특징들을 가질 수 있고, 이에 따라 상이한 적용 분야들을 가질 수 있을 뿐만 아니라 상이한 장점들 및 단점들을 가질 수 있다. 따라서, 본 개시에 따른 집적 회로의 제조 방법에서는, 타겟 반도체 소자의 특성을 모델링하는 데에 있어서, 제1 내지 제i 기계 학습 모델(MM1~MMi) 및 제1 내지 제m 물리적 룰 기반 모델(PM1~PMm)이 포함된 혼성 모델들을 이용하므로, 기계 학습 모델 및 물리적 룰 기반 모델의 단점들이 최소화되고 장점들이 극대화될 수 있다.

다만, 도 10에 도시된 바와 달리, 회로 모델에 물리적 룰 기반 모델이 포함되지 않을 수도 있고, 기계 학습 모델들만이 포함될 수도 있다. 타겟 반도체 소자의 특성에 따라, 타겟 반도체 소자는 기계 학습 모델들만을 포함하도록 모델링될 수도 있고, 또는, 타겟 반도체 소자는 물리적 룰 기반 모델만을 포함하도록 모델링 될 수도 있고, 또는, 타겟 반도체 소자는 기계 학습 모델 및 물리적 룰 기반 모델을 모두 포함하는 혼성 모델로 모델링될 수도 있다.

등가 회로(EC)가 물리 법칙을 만족하도록 보상하는 모델 보상 동작(244)이 수행될 수 있다. 모델 보상 동작(244)은 등가 회로(EC)가 키르히호프 전류 법칙 및 키르히호프 전압 법칙을 만족하도록 등가 회로(EC)를 구성하는 제1 내지 제i 압축 모델(CM1~CMi) 및 제1 내지 제m 물리적 룰 기반 모델(PM1~PMm) 중 적어도 하나의 모델을 수정하는 동작을 포함할 수 있다. 모델 보상 동작(244)에 의해 수정된 회로 모델(RSCM)이 생성될 수 있다.

도 12를 참조하면, 타겟 반도체 소자인 트랜지스터는 제1 내지 제5 압축 모델(CM1~CM5), 제1 내지 제3 물리적 룰 기반 모델(PM1~PM3), 및 제1 내지 제4 포트로 구성된 등가 회로(EC)로 모델링될 수 있다. 제1 내지 제4 포트는 타겟 반도체 소자의 입출력 포트들일 수 있다.

제1 포트는 트랜지스터의 게이트, 제2 포트는 트랜지스터의 소스, 제3 포트는 트랜지스터의 바디, 제4 포트는 트랜지스터의 드레인에 대응될 수 있다. 예를 들어, 트랜지스터의 바디-드레인간 전류는 제1 압축 모델(CM1)로 모델링되고, 트랜지스터의 바디-채널간 전류는 제2 압축 모델(CM2)로 모델링 되고, 트랜지스터의 드레인-소스간 전류는 제3 압축 모델(CM3)로 모델링 되고, 트랜지스터의 게이트-드레인간 전압은 제4 압축 모델(CM4)로 모델링되고, 트랜지스터의 게이트-소스간 전압은 제5 압축 모델(CM5)로 모델링될 수 있다. 또는, 예를 들어, 트랜지스터의 드레인-바디간 전압은 제1 물리적 룰 기반 모델(PM1)로 모델링되고, 트랜지스터의 소스-바디간 전압은 제2 물리적 룰 기반 모델(PM2)로 모델링되고, 트랜지스터의 바디-소스간 전류는 제3 물리적 룰 기반 모델(PM3)로 모델링 될 수 있다.

제1 내지 제4 포트 각각을 기준으로 키르히호프 전류 법칙 및 키르히호프 전압 법칙을 만족하도록 등가 회로(EC)가 구성될 수 있다. 예를 들어, 제1 내지 제4 포트로 입력되는 전류의 합이 0이 되도록 제1 내지 제5 압축 모델(CM1~CM5), 및 제1 내지 제3 물리적 룰 기반 모델(PM1~PM3)이 보정될 수 있다. 또는 예를 들어, 제1 내지 제4 포트 각각 사이의 전압의 합이 0이 되도록 제1 내지 제5 압축 모델(CM1~CM5), 및 제1 내지 제3 물리적 룰 기반 모델(PM1~PM3)이 보정될 수 있다.

도 13은 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 타겟 반도체 소자의 특성을 모델링하여 회로 모델을 생성하는 단계들 중 적어도 일부는 컴퓨팅 시스템(170)에서 수행될 수 있다. 예시적인 실시 예들에서, 컴퓨팅 시스템(170)은 타겟 반도체 소자의 특성을 모델링을 위한 시스템으로서 지칭될 수 있다.

컴퓨팅 시스템(170)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(170)은 프로세서(171), 입출력 장치들(172), 네트워크 인터페이스(173), RAM(random access memory)(174), ROM(read only memory)(175) 및 저장 장치(176)를 포함할 수 있다. 프로세서(171), 입출력 장치들(172), 네트워크 인터페이스(173), RAM(174), ROM(175) 및 저장 장치(176)는 버스(177)에 연결될 수 있고, 버스(177)를 통해서 서로 통신할 수 있다.

프로세서(171)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(171)는 버스(177)를 통해서 메모리, 즉 RAM(174) 또는 ROM(175)에 액세스할 수 있고, RAM(174) 또는 ROM(175)에 저장된 명령어들을 실행할 수 있다.

RAM(174)은 타겟 반도체 소자의 특성을 모델링하고 회로 모델을 생성하는 방법을 수행하기 위한 프로그램(174_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(174_1)은 프로세서(171)로 하여금, 회로 모델을 생성하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(174_1)은 프로세서(171)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(174_1)에 포함된 복수의 명령어들은 프로세서(171)로 하여금, 전술된 방법에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.

저장 장치(176)는 컴퓨팅 시스템(170)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(176)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(176)는 컴퓨팅 시스템(170)으로부터 탈착 가능할 수도 있다. 저장 장치(176)는 본 개시의 예시적 실시예에 따른 프로그램(174_1)을 저장할 수도 있으며, 프로그램(174_1)이 프로세서(171)에 의해서 실행되기 이전에 저장 장치(176)로부터 프로그램(174_1) 또는 그것의 적어도 일부가 RAM(174)으로 로딩될 수 있다. 다르게는, 저장 장치(176)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(174_1) 또는 그것의 적어도 일부가 RAM(174)으로 로딩될 수 있다. 또한, 도 13에 도시된 바와 같이, 저장 장치(176)는 데이터베이스(176_1)를 저장할 수 있고, 데이터베이스(176_1)는 혼성 모델을 위한 방법을 수행하는데 필요한 정보, 예를 들어, 샘플 데이터를 포함할 수 있다.

저장 장치(176)는 프로세서(171)에 의해서 처리될 데이터 또는 프로세서(171)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(171)는 프로그램(174_1)에 따라, 저장 장치(176)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(176)에 저장할 수도 있다.

입출력 장치들(172)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(172)을 통해서, 프로세서(171)에 의해 프로그램(174_1)의 실행을 트리거할 수도 있고, 학습 데이터를 입력할 수도 있으며, 결과 데이터를 확인할 수도 있다.

네트워크 인터페이스(173)는 컴퓨팅 시스템(170) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.

도 14는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 저장 매체에 액세스하는 컴퓨터 시스템을 나타내는 블록도이다. 타겟 반도체 소자의 특성을 모델링하고, 회로 모델을 생성하는 단계들 중 적어도 일부는 컴퓨터 시스템(182)에 의해서 수행될 수 있다. 컴퓨터 시스템(182)은 컴퓨터로 독출가능한 매체(184)에 접근할 수 있고, 컴퓨터로 독출가능한 매체(184)에 저장된 프로그램(184_1)을 실행할 수 있다. 예시적인 실시 예에서, 컴퓨터 시스템(182) 및 컴퓨터로 독출가능한 매체(184)는 타겟 반도체 소자의 특성을 모델링을 위한 시스템으로서 총괄적으로 지칭될 수 있다.

컴퓨터 시스템(182)은 적어도 하나의 컴퓨터 서브시스템을 포함할 수 있고, 프로그램(184_1)은 적어도 하나의 컴퓨터 서브시스템에 의해서 실행되는 적어도 하나의 컴포넌트를 포함할 수 있다. 예를 들면, 적어도 하나의 컴포넌트는 도면들을 참조하여 전술된 기계 학습 모델들을 포함할 수 있고, 기계 학습 모델을 훈련시키거나 기계 학습 모델을 수정하는 모델 트레이너를 포함할 수 있다. 컴퓨터로 독출가능한 매체(184)는 도 13의 저장 장치(176)와 유사하게, 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 컴퓨터로 독출가능한 매체(184)는 컴퓨터 시스템(182)로부터 탈착 가능할 수도 있다.

도 15는 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법을 설명하기 위한 순서도이다. 도 15의 S40 단계 및 S50 단계는, 도 1의 S30 단계 이후에 수행될 수 있다.

S40 단계에서는, 집적 회로의 특성을 시뮬레이션한 결과를 획득할 수 있다. 시뮬레이션 동작은 도 1 내지 도 13에서 설명된 타겟 반도체 소자의 모델링 동작을 수행(예를 들어, 도 1의 S20)함으로써, 생성된 회로 모델을 이용하여 수행될 수 있다. 기계 학습 동작을 통해 보다 정합성이 향상된 회로 모델이 생성될 수 있고, 기계 학습 모델 및 기존의 물리적 수식에 따른 물리적 룰 기반 모델을 병합함으로써 정합성이 더욱 향상되므로, 집적 회로의 특성에 대한 시뮬레이션 결과의 정확도가 향상될 수 있다.

S50 단계에서, 시뮬레이션 결과에 기초하여, 반도체 공정에 의해 타겟 반도체 소자를 포함하는 집적 회로를 제조하는 동작이 수행될 수 있다. 예를 들면, S50 단계에서 최종적으로 조정된 공정 파라미터들을 적용한 반도체 공정에 의해서 집적 회로가 제조될 수 있다. 반도체 공정은 집적 회로에 기초하여 제작된 마스크들을 사용하는 FEOL(front-end-of-line) 공정 및 BEOL(back-end-of-line) 공정을 포함할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다. 또한, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. S50 단계에서 제조된 집적 회로는, 도 1의 S24 단계에서 획득된 회로 모델의 높은 정합성에 의해 S40 단계에서 획득된 시뮬레이션 결과와 유사한 특성을 가질 수 있다. 따라서, 양호한 특성을 가지는 집적 회로를 제조하기 위한 시간 및 비용이 절감될 수 있고, 보다 양호한 특성의 집적 회로가 제조될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

1. 집적 회로를 시뮬레이션하기 위해 이용되는 회로 모델을 생성하는 방법으로서,
   측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 분류하여 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 생성하는 단계;
   상기 제1 특성 요소 데이터 및 상기 제2 특성 요소 데이터를 각각 전처리하여, 제1 타겟 데이터 및 제2 타겟 데이터를 생성하는 단계;
   상기 제1 타겟 데이터를 이용하여 제1 기계 학습 모델을 생성하고, 상기 제2 타겟 데이터를 이용하여 제2 기계 학습 모델을 추출하는 단계; 및
   상기 제1 기계 학습 모델 및 상기 제2 기계 학습 모델을 이용하여 상기 회로 모델을 생성하는 단계를 포함하는 회로 모델을 생성하는 방법.
2. 제1 항에 있어서,
   상기 제1 타겟 데이터 및 상기 제2 타겟 데이터를 생성하는 단계는,
   상기 타겟 반도체 소자의 기생 커패시턴스 및 기생 저항 중 적어도 하나에 기초하여, 상기 제1 특성 요소 데이터 및 상기 제2 특성 요소 데이터를 각각 전처리하는 단계를 포함하는 것을 특징으로 하는 회로 모델을 생성하는 방법.
3. 제1 항에 있어서,
   상기 제1 기계 학습 모델 및 제2 기계 학습 모델을 추출하는 단계는,
   상기 제1 타겟 데이터에 대응하는 제1 회귀 모델을 선택하고, 상기 제2 타겟 데이터에 대응하는 제2 회귀 모델을 선택하는 단계;
   상기 제1 회귀 모델을 이용하여 상기 타겟 반도체 소자의 제1 예측 특성 데이터를 생성하고, 상기 제2 회귀 모델을 이용하여 상기 타겟 반도체 소자의 제2 예측 특성 데이터를 생성하는 단계: 및
   상기 제1 예측 특성 데이터 및 상기 제1 타겟 데이터 사이의 오차에 기초하여 상기 제1 기계 학습 모델을 훈련시키고, 상기 제2 예측 특성 데이터 및 상기 제2 타겟 데이터 사이의 오차에 기초하여 상기 제2 기계 학습 모델을 훈련시키는 단계를 포함하는 것을 특징으로 하는 회로 모델을 생성하는 방법.
4. 제3 항에 있어서,
   상기 제1 기계 학습 모델 및 상기 제2 기계 학습 모델을 훈련시키는 단계는,
   상기 제1 예측 특성 데이터 및 상기 제1 타겟 데이터에 기초하여 제1 손실 함수를 계산하고, 상기 제2 예측 특성 데이터 및 상기 제2 타겟 데이터에 기초하여 제2 손실 함수를 계산하는 단계;
   제1 물리적 가이드 룰을 반영하도록 상기 제1 손실 함수를 보정하고, 제2 물리적 가이드 룰을 반영하도록 상기 제2 손실 함수를 보정하는 단계: 및
   상기 제1 손실 함수의 결과 값이 감소하도록 상기 제1 기계 학습 모델을 훈련시키고, 상기 제2 손실 함수의 결과 값이 감소하도록 상기 제2 기계 학습 모델을 훈련시키는 단계를 포함하는 것을 특징으로 하는 회로 모델을 생성하는 방법.
5. 제1 항에 있어서,
   상기 제1 기계 학습 모델 및 상기 제2 기계 학습 모델을 이용하여 상기 회로 모델을 생성하는 단계는,
   상기 제1 기계 학습 모델의 추론 시간이 기준 시간을 초과하는 경우, 상기 제1 기계 학습 모델의 모델 파라미터들의 수가 감소되도록 상기 제1 기계 학습 모델을 압축하는 단계를 더 포함하는 것을 특징으로 하는 회로 모델을 생성하는 방법.
6. 제1 항에 있어서,
   상기 제1 기계 학습 모델 및 상기 제2 기계 학습 모델을 이용하여 상기 회로 모델을 생성하는 단계는,
   상기 제1 기계 학습 모델을 저장하기 위한 저장 용량이 기준 값을 초과하는 경우, 상기 제1 기계 학습 모델의 모델 파라미터들의 수가 감소되도록 상기 제1 기계 학습 모델을 압축하는 단계를 더 포함하는 것을 특징으로 하는 회로 모델을 생성하는 방법.
7. 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 분류하여 제1 특성 요소 데이터 및 제2 특성 요소 데이터를 생성하는 단계;
   상기 제1 특성 요소 데이터 및 상기 제2 특성 요소 데이터를 각각 전처리하여, 제1 타겟 데이터 및 제2 타겟 데이터를 생성하는 단계;
   상기 제1 타겟 데이터를 이용하여 제1 기계 학습 모델을 추출하는 단계; 및
   상기 제1 기계 학습 모델을 이용하여 상기 타겟 반도체 소자에 대응하는 회로 모델을 생성하는 단계를 포함하는 집적 회로의 제조 방법.
8. 제7 항에 있어서,
   상기 제1 타겟 데이터 및 상기 제2 타겟 데이터를 생성하는 단계는,
   상기 타겟 반도체 소자의 기생 커패시턴스 및 기생 저항 중 적어도 하나에 기초하여, 상기 제1 특성 요소 데이터 및 상기 제2 특성 요소 데이터를 각각 전처리하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
9. 제7 항에 있어서,
   상기 측정 요건들은, 상기 타겟 반도체 소자의 공정 요건 및 상기 타겟 반도체 소자가 동작하는 환경에 대한 동작 요건을 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
10. 제7 항에 있어서,
    상기 제1 기계 학습 모델을 추출하는 단계는,
    상기 제1 타겟 데이터에 대응하는 제1 회귀 모델을 선택하는 단계;
    상기 제1 회귀 모델을 이용하여 상기 타겟 반도체 소자의 제1 예측 특성 데이터를 생성하는 단계: 및
    상기 제1 예측 특성 데이터 및 상기 제1 타겟 데이터 사이의 오차에 기초하여, 상기 제1 기계 학습 모델을 훈련시키는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
11. 제10 항에 있어서,
    상기 제1 기계 학습 모델을 훈련시키는 단계는,
    상기 제1 예측 특성 데이터 및 상기 제1 타겟 데이터에 기초하여, 제1 손실 함수를 계산하는 단계;
    물리적 가이드 룰을 반영하도록 상기 제1 손실 함수를 보정하는 단계: 및
    상기 제1 손실 함수의 결과 값이 감소하도록 상기 제1 기계 학습 모델을 훈련시키는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
12. 제7 항에 있어서,
    상기 제1 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계는,
    압축 정책에 따라 상기 제1 기계 학습 모델의 모델 파라미터들의 수가 감소되도록 상기 제1 기계 학습 모델을 압축하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
13. 제12 항에 있어서,
    상기 제1 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계는,
    압축된 상기 제1 기계 학습 모델의 정합성을 평가한 결과에 따라 상기 압축 정책을 변경하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
14. 제7 항에 있어서,
    상기 제1 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계는,
    상기 제2 타겟 데이터에 대응하는 물리적 룰 기반 모델을 추출하는 단계;
    상기 제1 기계 학습 모델 및 상기 물리적 룰 기반 모델을 이용하여 상기 회로 모델을 생성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
15. 제7 항에 있어서,
    상기 제1 기계 학습 모델을 이용하여 회로 모델을 생성하는 단계는,
    상기 제1 기계 학습 모델을 이용하여 상기 타겟 반도체 소자에 대응하는 등가 회로를 구성하는 단계; 및
    상기 등가 회로가 물리 법칙을 만족하도록 상기 제1 기계 학습 모델을 수정하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
16. 측정 요건들에 따른 타겟 반도체 소자의 특성 데이터를 상기 타겟 반도체 소자의 서로 독립적인 특성 요소들을 기준으로 특성 요소 데이터로 분류하는 단계;
    상기 복수의 특성 요소들 각각에 대응하는 특성 요소 데이터를 전처리하여 타겟 데이터를 생성하는 단계;
    상기 타겟 데이터를 이용하여 상기 복수의 특성 요소들 각각에 대응하는 기계 학습 모델들을 추출하는 단계;
    상기 기계 학습 모델들을 이용하여 상기 타겟 반도체 소자에 대응하는 회로 모델을 생성하는 단계를 포함하는 집적 회로의 제조 방법.
17. 제16 항에 있어서,
    상기 기계 학습 모델들을 추출하는 단계는,
    상기 타겟 데이터에 대응하는 회귀 모델들을 선택하는 단계;
    상기 회귀 모델들을 이용하여 상기 타겟 반도체 소자의 예측 특성 데이터를 생성하는 단계: 및
    상기 예측 특성 데이터 및 상기 타겟 데이터 사이의 오차에 기초하여, 상기 기계 학습 모델들을 훈련시키는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
18. 제17 항에 있어서,
    상기 기계 학습 모델들을 훈련시키는 단계는,
    상기 예측 특성 데이터 및 상기 타겟 데이터에 기초하여, 손실 함수들을 계산하는 단계; 및
    상기 손실 함수들의 결과 값이 감소하도록 상기 기계 학습 모델들을 훈련시키는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
19. 제16 항에 있어서,
    상기 기계 학습 모델들을 이용하여 회로 모델을 생성하는 단계는,
    상기 기계 학습 모델들의 모델 파라미터들의 수가 감소되도록 상기 기계 학습 모델들을 압축하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.
20. 제16 항에 있어서,
    상기 기계 학습 모델들을 이용하여 회로 모델을 생성하는 단계는,
    상기 기계 학습 모델들을 이용하여 상기 타겟 반도체 소자에 대응하는 등가 회로를 구성하는 단계 및
    상기 등가 회로가 물리 법칙을 만족하도록 상기 기계 학습 모델들을 수정하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 제조 방법.

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