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KR20220039956A - 메모리 장치 - Google Patents

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KR20220039956A
KR20220039956A KR1020200122198A KR20200122198A KR20220039956A KR 20220039956 A KR20220039956 A KR 20220039956A KR 1020200122198 A KR1020200122198 A KR 1020200122198A KR 20200122198 A KR20200122198 A KR 20200122198A KR 20220039956 A KR20220039956 A KR 20220039956A
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KR
South Korea
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memory
voltage
memory block
word line
substrate
Prior art date
Application number
KR1020200122198A
Other languages
English (en)
Inventor
권준수
김성진
김완동
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/315,767 priority patent/US11551764B2/en
Priority to EP21179454.0A priority patent/EP3971899A1/en
Priority to CN202110966715.2A priority patent/CN114256249A/zh
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 불순물 영역을 포함하며, 상기 주변 회로 영역은, 상기 메모리 블록들 중 적어도 하나의 상기 불순물 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치에 기록된 데이터를 정확하게 읽어오기 위해서는, 메모리 셀들 각각에 기록된 데이터에 따른 문턱 전압의 산포를 적절하게 제어할 필요가 있다. 기록된 데이터를 삭제하는 소거 동작 이후 메모리 셀들의 문턱 전압 산포가 적절하게 제어되지 않는 경우, 프로그램 동작 이후 메모리 셀들의 산포 역시 열화되어 메모리 장치의 성능이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 소거 동작에서 메모리 셀들 및/또는 메모리 블록들에 연결되는 워드라인들에 입력되는 전압을 제어함으로써, 소거 동작 이후 메모리 셀들의 문턱 전압 산포의 편차를 최소화하고, 메모리 장치의 성능을 개선하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 불순물 영역을 포함하며, 상기 주변 회로 영역은, 상기 메모리 블록들 중 적어도 하나의 상기 불순물 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 블록들이 배치되며, 상기 복수의 메모리 블록들 각각은 기판 상에 적층되는 복수의 워드라인들, 및 복수의 워드라인들을 관통하는 복수의 채널 구조체들을 포함하는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하고, 상기 복수의 메모리 블록들 각각을 단위로 데이터를 삭제하는 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은, 상기 복수의 메모리 블록들 중에서 데이터를 삭제하고자 하는 타겟 메모리 블록의 위치, 상기 타겟 메모리 블록에 포함되는 상기 복수의 워드라인들의 높이, 및 상기 복수의 채널 구조체들의 프로파일(profile) 중 적어도 하나에 기초하여, 상기 소거 동작에서 상기 타겟 메모리 블록에 포함되는 상기 복수의 워드라인들 각각에 입력되는 전압을 제어한다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 메모리 플레인 및 제2 메모리 플레인이 배치되며, 상기 제1 메모리 플레인과 상기 제2 메모리 플레인 각각은 제1 메모리 블록과 제2 메모리 블록을 포함하는 셀 영역, 상기 제1 메모리 플레인에 연결되는 제1 페이지 버퍼, 제1 로우 디코더, 제1 워드라인 전압 생성기를 포함하는 제1 주변 회로 영역, 및 상기 제2 메모리 플레인에 연결되는 제2 페이지 버퍼, 제2 로우 디코더, 제2 워드라인 전압 생성기를 포함하는 제2 주변 회로 영역을 포함하고, 상기 제1 워드라인 전압 생성기와 상기 제2 워드라인 전압 생성기 각각은, 상기 제1 메모리 블록에 대한 소거 동작과 상기 제2 메모리 블록에 대한 소거 동작에서 워드라인 전압들을 서로 다르게 제어한다.
본 발명의 일 실시예에 따르면, 소거 동작에서 워드라인들 중 적어도 일부에 입력되는 전압이 서로 다르게 제어될 수 있다. 따라서 소거 동작 이후 메모리 셀들이 갖는 문턱 전압의 산포 차이를 줄일 수 있으며, 메모리 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 1을 참조하면, 메모리 장치(10)는 셀 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 주변 회로 영역(30)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 제어 로직(35) 등을 포함할 수 있다.
셀 영역(20)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 블록들(BLK1-BLKn)은, 공통 소스 라인들(CSL), 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널층을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 제어 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 제어 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 셀 영역(20)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 셀 영역(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(63)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(63)가 메모리 영역(50)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
제어 로직(35)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 및 입출력 회로(34) 등의 동작을 제어할 수 있다. 일 실시예에서 제어 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로 영역(30)에 공급되거나, 로우 디코더(31) 등을 통해 셀 영역(20)에 입력될 수 있다.
주변 회로 영역(30)은 복수의 블록들(BLK1-BLKn)에 대한 프로그램 동작, 읽기 동작, 소거 동작 등을 실행할 수 있으며, 소거 동작은 복수의 메모리 블록들(BLK1-BLKn) 각각을 단위로 실행될 수 있다. 일례로 주변 회로 영역(30)은 복수의 메모리 블록들(BLK1-BLKn) 중에서 소거 동작을 실행하고자 하는 타겟 메모리 블록에 연결되는 공통 소스 라인(CSL) 및/또는 비트라인들(BL)에 소거 전압을 인가하여 소거 동작을 실행할 수 있다.
소거 동작에서, 타겟 메모리 블록의 메모리 셀들에 연결되는 워드라인들(WL)에는 소정의 바이어스 전압이 입력될 수 있다. 본 발명의 일 실시예에서는, 타겟 메모리 블록 및/또는 타겟 메모리 블록에 포함되는 메모리 셀들 각각의 특성을 고려하여, 워드라인들(WL)에 입력되는 바이어스 전압들을 제어할 수 있다. 일례로, 타겟 메모리 블록의 위치, 및 타겟 메모리 블록에서 메모리 셀들에 연결되는 워드라인들의 높이, 타겟 메모리 블록에 포함되는 채널 구조체들의 프로파일(profile) 중 적어도 하나를 고려하여 타겟 메모리 블록의 워드라인들(WL)에 입력되는 바이어스 전압들을 제어할 수 있다.
따라서, 소거 동작 이후 타겟 메모리 블록에 포함되는 메모리 셀들에서 나타내는 문턱 전압 산포를 최적화할 수 있으며, 복수의 메모리 블록들(BLK1-BLKn) 각각이 소거 상태에서 갖는 문턱 전압 산포의 차이를 줄일 수 있다. 소거 상태에서 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄임으로써, 읽기 동작에 필요한 전압 마진을 충분히 확보하고 메모리 장치(10)의 성능을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 2 및 도 3을 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(S)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(S)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
도 2에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 기판에 형성되는 불순물 영역과 전기적으로 연결될 수 있다. 메모리 셀 스트링들(S) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널층을 공유할 수 있다.
도 3에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은 제1 소거 제어 트랜지스터(ECT1)와 제2 소거 제어 트랜지스터(ECT2)를 더 포함할 수 있다. 제1 소거 제어 트랜지스터(ECT1)는 접지 선택 트랜지스터(GST)와 공통 소스 라인(CSL) 사이에 연결되며, 제2 소거 제어 트랜지스터(ECT2)는 스트링 선택 트랜지스터들(SST1, SST2)과 비트라인들(BL1-BL3) 사이에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)는 소거 동작에서 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 입력되는 전압에 의해, 게이트 유도 드레인 누설(Gate Induced Drain Leakage) 전류를 발생시킬 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(S) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)의 게이트 전극들은 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 각각 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널층을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
소거 동작에서, 기판의 불순물 영역에서는 높은 레벨의 소거 전압이 입력되며, 소거 전압은 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 실시예들에 따라, 비트라인들(BL1-BL3)에도 소거 전압이 입력될 수 있다. 불순물 영역에 소거 전압이 입력되는 동안, 워드라인들(WL)에는 소정의 바이어스 전압이 입력될 수 있다. 소거 전압에 의해 메모리 셀들(MC)이 공유하는 채널층의 전압이 증가하며, 워드라인들(WL)에 입력되는 바이어스 전압과 채널층의 전압의 차이에 의해 메모리 셀들(MC)의 전하 저장층에 트랩된 전하가 제거되고 소거 동작이 실행될 수 있다.
메모리 장치는 복수의 메모리 블록(BLK)을 포함할 수 있다. 메모리 셀들(MC) 각각의 특성은, 메모리 플레인 내에서 메모리 블록(BLK)의 위치, 및/또는 메모리 셀들(MC) 각각의 위치 등에 따라 달라질 수 있다. 따라서 메모리 장치에 포함되는 복수의 메모리 블록(BLK)에 대해, 소거 동작에서 워드라인들(WL)에 입력되는 바이어스 전압을 동일하게 적용할 경우, 소거 동작 이후 메모리 셀들(MC)이 갖는 문턱 전압의 산포에서 차이가 나타날 수 있다. 소거 상태에서 메모리 셀들(MC)의 문턱 전압 산포는 프로그램 동작 이후 메모리 셀들(MC)의 문턱 전압 산포에도 영향을 줄 수 있으며, 이는 메모리 장치의 성능을 저하시키는 원인이 될 수 있다.
본 발명의 일 실시예에서는, 메모리 블록(BLK) 및/또는 메모리 셀들(MC)의 특성을 고려하여, 소거 동작에서 워드라인들(WL)에 입력되는 바이어스 전압을 제어할 수 있다. 일례로, 메모리 장치가 제1 메모리 블록과 제2 메모리 블록을 포함하는 경우, 제1 블록에 대한 소거 동작에서 제1 메모리 블록의 워드라인들(WL)에 입력되는 바이어스 전압과, 제2 메모리 블록에 대한 소거 동작에서 제2 블록의 워드라인들(WL)에 입력되는 바이어스 전압이 서로 다르게 제어될 수 있다.
또한 일 실시예로, 하나의 메모리 블록(BLK)에 대한 소거 동작에서, 워드라인들(WL) 중 적어도 일부에 입력되는 바이어스 전압이 서로 다르게 제어될 수 있다. 일례로, 제1 워드라인(WL1)에 입력되는 바이어스 전압과, 제n 워드라인(WLn)에 입력되는 바이어스 전압이 서로 다르게 제어될 수 있다. 따라서, 소거 상태에서 메모리 셀들(MC)이 갖는 문턱 전압 산포를 줄이고, 서로 다른 복수의 메모리 블록(BLK)에서 소거 상태의 메모리 셀들(MC)이 갖는 문턱 전압 산포의 차이를 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 4에 도시한 일 실시예에 따른 메모리 장치는 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 포함할 수 있다. 앞서 설명한 바와 같이, 소거 동작은 블록 단위로 실행될 수 있다. 다시 말해, 소거 동작에 의해, 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2) 중 적어도 하나에 포함되는 메모리 셀들의 데이터가 동시에 삭제될 수 있다.
제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 소거 동작에서 동일한 전압들을 입력받을 수 있다. 일례로, 제1 메모리 블록(BLK1)에 대한 소거 동작에서 제1 메모리 블록(BLK1)의 공통 소스 라인에 입력되는 소거 전압 및 워드라인들에 입력되는 바이어스 전압은, 제2 메모리 블록(BLK2)에 대한 소거 동작에서 제2 메모리 블록(BLK2)의 공통 소스 라인에 입력되는 소거 전압 및 워드라인들에 입력되는 바이어스 전압과 같을 수 있다.
다만, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 서로 다른 위치에 배치되며, 제1 메모리 블록(BLK1)에 포함되는 메모리 셀들과 제2 메모리 블록(BLK2)에 포함되는 메모리 셀들은 서로 다른 특성을 가질 수 있다. 일례로, 제1 메모리 블록(BLK1)의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(E1)는, 제2 메모리 블록(BLK2)의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(E2)와 다를 수 있다. 도 4에 도시한 일 실시예에서는, 제1 메모리 블록(BLK1)의 메모리 셀들이 갖는 문턱 전압 산포(E1)가, 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포(E2)보다 작을 수 있다. 따라서, 프로그램 상태들 각각에서 메모리 셀들이 갖는 문턱 전압 산포들(P11-P13, P21-P23) 역시 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)에서 서로 다르게 나타날 수 있다.
도 4를 참조하면, 소거 상태의 문턱 전압 산포들(E1, E2) 간의 차이가 프로그램 상태에 영향을 미칠 수 있다. 따라서, 예시적으로 읽기 동작에서 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)의 메모리 셀들에 동일한 읽기 전압을 적용할 경우 에러가 발생할 수 있다.
본 발명의 일 실시예에서는, 소거 상태의 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)이 갖는 문턱 전압 산포들(E1, E2)의 차이를 줄이기 위해, 소거 동작에서 제1 메모리 블록(BLK1)의 워드라인들에 입력되는 바이어스 전압과, 제2 메모리 블록(BLK2)의 워드라인들에 입력되는 바이어스 전압을 서로 다르게 제어할 수 있다. 또한, 실시예들에 따라, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2) 각각에 포함되는 워드라인들 중 적어도 일부에 대해, 소거 동작 동안 바이어스 전압을 서로 다르게 제어할 수 있다. 따라서 소거 상태의 문턱 전압 산포들(E1, E2)을 개선할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 메모리 블록들(BLK1-BLK4)을 갖는 셀 영역(110), 및 셀 영역(110)을 제어하는 주변 회로들을 포함하는 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 로우 디코더(121), SI 컨트롤러(122), 페이지 버퍼(123), 워드라인 전압 생성기(124), 비트라인 전압 생성기(125), 및 차지 펌프(126) 등을 포함할 수 있다.
로우 디코더(121)는 스트링 선택 라인들, 워드라인들, 접지 선택 라인들, 및 공통 소스 라인들 등을 통해 셀 영역(110)과 연결될 수 있다. SI 컨트롤러(122)는 워드라인 전압 생성기(124)가 생성한 전압들을 로우 디코더(121)에 제공할 수 있다. 워드라인 전압 생성기(124)와 비트라인 전압 생성기(125)는 차지 펌프(126)가 출력하는 전압을 이용하여, 셀 영역(110)을 제어하는 데에 필요한 전압들을 생성할 수 있다. 페이지 버퍼(123)는 비트라인들을 통해 셀 영역(110)과 연결되며, 비트라인들을 통해 메모리 셀들의 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다.
메모리 장치(100)에서, 데이터를 삭제하는 소거 동작은 복수의 메모리 블록들(BLK1-BLK4) 각각을 단위로 실행될 수 있다. 일례로, 제1 메모리 블록(BLK1)에 포함되는 데이터에 대한 소거 동작에 의해, 제1 메모리 블록(BLK1)의 데이터가 모두 제거될 수 있다. 이때, 삭제하고자 하는 데이터가 아닌 데이터들은, 다른 메모리 블록들(BLK2-BLK4)에 옮겨 저장될 수 있다.
복수의 메모리 블록들(BLK1-BLK4) 각각은 앞서 도 2 및 도 3을 참조하여 설명한 바와 같은 구조를 가질 수 있으며, 소거 동작은 워드라인들에 입력되는 바이어스 전압과, 공통 소스 라인 및/또는 비트라인들에 입력되는 소거 전압에 의해 실행될 수 있다. 본 발명의 일 실시예에서는, 공통 소스 라인 및/또는 비트라인들에 소거 전압이 입력되는 동안, 워드라인들에 입력되는 바이어스 전압을 제어하여 소거 상태의 메모리 셀들이 갖는 문턱 전압의 산포 차이를 줄일 수 있다.
일 실시예에서, 소거 동작 동안 워드라인들에 입력되는 바이어스 전압은, 제1 바이어스 전압에서 제2 바이어스 전압으로 변경될 수 있다. 제1 바이어스 전압이 제2 바이어스 전압보다 작을 경우, 제1 바이어스 전압이 워드라인들에 입력되는 동안 소거 동작이 더 잘 실행될 수 있다. 메모리 장치(100)는, 문턱 전압의 산포 특성이 좋은 메모리 셀들에 연결된 워드라인들에 제1 바이어스 전압이 입력되는 시간을, 문턱 전압의 산포 특성이 나쁜 메모리 셀들에 연결된 워드라인들에 제1 바이어스 전압이 입력되는 시간보다 짧게 설정할 수 있다. 따라서, 메모리 셀들 사이에서 나타나는 문턱 전압 산포의 차이를 줄이고, 메모리 장치(100)의 성능을 개선할 수 있다.
일례로, 메모리 장치(100)는 제1 메모리 블록(BLK1)에 대한 소거 동작에서 제1 메모리 블록(BLK1)의 워드라인들에 제1 바이어스 전압이 입력되는 시간과, 제2 메모리 블록(BLK2)에 대한 소거 동작에서 제2 메모리 블록(BLK2)의 워드라인들에 제2 바이어스 전압이 입력되는 시간을 서로 다르게 제어할 수 있다. 셀 영역(110) 내에서 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 물리적으로 서로 다른 위치에 배치되며, 따라서 제1 메모리 블록(BLK1)의 메모리 셀들과 제2 메모리 블록(BLK2)의 메모리 셀들은 서로 다른 특성을 가질 수 있다.
일례로, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 하나의 기판 상에 배치되며, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 기판의 상면에 평행한 방향에서 서로 다른 위치에 배치될 수 있다. 일 실시예에서, 제1 메모리 블록(BLK1)은 제2 메모리 블록(BLK2)보다 셀 영역(110)의 물리적인 가장자리에 더 인접하여 배치될 수 있다. 이 경우, 소거 동작에서 제1 메모리 블록(BLK1)의 워드라인들에 제1 바이어스 전압이 입력되는 시간은, 제2 메모리 블록(BLK2)의 워드라인들에 제1 바이어스 전압이 입력되는 시간보다 짧게 설정될 수 있다. 따라서, 복수의 메모리 블록들(BLK1-BLK4)에 포함되는 메모리 셀들 각각이 갖는 문턱 전압 산포의 차이를 줄일 수 있다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6과 도 7은 복수의 메모리 블록들 각각의 위치에 따라 워드라인들(WL)에 입력되는 바이어스 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다. 일례로, 메모리 장치의 셀 영역에는 제1 메모리 블록과 제2 메모리 블록이 배치될 수 있으며, 제1 메모리 블록의 메모리 셀들과 제2 메모리 블록의 메모리 셀들은 서로 다른 문턱 전압 산포를 가질 수 있다. 도 6은 제1 메모리 블록의 소거 동작을 설명하기 위한 도면이며, 도 7은 제2 메모리 블록의 소거 동작을 설명하기 위한 도면일 수 있다.
먼저 제1 메모리 블록(BLK1)에 대한 소거 동작을 설명하기 위해 도 6을 참조하면, 소거 동작에서 기판(SUB)에는 소거 전압(VERA)이 입력될 수 있다. 일례로, 소거 전압(VERA)은 기판(SUB)에 형성되는 불순물 영역에 입력되며, 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 따라서, 소거 전압(VERA)에 의해 채널층들의 전압이 증가할 수 있다.
일 실시예에서, 소거 시간(TERA)은 기판(SUB)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 기판(SUB)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 실시예들에 따라 소거 전압(VERA)은 비트라인들에도 입력될 수 있으며, 소거 전압(VERA)에 의해 채널층의 전압이 상승할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
워드라인들(WL)의 전압은, 제1 시점(t1)까지 제1 바이어스 전압(V1)으로 유지되며, 제1 시점(t1) 이후 제2 바이어스 전압(V2)으로 변경될 수 있다. 제1 시점(t1)은 홀드 구간에 속할 수 있다. 소거 동작은 소거 전압(VERA)에 의해 증가한 채널층의 전압과, 워드라인들(WL)의 바이어스 전압의 차이에 의해 실행될 수 있다. 따라서, 워드라인들(WL)에 상대적으로 작은 제1 바이어스 전압(V1)이 입력되는 동안, 소거 동작이 상대적으로 빠르게 진행될 수 있다.
일 실시예에서, 제1 바이어스 전압(V1)은 접지 레벨을 가질 수 있다. 소거 시간(TERA)에서 제1 시점(t1) 이전의 제1 시간(T1) 동안, 워드라인들(WL)에 상대적으로 작은 레벨의 제1 바이어스 전압(V1)이 입력되므로, 소거 동작이 빠르게 진행될 수 있다. 반면, 소거 시간(TERA)에서 제1 시점(t1) 이후에는 워드라인들(WL)에 상대적으로 큰 레벨의 제2 바이어스 전압(V2)이 입력되므로, 소거 동작이 천천히 진행될 수 있다.
다음으로 제2 메모리 블록(BLK2)에 대한 소거 동작을 설명하기 위해 도 7을 참조하면, 기판(SUB), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)에는 도 6을 참조하여 설명한 바와 동일/유사한 방식으로 전압들이 입력될 수 있다. 반면, 워드라인들(WL)의 전압은, 제1 시점(t1)보다 늦은 제2 시점(t2)까지 제1 바이어스 전압(V1)으로 유지되며, 제2 시점(t2) 이후에 제2 바이어스 전압(V2)으로 변경될 수 있다. 제2 시점(t2)은 홀드 구간에 속할 수 있다. 따라서, 제2 메모리 블록에 대한 소거 동작에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 소거 동작이 빠르게 진행될 수 있다.
앞서 설명한 바와 같이, 제1 메모리 블록과 제2 메모리 블록은 셀 영역 내에서 서로 다른 위치에 배치되며, 그로 인해 메모리 셀들의 문턱 전압 산포가 서로 다르게 나타날 수 있다. 일 실시예에서, 제1 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포는, 제2 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포보다 작을 수 있다.
본 발명의 일 실시예에서는, 제1 메모리 블록에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압(V1)을 입력하는 제1 시간(T1)과, 제2 메모리 블록에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압(V1)을 입력하는 제2 시간(T2)이 서로 다르게 결정될 수 있다. 일 실시예에서, 제1 메모리 블록에서 제1 높이에 배치되는 제1 워드라인과, 제2 메모리 블록에서 제1 높이에 배치되는 제2 워드라인 각각에 대해, 소거 동작에서 제1 바이어스 전압(V1)이 입력되는 시간이 서로 다르게 설정될 수 있다. 제2 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포가, 제1 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포보다 큰 경우, 제2 메모리 블록의 워드라인들(WL)에 제1 바이어스 전압(V1)이 입력되는 시간이 상대적으로 더 길 수 있다.
제1 메모리 블록에 비해 제2 메모리 블록에서 소거 전압(VERA)과 제1 바이어스 전압(V1)의 차이가 메모리 셀들에 더 오래 가해지며, 제2 메모리 블록의 메모리 셀들의 문턱 전압 산포를 줄일 수 있다. 따라서, 제1 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포와 제2 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄일 수 있다. 이와 같이 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압(V1)이 입력되는 시간을 조절함으로써, 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄일 수 있다.
다음으로 도 8을 참조하면, 소거 동작에서 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압이 서로 다르게 제어될 수 있다. 도 8에 도시한 일 실시예에서, 스트링 선택 라인(SSL)의 전압은 제1 지연 시간(TD1) 동안 접지 레벨로 유지된 후 플로팅될 수 있다. 스트링 선택 라인(SSL)의 전압은, 제1 지연 시간(TD1) 이후 기판(SUB)을 통해 채널층들로 입력되는 소거 전압(VERA)에 의해 증가할 수 있다. 한편, 접지 선택 라인(GSL)의 전압은 제1 지연 시간(TD1)보다 긴 제2 지연 시간(TD2) 동안 접지 레벨로 유지된 후 플로팅될 수 있다. 따라서, 기판(SUB)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간 동안, 스트링 선택 라인(SSL)의 전압이 접지 선택 라인(GSL)의 전압보다 클 수 있다.
도 9는 접지 선택 라인(GSL)과 공통 소스 라인(CSL) 사이에 제1 소거 제어 라인(ECL1)이 배치되고, 스트링 선택 라인(SSL)과 비트라인 사이에 제2 소거 제어 라인(ECL2)이 배치되는 메모리 장치에서의 소거 동작을 설명하기 위한 도면일 수 있다. 일례로, 도 9에 도시한 일 실시예와 같이 소거 동작이 실행되는 메모리 장치는, 앞서 도 3을 참조하여 설명한 일 실시예와 같은 등가 회로로 표현되는 메모리 셀 어레이를 포함할 수 있다.
도 9를 참조하면, 소거 전압(VERA)이 기판(SUB)과 비트라인들(BL)에 입력될 수 있다. 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2) 각각의 전압은 제1 지연 시간(TD1) 동안 접지 레벨로 유지된 후 플로팅되며, 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 연결된 소거 제어 트랜지스터들에서 게이트 유도 누설 전류가 발생할 수 있다.
접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각은 제1 지연 시간(TD1)보다 긴 제2 지연 시간(TD2) 동안 접지 레벨로 유지된 후 플로팅될 수 있다. 따라서, 도 9에 도시한 바와 같이, 비트라인들(BL)과 기판(SUB)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간 동안, 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)의 전압이, 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)의 전압보다 클 수 있다.
다음으로 도 10을 참조하면, 메모리 셀들의 문턱 전압 산포가 상대적으로 큰 제2 메모리 블록에 대한 소거 동작에서, 제1 시간(T1) 동안 워드라인들(WL)에 제1 바이어스 전압(V1)보다 작은 레벨의 바이어스 전압(V0)이 입력될 수 있다. 일 실시예에서, 제1 바이어스 전압(V1)은 접지 레벨이고, 제1 시간(T1) 동안 워드라인들(WL)에 입력되는 바이어스 전압(V0)은 음의 전압일 수도 있다. 따라서, 도 6을 참조하여 설명한 일 실시예와 비교하여 제1 시간(T1) 동안 소거 동작이 더 빠르게 진행될 수 있다. 실시예들에 따라, 도 7 및 도 10을 참조하여 설명한 방법이, 제2 메모리 블록에 동시에 적용될 수도 있다. 다시 말해, 제1 시간(T1)보다 긴 제2 시간(T2) 동안, 제1 바이어스 전압(V1)보다 작은 레벨의 바이어스 전압(V0)을 워드라인들(WL)에 입력하여, 소거 동작을 빠르게 진행하고 메모리 셀들의 문턱 전압 산포를 감소시킬 수 있다.
도 11 및 도 12에 도시한 실시예들에서는, 제1 바이어스 전압(V1)이 제2 바이어스 전압(V2)보다 큰 레벨을 가질 수 있다. 일례로, 제2 바이어스 전압(V2)이 접지 레벨을 가질 수 있다. 도 11은 메모리 셀들의 문턱 전압 산포가 상대적으로 작은 제1 메모리 블록에 대한 소거 동작을 설명하기 위한 도면이며, 도 12는 메모리 셀들의 문턱 전압 산포가 상대적으로 큰 제2 메모리 블록에 대한 소거 동작을 설명하기 위한 도면일 수 있다.
먼저 도 11을 참조하면, 기판(SUB), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)에는 도 6 내지 도 10을 참조하여 설명한 바와 동일/유사한 방식으로 전압들이 입력될 수 있다. 워드라인들(WL)의 전압은 제1 시간(T1) 동안 제1 바이어스 전압(V1)으로 유지되고 제1 시점(t1) 이후에 제2 바이어스 전압(V2)으로 감소할 수 있다. 따라서, 소거 시간(TERA)에서 제1 시점(t1) 이후에 소거 동작이 빠르게 진행될 수 있다.
다음으로 도 12를 참조하면, 워드라인들(WL)의 전압은 제1 시간(T1)보다 짧은 제2 시간(T2) 동안 제1 바이어스 전압(V1)으로 유지되고, 제1 시점(t1)보다 빠른 제2 시점(t1)에 제2 바이어스 전압(V2)으로 감소할 수 있다. 따라서, 도 9에 도시한 일 실시예와 비교하여, 소거 동작이 빠르게 진행되는 시간이 제1 시점(t1)과 제2 시점(t2) 사이의 시간만큼 증가할 수 있다. 제2 메모리 블록의 메모리 셀들은 제1 메모리 블록의 메모리 셀들에 비해 상대적으로 큰 문턱 전압 산포를 가지므로, 도 11 및 도 12에 도시한 바와 같이 워드라인들(WL)의 전압을 제어함으로써, 제1 메모리 블록과 제2 메모리 블록에 포함되는 메모리 셀들의 문턱 전압 산포의 차이를 최소화할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)의 셀 영역은 복수의 메모리 플레인들(210, 220)을 포함할 수 있다. 일 실시예에서, 제1 메모리 플레인(210) 및 제2 메모리 플레인(220)은 서로 다른 기판들 상에 각각 배치될 수 있으나, 반드시 이와 같은 형태로 한정되지는 않는다.
제1 메모리 플레인(210)은 제1 주변 회로 영역에 의해, 제2 메모리 플레인(220)은 제2 주변 회로 영역에 의해 제어될 수 있다. 따라서, 제1 메모리 플레인(210)과 제2 메모리 플레인(220)이 서로 독립적으로 동작할 수 있다. 일례로, 제1 주변 회로 영역이 제1 메모리 플레인(210)에 대해 제1 제어 동작을 실행하는 동안 제2 주변 회로 영역은 제2 메모리 플레인(220)에 대해 제2 제어 동작을 실행할 수 있다. 제1 제어 동작과 제2 제어 동작 각각은 프로그램, 읽기, 소거 동작 중 하나이며, 제1 제어 동작과 제2 제어 동작은 서로 같거나 다를 수 있다.
제1 주변 회로 영역은 제1 로우 디코더(211), 제1 SI 컨트롤러(212), 제1 페이지 버퍼(213), 제1 워드라인 전압 생성기(214), 제1 비트라인 전압 생성기(215) 등을 포함할 수 있다. 제2 주변 회로 영역은 제1 로우 디코더(221), 제1 SI 컨트롤러(222), 제1 페이지 버퍼(223), 제1 워드라인 전압 생성기(224), 제1 비트라인 전압 생성기(225) 등을 포함할 수 있다. 제1 주변 회로 영역과 제2 주변 회로 영역은 차지 펌프(230)를 공유할 수 있으며, 하나의 제어 로직이 생성하는 제어 커맨드에 응답하여 동작할 수 있다.
제1 메모리 플레인(210)과 제2 메모리 플레인(220) 각각은 복수의 메모리 블록들(BLK1-BLK4)을 포함할 수 있다. 제1 메모리 플레인(210)과 제2 메모리 플레인(220) 각각에서 복수의 메모리 블록들(BLK1-BLK4)은 기판의 상면에 평행한 방향에서 서로 다른 위치에 배치될 수 있다. 앞서 설명한 바와 같이, 소거 동작은 복수의 메모리 블록들(BLK1-BLK4) 각각을 단위로 실행될 수 있다.
도 13에 도시한 일 실시예에서, 메모리 장치(200)는 제1 메모리 플레인(210)에 대한 소거 동작과, 제2 메모리 플레인(220)에 대한 소거 동작을 서로 다르게 제어할 수 있다. 일례로, 제1 메모리 플레인(210)에 대한 소거 동작에서 워드라인들에 입력되는 바이어스 전압과, 제2 메모리 플레인(220)에 대한 소거 동작에서 워드라인들에 입력되는 바이어스 전압이 서로 다르게 제어될 수 있다.
제1 메모리 플레인(210)에 대한 소거 동작과 제2 메모리 플레인(220)에 대한 소거 동작은 동시에 실행될 수도 있다. 제1 메모리 플레인(210)의 워드라인들에 입력되는 바이어스 전압은 제1 SI 컨트롤러(212)와 제1 워드라인 전압 생성기(214)에 의해 제어되고, 제2 메모리 플레인(220)의 워드라인들에 입력되는 바이어스 전압은 제2 SI 컨트롤러(222)와 제2 워드라인 전압 생성기(224)에 의해 제어될 수 있다. 따라서, 제1 메모리 플레인(210)에 대한 소거 동작과 제2 메모리 플레인(220)에 대한 소거 동작이 동시에 실행되는 경우에도, 제1 메모리 플레인(210)의 워드라인들에 입력되는 바이어스 전압과 제2 메모리 플레인(220)의 워드라인에 입력되는 바이어스 전압이 서로 다르게 제어될 수 있다.
한편, 앞서 도 6 및 도 7 등을 참조하여 설명한 바와 같이, 복수의 메모리 블록들(BLK1-BLK4) 각각에 대한 소거 동작에서 워드라인들의 바이어스 전압을 서로 다르게 제어하는 방법이 도 13을 참조하여 설명한 실시예에도 적용될 수 있다. 일례로, 제1 메모리 플레인(210)에 포함되는 제1 메모리 블록(BLK1)에 대한 소거 동작과 제2 메모리 블록(BLK2)에 대한 소거 동작에서 워드라인들의 바이어스 전압이 서로 다르게 제어될 수 있다. 유사하게, 제2 메모리 플레인(220)에 포함되는 제1 메모리 블록(BLK1)에 대한 소거 동작과 제2 메모리 블록(BLK2)에 대한 소거 동작에서 워드라인들의 바이어스 전압이 서로 다르게 제어될 수도 있다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 14와 도 15는 복수의 메모리 플레인들 각각에 대한 소거 동작에서 워드라인들(WL)에 입력되는 바이어스 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다. 일례로, 메모리 장치의 셀 영역에는 제1 메모리 플레인과 제2 메모리 플레인이 배치되고, 제1 메모리 플레인과 제2 메모리 플레인 각각은 복수의 메모리 블록들을 포함할 수 있다. 도 14는 제1 메모리 플레인에 포함되는 메모리 블록들 중 제1 메모리 블록의 소거 동작을 설명하기 위한 도면이며, 도 15는 제2 메모리 플레인에 포함되는 메모리 블록들 중 제1 메모리 블록의 소거 동작을 설명하기 위한 도면일 수 있다. 제1 메모리 플레인에서 제1 메모리 블록이 배치되는 위치와, 제2 메모리 플레인에서 제1 메모리 블록이 배치되는 위치는 같을 수 있다.
먼저 도 14를 참조하면, 제1 메모리 플레인의 제1 메모리 블록에 대한 소거 동작에서 기판(SUB)에는 소거 전압(VERA)이 입력될 수 있다. 앞서 설명한 바와 같이, 소거 시간(TERA)은 기판(SUB)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 기판(SUB)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 기판(SUB)에 입력되는 소거 전압(VERA)에 의해 채널층의 전압이 증가할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
워드라인들(WL)의 전압은, 제1 시점(t1)까지 제1 바이어스 전압(V1)으로 유지되며, 제1 시점(t1) 이후 제2 바이어스 전압(V2)으로 변경될 수 있다. 일 실시예에서, 제1 바이어스 전압(V1)은 접지 레벨을 가질 수 있다. 소거 시간(TERA)에서 제1 시점(t1) 이전의 제1 시간(T1) 동안, 워드라인들(WL)에 상대적으로 작은 레벨의 제1 바이어스 전압(V1)이 입력되므로, 소거 동작이 빠르게 진행될 수 있다. 반면, 소거 시간(TERA)에서 제1 시점(t1) 이후에는 워드라인들(WL)에 상대적으로 큰 레벨의 제2 바이어스 전압(V2)이 입력되므로, 소거 동작이 천천히 진행될 수 있다.
다음으로 제2 메모리 플레인의 제1 메모리 블록에 대한 소거 동작을 설명하기 위해 도 15를 참조하면, 기판(SUB), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)에는 도 14를 참조하여 설명한 바와 동일/유사한 방식으로 전압들이 입력될 수 있다. 반면, 워드라인들(WL)의 전압은, 제1 시점(t1)보다 늦은 제2 시점(t2)까지 제1 바이어스 전압(V1)으로 유지되며, 제2 시점(t2) 이후에 제2 바이어스 전압(V2)으로 변경될 수 있다. 따라서, 제2 메모리 플레인의 제1 메모리 블록에 대한 소거 동작에서는, 제1 시간(T1)보다 긴 제2 시간(T2) 동안 소거 동작이 빠르게 진행될 수 있다.
일례로, 제1 메모리 플레인의 메모리 셀들과 제2 메모리 플레인의 메모리 셀들은 서로 다른 특성을 가질 수 있다. 예를 들어, 제1 메모리 플레인의 메모리 셀들의 문턱 전압 산포가, 제2 메모리 플레인의 메모리 셀들의 문턱 전압 산포보다 작을 수 있다. 도 14 및 도 15를 참조하여 설명한 바와 같이, 제2 메모리 플레인에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압을 입력하는 시간을, 제1 메모리 플레인에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압을 입력하는 시간보다 길게 설정하여, 제1 메모리 플레인과 제2 메모리 플레인 사이에서 발생하는 문턱 전압 산포의 차이를 줄이고 메모리 장치의 성능을 개선할 수 있다.
한편, 도 14 및 도 15에 도시한 실시예들에서, 워드라인들(WL)에 입력되는 제1 바이어스 전압(V1)이 제2 바이어스 전압(V2)보다 큰 레벨을 가질 수도 있다. 이 경우, 제1 메모리 플레인에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압이 입력되는 시간이, 제2 메모리 플레인에 대한 소거 동작에서 워드라인들(WL)에 제1 바이어스 전압이 입력되는 시간보다 길게 설정될 수 있다.
다음으로 도 16을 참조하면, 메모리 장치는 제1 메모리 플레인에 대한 소거 동작과 제2 메모리 플레인에 대한 소거 동작에서, 서로 다른 소거 전압들(VERA1, VERA2)을 이용할 수도 있다. 일례로, 제1 메모리 플레인에 포함되는 메모리 블록들 중 하나에 대한 소거 동작에서는 제1 소거 전압(VERA1)을 이용하고, 제2 메모리 플레인에 포함되는 메모리 블록들 중 하나에 대한 소거 동작에서는 제2 소거 전압(VERA2)을 이용할 수 있다. 제2 소거 전압(VERA2)은 제1 소거 전압(VERA1)보다 클 수 있으며, 제2 메모리 플레인에 포함되는 메모리 셀들의 문턱 전압 산포를 제1 메모리 플레인에 포함되는 메모리 셀들의 문턱 전압 산포와 유사한 정도로 감소시킬 수 있다.
제1 메모리 플레인과 제2 메모리 플레인 각각에 포함되는 워드라인들(WL)에는 제1 시점(t1) 이전까지 제1 바이어스 전압이 입력되고, 제1 시점(t2) 이후에 제1 바이어스 전압이 입력될 수 있다. 다만, 실시예들에 따라, 메모리 플레인들에 서로 다른 소거 전압들(VERA1, VERA2)을 입력하는 방법이, 메모리 플레인들에 따라 워드라인들(WL)에 입력되는 바이어스 전압의 변경 시점을 제어하는 방법과 함께 적용될 수도 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치(300)의 셀 영역을 간단하게 나타낸 도면일 수 있다. 도 17을 참조하면, 셀 영역은 기판(301), 기판(301) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL) 및 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22), 채널 구조체들(CH), 및 분리층들(303) 등을 포함할 수 있다. 채널 구조체들(CH)은 기판(301)의 상면에 수직하는 방향으로 연장되어 접지 선택 라인(GSL), 워드라인들(WL) 및 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22)을 관통할 수 있다.
분리층들(303)은 워드라인들(WL)을 복수의 영역들로 분할하며, 분리층들(303)에 의해 셀 영역에 포함되는 복수의 메모리 블록들이 정의될 수 있다. 일례로, 서로 인접한 한 쌍의 분리층들(303) 사이에 하나의 메모리 블록이 정의될 수 있다.
도 17을 참조하면, 채널 구조체들(CH) 각각은 기판(301)의 상면에 가까워질수록 작은 폭을 가질 수 있다. 일례로, 채널 구조체들(CH) 각각의 상면은 제1 폭(W1)을 갖고, 채널 구조체들(CH) 각각의 하면은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 따라서, 워드라인들(WL) 각각에 연결되는 메모리 셀들의 특성이, 기판(301)의 상면으로부터의 높이에 따라 달라질 수 있다.
일례로, 기판(301)으로부터 제1 높이에 배치되는 제1 워드라인(WL1)에 연결되는 메모리 셀들은 상대적으로 큰 폭을 갖는 채널 구조체들(CH)에 의해 제공되며, 제1 높이보다 작은 제2 높이에 배치되는 제2 워드라인(WL2)에 연결되는 메모리 셀들은 중간 정도의 폭을 갖는 채널 구조체들(CH)에 의해 제공될 수 있다. 제2 높이보다 작은 제3 높이에 배치되는 제3 워드라인(WL3)에 연결되는 메모리 셀들은 작은 폭을 갖는 채널 구조체들(CH)에 의해 제공될 수 있다. 채널 구조체들(CH)과 워드라인들(WL) 사이에는 전하 저장층이 배치되며, 프로그램 동작에서 전하 저장층에 트랩되는 전하에 의해 데이터가 메모리 셀들에 기록될 수 있다. 따라서, 메모리 블록에 대한 소거 동작에서, 상대적으로 작은 볼륨의 전하 저장층과 인접하는 제3 워드라인(WL3)에 연결되는 메모리 셀들에는 상대적으로 짧은 소거 시간을 적용하고, 상대적으로 큰 볼륨의 전하 저장층과 인접하는 제1 워드라인(WL1)에 연결되는 메모리 셀들에는 상대적으로 긴 소거 시간을 적용할 필요가 있다.
본 발명의 일 실시예에서는, 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3) 각각에 연결되는 메모리 셀들에 서로 다른 소거 시간을 적용하기 위해, 기판(301)에 소거 전압이 입력되는 소거 시간 동안, 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3) 각각에 입력되는 바이어스 전압을 서로 다르게 제어할 수 있다. 이하, 도 18을 함께 참조하여 설명하기로 한다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 18을 참조하면, 소거 동작에서 기판(SUB)에는 소거 전압(VERA)이 입력될 수 있다. 일례로, 기판(301)과 연결되는 컨택들을 통해 입력되는 소거 전압(VERA)이 공통 소스 라인(CSL)을 통해 채널층으로 전달될 수 있다. 소거 시간(TERA)은 기판(301)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 기판(301)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
워드라인들(WL)의 전압은, 기판(301)의 상면으로부터의 높이에 따라 서로 다르게 제어될 수 있다. 일례로, 제1 워드라인(WL1)의 전압은 제1 시점(t1)까지 제1 바이어스 전압(V1)으로 유지되며, 제1 시점(t1) 이후 제2 바이어스 전압(V2)으로 변경될 수 있다. 제2 워드라인(WL2)의 전압은 제1 시점(t1)보다 이른 제2 시점(t2)까지 제1 바이어스 전압(V1)으로 유지되며, 제3 워드라인(WL3)의 전압은 제2 시점(t2)보다 이른 제3 시점(t3)까지 제1 바이어스 전압(V1)으로 유지될 수 있다. 일 실시예에서, 제1 바이어스 전압(V1)은 접지 레벨을 가질 수 있다.
따라서, 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3) 각각에 연결되는 메모리 셀들에 대해, 서로 다른 소거 시간을 적용하는 효과를 얻을 수 있다. 제1 워드라인(WL1)에 연결되는 메모리 셀들에서 제1 시간(T1) 동안 강하게 소거 동작이 진행되는 데에 비해, 제3 워드라인(WL3)에 연결되는 메모리 셀들에서는 제1 시간(T1)보다 짧은 제3 시간(T3) 동안만 강하게 소거 동작이 진행될 수 있다. 따라서, 채널 구조체들(CH) 각각의 폭을 고려한 최적의 소거 동작을 메모리 셀들에 적용할 수 있으며, 소거 동작 이후 메모리 셀들이 갖는 문턱 전압 산포의 차이를 최소화할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치(400)의 셀 영역을 간단하게 나타낸 도면일 수 있다. 도 19를 참조하면, 셀 영역은 기판(401), 기판(401) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(LWL, UWL) 및 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22), 채널 구조체들(CH), 및 분리층들(403) 등을 포함할 수 있다.
도 19에 도시한 일 실시예에서는, 채널 구조체들(CH) 각각이 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)를 가질 수 있다. 하부 채널 구조체(LCH)는 하부 워드라인들(LWL)을 관통하여 기판(401)과 연결되고, 상부 채널 구조체(UCH)는 상부 워드라인들(UWL)을 관통하여 하부 채널 구조체(LCH)와 연결될 수 있다. 따라서, 채널 구조체들(CH) 각각의 프로파일(profile)이, 도 17에 도시한 일 실시예와 비교하여 다르게 나타날 수 있다.
채널 구조체들(CH) 각각의 프로파일이 도 15에 도시한 일 실시예와 비교하여 다르게 나타나므로, 소거 동작에서 워드라인들(LWL, UWL)에 입력되는 바이어스 전압 역시 도 18을 참조하여 설명한 바와 달라질 수 있다. 이하, 도 20을 함께 참조하여 설명하기로 한다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 20을 참조하면, 소거 동작에서 기판(401)을 통해 소거 전압(VERA)이 입력되며, 소거 시간(TERA)은 기판(401)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 기판(401)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
워드라인들(WL)의 전압은, 기판(401)의 상면으로부터의 높이에 따라 서로 다르게 제어될 수 있다. 일례로, 제1 상부 워드라인(UWL1)의 전압은 제1 시점(t1)까지 제1 바이어스 전압(V1)으로 유지되며, 제1 시점(t1) 이후 제2 바이어스 전압(V2)으로 변경될 수 있다. 제2 상부 워드라인(UWL2)의 전압은 제1 시점(t1)보다 이른 제2 시점(t2)까지 제1 바이어스 전압(V1)으로 유지될 수 있다. 일례로 제2 상부 워드라인(UWL2)은, 상부 워드라인들(UWL) 중에서 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계와 가장 가까운 워드라인일 수 있다.
제1 하부 워드라인(LWL1)의 전압은 제2 시점(t2)보다 늦은 제3 시점(t3)까지 제1 바이어스 전압(V1)으로 유지될 수 있으며, 제2 하부 워드라인(LWL2)의 전압은 제3 시점(t3)보다 이른 제4 시점(t4)까지 제1 바이어스 전압(V1)으로 유지될 수 있다. 제1 하부 워드라인(LWL1)은, 하부 워드라인들(LWL) 중에서 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 경계와 가장 가까운 워드라인일 수 있다.
도 19 및 도 20을 참조하여 설명한 일 실시예에서는, 채널 구조체들(CH) 각각이 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)를 포함함에 따라, 제1 하부 워드라인(LWL1)이 제1 하부 워드라인(LWL1)보다 상부에 위치한 제2 상부 워드라인(UWL2)에 비해 더 긴 시간 동안 제1 바이어스 전압(V1)을 입력받을 수 있다. 일례로, 제2 상부 워드라인(UWL2)이 제1 바이어스 전압(V1)을 입력받는 제2 시간(T2)은, 제1 하부 워드라인(LWL1)에 제1 바이어스 전압(V1)이 입력되는 제3 시간(T3)보다 짧게 설정될 수 있다.
한편, 도 20에 도시한 일 실시예에서 제3 시점(t3)이 제1 시점(t1)보다 늦고, 제4 시점(t4)은 제2 시점(t2)보다 이른 것으로 도시하였으나, 이는 실시예일 뿐 반드시 이와 같은 형태로 한정되지는 않는다. 예를 들어, 제3 시점(t3)이 제1 시점(t1)보다 이를 수 있으며, 제4 시점(t4)이 제2 시점(t2)보다 늦을 수도 있다.
도 17 내지 도 20을 참조하여 설명한 실시예들에서, 워드라인들(WL) 각각에 제1 바이어스 전압이 입력되는 시간은, 워드라인들(WL)을 둘 이상의 그룹들로 구분하고, 그룹들에 따라 설정될 수도 있다. 일례로, 도 17에 도시한 일 실시예에서, 워드라인들(WL)을 기판(301)의 상면으로부터의 높이에 따라 제1 내지 제3 그룹들로 나눌 수 있다. 제1 그룹은 제3 그룹보다 기판(301)의 상면으로부터 더 높은 위치에 배치될 수 있다. 제1 그룹에 포함되는 워드라인들에는 도 16에 도시한 바와 같이 제1 시간(T1) 동안 제1 바이어스 전압(V1)이 입력되고, 제2 그룹에 포함되는 워드라인들에는 제1 시간(T1)보다 짧은 제2 시간(T2) 동안 제1 바이어스 전압(V1)이 입력되며, 제3 그룹에 포함되는 워드라인들에는 제2 시간(T2)보다 짧은 제3 시간(T3) 동안 제1 바이어스 전압(V1)이 입력될 수 있다.
도 17 내지 도 20을 참조하여 설명한 실시예들에서, 제1 바이어스 전압이 제2 바이어스 전압보다 큰 레벨을 가질 수도 있다. 이 경우, 워드라인들(WL)에 제1 바이어스 전압이 입력되는 시간은 도 17 내지 도 20을 참조하여 설명한 실시예들과 반대로 설정될 수 있다. 일례로, 도 18을 참조하여 설명한 일 실시예에서 제1 바이어스 전압이 제2 바이어스 전압보다 큰 레벨로 설정되면, 제1 워드라인(WL1)에 제1 바이어스 전압이 입력되는 시간이 가장 짧고, 제3 워드라인(WL3)에 제1 바이어스 전압이 입력되는 시간이 가장 길 수 있다.
도 17 내지 도 20을 참조하여 설명한 실시예들은, 앞서 설명한 다른 실시예들과 결합되어 메모리 장치에 적용될 수도 있다. 예를 들어, 하나의 메모리 플레인에 포함되는 복수의 메모리 블록들 각각의 위치에 따라, 소거 동작의 대상인 타겟 메모리 블록에서 워드라인들에 입력되는 바이어스 전압의 레벨을 바꾸는 타이밍이 달라질 수 있다. 더하여, 타겟 메모리 블록에서 워드라인들 각각의 높이에 따라, 워드라인들 중 적어도 일부에 입력되는 바이어스 전압의 레벨을 바꾸는 타이밍이 서로 다르게 결정될 수도 있다.
또한, 메모리 장치가 복수의 메모리 플레인들을 포함하는 경우, 복수의 메모리 플레인들 중에서 타겟 메모리 블록이 포함되는 메모리 플레인에 따라, 워드라인들에 입력되는 바이어스 전압의 레벨을 바꾸는 타이밍이 다르게 결정될 수도 있다. 본 발명의 일 실시예에서는, 타겟 메모리 블록이 포함되는 메모리 플레인의 주소, 메모리 플레인 내에서 타겟 메모리 블록의 주소, 타겟 메모리 블록에 포함되는 워드라인들 각각의 주소 중 적어도 하나에 따라 워드라인들에 입력되는 바이어스 전압을 제어함으로써, 메모리 셀들이 최적의 문턱 전압 산포를 갖도록 소거 동작을 진행할 수 있다.
또한, 메모리 장치가 소거 제어 트랜지스터들을 포함하는 경우, 소거 제어 라인들에 입력되는 전압은 도 9를 참조하여 설명한 일 실시예와 같이 제어될 수 있다. 한편, 도 8을 참조하여 설명한 바와 같이, 접지 선택 라인과 스트링 선택 라인 각각에 입력되는 전압이 서로 다르게 제어될 수도 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 21 내지 도 23에 도시한 실시예들에 따른 메모리 장치들(1000, 1100, 2000) 각각은, 앞서 설명한 본 발명의 다양한 실시예들에 따라 소거 동작을 실행할 수 있다. 일례로, 기판에 소거 전압을 입력하는 소거 시간 동안 워드라인들에 바이어스 전압이 입력되며, 소거 동작의 대상인 타겟 메모리 블록의 주소, 타겟 메모리 블록을 포함하는 메모리 플레인의 주소 등에 따라 워드라인들에 입력되는 바이어스 전압의 조절 타이밍이 다르게 결정될 수 있다. 또한, 타겟 메모리 블록에 포함되는 워드라인들 각각의 높이에 따라, 워드라인들 중 적어도 일부에서 바이어스 전압을 바꾸는 타이밍이 다르게 적용될 수도 있다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 메모리 장치들(1000, 1100)을 도시한 사시도들일 수 있다. 도 21 및 도 22를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치들(1000, 1100) 각각 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(1001, 1101)을 포함하고, 셀 영역(C)은 제1 기판(1001, 1101)과 다른 제2 기판(1002, 1102)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(1001, 1101) 상에 마련되는 복수의 주변 회로 소자들(1003, 1103), 주변 회로 소자들(1003, 1103)과 연결되는 복수의 배선 라인들(1005, 1105), 및 주변 회로 소자들(1003, 1103)과 배선 라인들(1005, 1105)을 커버하는 제1 층간 절연층(1007, 1107) 등을 포함할 수 있다. 주변 회로 영역(P)에는 메모리 장치(100)의 구동에 필요한 주변 회로들, 예를 들어 페이지 버퍼, 로우 디코더, SI 컨트롤러, 차지 펌프 등이 배치될 수 있다.
셀 영역(C)에 포함되는 제2 기판(1002, 1102)은 제1 층간 절연층(1007, 1107) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(1002, 1102) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 21 및 도 22에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(1002, 1102)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(1002, 1102)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(1010, 1110), 채널 영역(1010, 1110)의 내부 공간을 채우는 매립 절연층(1020, 1120), 및 비트라인 연결층(1030, 1130) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(1030, 1130)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(1010, 1110)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(1010, 1110)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(1050, 1150)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 분리층들(1040, 1140)에 의해 복수의 메모리 블록들(BLK1, BLK2)로 분리될 수 있다. 복수의 메모리 블록들(BLK1, BLK2) 각각은, 소거 동작을 실행하는 단위 영역일 수 있다. 일 실시예에서, 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 분리층들(1040, 1140) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 상부 분리층(1060, 1160)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 상부 분리층(1060, 1160)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
도 22에 도시한 일 실시예에 따른 메모리 장치(1100)에서, 채널 구조체들(CH) 및 더미 채널 구조체들(DCH) 각각은 하부 채널 구조체와 상부 채널 구조체를 포함할 수 있다. 일례로, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 따라서 도 22에 도시한 바와 같이 채널 구조체들(CH)과 더미 채널 구조체들(DCH) 각각은, 상부 채널 구조체 및 하부 채널 구조체를 포함할 수 있다. 일례로, 하부 채널 구조체 및 하부 채널 구조체가 관통하는 워드라인들은 하부 적층 구조체로 정의될 수 있으며, 상부 채널 구조체 및 상부 채널 구조체가 관통하는 워드라인들은 상부 적층 구조체로 정의될 수 있다.
다음으로 도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 방식으로 형성되는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331-2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 23에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341-2347; 2340)와 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
소거 동작을 진행하기 위한 소거 전압은, 주변 회로 영역(PERI)에서 생성되며 공통 소스 라인 컨택 플러그(2380)를 통해 공통 소스 라인(2320)으로 입력될 수 있다. 공통 소스 라인(2320)으로 입력되는 소거 전압은 채널 구조체(CH)에 포함되는 채널층으로 전달될 수 있다. 소거 전압에 의해 채널층의 전압이 증가하고, 워드라인들(2330)에 소정의 바이어스 전압이 입력되면, 채널층과 워드라인들(2330) 사이의 전압 차이에 의해 채널 구조체(CH)의 데이터 저장층에서 전하가 제거되고 소거 동작이 실행될 수 있다. 실시예들에 따라, 채널층의 전압이 빠르게 증가할 수 있도록, 비트라인(2360c)에도 소거 전압이 입력될 수 있다.
본 발명의 일 실시예에서는, 공통 소스 라인 컨택 플러그(2380)에 소거 전압이 입력되는 소거 시간 동안, 워드라인들(2330)에 입력되는 전압이 제1 바이어스 전압에서 제2 바이어스 전압으로 변경될 수 있다. 실시예들에 따라, 제1 바이어스 전압이 제2 바이어스 전압보다 작거나, 또는 제1 바이어스 전압이 제2 바이어스 전압보다 클 수도 있다. 워드라인들(2330) 각각의 전압을 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하는 타이밍은, 소거 동작의 대상인 메모리 블록의 주소, 메모리 블록이 포함되는 메모리 플레인의 주소, 메모리 블록에서 워드라인들(2330) 각각의 높이 등에 따라 다양하게 결정될 수 있다.
워드라인들(2330) 각각의 전압을 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하는 타이밍을 적절하게 제어함으로써, 소거 상태에서 메모리 셀들의 문턱 전압 산포 차이를 최소화할 수 있다. 따라서, 프로그램 동작 이후 메모리 셀들이 갖는 문턱 전압 산포의 차이 역시 줄일 수 있으며, 메모리 셀들의 프로그램 상태에 따른 문턱 전압 산포 사이의 마진을 고르게 확보함으로써 읽기 동작 등에서 발생 가능한 오류를 줄이고 메모리 장치(2000)의 성능을 개선할 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 23을 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 23을 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 도 23을 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 400, 1000, 1100, 2000: 메모리 장치
BLK: 메모리 블록
WL: 워드라인들

Claims (10)

  1. 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역; 및
    상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역; 을 포함하며,
    상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 불순물 영역을 포함하며,
    상기 주변 회로 영역은, 상기 메모리 블록들 중 적어도 하나의 상기 불순물 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 변경하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 워드라인과 상기 제2 워드라인은 상기 메모리 블록들 중 하나의 메모리 블록에 포함되며, 상기 기판으로부터 서로 다른 높이에 배치되며,
    상기 제1 워드라인과 상기 기판의 상면 사이의 거리는 상기 제2 워드라인과 상기 기판의 상면 사이의 거리보다 작고, 상기 제2 시점은 상기 제1 시점보다 늦은 메모리 장치.
  3. 제1항에 있어서,
    상기 셀 영역에는 제1 메모리 플레인 및 제2 메모리 플레인이 배치되고, 상기 제1 메모리 플레인과 상기 제2 메모리 플레인 각각은 상기 기판의 상면에 평행한 방향에서 서로 다른 위치에 배치되는 제1 메모리 블록 및 제2 메모리 블록을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 워드라인은 상기 제1 메모리 플레인의 상기 제1 메모리 블록에 포함되고, 상기 제2 워드라인은 상기 제1 메모리 플레인의 상기 제2 메모리 블록에 포함되는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 메모리 플레인에서, 상기 제1 메모리 블록은 상기 제2 메모리 블록보다 상기 제1 메모리 플레인의 가장자리에 더 가까이 배치되고,
    상기 제1 워드라인과 상기 제2 워드라인은 상기 기판의 상면으로부터 같은 높이에 배치되며, 상기 제1 시점은 상기 제2 시점보다 빠른 메모리 장치.
  6. 제3항에 있어서,
    상기 제1 워드라인은 상기 제1 메모리 플레인의 상기 제1 메모리 블록과 상기 제2 메모리 블록 중 하나에 포함되고, 상기 제2 워드라인은 상기 제2 메모리 플레인의 상기 제1 메모리 블록과 상기 제2 메모리 블록 중 하나에 포함되며,
    상기 주변 회로 영역은, 상기 제1 메모리 플레인의 상기 제1 메모리 블록과 상기 제2 메모리 블록 중 하나에 대한 소거 동작과, 상기 제2 메모리 플레인의 상기 제1 메모리 블록과 상기 제2 메모리 블록 중 하나에 대한 소거 동작을 동시에 실행하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 워드라인과 상기 제2 워드라인은 상기 기판의 상면으로부터 같은 높이에 배치되는 메모리 장치.
  8. 복수의 메모리 블록들이 배치되며, 상기 복수의 메모리 블록들 각각은 기판 상에 적층되는 복수의 워드라인들, 및 복수의 워드라인들을 관통하는 복수의 채널 구조체들을 포함하는 셀 영역; 및
    상기 셀 영역을 제어하는 주변 회로들을 포함하고, 상기 복수의 메모리 블록들 각각을 단위로 데이터를 삭제하는 소거 동작을 실행하는 주변 회로 영역; 을 포함하며,
    상기 주변 회로 영역은, 상기 복수의 메모리 블록들 중에서 데이터를 삭제하고자 하는 타겟 메모리 블록의 위치, 상기 타겟 메모리 블록에 포함되는 상기 복수의 워드라인들의 높이, 및 상기 복수의 채널 구조체들의 프로파일(profile) 중 적어도 하나에 기초하여, 상기 소거 동작에서 상기 타겟 메모리 블록에 포함되는 상기 복수의 워드라인들 각각에 입력되는 전압을 제어하는 메모리 장치.
  9. 제8항에 있어서,
    상기 셀 영역은 제1 기판을 포함하고, 상기 주변 회로 영역은 상기 제1 기판과 다른 제2 기판을 포함하며,
    상기 셀 영역은 제1 메탈 패드들을 포함하고, 상기 주변 회로 영역은 제2 메탈 패드들을 포함하며,
    상기 셀 영역과 상기 주변 회로 영역은 상기 제1 메탈 패드들과 상기 제2 메탈 패드들에 의해 상기 제1 기판의 상면에 수직하는 방향에서 서로 연결되는 메모리 장치.
  10. 제1 메모리 플레인 및 제2 메모리 플레인이 배치되며, 상기 제1 메모리 플레인과 상기 제2 메모리 플레인 각각은 제1 메모리 블록과 제2 메모리 블록을 포함하는 셀 영역;
    상기 제1 메모리 플레인에 연결되는 제1 페이지 버퍼, 제1 로우 디코더, 제1 워드라인 전압 생성기를 포함하는 제1 주변 회로 영역; 및
    상기 제2 메모리 플레인에 연결되는 제2 페이지 버퍼, 제2 로우 디코더, 제2 워드라인 전압 생성기를 포함하는 제2 주변 회로 영역; 을 포함하고,
    상기 제1 워드라인 전압 생성기와 상기 제2 워드라인 전압 생성기 각각은, 상기 제1 메모리 블록에 대한 소거 동작과 상기 제2 메모리 블록에 대한 소거 동작에서 워드라인 전압들을 서로 다르게 제어하는 메모리 장치.


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