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KR20220039908A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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KR20220039908A
KR20220039908A KR1020200121631A KR20200121631A KR20220039908A KR 20220039908 A KR20220039908 A KR 20220039908A KR 1020200121631 A KR1020200121631 A KR 1020200121631A KR 20200121631 A KR20200121631 A KR 20200121631A KR 20220039908 A KR20220039908 A KR 20220039908A
Authority
KR
South Korea
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voltage
command
bit lines
nonvolatile memory
memory device
Prior art date
Application number
KR1020200121631A
Other languages
English (en)
Inventor
주상현
박태민
김형수
임재우
정원택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/319,493 priority patent/US11742052B2/en
Priority to EP21186608.2A priority patent/EP3979250A1/en
Priority to CN202111011803.3A priority patent/CN114255815A/zh
Priority to JP2021143989A priority patent/JP2022051685A/ja
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Abstract

본 발명의 불휘발성 장치는 셀 스트링들을 포함하고, 셀 스트링들의 각각은 기판 위에서 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 접지 선택 라인을 통해 셀 스트링들의 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 셀 스트링들의 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 셀 스트링들의 스트링 선택 트랜지스터에 연결되는 행 디코더, 그리고 비트 라인들을 통해 셀 스트링들에 연결되는 페이지 버퍼를 포함한다. 검사 동작의 제1 구간에서, 페이지 버퍼는 비트 라인들에 제1 바이어스 전압을 인가하도록 구성된다. 검사 동작의 제1 구간에서, 행 디코더는 접지 선택 라인에 턴-오프 전압을 인가하고, 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 워드 라인들에 제1 검사 전압을 인가하도록 구성된다. 검사 동작의 제2 구간에서, 페이지 버퍼는 비트 라인들의 전압들의 제1 변화들을 감지하도록 구성된다. 검사 동작의 제2 구간에서, 비트 라인들의 전압들의 제1 변화들이 감지되는 것에 응답하여 상태 페일 신호가 출력된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 불량의 발생을 검사하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 읽기 전용 메모리(Read Only Memory, ROM)), 프로그램 가능한 ROM(Programmable ROM, PROM), 전기적으로 프로그램 가능한 ROM (Electrically Programmable ROM, EPROM), 전기적으로 소거 및 프로그램 가능한 ROM (Electrically Erasable and Programmable ROM, EEPROM), 플래시 메모리, 상 변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 RAM (Magnetic RAM, MRAM), 저항성 RAM (Resistive RAM, RRAM), 강유전체 RAM (Ferroelectric RAM, FRAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 수직 구조의 불휘발성 메모리 장치에서 불량이 발생하는 것을 검사하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 셀 스트링들의 각각은 기판 위에서 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 접지 선택 라인을 통해 셀 스트링들의 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 셀 스트링들의 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 셀 스트링들의 스트링 선택 트랜지스터에 연결되는 행 디코더, 그리고 비트 라인들을 통해 셀 스트링들에 연결되는 페이지 버퍼를 포함한다. 검사 동작의 제1 구간에서, 페이지 버퍼는 비트 라인들에 제1 바이어스 전압을 인가하도록 구성된다. 검사 동작의 제1 구간에서, 행 디코더는 접지 선택 라인에 턴-오프 전압을 인가하고, 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 워드 라인들에 제1 검사 전압을 인가하도록 구성된다. 검사 동작의 제2 구간에서, 페이지 버퍼는 비트 라인들의 전압들의 제1 변화들을 감지하도록 구성된다. 검사 동작의 제2 구간에서, 비트 라인들의 전압들의 제1 변화들이 감지되는 것에 응답하여 상태 페일 신호가 출력된다.
본 발명의 실시 예에 따른 스토리지 장치는 셀 스트링들을 포함하고, 셀 스트링들의 각각은 기판 위에서 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치에 명령을 전송하도록 구성되는 제어기를 포함한다. 명령에 응답하여 불휘발성 메모리 장치는 검사 동작을 수행한다. 검사 동작은, 셀 스트링들에 연결된 비트 라인들에 바이어스 전압을 인가하고, 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 턴-오프 전압을 인가하고, 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 검사 전압을 인가하는 제1 구간, 그리고 비트 라인들의 전압들의 변화들을 감지하는 제2 구간을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 주변 영역 및 메모리 셀 영역을 포함한다. 메모리 셀 영역은 제1 금속 패드들, 그리고 셀 스트링들을 포함하고, 셀 스트링들의 각각은 기판 위에서 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함한다. 주변 영역은 제2 금속 패드들, 접지 선택 라인을 통해 셀 스트링들의 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 셀 스트링들의 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 셀 스트링들의 스트링 선택 트랜지스터에 연결되는 행 디코더, 그리고 비트 라인들을 통해 셀 스트링들에 연결되는 페이지 버퍼를 포함한다. 주변 영역은 제1 금속 패드들 및 제2 금속 패드들에 의해 수직으로 연결된다. 검사 동작의 제1 구간에서, 페이지 버퍼는 비트 라인들에 바이어스 전압을 인가하도록 구성된다. 검사 동작의 제1 구간에서, 행 디코더는 접지 선택 라인에 턴-오프 전압을 인가하고, 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 워드 라인들에 검사 전압을 인가하도록 구성된다. 검사 동작의 제2 구간에서, 페이지 버퍼는 비트 라인들의 전압들의 변화들을 감지하도록 구성된다. 검사 동작의 제2 구간에서, 비트 라인들의 전압들의 변화들이 감지되는 것에 응답하여 상태 페일 신호가 출력된다.
본 발명에 따르면, 불휘발성 메모리 장치는 채널 불량이 발생하는 것을 검사할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 도 2의 메모리 블록의 일부의 구조를 보여주는 사시단면도이다.
도 4는 불휘발성 메모리 장치가 검사 동작을 수행하는 예를 보여준다.
도 5는 검사 동작 시에 메모리 블록에 인가되는 전압들의 제1 예를 보여준다.
도 6은 검사 동작 시에 메모리 블록에 인가되는 전압들의 제2 예를 보여준다.
도 7은 불휘발성 메모리 장치가 접지 선택 트랜지스터들의 문턱 전압 오류와 쇼트 채널의 에러를 구별하여 검사 동작을 수행하는 예를 보여준다.
도 8은 검사 동작의 제2 페이즈에서 메모리 블록에 인가되는 전압들의 예를 보여준다.
도 9는 본 발명의 실시 예에 따른 스토리지 장치를 보여준다.
도 10은 스토리지 장치의 동작 방법의 제1 예를 보여준다.
도 11은 스토리지 장치의 동작 방법의 제2 예를 보여준다.
도 12는 스토리지 장치의 동작 방법의 제3 예를 보여준다.
도 13은 스토리지 장치의 동작 방법의 제4 예를 보여준다.
도 14는 스토리지 장치의 동작 방법의 제5 예를 보여준다.
도 15는 스토리지 장치의 동작 방법의 제6 예를 보여준다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 블록(120), 페이지 버퍼 블록(130), 패스 페일 체크 블록(140)(PFC), 데이터 입력 및 출력 블록(150), 버퍼 블록(160), 그리고 제어 로직 블록(170)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 블록(120)에 연결될 수 있다. 워드 라인들(WL) 중 일부는 더미 워드 라인들로 사용될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 블록(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 각 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 블록(120)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 블록(120)은 제어 로직 블록(170)의 제어에 따라 동작한다.
행 디코더 블록(120)은 버퍼 블록(160)으로부터 수신되는 행 주소(RA)를 디코딩하고, 디코딩된 행 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 블록(130)은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 블록(130)은 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 블록(150)과 연결된다. 페이지 버퍼 블록(130)은 제어 로직 블록(170)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 블록(130)은 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 블록(130)은 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 시에, 또는 프로그램 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 블록(130)은 비트 라인들(BL)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
패스 페일 체크 블록(140)은 프로그램 동작의 검증 읽기 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 블록(130)의 감지 결과를 검증할 수 있다. 예를 들어, 프로그램 동작의 검증 읽기 시에, 패스 페일 체크 블록(140)은 목표 문턱 전압 이상으로 프로그램 되지 않은 온-셀들에 대응하는 값(예를 들어 '0')의 수를 카운트할 수 있다.
소거 동작의 검증 읽기 시에, 패스 페일 체크 블록(140)은 목표 문턱 전압 이하로 소거되지 않은 오프-셀들에 대응하는 값(예를 들어 '1')이 수를 카운트할 수 있다. 패스 페일 체크 블록(140)은 카운트된 결과가 문턱값 이상일 때, 페일을 나타내는 신호를 제어 로직 블록(170)으로 출력할 수 있다. 패스 페일 체크 블록(140)은 카운트된 결과가 문턱값보다 작을 때, 패스를 나타내는 신호를 제어 로직 블록(170)으로 출력할 수 있다. 패스 페일 체크 블록(140)의 검증의 결과에 따라, 프로그램 동작의 프로그램 루프가 더 수행되거나 또는 소거 동작의 소거 루프가 더 수행될 수 있다.
데이터 입력 및 출력 블록(150)은 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 블록(130)과 연결된다. 데이터 입력 및 출력 블록(150)은 버퍼 블록(160)으로부터 열 주소(CA)를 수신할 수 있다. 데이터 입력 및 출력 블록(150)은 페이지 버퍼 블록(130)에 의해 읽힌 데이터를 열 주소(CA)에 따라 버퍼 블록(160)으로 출력할 수 있다. 데이터 입력 및 출력 블록(150)은 열 주소(CA)에 의존하여, 버퍼 블록(160)으로부터 수신되는 데이터를 페이지 버퍼 블록(130)에 전달할 수 있다.
버퍼 블록(160)은 제1 채널(CH1)을 통해 명령(CMD) 및 주소(ADDR)를 외부의 장치로부터 수신하고, 그리고 데이터(DATA)를 외부의 장치와 교환할 수 있다. 버퍼 블록(160)은 제어 로직 블록(170)의 제어에 따라 동작할 수 있다. 버퍼 블록(160)은 명령(CMD)을 제어 로직 블록(170)에 전달할 수 있다. 버퍼 블록(160)은 주소(ADDR)의 행 주소(RA)를 행 디코더 블록(120)에 전달하고, 열 주소(CA)를 데이터 입력 및 출력 블록(150)에 전달할 수 있다. 버퍼 블록(160)은 데이터(DATA)를 데이터 입력 및 출력 블록(150)과 교환할 수 있다.
제어 로직 블록(170)은 외부 장치와 제2 채널(CH2)을 통해 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 블록(170)은 버퍼 블록(160)이 명령(CMD), 주소(ADDR) 및 데이터(DATA)를 라우팅하게 제어할 수 있다. 제어 로직 블록(170)은 버퍼 블록(160)으로부터 수신된 명령(CMD)을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다.
제어 로직 블록(170)은 쇼트 채널 검출기(171)를 포함할 수 있다. 쇼트 채널 검출기(171)는 지정된 명령에 응답하여 검사 동작을 수행할 수 있다. 검사 동작은 채널이 쇼트되는 불량이 발생하였는지를 검사할 수 있다. 채널이 쇼트되는 불량이 검출되는 것에 응답하여 제어 로직 블록(170)은 상태 페일 신호를 출력할 수 있다. 상태 페일 신호는 데이터(DATA)의 형태로 또는 제어 신호(CTRL)의 형태로 출력될 수 있다.
예시적으로, 불휘발성 메모리 장치(100)는 본딩 방식으로 제조될 수 있다. 메모리 셀 어레이(110)는 제1 웨이퍼에서 제조되고, 행 디코더 블록(120), 페이지 버퍼 블록(130), 데이터 입력 및 출력 블록(150), 버퍼 블록(160), 그리고 제어 로직 블록(170)은 제2 웨이퍼에서 제조될 수 있다. 제1 웨이퍼의 상부면과 및 제2 웨이퍼의 상부면을 마주보게 하여 결합함으로써, 불휘발성 메모리 장치(100)가 구현될 수 있다.
다른 예로서, 불휘발성 메모리 장치(100)는 COP(Cell Over Peri) 방식으로 제조될 수 있다. 기판 상에 행 디코더 블록(120), 페이지 버퍼 블록(130), 데이터 입력 및 출력 블록(150), 버퍼 블록(160), 그리고 제어 로직 블록(170)을 포함하는 주변 회로가 구현될 수 있다 주변 회로의 상부에 메모리 셀 어레이(110)가 구현될 수 있다. 주변 회로 및 메모리 셀 어레이(110)는 관통 비아들을 통해 연결될 수 있다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 및 제2 비트 라인들(BL1, BL2) 중 대응하는 비트 라인에 연결될 수 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8)을 포함할 수 있다. 제1 행의 셀 스트링들은 제1 스트링 선택 라인들(SSL1a, SSL1b)에 각각 연결되는 스트링 선택 트랜지스터들(SSTa, SSTb)을 더 포함할 수 있다. 제2 행의 셀 스트링들은 제2 스트링 선택 라인들(SSL2a, SSL2b)에 각각 연결되는 스트링 선택 트랜지스터들(SSTa, SSTb)을 더 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 기판(SUB)과 수직인 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1 또는 SSL2)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인에 공통으로 연결될 수 있다.
도 3은 도 2의 메모리 블록(BLKa)의 일부의 구조를 보여주는 사시단면도이다. 도 2 및 도 3을 참조하면, 기판(SUB)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(SUB) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(112, 112a) 중 기판(SUB)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(SUB)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널 막(115), 그리고 제1 절연 막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(116)은 실리콘 산화 막, 실리콘 질화 막, 알루미늄 산화 막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연 막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(116) 및 제2 절연 막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Alumina)을 포함할 수 있다. 제1 절연 막(116) 및 제2 절연 막(117)은 터널링 절연 막, 전하 포획 막, 그리고 블로킹 절연 막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연 막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM11)이 제공된다. 도전 물질들(CM1~CM11)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널 막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(116, 117) 및 도전 물질들(CM1~CM11)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM11)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 내지 제9 도전 물질들(CM2~CM9)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제2 내지 제9 도전 물질들(CM2~CM9)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제10 도전 물질들(CM10)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SSTa)을 형성할 수 있다. 제10 도전 물질들(CM10)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1a, SSL2a)을 형성할 수 있다.
제11 도전 물질들(CM11)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SSTb)을 형성할 수 있다. 제11 도전 물질들(CM11)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1b, SSL2b)을 형성할 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널 막(115)이 제1 내지 제11 도전 물질들(CM1~CM11)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다. 예를 들어, 공유되는 채널 막(115)은 수직 바디를 형성할 수 있다.
제1 내지 제9 도전 물질들(CM1~CM9)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 그리고 제1 내지 제8 워드 라인들(WL1~WL8)의 각각이 셀 스트링들(CS)에 공통으로 연결되는 것으로 여겨질 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3에 도시된 바와 같이, 채널 막(115)과 도전 물질들(CM1~CM11)은 제1 절연막(116) 및 제2 절연 막(117)에 의해 분리된다. 제1 절연 막(116) 및 제2 절연 막(117)이 열화되면, 채널 막(115)과 도전 물질들(CM1~CM11)이 쇼트될 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 쓰기 동작 및 소거 동작의 반복에 의해 열화될 수 있다.
채널 막(115)과 도전 물질들(CM1~CM11) 중 어느 하나가 서로 쇼트되면, 채널 막(115)의 전압은 도전 물질들(CM1~CM11) 중 쇼트된 하나의 전압을 추종할 수 있다. 이러한 쇼트는 채널 막(115)의 전압에 기반하여 쓰기 동작, 읽기 동작 및 소거 동작을 수행하는 불휘발성 메모리 장치(100)에서 오동작을 유발할 수 있다.
도 4는 불휘발성 메모리 장치(100)가 검사 동작을 수행하는 예를 보여준다. 검사 동작을 수행함으로써, 불휘발성 메모리 장치(100)는 채널이 쇼트됨에 의해 발생하는 채널 불량을 검사할 수 있다.
도 1, 도 2 및 도 4를 참조하면, S110 단계에서, 페이지 버퍼 블록(130)은 비트 라인들(BL)에 제1 바이어스 전압(VBA)(도 5 참조)을 인가할 수 있다. S120 단계에서, 행 디코더 블록(120)은 접지 선택 라인(GSL)에 턴-오프 전압(VOFF)(도 5 참조)을 인가할 수 있다. S130 단계에서, 행 디코더 블록(120)은 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 턴-온 전압(VON)(도 5 참조)을 인가할 수 있다. S140 단계에서, 행 디코더 블록(120)은 워드 라인들(WL1~WL8)에 검사 전압(BCK)(도 5 참조)을 인가할 수 있다. S110 단계 내지 S140 단계는 검사 동작의 제1 시간 구간일 수 있다.
S150 단계에서, 페이지 버퍼 블록(130)은 비트 라인들(BL)의 전압들의 변화들을 감지할 수 있다. 예시적으로, 페이지 버퍼 블록(130)은 비트 라인들(BL)을 제1 시간 구간 동안 플로팅 한 후에, 비트 라인들(BL)의 전압들을 감지할 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL)의 전압들이 바이어스 전압으로부터 변했는지 감지할 수 있다. 비트 라인들의 전압들의 변화들을 감지하는 S150 단계는 검사 동작의 제2 시간 구간일 수 있다.
비트 라인들의 전압들의 변화들을 감지하는 것에 응답하여, S160 단계에서, 불휘발성 메모리 장치(100)는 상태 페일을 보고할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 데이터(DATA) 또는 제어 신호(CTRL)의 형태로 상태 페일 신호를 출력할 수 있다.
비트 라인들의 전압들이 변하지 않는 것에 응답하여, S170 단계에서, 불휘발성 메모리 장치(100)는 상태 정상을 보고할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 상태 페일 신호를 출력하지 않음으로써 상태 정상을 보고할 수 있다. 불휘발성 메모리 장치(100)는 검사 동작을 종료할 수 있다.
도 5는 검사 동작 시에 메모리 블록(BLKa)에 인가되는 전압들의 제1 예를 보여준다. 도 1, 도 4 및 도 5를 참조하면, 비트 라인들(BL1, BL2)에 인가되는 바이어스 전압(VBA)은 양전압일 수 있다. 접지 선택 라인(GSL)에 인가되는 턴-오프 전압(VOFF)은 접지 선택 트랜지스터들(GST)을 턴-오프 할 수 있다. 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 인가되는 턴-온 전압(VON)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 할 수 있다. 워드 라인들(WL1~WL8)에 인가되는 검사 전압(VCK)은 메모리 셀들(MC1~MC8)을 턴-온 하고, 그리고 바이어스 전압(VBA)보다 낮을 수 있다.
쇼트 채널이 존재하는 채널 불량이 존재하면, 비트 라인들(BL1, BL2)의 전압들은 바이어스 전압(VBA)으로부터 검사 전압(VCK)으로 낮아질 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들이 바이어스 전압(VBA)으로부터 검사 전압(VCK)으로 낮아지는지에 기반하여, 쇼트 채널의 채널 불량이 존재하는지 판단할 수 있다.
예시적으로, 검사 동작은 메모리 블록(BLKa)의 메모리 셀들(MC1~MC8)이 소거 상태인 때에 수행될 수 있다. 소거 상태인 메모리 셀들(MC1~MC8)의 문턱 전압들은 접지 전압보다 낮을 수 있다. 행 디코더 블록(120)은 검사 전압(VCK)으로서 접지 전압을 인가할 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들이 접지 전압으로 낮아지는지를 감지할 수 있다. 제어 로직 블록(170)은 비트 라인들(BL1~BL2)의 전압들이 접지 전압으로 낮아지는지에 기반하여 쇼트 채널의 채널 불량이 감지되는지 판단할 수 있다.
예시적으로, 턴-온 전압(VON)은 5V 이상일 수 있다. 바이어스 전압(VBA)은 1V 이상일 수 있다. 오프 전압(VOFF)은 접지 전압일 수 있다. 검사 전압(VCK)은 접지 전압에 근접한 양전압(예를 들어, 0.5V 이하) 또는 음전압(예를 들어, -0.5V 이상)일 수 있다.
도 6은 검사 동작 시에 메모리 블록(BLKa)에 인가되는 전압들의 제2 예를 보여준다. 도 1, 도 4 및 도 6을 참조하면, 비트 라인들(BL1, BL2)에 인가되는 바이어스 전압(VBA)은 접지 전압(예를 들어, 0V)일 수 있다. 접지 선택 라인(GSL)에 인가되는 턴-오프 전압(VOFF)은 접지 선택 트랜지스터들(GST)을 턴-오프 할 수 있다. 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 인가되는 턴-온 전압(VON)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 할 수 있다. 워드 라인들(WL1~WL8)에 인가되는 검사 전압(VCK)은 메모리 셀들(MC1~MC8)을 턴-온 하고, 그리고 바이어스 전압(VBA)보다 높을 수 있다.
쇼트 채널이 존재하는 채널 불량이 존재하면, 비트 라인들(BL1, BL2)의 전압들은 바이어스 전압(VBA)으로부터 검사 전압(VCK)으로 높아질 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들이 바이어스 전압(VBA)으로부터 검사 전압(VCK)으로 높아지는지에 기반하여, 쇼트 채널의 채널 불량이 존재하는지 판단할 수 있다.
예시적으로, 검사 동작은 메모리 블록(BLKa)의 메모리 셀들(MC1~MC8)이 소거 상태인 때에 수행될 수 있다. 소거 상태인 메모리 셀들(MC1~MC8)의 문턱 전압들은 접지 전압보다 낮을 수 있다. 행 디코더 블록(120)은 검사 전압(VCK)으로서 1V 이상의 양전압을 인가할 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들이 검사 전압(VCK)으로 높아지는지를 감지할 수 있다. 제어 로직 블록(170)은 비트 라인들(BL1~BL2)의 전압들이 검사 전압(VCK)으로 높아지는지에 기반하여 쇼트 채널의 채널 불량이 감지되는지 판단할 수 있다.
예시적으로, 턴-온 전압(VON)은 5V 이상일 수 있다. 오프 전압(VOFF)은 접지 전압일 수 있다. 바이어스 전압(VBA)은 접지 전압에 근접한 양전압(예를 들어, 0.5V 이하) 또는 음전압(예를 들어, -0.5V 이상)일 수 있다.
채널 막(115)(도 3 참조)의 전압 변화는 쇼트 채널뿐 아니라 접지 선택 트랜지스터들(GST)의 오동작들로 인해서도 발생할 수 있다. 예를 들어, 특정한 접지 선택 트랜지스터(GST)의 문턱 전압이 턴-오프 전압(VOFF)보다 낮아진 경우, 특정한 접지 선택 트랜지스터에 대응하는 채널 막(115)의 전압은 공통 소스 라인(CSL)의 전압으로 변할 수 있다.
동일한 높이에서 메모리 셀들이 워드 라인에 공통으로 연결되므로, 쇼트 채널은 워드 라인 단위의 대규모 에러를 유발할 수 있다. 반면, 접지 선택 트랜지스터(GST)의 문턱 전압 오류는 하나의 셀 스트링(CS11, CS12, CS21 또는 CS22)에 국한된 에러를 유발하며, 에러 정정 코드에 의해 정정 가능하다. 따라서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 쇼트 채널의 에러와 접지 선택 트랜지스터(GST)의 문턱 전압 오류를 구별하고, 그리고 접지 선택 트랜지스터(GST)의 문턱 전압 오류에 대해서는 상태 페일 보고를 생략할 수 있다.
도 7은 불휘발성 메모리 장치(100)가 접지 선택 트랜지스터들(GST)의 문턱 전압 오류와 쇼트 채널의 에러를 구별하여 검사 동작을 수행하는 예를 보여준다. 도 1, 도 2 및 도 7을 참조하면, S210 단계에서, 불휘발성 메모리 장치(100)는 검사 동작의 제1 페이즈를 수행할 수 있다. 예를 들어, 검사 동작의 제1 페이즈는 도 5 또는 도 6을 참조하여 설명된 전압들을 인가하며 비트 라인들의 전압들의 변화를 감지하고, 그리고 감지 결과에 응답하여 상태 페일 또는 상태 정상을 판단하는 도 4의 동작을 포함할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(100)의 패스 페일 체크 블록(140)은 전압들이 변화된 비트 라인들의 수를 제1 카운트로 카운트할 수 있다. 패스 페일 체크 블록(140)은 제1 카운트를 제어 로직 블록(170)으로 전달할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(100)는 검사 동작의 제2 페이지를 수행할 수 있다. 제2 페이즈는 도 8을 참조하여 설명된다. S240 단계에서, 단계에서, 불휘발성 메모리 장치(100)의 패스 페일 체크 블록(140)은 전압들이 변화된 비트 라인들의 수를 제2 카운트로 카운트할 수 있다. 패스 페일 체크 블록(140)은 제2 카운트를 제어 로직 블록(170)으로 전달할 수 있다.
S250 단계에서, 제어 로직 블록은 제1 카운트와 제2 카운트가 같은지 판단할 수 있다. 제1 카운트와 제2 카운트가 같지 않음에 응답하여, S260 단계에서, 제어 로직 블록(170)은 상태 페일을 판단할 수 있다. 제어 로직 블록(170)은 데이터(DATA) 또는 제어 신호(CTRL)로서 상태 페일 신호를 출력할 수 있다.
제1 카운트와 제2 카운트가 같음에 응답하여, S270 단계에서, 제어 로직 블록(170)은 상태 정상을 판단할 수 있다. 제어 로직 블록(170)은 상태 페일 신호의 출력을 생략함으로써, 상태 정상을 보고할 수 있다.
예시적으로, 제1 카운트는 쇼트 채널의 에러와 접지 선택 트랜지스터들(GST)의 문턱 전압 오류의 합집합을 가리킬 수 있다. 제2 카운트는 접지 선택 트랜지스터들(GST)의 문턱 전압 오류를 가리킬 수 있다. 제1 카운트와 제2 카운트가 동일하면, 검사 동작의 제1 페이즈에서 감지된 비트 라인들(BL1, BL2)의 전압 변화들은 접지 선택 트랜지스터들(GST)의 문턱 전압 오류로 인한 것일 수 있다. 따라서, 제어 로직 블록(170)은 상태 정상을 판단할 수 있다.
도 8은 검사 동작의 제2 페이즈에서 메모리 블록(BLKa)에 인가되는 전압들의 예를 보여준다. 예시적으로, 전압들은 도 4를 참조하여 설명된 것과 동일하게 인가될 수 있다. 도 4를 참조하여 설명된 것에 더하여, 검사 동작의 제2 페이즈에서, 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 인가될 수 있다.
검사 동작의 제2 페이즈는 제3 시간 구간 및 제4 시간 구간을 포함할 수 있다. 제3 시간 구간에서, 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)에 바이어스 전압(VBA)을 인가할 수 있다. 행 디코더 블록(120)은 워드 라인들(WL1~WL8)에 검사 전압(VCK)을 인가할 수 있다. 검사 전압(VCK)은 메모리 셀들(MC1~MC8)을 턴-온 하고, 그리고 바이어스 전압(VBA)과 동일한(또는 유사한) 레벨을 가질 수 있다.
행 디코더 블록(120)은 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 턴-온 전압(VON)을 인가할 수 있다. 행 디코더 블록(130)은 접지 선택 라인(GSL)에 턴-오프 전압(VOFF)을 인가할 수 있다. 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 인가될 수 있다. 공통 소스 라인 전압(VCSL)은 바이어스 전압(VBA)과 다를 수 있다.
검사 동작의 제4 시간 구간에서, 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들의 변화들을 감지할 수 있다. 예를 들어, 쇼트 채널의 에러가 발생한 셀 스트링에 연결된 비트 라인의 전압은 검사 전압(VCK)일 수 있다. 검사 전압(VCK)은 바이어스 전압(VBA)과 동일하므로, 쇼트 채널의 에러와 연관된 비트 라인의 전압은 변하지 않고 유지될 수 있다.
접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 발생한 셀 스트링에 연결된 비트 라인의 전압은 공통 소스 라인 전압(VCSL)일 수 있다. 공통 소스 라인 전압(VCSL)은 바이어스 전압(VBA)과 다르므로, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류와 연관된 비트 라인의 전압은 공통 소스 라인 전압(VCSL)으로 변할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 쇼트 채널의 에러와 접지 선택 트랜지스터(GST)의 문턱 전압의 오류를 구별할 수 있다. 따라서, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류로 인해 배드 블록이 발생하는 것이 방지되고, 불휘발성 메모리 장치(100)의 용량 감소가 최소화될 수 있다.
도 7에서, 검사 동작의 제1 페이즈의 제1 카운트와 제2 페이즈의 제2 카운트를 비교하여 상태 페일 또는 상태 정상이 판단되는 예가 설명되었다. 그러나 상태 페일 또는 상태 정상은 카운트의 비교 없이 전압 레벨들을 조절함으로써 수행될 수 있다.
표 1은 검사 동작의 제1 페이즈 및 제2 페이즈에서 인가되는 전압들의 예를 보여준다.
VBA VCK VCSL 정상 전압 오류 전압
제1 페이즈 VDD VSS VDD VSS
제2 페이즈 정상 BL: VDD
오류 BL: VSS		 VSS VDD VSS VDD
도 5 및 표 1을 참조하면, 검사 동작의 제1 페이즈에서, 페이지 버퍼 블록(130)은 바이어스 전압(VBA)으로 전원 전압(VDD)을 인가할 수 있다. 행 디코더 블록(130)은 검사 전압(VCK)으로 접지 전압(VSS)을 인가할 수 있다. 쇼트 채널의 에러 또는 접지 선택 트랜지스터(GST)의 문턱 전압 오류가 존재하지 않는 셀 스트링에 연결된 비트 라인의 전압(예를 들어, 정상 전압)은 전원 전압(VDD)일 수 있다. 쇼트 채널의 에러 또는 접지 선택 트랜지스터(GST)의 문턱 전압 오류가 존재하는 셀 스트링에 연결된 비트 라인의 전압(예를 들어, 오류 전압)은 접지 전압(VSS)일 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들을 래치할 수 있다.
제2 페이즈에서, 페이지 버퍼 블록(130)은 제1 페이즈의 감지 결과에 기반하여 바이어스 전압(VBA)을 인가할 수 있다. 예를 들어, 제1 페이즈에서 오류 전압이 감지된 오류 비트 라인(BL)을 대상으로 전압의 변화가 감지될 수 있다. 페이지 버퍼 블록(130)은 제1 페이즈에서 정상 전압이 감지된 정상 비트 라인(BL)에 전원 전압(VDD)을 인가할 수 있다. 페이지 버퍼 블록(130)은 제1 페이즈에서 오류 전압이 감지된 오류 비트 라인(BL)에 접지 전압(VSS)을 인가할 수 있다. 행 디코더 블록(120)은 검사 전압(VCK)으로 접지 전압(VSS)을 인가할 수 있다. 공통 소스 라인 전압(VCSL)으로 전원 전압(VDD)이 인가될 수 있다.
제1 페이즈에서, 쇼트 채널의 에러 및 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 없는 셀 스트링들에 연결된 비트 라인(예를 들어, 오류 없는 비트 라인)의 전압은 전원 전압(VDD)으로 감지될 수 있다. 제2 페이즈에서, 오류 없는 비트 라인에 전원 전압(VDD)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 오류 없는 비트 라인의 전압은 변하지 않고 유지되므로, 전원 전압(VDD)이 감지될 수 있다.
제1 페이즈에서, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인(예를 들어, 제1 타입의 오류 비트 라인)의 전압은 접지 전압(VSS)으로 감지될 수 있다. 제2 페이즈에서, 제1 타입의 오류 비트 라인에 접지 전압(VSS)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 제1 타입의 오류 비트 라인의 전압은 전원 전압(VDD)으로 변하므로, 전원 전압(VDD)이 감지될 수 있다.
제1 페이즈에서, 쇼트 채널의 에러가 있는 셀 스트링들에 연결된 비트 라인(예를 들어, 제2 타입의 오류 비트 라인)의 전압은 접지 전압(VSS)으로 감지될 수 있다. 제2 페이즈에서, 제2 타입의 오류 비트 라인에 접지 전압(VSS)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 제2 타입의 오류 비트 라인의 전압은 변하지 않으므로, 접지 전압(VSS)이 감지될 수 있다.
도 5 및 표 1을 참조하여 설명된 바와 같이, 검사 동작의 제1 페이즈가 수행되면, 쇼트 채널의 에러 및 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인들의 전압들이 접지 전압(VSS)이 된다. 검사 동작의 제2 페이즈가 수행되면, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인들의 전압들이 전원 전압(VDD)이 된다.
따라서, 검사 동작의 제1 페이즈 및 제2 페이즈가 수행되면, 쇼트 채널의 에러만을 갖는 셀 스트링들에 연결된 비트 라인들의 전압들이 접지 전압(VSS)이고, 그리고 나머지 비트 라인들의 전압들은 전원 전압(VDD)이 된다. 즉, 제1 페이즈의 카운트 및 제2 페이즈의 카운트 없이, 제1 페이즈 및 제2 페이즈가 수행된 후에 접지 전압(VSS)에 대응하는 비트 라인이 존재하면, 상태 페일이 판단될 수 있다.
VBA VCK VCSL 정상 전압 오류 전압
제1 페이즈 VSS VDD VSS VDD
제2 페이즈 정상 BL: VSS
오류 BL: VDD		 VDD VSS VSS VDD
도 6 및 표 2를 참조하면, 검사 동작의 제1 페이즈에서, 페이지 버퍼 블록(130)은 바이어스 전압(VBA)으로 접지 전압(VSS)을 인가할 수 있다. 행 디코더 블록(130)은 검사 전압(VCK)으로 전원 전압(VDD)을 인가할 수 있다. 쇼트 채널의 에러 또는 접지 선택 트랜지스터(GST)의 문턱 전압 오류가 존재하지 않는 셀 스트링에 연결된 비트 라인의 전압(예를 들어, 정상 전압)은 접지 전압(VSS)일 수 있다. 쇼트 채널의 에러 또는 접지 선택 트랜지스터(GST)의 문턱 전압 오류가 존재하는 셀 스트링에 연결된 비트 라인의 전압(예를 들어, 오류 전압)은 전원 전압(VDD)일 수 있다. 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들을 래치할 수 있다.
제2 페이즈에서, 페이지 버퍼 블록(130)은 제1 페이즈의 감지 결과에 기반하여 바이어스 전압(VBA)을 인가할 수 있다. 예를 들어, 제1 페이즈에서 오류 전압이 감지된 오류 비트 라인(BL)을 대상으로 전압의 변화가 감지될 수 있다. 페이지 버퍼 블록(130)은 제1 페이즈에서 정상 전압이 감지된 정상 비트 라인(BL)에 접지 전압(VSS)을 인가할 수 있다. 페이지 버퍼 블록(130)은 제1 페이즈에서 오류 전압이 감지된 오류 비트 라인(BL)에 전원 전압(VDD)을 인가할 수 있다. 행 디코더 블록(120)은 검사 전압(VCK)으로 전원 전압(VDD)을 인가할 수 있다. 공통 소스 라인 전압(VCSL)으로 접지 전압(VSS)이 인가될 수 있다.
제1 페이즈에서, 쇼트 채널의 에러 및 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 없는 셀 스트링들에 연결된 비트 라인(예를 들어, 오류 없는 비트 라인)의 전압은 접지 전압(VSS)으로 감지될 수 있다. 제2 페이즈에서, 오류 없는 비트 라인에 접지 전압(VSS)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 오류 없는 비트 라인의 전압은 변하지 않고 유지되므로, 접지 전압(VSS)이 감지될 수 있다.
제1 페이즈에서, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인(예를 들어, 제1 타입의 오류 비트 라인)의 전압은 전원 전압(VDD)으로 감지될 수 있다. 제2 페이즈에서, 제1 타입의 오류 비트 라인에 전원 전압(VDD)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 제1 타입의 오류 비트 라인의 전압은 접지 전압(VSS)으로 변하므로, 접지 전압(VSS)이 감지될 수 있다.
제1 페이즈에서, 쇼트 채널의 에러가 있는 셀 스트링들에 연결된 비트 라인(예를 들어, 제2 타입의 오류 비트 라인)의 전압은 전원 전압(VDD)으로 감지될 수 있다. 제2 페이즈에서, 제2 타입의 오류 비트 라인에 전원 전압(VDD)의 바이어스 전압(VBA)이 인가될 수 있다. 제2 페이즈에서, 제2 타입의 오류 비트 라인의 전압은 변하지 않으므로, 전원 전압(VDD)이 감지될 수 있다.
도 6 및 표 2를 참조하여 설명된 바와 같이, 검사 동작의 제1 페이즈가 수행되면, 쇼트 채널의 에러 및 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인들의 전압들이 전원 전압(VDD)이 된다. 검사 동작의 제2 페이즈가 수행되면, 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 셀 스트링들에 연결된 비트 라인들의 전압들이 접지 전압(VSS)이 된다.
따라서, 검사 동작의 제1 페이즈 및 제2 페이즈가 수행되면, 쇼트 채널의 에러만을 갖는 셀 스트링들에 연결된 비트 라인들의 전압들이 전원 전압(VDD)이고, 그리고 나머지 비트 라인들의 전압들은 접지 전압(VSS)이 된다. 즉, 제1 페이즈의 카운트 및 제2 페이즈의 카운트 없이, 제1 페이즈 및 제2 페이즈가 수행된 후에 전원 전압(VDD)에 대응하는 비트 라인이 존재하면, 상태 페일이 판단될 수 있다.
상술된 실시 예들에서, 불휘발성 메모리 장치(100)는 메모리 블록에 쇼트 채널의 에러가 존재하는지 검사하는 것으로 설명되었다. 이에 더하여, 불휘발성 메모리 장치(100)는 쇼트 채널의 에러가 발생한 워드 라인을 특정하도록 더 구성될 수 있다.
예를 들어, 도 5를 참조하여 설명된 실시 예에서, 워드 라인들(WL1~WL8) 중에서 쇼트 채널의 검사를 위해 선택된 워드 라인에 바이어스 전압(VBA)보다 작은 검사 전압(VCK)이 인가될 수 있다. 쇼트 채널의 검사를 위해 선택되지 않은 워드 라인에 바이어스 전압(VBA)이 인가될 수 있다. 비트 라인들(BL1, BL2)의 전압이 변하면, 해당 워드 라인에 쇼트 채널의 에러가 존재하거나, 또는 해당 셀 스트링에 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 것으로 감지될 수 있다. 이후에, 도 8의 제2 페이즈를 통해 비트 라인의 전압 변화가 쇼트 채널의 에러인지 식별될 수 있다.
도 6을 참조하여 설명된 실시 예에서, 워드 라인들(WL1~WL8) 중에서 쇼트 채널의 검사를 위해 선택된 워드 라인에 바이어스 전압(VBA)보다 높은 검사 전압(VCK)이 인가될 수 있다. 쇼트 채널의 검사를 위해 선택되지 않은 워드 라인에 바이어스 전압(VBA)이 인가될 수 있다. 비트 라인들(BL1, BL2)의 전압이 변하면, 해당 워드 라인에 쇼트 채널의 에러가 존재하거나, 또는 해당 셀 스트링에 접지 선택 트랜지스터(GST)의 문턱 전압의 오류가 있는 것으로 감지될 수 있다. 이후에, 도 8의 제2 페이즈를 통해 비트 라인의 전압 변화가 쇼트 채널의 에러인지 식별될 수 있다.
제어 로직 블록(170)은 워드 라인들(WL1~WL8)을 순차적으로 선택하며, 쇼트 채널의 에러가 발생한 워드 라인(들)을 특정할 수 있다. 제어 로직 블록(170)은 워드 라인의 위치를 상태 페일 신호와 함께 출력하거나, 또는 외부로부터 수신되는 상태 읽기 명령에 응답하여 출력할 수 있다.
표 1 및 표 2에서, 전원 전압(VDD) 및 접지 전압(VSS)의 용어들을 사용하여 검사 동작의 제1 페이즈 및 제2 페이즈가 설명되었다. 그러나 메모리 블록(BLKa)에 인가되는 전압들의 레벨들은 전원 전압(VDD) 및 접지 전압(VSS)의 용어들에 의해 한정되지 않는다. 전원 전압(VDD)은 제1 논리 레벨로 식별되는 제1 전압이고, 접지 전압(VSS)은 제2 논리 레벨로 식별되며 제1 전압보다 낮은 제2 전압일 수 있다.
도 9는 본 발명의 실시 예에 따른 스토리지 장치(200)를 보여준다. 도 9를 참조하면, 스토리지 장치(200)는 불휘발성 메모리 장치(210) 및 메모리 제어기(220), 그리고 버퍼 메모리(230)를 포함할 수 있다. 불휘발성 메모리 장치(210)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 둘 이상의 비트들을 저장할 수 있다.
예를 들어, 불휘발성 메모리 장치(210)는 플래시 메모리 장치, 상 변화 메모리 장치, 강유전체 메모리 장치, 자기 메모리 장치, 저항성 메모리 장치 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다. 불휘발성 메모리 장치(210)는 도 1 내지 도 8을 참조하여 설명된 불휘발성 메모리 장치(100)를 포함할 수 있다. 불휘발성 메모리 장치(100)는 지정된 명령에 응답하여 검사 동작을 수행할 수 있다.
메모리 제어기(220)는 외부의 호스트 장치로부터 불휘발성 메모리 장치(210)에 데이터를 기입하거나 또는 불휘발성 메모리 장치(210)로부터 데이터를 읽기 위한 다양한 요청들을 수신할 수 있다. 메모리 제어기(220)는 외부의 호스트 장치와 통신되는 사용자 데이터를 버퍼 메모리(230)에 저장(또는 버퍼링)하고, 그리고 스토리지 장치(200)를 관리하기 위한 메타 데이터를 버퍼 메모리(230)에 저장할 수 있다.
메모리 제어기(220)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해 불휘발성 메모리 장치(210)를 액세스할 수 있다. 예를 들어, 메모리 제어기(220)는 제1 채널(CH1)을 통해 불휘발성 메모리 장치(210)에 명령 및 주소를 전송할 수 있다. 메모리 제어기(220)는 제1 채널(CH1)을 통해 불휘발성 메모리 장치(210)와 데이터를 교환할 수 있다.
메모리 제어기(220)는 제2 채널(CH2)을 통해 불휘발성 메모리 장치(210)에 제1 제어 신호를 전송할 수 있다. 메모리 제어기(220)는 제2 채널(CH2)을 통해 불휘발성 메모리 장치(210)로부터 제2 제어 신호를 수신할 수 있다.
예시적으로, 메모리 제어기(220)는 둘 이상의 불휘발성 메모리 장치들을 제어하도록 구성될 수 있다. 메모리 제어기(220)는 둘 이상의 불휘발성 메모리 장치들의 각각에 대해 서로 다른 제1 채널들 및 서로 다른 제2 채널들을 구비할 수 있다.
다른 예로서, 메모리 제어기(220)는 둘 이상의 불휘발성 메모리 장치들에 대해 하나의 제1 채널을 공유할 수 있다. 메모리 제어기(220)는 둘 이상의 불휘발성 메모리 장치들에 대해 제2 채널의 일부를 공유하고, 그리고 나머지 일부를 별도로 구비할 수 있다.
버퍼 메모리(230)는 랜덤 액세스 메모리를 포함할 수 있다. 예를 들어, 버퍼 메모리(230)는 동적 랜덤 액세스 메모리, 상 변화 랜덤 액세스 메모리, 강유전체 랜덤 액세스 메모리, 자기 랜덤 액세스 메모리, 저항성 랜덤 액세스 메모리 중 적어도 하나를 포함할 수 있다.
메모리 제어기(220)는 버스(221), 호스트 인터페이스(222), 내부 버퍼(223), 프로세서(224), 버퍼 제어기(226), 메모리 관리자(227), 그리고 에러 정정 코드 블록(228)(ECC 블록)(Error Correction Code 블록)을 포함할 수 있다.
버스(221)는 메모리 제어기(220) 내부의 구성 요소들 사이에 통신 채널들을 제공할 수 있다. 호스트 인터페이스(222)는 외부의 호스트 장치로부터 다양한 요청들을 수신하고, 그리고 수신된 요청들을 해석할 수 있다. 호스트 인터페이스(222)는 해석된 요청들을 내부 버퍼(223)에 저장할 수 있다.
호스트 인터페이스(222)는 외부의 호스트 장치에 다양한 응답들을 전송할 수 있다. 호스트 인터페이스(222)는 정해진 통신 프로토콜에 기반하여 외부의 호스트 장치와 신호들을 교환할 수 있다. 내부 버퍼(223)는 랜덤 액세스 메모리를 포함할 수 있다. 예를 들어, 내부 버퍼(223)는 정적 랜덤 액세스 메모리 또는 동적 랜덤 액세스 메모리를 포함할 수 있다.
프로세서(224)는 메모리 제어기(220)를 구동하기 위한 운영 체제 또는 펌웨어를 구동할 수 있다. 프로세서(224)는 내부 버퍼(223)에 저장된 해석된 요청들을 읽고, 불휘발성 메모리 장치(210)를 제어하기 위한 명령들 및 주소들을 생성할 수 있다. 프로세서(224)는 생성된 명령들 및 주소들을 메모리 관리자(227)로 전달할 수 있다.
프로세서(224)는 스토리지 장치(200)를 관리하기 위한 다양한 메타 데이터를 내부 버퍼(223)에 저장할 수 있다. 프로세서(224)는 버퍼 제어기(226)를 통해 버퍼 메모리(230)를 액세스할 수 있다. 프로세서(224)는 버퍼 메모리(230)에 저장된 사용자 데이터를 불휘발성 메모리 장치(210)로 전송하도록 버퍼 제어기(226) 및 메모리 관리자(227)를 제어할 수 있다.
프로세서(224)는 버퍼 메모리(230)에 저장된 데이터를 외부의 호스트 장치로 전송하도록 호스트 인터페이스(222) 및 버퍼 제어기(226)를 제어할 수 있다. 프로세서(224)는 불휘발성 메모리 장치(210)로부터 수신되는 데이터를 버퍼 메모리(230)에 저장하도록 버퍼 제어기(226) 및 메모리 관리자(227)를 제어할 수 있다. 프로세서(224)는 외부의 호스트 장치로부터 수신되는 데이터를 버퍼 메모리(230)에 저장하도록 호스트 인터페이스(222) 및 버퍼 제어기(226)를 제어할 수 있다.
버퍼 제어기(226)는 프로세서(224)의 제어에 따라 버퍼 메모리(230)에 데이터를 기입하거나 버퍼 메모리(230)로부터 데이터를 읽을 수 있다. 메모리 관리자(227)는 프로세서(224)의 제어에 따라 제1 채널(CH1) 및 제2 채널(CH2)을 통해 불휘발성 메모리 장치(210)와 통신할 수 있다.
에러 정정 코드 블록(228)은 불휘발성 메모리 장치(210)로 전송되는 데이터에 대해 에러 정정 코드(ECC)를 이용하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 코드 블록(228)은 불휘발성 메모리 장치(210)로부터 수신되는 데이터에 대해 에러 정정 코드(ECC)를 이용하여 에러 정정 디코딩을 수행할 수 있다.
프로세서(224)는 쇼트 채널 검사 제어기(225)(SCC)를 포함할 수 있다. 쇼트 채널 검사 제어기(SCC)는 불휘발성 메모리 장치(210)에 지정된 명령을 발행할 때, 검사 동작을 지시하는 검사 명령을 더 발행할 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다. 또는 쇼트 채널 검사 제어기(225)는 불휘발성 메모리 장치(210)에 지정된 명령을 발행할 때, 검사 동작을 지시하는 기술(descriptor/argument) 또는 동작 코드(operation code)를 지정된 명령에 추가할 수 있다. 예시적으로, 쇼트 채널 검사 제어기(225)는 주기적으로, 랜덤수에 해당하는 카운트가 경과할 때, 또는 지정된 명령을 발행할 때마다 불휘발성 메모리 장치에 검사 명령, 기술 또는 동작 코드를 전달할 수 있다.
불휘발성 메모리 장치(210)는 검사 명령에 응답하여, 또는 검사를 지시하는 기술 또는 동작 코드에 응답하여 검사 동작을 수행할 수 있다. 또는, 불휘발성 메모리 장치(210)는 지정된 명령에 응답하여 검사 동작을 수행할 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다. 불휘발성 메모리 장치(210)는 주기적으로, 랜덤수에 해당하는 카운트가 경과할 때, 또는 지정된 명령이 수신될 때마다 검사 동작을 수행할 수 있다.
예시적으로, 스토리지 장치(200)에서 버퍼 메모리(230) 및 버퍼 제어기(226)는 생략될 수 있다. 버퍼 메모리(230) 및 버퍼 제어기(226)가 생략될 때, 버퍼 메모리(230) 및 버퍼 제어기(226)에 의해 수행되는 것으로 설명된 기능들은 내부 버퍼(223)에 의해 수행될 수 있다.
도 10은 스토리지 장치(200)의 동작 방법의 제1 예를 보여준다. 도 9 및 도 10을 참조하면, S310 단계에서, 메모리 제어기(220)는 지정된 명령을 생성할 수 있다. 지정된 명령은 외부의 호스트 장치의 요청에 따라, 또는 내부적인 스케줄에 따라 생성될 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다.
지정된 명령이 생성되는 것에 응답하여, S320 단계에서, 메모리 제어기(220)는 검사 명령을 불휘발성 메모리 장치(210)에 전달할 수 있다. 검사 명령에 응답하여, S320 단계에서, 불휘발성 메모리 장치(210)는 검사 동작을 수행할 수 있다. S330 단계에서, 불휘발성 메모리 장치(210)는 검사 동작의 결과를 상태 정보로 메모리 제어기(220)로 전달할 수 있다.
예시적으로, 검사 동작에서 쇼트 채널의 에러가 감지되면, 불휘발성 메모리 장치(210)는 상태 페일 신호를 상태 정보로서 메모리 제어기(220)로 전달할 수 있다. 검사 동작에서 쇼트 채널의 에러가 감지되지 않으면, 불휘발성 메모리 장치(210)는 상태 정상 신호를 상태 정보로서 메모리 제어기(220)로 전달하거나, 또는 상태 정보의 출력을 생략할 수 있다. 예시적으로, 메모리 제어기(220)는 검사 명령을 전달한 후에 상태 읽기를 통해 불휘발성 메모리 장치로부터 상태 정보를 읽도록 구성될 수 있다.
S340 단계에서, 상태 정보가 상태 페일을 가리키면, S350 단계가 수행된다. S350 단계에서, 메모리 제어기(220)는 쇼트 채널의 에러가 발생한 메모리 블록을 배드 영역으로 지정할 수 있다. 또는, 쇼트 채널의 에러가 발생한 워드 라인(들)의 위치가 식별된 때에, 메모리 제어기(220)는 쇼트 채널의 에러가 발생한 워드 라인 또는 쇼트 채널의 에러가 발생한 워드 라인 및 인접한 워드 라인들을 배드 영역으로 지정할 수 있다. S360 단계에서, 메모리 제어기(220)는 배드 영역의 정보를 외부의 호스트 장치에 보고할 수 있다. 이후에, 검사 명령 및 지정된 명령과 연관된 프로세스는 종료될 수 있다.
S340 단계에서, 상태 정보가 상태 페일을 가리키지 않으면, S370 단계에서, 메모리 제어기(220)는 지정된 명령을 불휘발성 메모리 장치(210)로 전달할 수 있다. 지정된 명령에 응답하여, S380 단계에서, 불휘발성 메모리 장치(210)는 지정된 동작을 수행할 수 있다. 지정된 동작은 쓰기 동작, 소거 동작 또는 읽기 동작을 포함할 수 있다. 지정된 동작이 완료되면, 검사 명령 및 지정된 명령과 연관된 프로세스가 종료된다.
상술된 바와 같이 지정된 명령에 발생된 때에, 메모리 제어기(220)는 검사 명령을 통해 불휘발성 메모리 장치(210)가 검사 동작을 수행하도록 지시한 후에, 지정된 명령을 불휘발성 메모리 장치(210)로 전송할 수 있다. 예를 들어, 지정된 명령은 소거 상태의 메모리 셀들을 포함하는 소거 상태의 메모리 블록에 대한 첫 번째의 쓰기 명령일 수 있다. 불휘발성 메모리 장치(210)는 소거 상태의 메모리 셀들을 포함하는 메모리 셀들에 처음으로 데이터를 기입하기 전에, 검사 동작을 수행할 수 있다.
도 11은 스토리지 장치(200)의 동작 방법의 제2 예를 보여준다. 도 9 및 도 11을 참조하면, S410 단계에서, 메모리 제어기(220)는 지정된 명령을 생성할 수 있다. 지정된 명령은 외부의 호스트 장치의 요청에 따라, 또는 내부적인 스케줄에 따라 생성될 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다.
S420 단계에서, 메모리 제어기(220)는 지정된 명령을 불휘발성 메모리 장치(210)로 전달할 수 있다. 지정된 명령에 응답하여, S430 단계에서, 불휘발성 메모리 장치(210)는 지정된 동작을 수행할 수 있다. 지정된 동작은 쓰기 동작, 소거 동작 또는 읽기 동작을 포함할 수 있다.
지정된 명령이 완료되는 것에 응답하여, S440 단계에서, 메모리 제어기(220)는 검사 명령을 불휘발성 메모리 장치(210)에 전달할 수 있다. 검사 명령에 응답하여, S450 단계에서, 불휘발성 메모리 장치(210)는 검사 동작을 수행할 수 있다. S460 단계에서, 불휘발성 메모리 장치(210)는 검사 동작의 결과를 상태 정보로 메모리 제어기(220)로 전달할 수 있다. S460 단계는 도 10의 S330 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다.
S470 단계에서, 상태 정보가 상태 페일을 가리키면, S480 단계가 수행된다. S480 단계에서, 메모리 제어기(220)는 배드 영역을 지정할 수 있다. S480 단계는 도 10의 S350 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다. S490 단계에서, 메모리 제어기(220)는 배드 영역의 정보를 외부의 호스트 장치에 보고할 수 있다.
S440 단계에서, 상태 정보가 상태 페일을 가리키지 않으면, 메모리 제어기(220)는 지정된 명령 및 검사 명령과 연관된 프로세스를 종료할 수 있다.
상술된 바와 같이 지정된 명령에 발생된 때에, 메모리 제어기(220)는 지정된 명령을 통해 불휘발성 메모리 장치(210)가 지정된 동작을 수행하도록 지시한 후에, 검사 명령을 통해 불휘발성 메모리 장치(210)가 검사 동작을 수행하도록 지시할 수 있다. 예를 들어, 지정된 명령은 메모리 블록의 메모리 셀들을 소거하는 소거 명령일 수 있다. 불휘발성 메모리 장치(210)는 메모리 블록의 메모리 셀들을 소거한 후에, 검사 동작을 수행할 수 있다.
도 12는 스토리지 장치(200)의 동작 방법의 제3 예를 보여준다. 도 9 및 도 12를 참조하면, S510 단계에서, 메모리 제어기(220)는 지정된 명령을 생성할 수 있다. 지정된 명령은 외부의 호스트 장치의 요청에 따라, 또는 내부적인 스케줄에 따라 생성될 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다. 지정된 명령은 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다.
S520 단계에서, 메모리 제어기(220)는 지정된 명령을 불휘발성 메모리 장치(210)로 전달할 수 있다. 지정된 명령에 응답하여, S530 단계에서, 불휘발성 메모리 장치(210)는 검사 동작을 수행할 수 있다. S540 단계에서, 불휘발성 메모리 장치(210)는 검사 동작의 결과를 상태 정보로 메모리 제어기(220)로 전달할 수 있다. S540 단계는 도 10의 S330 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다
S550 단계에서, 상태 정보가 상태 페일을 가리키면, S560 단계가 수행된다. S560 단계에서, 메모리 제어기(220)는 배드 영역을 지정할 수 있다. S560 단계는 도 10의 S350 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다. S570 단계에서, 메모리 제어기(220)는 배드 영역의 정보를 외부의 호스트 장치에 보고할 수 있다. 이후에, 지정된 명령과 연관된 프로세스는 종료된다.
S550 단계에서, 상태 정보가 상태 페일을 가리키지 않으면, 검사 동작과 연관된 프로세스는 종료될 수 있다. S550 단계와 병렬적으로, S580 단계에서, 상태 정보가 상태 페일을 가리키면, 지정된 명령과 연관된 프로세스는 종료된다. S580 단계에서 상태 정보가 상태 페일을 가리키지 않으면, S590 단계가 수행된다.
S590 단계에서, 지정된 명령에 따라 검사 동작이 완료되는 것에 응답하여, 불휘발성 메모리 장치(210)는 지정된 동작을 수행할 수 있다. 지정된 동작은 쓰기 동작, 소거 동작 또는 읽기 동작을 포함할 수 있다. 이후에, 메모리 제어기(220)는 지정된 명령 및 검사 명령과 연관된 프로세스를 종료할 수 있다.
상술된 바와 같이, 지정된 명령이 발생된 때에, 메모리 제어기(220)는 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다. 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함하는 지정된 명령에 응답하여, 불휘발성 메모리 장치(210)는 검사 동작을 수행하고, 그리고 검사 동작에서 에러가 감지되지 않은 때에 지정된 동작을 수행할 수 있다. 예를 들어, 지정된 명령은 소거 상태의 메모리 셀들을 포함하는 소거 상태의 메모리 블록에 대한 첫 번째의 쓰기 명령일 수 있다. 불휘발성 메모리 장치(210)는 소거 상태의 메모리 셀들을 포함하는 메모리 셀들에 처음으로 데이터를 기입하기 전에, 검사 동작을 수행할 수 있다.
도 13은 스토리지 장치(200)의 동작 방법의 제4 예를 보여준다. 도 9 및 도 14를 참조하면, S610 단계에서, 메모리 제어기(220)는 지정된 명령을 생성할 수 있다. 지정된 명령은 외부의 호스트 장치의 요청에 따라, 또는 내부적인 스케줄에 따라 생성될 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다. 지정된 명령은 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다.
S620 단계에서, 메모리 제어기(220)는 지정된 명령을 불휘발성 메모리 장치(210)로 전달할 수 있다. 지정된 명령에 응답하여, S630 단계에서, 불휘발성 메모리 장치(210)는 지정된 동작을 수행할 수 있다. 지정된 동작은 쓰기 동작, 소거 동작 또는 읽기 동작을 포함할 수 있다.
S640 단계에서, 지정된 명령에 따라 지정된 동작이 완료되는 것에 응답하여, 불휘발성 메모리 장치(210)는 검사 동작을 수행할 수 있다. S650 단계에서, 불휘발성 메모리 장치(210)는 검사 동작의 결과를 상태 정보로 메모리 제어기(220)로 전달할 수 있다. S650 단계는 도 10의 S330 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다
S660 단계에서, 상태 정보가 상태 페일을 가리키면, S670 단계가 수행된다. S670 단계에서, 메모리 제어기(220)는 배드 영역을 지정할 수 있다. S670 단계는 도 10의 S350 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다. S680 단계에서, 메모리 제어기(220)는 배드 영역의 정보를 외부의 호스트 장치에 보고할 수 있다. 이후에, 지정된 명령과 연관된 프로세스는 종료된다.
S660 단계에서, 상태 정보가 상태 페일을 가리키지 않으면, 지정된 명령과 연관된 프로세스는 종료될 수 있다.
상술된 바와 같이, 지정된 명령이 발생된 때에, 메모리 제어기(220)는 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다. 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함하는 지정된 명령에 응답하여, 불휘발성 메모리 장치(210)는 지정된 동작을 수행하고, 그리고 검사 동작을 수행할 수 있다. 예를 들어, 지정된 명령은 메모리 블록의 메모리 셀들을 소거하는 소거 명령일 수 있다. 불휘발성 메모리 장치(210)는 메모리 블록의 메모리 셀들을 소거한 후에, 검사 동작을 수행할 수 있다.
도 14는 스토리지 장치(200)의 동작 방법의 제5 예를 보여준다. 도 9 및 도 15를 참조하면, S710 단계에서, 메모리 제어기(220)는 지정된 명령을 생성할 수 있다. 지정된 명령은 외부의 호스트 장치의 요청에 따라, 또는 내부적인 스케줄에 따라 생성될 수 있다. 지정된 명령은 쓰기 명령, 소거 명령 또는 읽기 명령을 포함할 수 있다. 지정된 명령은 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다.
S720 단계에서, 메모리 제어기(220)는 지정된 명령을 불휘발성 메모리 장치(210)로 전달할 수 있다. 지정된 명령에 응답하여, S730 단계에서, 불휘발성 메모리 장치(210)는 지정된 동작의 제1 부분을 수행할 수 있다. 지정된 동작은 쓰기 동작, 소거 동작 또는 읽기 동작을 포함할 수 있다.
S740 단계에서, 지정된 명령에 따라 지정된 동작의 제1 부분이 완료되는 것에 응답하여, 불휘발성 메모리 장치(210)는 검사 동작을 수행할 수 있다. S750 단계에서, 불휘발성 메모리 장치(210)는 검사 동작의 결과를 상태 정보로 메모리 제어기(220)로 전달할 수 있다. S750 단계는 도 10의 S330 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다
S760 단계에서, 상태 정보가 상태 페일을 가리키면, S770 단계가 수행된다. S770 단계에서, 메모리 제어기(220)는 배드 영역을 지정할 수 있다. S770 단계는 도 10의 S350 단계와 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다. S780 단계에서, 메모리 제어기(220)는 배드 영역의 정보를 외부의 호스트 장치에 보고할 수 있다. 이후에, 지정된 명령과 연관된 프로세스는 종료된다.
S760 단계와 병렬적으로, S790 단계에서, 상태 정보가 상태 페일을 가리키면, 지정된 명령과 연관된 프로세스는 종료된다. S790 단계에서 상태 정보가 상태 페일을 가리키지 않으면, S800 단계가 수행된다.
S800 단계에서, 지정된 명령에 따라 검사 동작이 완료되는 것에 응답하여, 불휘발성 메모리 장치(210)는 지정된 동작의 제2 부분을 수행할 수 있다. 이후에, 메모리 제어기(220)는 지정된 명령 및 검사 명령과 연관된 프로세스를 종료할 수 있다.
상술된 바와 같이, 지정된 명령이 발생된 때에, 메모리 제어기(220)는 검사 동작을 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함할 수 있다. 가리키는 기술(descriptor/argument) 또는 동작 코드(operation code)를 포함하는 지정된 명령에 응답하여, 불휘발성 메모리 장치(210)는 지정된 동작의 제1 부분을 수행하고, 검사 동작을 수행하고, 그리고 지정된 동작의 제2 부분을 수행할 수 있다.
도 15는 스토리지 장치(200)의 동작 방법의 제6 예를 보여준다. 도 1, 도 2, 도 9 및 도 15를 참조하면, 불휘발성 메모리 장치(100)는 지정된 명령으로써 쓰기 명령을 수신할 수 있다. 쓰기 명령은 주소 및 데이터와 함께 수신될 수 있다.
S810 단계에서, 불휘발성 메모리 장치(100)는 수신된 데이터를 페이지 버퍼 블록(130)에 로드할 수 있다. S810 단계는 쓰기 동작에 속할 수 있다.
S820 단계에서, 페이지 버퍼 블록(130)은 로드된 데이터에 기반하여 비트 라인들(BL1, BL2)을 바이어스할 수 있다. 예를 들어, 페이지 버퍼 블록(130)은 프로그램 될 메모리 셀들에 대응하는 비트 라인에 제2 논리 레벨의 전압(예를 들어, 접지 전압)을 바이어스할 수 있다. 페이지 버퍼 블록(130)은 프로그램 금지될 메모리 셀들에 대응하는 비트 라인에 제1 논리 레벨의 전압(예를 들어, 전원 전압)을 바이어스할 수 있다. S820 단계는 쓰기 동작에 속할 수 있다. 또한, S820 단계는 검사 동작의 바이어스 전압(VBA)을 인가하는 단계에 해당할 수 있다.
S830 단계에서, 행 디코더 블록(120)은 접지 선택 라인(GSL)에 턴-오프 전압을 인가할 수 있다. 행 디코더 블록(120)은 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 패스 전압을 인가할 수 있다. 행 디코더 블록(120)은 워드 라인들(WL1~WL8)에 패스 전압을 인가할 수 있다. 패스 전압은 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 할 수 있다. S830 단계는 쓰기 동작에 속할 수 있다. 또한, S830 단계는 검사 동작의 턴-온 전압(VON)을 인가하는 단계, 턴-오프 전압(VOFF)을 인가하는 단계, 그리고 검사 전압(VCK)을 인가하는 단계에 해당할 수 있다. S820 단계 및 S830 단계는 검사 동작의 제1 시간 구간에 해당할 수 있다.
S840 단계에서, 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL1)의 전압들을 감지할 수 있다. S850 단계에서, 제어 로직 블록(170)은 비트 라인들(BL1, BL2)의 전압들이 변하는지 판단할 수 있다. S840 단계 및 S850 단계는 검사 동작의 제2 시간 구간에 해당할 수 있다. S820 단계 내지 S850 단계는 검사 동작의 제1 페이즈에 해당할 수 있다.
S850 단계에서, 비트 라인들(BL1, BL2)의 전압들이 변하지 않는 것에 응답하여, S860 단계에서, 행 디코더 블록(120)은 선택된 워드 라인에 프로그램 전압을 인가할 수 있다. S860 단계는 프로그램 동작에 속할 수 있다.
S870 단계에서, 불휘발성 메모리 장치(100)는 검증을 수행할 수 있다. 페이지 버퍼 블록(130)은 비트 라인들에 양전압을 프리차지한 후 플로팅할 수 있다. 행 디코더 블록(120)은 비선택된 워드 라인들, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 읽기 패스 전압을 인가할 수 있다. 읽기 패스 전압은 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터들(SSTa, SSTb), 그리고 비선택된 메모리 셀들을 턴-온 할 수 있다. 행 디코더 블록(120)은 선택된 워드 라인에 검증 전압을 인가할 수 있다. 디벨러프 시간이 경과한 후에, 페이지 버퍼 블록(130)은 비트 라인들(BL1, BL2)의 전압들을 래치할 수 있다.
S880 단계에서, 제어 로직 블록(170)은 프로그램 패스를 판단할 수 있다. 선택된 메모리 셀들의 문턱 전압들이 검증 전압 이상이 되면, 제어 로직 블록(170)은 패스를 판단할 수 있다. 페일이 판단되는 것에 응답하여, 불휘발성 메모리 장치(100)는 S860 단계를 다시 수행할 수 있다. 패스가 판단되는 것에 응답하여, 쓰기 동작의 프로세스가 종료될 수 있다.
S850 단계에서, 비트 라인들(BL1, BL2) 중 적어도 하나의 전압이 변하는 것에 응답하여, S890 단계에서, 불휘발성 메모리 장치(100)는 쓰기 동작을 종료할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 도 8을 참조하여 설명된 검사 동작의 제2 페이즈를 더 수행할 수 있다. 쇼트 채널의 에러가 확인되면, 불휘발성 메모리 장치(100)는 S900 단계에서 상태 페일을 제어기(220)에 보고할 수 있다. 이후에, 쓰기 동작과 연관된 프로세스는 종료될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 16을 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(1371b, 1372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(1271b, 1272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310), 층간 절연막(1315), 그리고 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331~1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(1330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(1210)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(1310)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(1315)은 공통 소스 라인(1320), 복수의 워드 라인들 (1330), 복수의 셀 컨택 플러그들(1340), 제1 메탈층(1350a, 1350b, 1350c), 및 제2 메탈층(1360a, 1360b, 1360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 16에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341~1347; 1340)과 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 16을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 16을 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(1303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(1271a, 1272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 16을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더 블록
130: 페이지 버퍼 블록
140: 패스 페일 체크 블록
150: 데이터 입력 및 출력 블록
160: 버퍼 블록
170: 제어 로직 블록
171: 쇼트 채널 검출기
200: 스토리지 장치
210: 불휘발성 메모리 장치
220: 메모리 제어기
230: 버퍼 메모리

Claims (20)

  1. 셀 스트링들을 포함하고, 상기 셀 스트링들의 각각은 기판 위에서 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인을 통해 상기 셀 스트링들의 상기 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 상기 셀 스트링들의 상기 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 상기 셀 스트링들의 상기 스트링 선택 트랜지스터에 연결되는 행 디코더; 그리고
    비트 라인들을 통해 상기 셀 스트링들에 연결되는 페이지 버퍼를 포함하고,
    검사 동작의 제1 구간에서, 상기 페이지 버퍼는 상기 비트 라인들에 제1 바이어스 전압을 인가하도록 구성되고,
    상기 검사 동작의 상기 제1 구간에서, 상기 행 디코더는 상기 접지 선택 라인에 턴-오프 전압을 인가하고, 상기 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 상기 워드 라인들에 제1 검사 전압을 인가하도록 구성되고, 그리고
    상기 검사 동작의 제2 구간에서, 상기 페이지 버퍼는 상기 비트 라인들의 전압들의 제1 변화들을 감지하도록 구성되고, 그리고
    상기 검사 동작의 상기 제2 구간에서, 상기 비트 라인들의 상기 전압들의 상기 제1 변화들이 감지되는 것에 응답하여 상태 페일 신호가 출력되는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 바이어스 전압은 양전압이고, 그리고
    상기 제1 검사 전압은 상기 제1 바이어스 전압보다 낮은 불휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 검사 동작의 제2 구간에서, 상기 페이지 버퍼는 상기 비트 라인들의 전압들이 감소하는 것에 응답하여 상기 상태 페일 신호를 출력하는 불휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 검사 동작의 제2 구간에서, 상기 페이지 버퍼는 상기 비트 라인들 제1 시간 구간 동안 플로팅한 후에 상기 비트 라인들의 상기 전압들의 상기 제1 변화들을 감지하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 상기 제1 검사 전압은 상기 제1 바이어스 전압보다 높은 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 검사 동작의 제2 구간에서, 상기 페이지 버퍼는 상기 비트 라인들의 전압들이 증가하는 것에 응답하여 상기 상태 페일 신호를 출력하는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 비트 라인들의 상기 전압들이 변하지 않는 것에 응답하여, 상기 상태 페일 신호가 출력되지 않고 상기 검사 동작이 종료되는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 검사 동작의 제3 구간에서, 상기 페이지 버퍼는 상기 비트 라인들에 제2 바이어스 전압을 인가하고,
    상기 검사 동작의 상기 제3 구간에서, 상기 행 디코더는 상기 접지 선택 라인에 상기 턴-오프 전압을 인가하고, 상기 스트링 선택 라인들에 상기 턴-온 전압을 인가하고, 그리고 상기 워드 라인들에 제2 검사 전압을 인가하고, 그리고
    상기 검사 동작의 제4 구간에서, 상기 페이지 버퍼는 상기 비트 라인들의 상기 전압들의 제2 변화들을 감지하는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 검사 전압은 상기 제2 바이어스 전압과 같은 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 비트 라인들 중에서 상기 제1 변화들이 발생한 제1 비트 라인들의 수와 상기 제2 변화들이 발생한 제2 비트 라인들의 수가 같은 것에 응답하여, 상기 상태 페일 신호의 출력은 생략되는 불휘발성 메모리 장치.
  11. 셀 스트링들을 포함하고, 상기 셀 스트링들의 각각은 기판 위에서 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치에 명령을 전송하도록 구성되는 제어기를 포함하고,
    상기 명령에 응답하여 상기 불휘발성 메모리 장치는 검사 동작을 수행하고,
    상기 검사 동작은:
    상기 셀 스트링들에 연결된 비트 라인들에 바이어스 전압을 인가하고, 상기 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 턴-오프 전압을 인가하고, 상기 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 상기 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 검사 전압을 인가하는 제1 구간; 그리고
    상기 비트 라인들의 전압들의 변화들을 감지하는 제2 구간을 포함하는 스토리지 장치.
  12. 제11항에 있어서,
    상기 비트 라인들의 상기 전압들이 상기 변화들이 감지되는 것에 응답하여, 상기 불휘발성 메모리 장치는 상기 제어기에 상태 페일 신호를 전송하는 스토리지 장치.
  13. 제11항에 있어서,
    상기 제어기는 지정된 명령을 상기 불휘발성 메모리 장치에 전송하기 전에 상기 명령을 상기 불휘발성 메모리 장치로 전송하도록 구성되고, 그리고
    상기 지정된 명령은 쓰기 명령, 읽기 명령 또는 소거 명령 중 적어도 하나를 포함하는 스토리지 장치.
  14. 제11항에 있어서,
    상기 제어기는 지정된 명령을 상기 불휘발성 메모리 장치에 전송한 이후에 상기 명령을 상기 불휘발성 메모리 장치로 전송하도록 구성되고, 그리고
    상기 지정된 명령은 쓰기 명령, 읽기 명령 또는 소거 명령 중 적어도 하나를 포함하는 스토리지 장치.
  15. 제11항에 있어서,
    상기 명령은 쓰기 명령, 읽기 명령 또는 소거 명령 중 하나이고, 그리고
    상기 불휘발성 메모리 장치는 상기 명령에 응답하여 상기 검사 동작을 수행한 후에 쓰기 동작, 읽기 동작 또는 소거 동작 중 상기 명령에 의해 지정된 동작을 수행하는 스토리지 장치.
  16. 제11항에 있어서,
    상기 명령은 쓰기 명령, 읽기 명령 또는 소거 명령 중 하나이고, 그리고
    상기 불휘발성 메모리 장치는 상기 명령에 응답하여 쓰기 동작, 읽기 동작 또는 소거 동작 중 상기 명령에 의해 지정된 동작을 수행한 후에 상기 검사 동작을 수행하는 스토리지 장치.
  17. 제11항에 있어서,
    상기 명령은 쓰기 명령, 읽기 명령 또는 소거 명령 중 하나이고, 그리고
    상기 불휘발성 메모리 장치는 상기 명령에 응답하여 쓰기 동작, 읽기 동작 또는 소거 동작 중 상기 명령에 의해 지정된 동작의 일부를 수행한 후에 상기 검사 동작을 수행하고, 그리고 상기 검사 동작을 수행한 후에 상기 지정된 동작의 나머지 일부를 수행하는 스토리지 장치.
  18. 제11항에 있어서,
    상기 명령은 쓰기 명령이고,
    상기 불휘발성 메모리 장치는 상기 명령과 함께 쓰기 데이터를 수신하고, 상기 쓰기 데이터에 기반하여 상기 비트 라인들에 상기 바이어스 전압을 포함하는 전압들을 인가하고, 상기 검사 전압으로서 상기 워드 라인들에 패스 전압을 인가하고, 상기 바이어스 전압이 인가된 비트 라인들의 전압들이 변함에 응답하여 상기 쓰기 동작에 따른 쓰기 동작을 중지하고, 그리고 상기 바이어스 전압이 인가된 상기 비트 라인들의 상기 전압들이 변하지 않음에 응답하여 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 스토리지 장치.
  19. 주변 영역 및 메모리 셀 영역을 포함하고,
    상기 메모리 셀 영역은:
    제1 금속 패드들; 그리고
    셀 스트링들을 포함하고, 상기 셀 스트링들의 각각은 기판 위에서 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하고,
    상기 주변 영역은:
    제2 금속 패드들;
    접지 선택 라인을 통해 상기 셀 스트링들의 상기 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 상기 셀 스트링들의 상기 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 상기 셀 스트링들의 상기 스트링 선택 트랜지스터에 연결되는 행 디코더; 그리고
    비트 라인들을 통해 상기 셀 스트링들에 연결되는 페이지 버퍼를 포함하고,
    상기 주변 영역은 상기 제1 금속 패드들 및 상기 제2 금속 패드들에 의해 수직으로 연결되고,
    검사 동작의 제1 구간에서, 상기 페이지 버퍼는 상기 비트 라인들에 바이어스 전압을 인가하도록 구성되고,
    상기 검사 동작의 상기 제1 구간에서, 상기 행 디코더는 상기 접지 선택 라인에 턴-오프 전압을 인가하고, 상기 스트링 선택 라인들에 턴-온 전압을 인가하고, 그리고 상기 워드 라인들에 검사 전압을 인가하도록 구성되고,
    상기 검사 동작의 제2 구간에서, 상기 페이지 버퍼는 상기 비트 라인들의 전압들의 변화들을 감지하도록 구성되고, 그리고
    상기 검사 동작의 상기 제2 구간에서, 상기 비트 라인들의 상기 전압들의 상기 변화들이 감지되는 것에 응답하여 상태 페일 신호가 출력되는 불휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 행 디코더는 상기 제1 금속 패드들의 제1 부분 및 상기 제2 금속 패드들의 제2 부분을 통해 상기 접지 선택 라인, 상기 스트링 선택 라인들 및 상기 워드 라인들에 연결되고, 그리고
    상기 페이지 버퍼는 상기 제1 금속 패드들의 제2 부분 및 상기 제2 금속 패드들의 제2 부분을 통해 상기 비트 라인들에 연결되는 불휘발성 메모리 장치.
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