KR20220036049A

KR20220036049A - Semiconductor dram Cell Structure and Manufacture Method Thereof

Info

Publication number: KR20220036049A
Application number: KR1020200118173A
Authority: KR
Inventors: 차오-춘 루
Original assignee: 에트론 테크놀로지, 아이엔씨.
Priority date: 2020-09-15
Filing date: 2020-09-15
Publication date: 2022-03-22
Also published as: KR102400382B1

Abstract

본 발명은 커패시터에 커플링된 비대칭 트랜지스터를 포함하는 DRAM 셀을 개시한다. 비대칭 트랜지스터는 아이솔레이터 영역으로부터 위쪽으로 연장되는 드레인 영역; 게이트 유전체 또는 아이솔레이터로부터 위쪽으로 연장되는 게이트 영역; 격리 층의 제1 부분으로부터 위쪽으로 연장되는 비대칭 트랜지스터의 소스 영역을 포함한다. 드레인 영역, 게이트 영역, 및 소스 영역의 위쪽 연장 방향은 원래의 실리콘 표면에 대해 수직이거나 실질적으로 수직이다. 더욱이, 커패시터는 부분적으로 오목하게 형성되고 격리 층은 오목부 내에 위치한다. 커패시터는 격리 층의 제2 부분으로부터 위쪽으로 연장된다. 커패시터 전극의 직립 부분, 절연 층의 제3 부분, 및 카운터 전극의 위쪽 연장 방향방향의 실리콘 표면에 대해 수직이거나 실질적으로 수직이다.The present invention discloses a DRAM cell comprising an asymmetric transistor coupled to a capacitor. The asymmetric transistor includes a drain region extending upward from the isolator region; A gate region extending upward from the gate dielectric or isolator; and a source region of the asymmetric transistor extending upwardly from the first portion of the isolation layer. The upward extension direction of the drain region, gate region, and source region is perpendicular or substantially perpendicular to the original silicon surface. Moreover, the capacitor is formed to be partially recessed and the isolation layer is located within the recess. A capacitor extends upward from the second portion of the isolation layer. It is perpendicular or substantially perpendicular to the silicon surface in the upwardly extending direction of the upright portion of the capacitor electrode, the third portion of the insulating layer, and the counter electrode.

Description

Semiconductor DRAM cell structure and manufacturing method {Semiconductor dram Cell Structure and Manufacture Method Thereof}

본 발명은 DRAM에 관한 것으로, 특히 병렬로 셀프 정렬된 세 개의 단자를 갖는 트랜지스터를 가지며 누설이 적은 커패시터를 갖는 DRAM 셀에 관한 것이다.The present invention relates to DRAM, and more particularly to a DRAM cell having a transistor with three terminals self-aligned in parallel and a low-leakage capacitor.

이 출원은 2019년 3월 27일에 출원된 미국 가출원 번호 62/824,315, 2019년 3월 15일에 출원된 미국 가출원 번호 62/818,753, 및 2019년 4월 3일에 출원된 미국 가출원 번호 62/828,485의 우선권을 주장하며, 그 내용은 여기에 참조로서 병합된다.This application is related to U.S. Provisional Application No. 62/824,315, filed March 27, 2019, U.S. Provisional Application No. 62/818,753, filed March 15, 2019, and U.S. Provisional Application No. 62/, filed April 3, 2019. 828,485, the contents of which are incorporated herein by reference.

마이크로일렉트로닉스(microelectronics) 시스템을 만들기 위해, 논리(또는 SOC(System on Chip)) 기능과 메모리(SRAM, DRAM, Flash NAND/NOR 등) 기능이, 하나의 실리콘 다이(silicon die) 상에 또는 개별 칩의 조합으로, 효과적이고 효율적인 실행을 위해 결합될 필요가 있다. 가장 어려운 과제 중 하나는 논리 회로와 DRAM간에 대량의 데이터를 전송하는 방법이다. DRAM에 의해 제공되는 데이터 속도가 논리 회로가 요구하는 대역폭을 따라 잡을 수 없다는 것을 의미하는 "DRAM Wall"이 있다. 로직 회로의 프로세스, 트랜지스터, 및 상호 연결 시스템이 DRAM의 스케일링보다 훨씬 빠르게 스케일링됨에 따라 어려움이 증가하고 있다. 예를 들어, 트랜지스터를 갖춘 각 세대의 논리 회로 기술의 프로세스 노드는 7nm에서 5nm에 접근하는 반면, DRAM 처리 노드는 20nm에서 15nm로 훨씬 더 느리게 진행되고 있다. 그 결과, 많은 문제들이 - 예를 들어, 너무 많은 인터페이스, 전력 및 열 손실, 소음과 관련된 - 심하게 증가하고 해결방안이 부족하다.To create a microelectronics system, logic (or System on Chip (SOC)) functions and memory (SRAM, DRAM, Flash NAND/NOR, etc.) functions are stored on a single silicon die or on separate chips. A combination of these needs to be combined for effective and efficient implementation. One of the most difficult challenges is how to transfer large amounts of data between logic circuits and DRAM. There is a "DRAM Wall" which means that the data rate provided by DRAM cannot keep up with the bandwidth required by the logic circuit. The challenge is increasing as the processes, transistors, and interconnect systems of logic circuits scale much faster than DRAM scales. For example, the process node for each generation of logic circuit technology with transistors is approaching 7nm to 5nm, while the DRAM processing node is progressing much more slowly, from 20nm to 15nm. As a result, many problems - for example, those related to too many interfaces, power and heat losses, and noise - are multiplying and solutions are lacking.

그러므로, 논리 소자/회로와 DRAM 셀/회로를 밀접하고 최적으로 동기화하는 효과적인 DRAM 셀을 제공할 필요가 있다.Therefore, there is a need to provide effective DRAM cells that closely and optimally synchronize logic elements/circuits and DRAM cells/circuits.

여기에 설명된 발명은 로직 기술 마이그레이션(logic technology migration)이 무어의 법칙 요구를 따르는 것처럼, 논리 회로와 DRAM 사이의 DRAM 마이그레이션 경로를 훨씬 쉽고 빠르게 가속화하는 효과적인 DRAM 셀을 생성하는 것이다. 발명은 또한 로직 및 DRAM 모두에 대한 기술/칩 마이그레이션 비용을 감소시킨다.The invention described here is to create an effective DRAM cell that accelerates the DRAM migration path between logic circuits and DRAM much easier and faster, as logic technology migration follows Moore's Law requirements. The invention also reduces technology/chip migration costs for both logic and DRAM.

발명의 한 가지 목적은, 실리콘 표면으로부터 위쪽 및 아래쪽으로 연장되는 제1 전도성 영역, 실리콘 표면 위에 있으면서 실리콘 표면으로부터 위쪽으로 연장되는 게이트 구조, 실리콘 표면으로부터 위쪽 및 아래쪽으로 연장되는 제2 전도성 영역, 게이트 구조의 아래에 있으면서 제1 전도성 영역 및 제2 전도성 영역과 접촉하는 채널 영역, 실리콘 표면의 아래에 형성된 오목부, 오목부 내에 위치하는 격리 층 - 여기서 격리 층은 오목부의 제1 측벽을 덮으면서 오목부의 바닥벽으로부터 위쪽으로 연장되는 제1 부분과, 오목부의 바닥면을 덮는 제2 부분을 포함함 -, 및 실리콘 표면에서 위쪽으로 그리고 실리콘 표면에서 격리 층의 제2 부분으로 아래쪽으로 연장되는 커패시터를 포함하는 DRAM 셀 구조를 제공하는 것이다. 제1 전도성 영역, 게이트 구조, 및 제2 전도성 영역의 위쪽 연장 방향은 실리콘 표면에 대해 수직이거나 실질적으로 수직이다.One object of the invention is to provide a first conductive region extending upward and downward from the silicon surface, a gate structure over the silicon surface and extending upward from the silicon surface, a second conductive region extending upward and downward from the silicon surface, a gate. a channel region underlying the structure and in contact with the first conductive region and the second conductive region, a recess formed beneath the silicon surface, and an isolation layer located within the recess, wherein the isolation layer is recessed and covers the first sidewall of the recess. a capacitor comprising a first portion extending upward from the bottom wall of the portion, a second portion covering the bottom surface of the recess, and extending upward from the silicon surface and downward from the silicon surface to the second portion of the isolation layer. To provide a DRAM cell structure including. The upward extension direction of the first conductive region, gate structure, and second conductive region is perpendicular or substantially perpendicular to the silicon surface.

발명의 일 측면에 따르면, 커패시터는 제2 전도성 영역과 접촉하는 연결 부분 및 격리 층의 제2 부분으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극, 격리 층의 제2 부분으로부터 위쪽으로 연장되는 제3 부분 및 격리 층의 제2 부분을 덮는 제4 부분을 포함하는 절연 층, 및 절연 층의 제4 부분으로부터 위쪽으로 연장되는 제2 전극을 포함한다. 여기서, 절연 층은 제1 전극과 제2 전극 사이에 위치하고, 제1 전극의 직립 부분의 직립 부분, 절연 층의 제3 부분, 및 제2 전극의 위쪽 연장 방향은 실리콘 표면에 대해 수직이거나 실질적으로 수직이다. 더욱이, DRAM 셀 구조는 제1 전극의 직립 부분과 격리 층의 제1 부분 사이에 아이솔레이터(isolator)를 더 포함하고, 여기서 아이솔레이터의 상부 표면은 제2 전도성 영역의 상부 표면보다 더 낮고, 제1 전극의 연결 부분은 아이솔레이터의 상부 표면을 덮는다.According to one aspect of the invention, the capacitor includes a first electrode comprising a connecting portion in contact with a second conductive region and an upright portion extending upwardly from the second portion of the isolating layer, an insulating layer comprising a third portion and a fourth portion covering the second portion of the insulating layer, and a second electrode extending upwardly from the fourth portion of the insulating layer. wherein the insulating layer is positioned between the first electrode and the second electrode, and the upright portion of the upright portion of the first electrode, the third portion of the insulating layer, and the upwardly extending direction of the second electrode are perpendicular to or substantially perpendicular to the silicon surface. It is vertical. Moreover, the DRAM cell structure further includes an isolator between the upright portion of the first electrode and the first portion of the isolation layer, wherein the upper surface of the isolator is lower than the upper surface of the second conductive region and the first electrode The connecting portion covers the upper surface of the isolator.

발명의 다른 측면에 따르면, 절연 층은 제1 전극의 연결 부분과 접촉하는 제5 부분을 더 포함하고, 여기서 절연 층의 제5 부분, 제1 전극의 연결 부분, 및 제2 전극의 상부 표면들은, 게이트 구조의 상부 표면보다 더 낮지 않다. 게다가, 절연 층의 제5 부분, 제1 전극의 연결 부분, 및 제2 전극의 상부 표면들은 수평면(horizontal plane)을 따라 정렬된다.According to another aspect of the invention, the insulating layer further includes a fifth portion in contact with the connecting portion of the first electrode, wherein the fifth portion of the insulating layer, the connecting portion of the first electrode, and the upper surfaces of the second electrode are , no lower than the top surface of the gate structure. Moreover, the fifth part of the insulating layer, the connecting part of the first electrode, and the upper surfaces of the second electrode are aligned along the horizontal plane.

발명의 다른 측면에 따르면, 제1 전도성 영역 및 제2 전도성 영역의 상부 표면들은 게이트 구조의 상부 표면보다 더 낮거나 또는 더 낮지 않다. 또한, 제1 전도성 영역 및 제2 전도성 영역의 상부 표면들은 수평면을 따라 정렬된다.According to another aspect of the invention, the top surfaces of the first conductive region and the second conductive region are lower or no lower than the top surface of the gate structure. Additionally, the upper surfaces of the first conductive region and the second conductive region are aligned along the horizontal plane.

발명의 또 다른 측면에 따르면, 제1 전도성 영역의 상부 표면은 실리콘 표면보다 더 높고, 제1 전도성 영역은 실리콘 표면으로부터 제1 아이솔레이터 영역까지 아래쪽으로 연장된다. 더욱이, 제1 전도성 영역은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역 및 제1 아이솔레이터 영역과 접촉한다.According to another aspect of the invention, the upper surface of the first conductive region is higher than the silicon surface and the first conductive region extends downward from the silicon surface to the first isolator region. Moreover, the first conductive region includes a lower portion and an upper portion vertically stacked over the lower portion, with the lower portion contacting the channel region and the first isolator region.

발명의 다른 측면에 따르면, 제2 전도성 영역의 상부 표면은 실리콘 표면보다 더 높고, 제2 전도성 영역은 실리콘 표면으로부터 격리 층의 제1 부분까지 아래쪽으로 연장된다. 그리고, 제2 전도성 영역은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역 및 격리 층의 제1 부분과 접촉한다.According to another aspect of the invention, the upper surface of the second conductive region is higher than the silicon surface and the second conductive region extends downward from the silicon surface to the first portion of the isolation layer. And, the second conductive region includes a lower portion and an upper portion vertically stacked over the lower portion, with the lower portion in contact with the channel region and the first portion of the isolation layer.

발명의 다른 측면에 따르면, 제1 전도성 영역의 형상 또는 크기는 제2 전도성 영역의 형상 또는 크기와 서로 다르다. 발명의 다른 측면에 따르면, DRAM 셀 구조는 실리콘 표면 위에 있으면서 게이트 구조의 적어도 두 개의 측벽을 덮는 스페이서(spacer)를 더 포함하고, 여기서 제1 전도성 영역 및 제2 전도성 영역은 스페이서와 접촉한다.According to another aspect of the invention, the shape or size of the first conductive region is different from the shape or size of the second conductive region. According to another aspect of the invention, the DRAM cell structure further includes a spacer over the silicon surface and covering at least two sidewalls of the gate structure, where the first conductive region and the second conductive region are in contact with the spacer.

발명의 또 다른 측면에 따르면, DRAM 셀 구조는 제2 전도성 영역의 하부 부분으로부터 그리고 격리 층의 제1 부분으로부터 유래된 아이솔레이터를 더 포함한다. 그리고, 아이솔레이터는 산화물 재료를 포함하고, 격리 층은 산화물 재료를 포함하고, 제2 전도성 영역은 실리콘 재료를 포함한다.According to another aspect of the invention, the DRAM cell structure further includes an isolator derived from a lower portion of the second conductive region and from a first portion of the isolation layer. And, the isolator includes an oxide material, the isolation layer includes an oxide material, and the second conductive region includes a silicon material.

본 발명의 이러한 목적과 다른 목적은 다양한 그림 및 도면 내에 도시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.These and other objects of the present invention will no doubt be apparent to those skilled in the art after reading the following detailed description of the preferred embodiments shown in the various figures and drawings.

도 1a 및 1b는 각각 제안된 새로운 DRAM 셀 구조의 단면도를 도시한다.
도 2a는 트랜지스터 게이트를 사용한 제1 처리 단계에 따르는 단면도를 도시한다.
도 2b는 드레인 영역 상의 아이솔레이터를 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 3a는 드레인 영역에서 오목부를 만들기 위한 식각 단계 및 오목부 내부에 격리 층의 형성 단계에 따르는 단면도를 도시한다.
도 4a는 도 3a에 따른 오목부 내부의 격리 층 위에 실리콘 층의 형성 단계에 따르는 단면도를 도시한다.
도 4b는 수직 드레인 영역(VTD)의 형성 단계에 따르는 단면도를 도시한다.
도 5a는 평평한 실리콘 표면의 형성 단계에 따르는 단면도를 도시한다.
도 5b는 이어지는 커패시터 형성을 위한 포토 리소그래피 패터닝 단계에 따르는 단면도를 도시한다.
도 6a는 커패시터 영역 내의 재료를 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 6b는 커패시터 영역에 오목부를 만들기 위한 식각 단계에 따르는 단면도를 도시한다.
도 7은 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층의 형성 단계에 따르는 단면도를 도시한다.
도 8은 설계된 높이로 커패시터 영역에서의 오목부 내에 SOG 층을 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 9는 커패시터 영역에서 오목부의 상부 상의 노출된 산화물 층을 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 10은 수직 소스 영역(VTS)의 형성 단계에 따르는 단면도를 도시한다.
도 11은 커패시터 영역에서의 오목부로부터 SOG 재료를 제거하기 위한 단계에 따르는 단면도를 도시한다.
도 12a는 본 발명의 제2 실시예에 따른 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층 및 VTS를 랩핑하도록 산화물 층을 성장시키기 위한 형성 단계에 따르는 단면도를 도시한다.
도 12b는 본 발명의 제1 실시예에 따른 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층 및 VTS를 랩핑하는 질화물 층을 증착하기 위한 형성 단계에 따르는 단면도를 도시한다.
도 13a는 도 12a에 따른 VTS의 상부 실리콘 영역을 노출시키기 위한 식각 단계에 따르는 단면도를 도시한다.
도 13b는 도 12b에 따른 커패시터 영역에서 오목부의 네 개의 측벽을 둘러싸는 질화물 스페이서를 남기기 위한 식각 단계에 따르는 단면도를 도시한다.
도 14a는 도 13a에 따른 상부 노출된 VTS 영역 상에 연결을 갖는 금속층의 형성 단계에 따르는 단면도를 도시한다.
도 14b는 도 13b에 따른 상부 노출된 VTS 영역 상에 연결을 갖는 금속층의 형성 단계에 따르는 단면도를 도시한다. 13B.
도 15는 측벽 상에 네 개의 필러를 형성하지만 커패시터 영역에서 오목부의 바닥에 이들 필러의 연결이 없는 금속 에치백 단계에 따르는 단면도를 도시한다.
도 16은 커패시터 영역에서 오목부 내에 SOG 재료를 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 17은 카운터 전극 플레이트 영역의 이어지는 형성을 위해 SOG 필러의 상부 부분을 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 18은 잘 정의된 카운터 전극 플레이트 영역의 보다 완전한 식각 단계에 따르는 단면도를 도시한다.
도 19는 커패시터 영역에서의 오목부 내의 SOG 필러를 제거한 후 고-유전율 유전 절연체를 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 20은 금속 상호 접속을 위한 형성 단계에 따르는 단면도를 도시한다.
도 21a는 대부분의 구성 요소에 대한 추가 설명과 함께 도 1a의 DRAM 셀 구조의 단면도를 도시한다.
도 21b는 대부분의 구성 요소에 대한 추가 설명과 함께 도 1b의 DRAM 셀 구조의 단면도를 도시한다.Figures 1A and 1B respectively show cross-sectional views of the proposed new DRAM cell structure.
Figure 2a shows a cross-sectional view following a first processing step using a transistor gate.
Figure 2b shows a cross-sectional view following an etch step to remove the isolator on the drain region.
Figure 3a shows a cross-sectional view following the etching steps to create a recess in the drain region and the formation of an isolation layer inside the recess.
Figure 4a shows a cross-sectional view following the formation stage of the silicon layer on the isolation layer inside the recess according to Figure 3a.
Figure 4b shows a cross-sectional view following the formation steps of the vertical drain region (VTD).
Figure 5a shows a cross-sectional view following the steps in forming a flat silicon surface.
Figure 5b shows a cross-sectional view following the photolithographic patterning steps for subsequent capacitor formation.
Figure 6A shows a cross-sectional view following an etch step to remove material within the capacitor region.
Figure 6b shows a cross-sectional view following the etching steps to create a recess in the capacitor area.
Figure 7 shows a cross-sectional view along the stages of formation of the oxide layer surrounding the four side walls and bottom surface of the recess in the capacitor region.
Figure 8 shows a cross-sectional view following the formation steps to fill the SOG layer in the recess in the capacitor area at the designed height.
Figure 9 shows a cross-sectional view following an etch step to remove the exposed oxide layer on top of the recess in the capacitor region.
Figure 10 shows a cross-sectional view following the formation steps of the vertical source region (VTS).
Figure 11 shows a cross-sectional view following steps for removing SOG material from a recess in the capacitor area.
Figure 12a shows a cross-sectional view following the formation steps for growing the oxide layer to wrap the VTS and the oxide layer surrounding the four side walls and bottom surface of the recess in the capacitor region according to the second embodiment of the invention.
Figure 12b shows a cross-sectional view following the formation steps for depositing a nitride layer wrapping the VTS and an oxide layer surrounding the four side walls and bottom surface of the recess in the capacitor region according to the first embodiment of the present invention.
Figure 13a shows a cross-sectional view following an etch step to expose the top silicon region of the VTS according to Figure 12a.
Figure 13b shows a cross-sectional view following an etching step to leave nitride spacers surrounding the four side walls of the recess in the capacitor region according to Figure 12b.
Figure 14a shows a cross-sectional view following the formation stage of the metal layer with connections on the upper exposed VTS region according to Figure 13a.
Figure 14b shows a cross-sectional view following the formation step of the metal layer with connections on the upper exposed VTS region according to Figure 13b. 13B.
Figure 15 shows a cross-section following a metal etch-back step forming four pillars on the sidewalls but without connection of these pillars at the bottom of the recess in the capacitor area.
Figure 16 shows a cross-sectional view following the forming steps for filling the SOG material in the recess in the capacitor area.
Figure 17 shows a cross-sectional view following an etching step to remove the upper portion of the SOG pillar for subsequent formation of the counter electrode plate region.
Figure 18 shows a cross-sectional view following a more complete etch step of a well-defined counter electrode plate area.
Figure 19 shows a cross-sectional view following the forming steps for filling the high-k dielectric insulator after removing the SOG filler in the recess in the capacitor region.
Figure 20 shows a cross-sectional view following the forming steps for a metal interconnection.
FIG. 21A shows a cross-sectional view of the DRAM cell structure of FIG. 1A along with additional descriptions of most components.
FIG. 21B shows a cross-sectional view of the DRAM cell structure of FIG. 1B along with additional descriptions of most components.

개시된 장치 및 방법의 아래에서 설명되는 실시예의 상세한 설명은 도면을 참조하여 제한이 아니라 실례로서 여기에 제시된다. 특정 실시예가 상세하게 도시되고 설명되었지만, 다양한 변경 및 수정이 첨부된 청구항의 범위를 벗어나지 않고서 이루어질 수 있음이 이해되어야 한다. 본 발명의 범위는 구성 요소의 개수, 구성 요소의 재료, 구성 요소의 형상, 구성 요소의 상대적인 배열 등에 결코 제한되지 않으며, 본 발명의 실시예의 일 예시로서 간단히 개시된다.The detailed description of the embodiments described below of the disclosed devices and methods is presented herein by way of example and not by way of limitation, with reference to the drawings. Although specific embodiments have been shown and described in detail, it should be understood that various changes and modifications may be made without departing from the scope of the appended claims. The scope of the present invention is in no way limited to the number of components, the materials of the components, the shape of the components, the relative arrangement of the components, etc., and is simply disclosed as an example of an embodiment of the present invention.

두 개의 발명된 DRAM 셀 구조를 보이는 도 1a 및 도 1b를 참조하여, 새로운 잘 설계된 실리콘 집적 회로 처리 방법에 의한 발명된 DRAM 셀 구조(WU 셀이라고 명명됨)가 소개된다. 이 WU 셀 구조는, 인접한 셀 트랜지스터(4)와 공유되는 비트 라인 접촉부(bit-line contact)(3)으로서 사용되는 드레인 영역(2) 및 이웃 셀 커패시터(10)와 공유되는 카운터 전극(counter-electrode)(9)으로부터의 고-유전율(high-k) 절연체(8)의 층으로 스토리지 전극 필러(storage-electrode pillar)(7)를 가진, 커패시터(6)와 연결된 소스 영역(5)이 있는 트랜지스터(Q1)를 가진다. 도체 라인(11)(금속, n+ 도핑된 폴리실리콘, 폴리사이드 등일 수 있음)은 드레인 영역(2)의 접촉부(3)의 개방 전도성 영역에 연결된다. 일 실시예에서, 드레인 영역은 아이솔레이터 영역(32)으로부터 위쪽으로 연장되는 수직 드레인 영역이고 아이솔레이터 영역(32)의 상부는 실리콘 표면(12)보다 더 낮다. 소스 영역(5)은 격리 층(71)으로부터 위쪽으로 연장되는 수직 소스 영역이고, 격리 층(71)의 상부는 실리콘 표면(12)보다 더 낮다. 더욱이, 트랜지스터(Q1)의 게이트 영역(1)도 게이트 유전 절연체(gate dielectric insulator)(13)로부터 위쪽으로 연장되고 게이트 영역(1)은 일종의 수직 게이트이다. 스토리지 전극 필러(7)는 격리 층(71)으로부터 위쪽으로 연장되는 수직 부분(vertical portion)을 갖고, 카운터 전극(9)은 고-유전율 절연체(8)로부터 위쪽으로 연장되는 수직 카운터 전극이다. 고-유전율 절연체(8)는 또한 격리 층(71)으로부터 위쪽으로 연장되는 수직 부분을 포함한다. 실리콘 표면은 트랜지스터가 평면형 트랜지스터(planar transistor)일 때 실리콘 기판 표면일 수 있고, 또는 새로운 트랜지스터가 FinFET 또는 삼중 게이트(tri-gate) 트랜지스터일 때, 핀 구조(fin structure)의 상부 표면일 수 있다.1A and 1B, which show two invented DRAM cell structures, an invented DRAM cell structure (named WU cell) by a new well-designed silicon integrated circuit processing method is introduced. This WU cell structure has a drain region (2) used as a bit-line contact (3) shared with the adjacent cell transistor (4) and a counter electrode (counter-electrode) shared with the neighboring cell capacitor (10). There is a source region (5) connected to the capacitor (6), with a storage-electrode pillar (7) as a layer of high-k insulator (8) from the electrode (9). It has a transistor (Q1). Conductor line 11 (can be metal, n+ doped polysilicon, polycide, etc.) is connected to the open conductive region of contact 3 of drain region 2. In one embodiment, the drain region is a vertical drain region that extends upward from isolator region 32 and the top of isolator region 32 is lower than silicon surface 12. Source region 5 is a vertical source region extending upward from isolation layer 71 , the top of isolation layer 71 being lower than silicon surface 12 . Moreover, the gate region 1 of the transistor Q1 also extends upward from the gate dielectric insulator 13, and the gate region 1 is a type of vertical gate. The storage electrode pillar 7 has a vertical portion extending upward from the isolation layer 71, and the counter electrode 9 is a vertical counter electrode extending upward from the high-k dielectric constant insulator 8. The high-k dielectric constant insulator 8 also includes a vertical portion extending upward from the isolation layer 71 . The silicon surface may be the silicon substrate surface when the transistor is a planar transistor, or the top surface of a fin structure when the new transistor is a FinFET or tri-gate transistor.

그러므로, 게이트/드레인/소스 영역의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 실질적으로 수직이다. 스토리지 전극 필러(7)/고-유전율 절연체(8)의 수직 부분의 위쪽 연장 방향도 또한 실리콘 표면(12)에 대해 수직 또는 실질적으로 수직이다. 더욱이, 카운터 전극(9)의 위쪽 연장 방향은 또한 실리콘 표면(12)에 대해 수직 또는 실질적으로 수직이다. WU 셀의 지오메트리(geometry)는, (1) 수직 드레인 영역(2), (2) 수직 게이트 영역(1)(FINFET, 삼중 게이트, 평면 트랜지스터 등이 될 수 있음), (3) 수직 부분이 있는 커패시터 스토리지 전극(7)(4)과 연결된 수직 소스 영역(5), (5) 수직 부분이 있는 고-유전율 유전체층 또는 절연체(8), 및 (6) 수직 카운터 전극 플레이트(9)의 고유한 특징으로 보여진 대로 구성된다. 수직 드레인 부분(2), 수직 게이트 영역(1), 수직 소스 영역(5), 커패시터 스토리지 전극(7)의 수직 부분, 고-유전율 유전체층 또는 절연체(8)의 수직 부분, 및 수직 카운터 전극 플레이트(9)는 평행하거나 실질적으로 평행하다.Therefore, the direction of upward extension of the gate/drain/source regions is perpendicular or substantially perpendicular to the silicon surface 12. The direction of upward extension of the vertical portion of the storage electrode pillar 7/high-k dielectric insulator 8 is also perpendicular or substantially perpendicular to the silicon surface 12. Moreover, the direction of upward extension of the counter electrode 9 is also perpendicular or substantially perpendicular to the silicon surface 12. The geometry of a WU cell is: (1) a vertical drain region (2), (2) a vertical gate region (1) (could be a FINFET, triple gate, planar transistor, etc.), (3) a vertical portion with Unique features of the vertical source region (5) connected to the capacitor storage electrode (7) (4), (5) high-k dielectric layer or insulator with vertical portion (8), and (6) vertical counter electrode plate (9). It is configured as shown. A vertical drain portion (2), a vertical gate region (1), a vertical source region (5), a vertical portion of the capacitor storage electrode (7), a vertical portion of the high-k dielectric layer or insulator (8), and a vertical counter electrode plate ( 9) are parallel or substantially parallel.

결과적으로, WU 셀의 전체 크기는 이러한 고유한 구조 혁신으로 인해 압착될 수 있고, 셀 크기는 이러한 수직 구조 사이에서 사용되는 다수의 셀프 정렬(self-alignment) 기술에 의해 특히 압축되어, 매우 작은 폼 팩터(form-factor)를 갖는 1T1C 메모리 셀이 될 수 있다. 더욱이, 드레인(2), 게이트(1), 소스(5), 및 카운터 전극 플레이트(9)와 같은 이 WU 셀의 필수적으로 연결된 영역이 모두 원래의 실리콘 표면(12)보다 높게 올라가 있기 때문에, 이러한 접촉 영역을 연결하는 데 사용되는, 의 훨씬 더 콤팩트한 피치(pitch)(선폭(line width) + 공간) 규칙의 필수 상호 연결(necessary interconnection)(금속 회선(metal line) 등)이 더 평평한(flatter) 표면 토포그래피(topography)로 인해 달성될 수 있다.As a result, the overall size of the WU cell can be compressed due to this unique structural innovation, and the cell size is particularly compressed by the multiple self-alignment techniques used between these vertical structures, resulting in a very small foam. It can be a 1T1C memory cell with a form-factor. Moreover, since the essentially connected regions of this WU cell, such as the drain (2), gate (1), source (5), and counter electrode plate (9), are all raised above the original silicon surface (12), these Necessary interconnections (metal lines, etc.) of the much more compact pitch (line width + space) rule, used to connect contact areas, are flatter. ) can be achieved due to surface topography.

이 WU 셀을 만드는 방법에 관한 일 실시예는 아래에서 설명된다(예를 들어, FinFET/삼중 게이트 트랜지스터와 같은, 핀 구조 트랜지스터는 이어지는 프로세스에 사용되는 것으로 가정되지만 평면 트랜지스터 등과 같은 다른 유형의 트랜지스터도 마찬가지로 사용될 수 있다).One embodiment of how to make this WU cell is described below (fin structure transistors, e.g. FinFET/triple gate transistors, are assumed to be used in the subsequent process, but other types of transistors, such as planar transistors, etc. can be used similarly).

(a) p형 실리콘 웨이퍼 기판(트리플 웰(triple-well) 또는 트윈 웰(twin-well) 구조 등의 p웰(p-well)일 수 있음) 위에 산화물(Oxide)-1 층을 성장시킨다. 이후 질화물(Nitride)-1의 층을 증착한다. 이후, 만들어질 장래의 트랜지스터를 배치하기 위한 활성 영역을 정의하기 위해 포토 리소그래피(photolithography) 방법을 사용한다. 이러한 활성 영역의 외부에서, 실리콘 재료는 식각되어 나가고 열 성장된 산화물-2 영역(20)(또는 증착된 산화물 등)을 사용하여 그 표면이 실리콘 표면 아래에 약 25 내지 30nm인 얕은 트렌치 격리(shallow trench isolation, STI)를 형성하며, STI 두께는 실리콘 기판 내로 깊게 별개로 500-2000nm가 될 수 있다. 도 2a는 그 결과 - 게이트 영역(21), 게이트 유전체(gate-dielectric)로서 아래에 있는 산화물-3 층(22), 게이트 구조(21)의 상부의 위에 있는 Cap-1 층(23)(질화물-4 층(232)/산화물-4 층(231) 포함), 및 게이트 영역(21)을 둘러싸는 스페이서(24)(질화물-5 층(242)/산화물-5 층(241) 포함) - 를 보인다. 스페이서의 재료는 질화물, 또는 산화물, 또는 저유전상수 재료(low dielectric constant material)(k<3과 같은), 또는 이들의 임의의 조합일 수 있다. 절연 영역(예를 들어, FinFET 또는 평면 트랜지스터 각각의 STI)은 잘 알려진 일반적인 처리 방법에 따라 형성되어 있다. 그 다음, 도 2b에 보여진 대로, 드레인 영역을 위해 절연체(게이트 유전체(22)를 포함함)를 제거하기 위한 포토 리소그래피 프로세스 및 이방성(anisotropic) 식각 프로세스을 사용한다.(a) An oxide-1 layer is grown on a p-type silicon wafer substrate (which may be a p-well such as a triple-well or twin-well structure). Afterwards, a layer of nitride-1 is deposited. Afterwards, a photolithography method is used to define the active area for placing future transistors. Outside of this active region, the silicon material is etched away and a shallow trench isolation whose surface is approximately 25 to 30 nm below the silicon surface is formed using thermally grown oxide-2 regions 20 (or deposited oxide, etc.). It forms trench isolation (STI), and the STI thickness can be 500-2000 nm separately deep into the silicon substrate. Figure 2a shows the result - a gate region 21, an oxide-3 layer 22 below as the gate-dielectric, and a Cap-1 layer 23 (nitride) on top of the gate structure 21. -4 layers 232/oxide-4 layers 231), and a spacer 24 surrounding the gate region 21 (including nitride-5 layers 242/oxide-5 layers 241) - see. The material of the spacer may be a nitride, or an oxide, or a low dielectric constant material (such as k<3), or any combination thereof. The isolation region (e.g. FinFET or STI of planar transistor respectively) is formed according to well-known general processing methods. A photo lithography process and an anisotropic etch process are then used to remove the insulator (including gate dielectric 22) for the drain region, as shown in Figure 2b.

(b) 이방성 식각 방법을 사용하여 활성 영역 내에서 노출된 실리콘 재료를 파내어 오목면(concave)-1 영역(31)을 형성하고, 이러한 오목면-1 영역(31)의 깊이는, 25nm 또는 30nm 깊이로서, STI(20)(실리콘 표면에서 약 20nm 깊이)의 표면보다 더 깊을 수 있다. 그 다음, 두꺼운 산화물-6 층(32)을 증착하여 오목면-1 영역(31)을 채우고, 도 3a에 보여진 대로, 산화물-6 층(32)의 일부가 오목면-1 영역(31) 내부에 남는 것을 보장하기 위해 에치백(etch-back) 기술을 사용한다. 남아 있는 산화물-6 층(32)의 상부는 실리콘 표면(12)보다 더 낮고, 남아 있는 산화물-6 층(32)은 아이솔레이터 영역(isolator region)이다.(b) An anisotropic etching method is used to dig out the exposed silicon material within the active region to form a concave-1 region 31, and the depth of this concave-1 region 31 is 25 nm or 30 nm. As a depth, it can be deeper than the surface of STI 20 (about 20 nm deep from the silicon surface). A thick oxide-6 layer 32 is then deposited to fill the concave-1 region 31, with a portion of the oxide-6 layer 32 remaining inside the concave-1 region 31, as shown in FIG. 3A. Uses etch-back technology to ensure that the The top of the remaining oxide-6 layer 32 is lower than the silicon surface 12, and the remaining oxide-6 layer 32 is an isolator region.

(c) 그 다음, 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 또는 원자 층 증착(atomic Layer Deposition, ALD) 기술이, 오목면-1 영역(31) 내부의 산화물-6 층(32) 위의 실리콘 함유 재료(silicon containing material)(41)(실리콘, SiC, 또는 SiGe와 같은)의 층을 달성하기 위한 단결정 시드(single-crystalline seeds)로서 오목면-1 영역(31)의 측벽 상에 노출된 실리콘으로부터 성장시키기 위해 사용된다(도 4a). 이 SEG 또는 ALD 프로세스는, 도 4b에 보여진 대로, 수직으로 형성된 드레인 영역(42) 내에서 증가하는 높이 및 일부 제어된 도핑 농도로 계속될 수 있다. 이러한 수직 드레인 영역(42)은 수직 티어링 드레인(Vertical Tiering Drain, VTD)이라고 명명될 수 있다.(c) Selective Epitaxy Growth (SEG) or Atomic Layer Deposition (ALD) technology is then applied to the oxide-6 layer 32 inside the concave-1 region 31. Exposed on the sidewalls of the concave-1 region 31 as single-crystalline seeds to achieve a layer of silicon containing material 41 (such as silicon, SiC, or SiGe). used for growth from silicon (Figure 4a). This SEG or ALD process can continue with increasing height and some controlled doping concentration within the vertically formed drain region 42, as shown in Figure 4b. This vertical drain region 42 may be named Vertical Tiering Drain (VTD).

(d) 그 다음, 산화물-7 층(51)이 증착되고, 이후, 도 5a에 보여진 대로, 평평한 실리콘 표면이 달성되는 것(원래의 실리콘 표면(12)과 대조적으로 기준 표면(52)이라고 함)을 보장하기 위해 에치백된다. 그 다음, 도 5b에 보여진 대로, 포토 리소그래피가, 이어지는 커패시터 포메이션(formation)을 위한 포토 레지스트(53)의 패턴을 생성하기 위해 실행된다.(d) An oxide-7 layer 51 is then deposited, after which a flat silicon surface is achieved (referred to as reference surface 52, in contrast to pristine silicon surface 12), as shown in Figure 5A. ) is etch-backed to ensure that Photolithography is then performed to create a pattern of photoresist 53 for subsequent capacitor formation, as shown in FIG. 5B.

(e) 도 6a는, 이후, 산화물-7 층(51)의 일부가 커패시터 영역 내에서 제거되고, 질화물-5 층(242)의 일부 및 산화물-3 층(22)의 일부가 또한 제거되는 것을 보인다. 그 다음, 이방성 식각 방법이, 도 6b에 보여진 대로, 장래 형성되는 커패시터의 한 부분으로서 사용될 다른 오목면-2 영역(61)을 생성하기 위해 사용된다.(e) FIG. 6A shows that a portion of the oxide-7 layer 51 is then removed within the capacitor region, and a portion of the nitride-5 layer 242 and a portion of the oxide-3 layer 22 are also removed. see. An anisotropic etching method is then used to create another concave-2 region 61 to be used as part of the future formed capacitor, as shown in FIG. 6B.

(f) 더 나아가, 포토 레지스트(53)를 벗겨 내고 오목면-2 영역(61)의 측면과 바닥면을 둘러싸는 산화물-8 격리 층(isolating layer)(71)을 형성하고(이는 얇은 산화물-8 층(71)의 열 성장 방법 또는 고밀도 산화물-8 층(71)을 증착하여 수행될 수 있음), 이후, SOG(Spin on Glass) 재료를 사용하여 그 위에 있는 산화물-8의 네 개의 측벽과 바닥면 모두를 보호하고, 다른 기술을 사용하여 도 7에 도시된 산화물-8 격리 층(71) 구조를 갖는 오목면-2 영역(61)을 생성하기 위해 SOG를 제거한다.(f) Further, the photoresist 53 is peeled off and an oxide-8 isolating layer 71 surrounding the side and bottom surfaces of the concave-2 region 61 is formed (this is a thin oxide-8 isolating layer 71). This can be accomplished by thermal growth of the 8-layer 71 or by depositing a high-density oxide-8 layer 71), followed by four sidewalls of oxide-8 overlying it using Spin on Glass (SOG) material. Both bottom surfaces are protected and SOG is removed using different techniques to create concave-2 regions 61 with the oxide-8 isolation layer 71 structure shown in Figure 7.

(g) 그 다음, 두꺼운 SOG 층(80)을 증착하고 에치백 기술을 사용하여 도 8에 묘사된 대로, 설계된 높이로 오목면-2 영역(61)을 채우는 SOG 재료(80)를 원래의 실리콘 표면(12)보다 더 낮게 되도록 남겨둔다. 더 나아가, 오목면-2 영역(61)의 가장자리의 상부에 노출된 산화물-8 층(71)을 제거하지만 SOG 정의 표면 수준(SOG defined surface level)의 높이보다 더 깊지 않게 보장할 수 있도록 식각(이방성 또는 등방성 방식일 수 있음) 방법을 사용한다. 도 9에 보여진 대로, 오목면-2 영역(61)의 상부 측벽 상에 노출된 실리콘(91)이 있다.(g) A thick SOG layer 80 is then deposited and an etch-back technique is used to fill the SOG material 80 into the concave-2 region 61 to the designed height, as depicted in Figure 8. Leave it to be lower than the surface (12). Furthermore, the etch ( method (which may be anisotropic or isotropic) is used. As shown in Figure 9, there is exposed silicon 91 on the upper sidewall of concave-2 region 61.

(h) 그 다음, 노출된 실리콘(91)을 단결정 시딩(single-crystalline seeding) 구역으로 사용함으로써, 트랜지스터의 소스 에지에 나란한 수직 소스 영역이 SEG 또는 ALD 기술에 의해 일부 선택적 도핑 농도로 성장될 수 있다. 성장된 소스 영역은, 폴리실리콘, SiC, 또는 SiGe와 같은, 실리콘 접촉 재료(silicon contacting material)일 수 있다. 이 수직 소스 영역(92)은 VTS(Vertical Tiering Source)로 명명되고, 이는 단지 가볍게 도핑될 수 있거나, 또는 보다 정교한 요구 및 설계에 대해, 이 수직 소스 필러(vertical source pillar) 영역(92)은 다양한 도핑 농도 프로파일을 가질 수 있다). 필요하다면, 그 다음, 매우 짧은 시간 간격의 레이저 어닐링(laser annealing) 방법(또는 빠른 열적 어닐링(thermal annealing) 또는 기타 재결정(re-crystallization) 기술)이 사용되고 SEG(또는 ALD) 소스 영역(92)/드레인 영역(42)(도 10)을 포함하는 수직 확산 구역(diffusion area)의 높은 재료 품질을 달성 하기 위해 웨이퍼에 적용될 수 있다. 도 11은 SOG 재료가 오목면-2 영역(61)으로부터 제거될 수 있음을 보인다. 다른 예시에서, 도 2b, 도 3a, 도 4a, 및 도 4b에 보여진 유사한 프로세스에 기초하여 수직 드레인 영역(42) 및 수직 소스 영역(92)을 동시에 형성하는 것이 가능하다. 이러한 상황에서, 수직 소스 영역과 수직 드레인 영역의 상부 표면이 정렬될 수 있다.(h) Then, by using the exposed silicon 91 as a single-crystalline seeding region, a vertical source region parallel to the source edge of the transistor can be grown with some selective doping concentration by SEG or ALD techniques. there is. The grown source region may be a silicon contacting material, such as polysilicon, SiC, or SiGe. This vertical source region 92 is named the Vertical Tiering Source (VTS), which can be just lightly doped, or for more sophisticated needs and designs, this vertical source pillar region 92 can be doped with a variety of may have a doping concentration profile). If necessary, a very short time interval laser annealing method (or fast thermal annealing or other re-crystallization technique) is then used and the SEG (or ALD) source region 92/ It can be applied to the wafer to achieve high material quality in the vertical diffusion area including drain region 42 (FIG. 10). Figure 11 shows that SOG material can be removed from concave-2 region 61. In another example, it is possible to simultaneously form vertical drain region 42 and vertical source region 92 based on a similar process shown in FIGS. 2B, 3A, 4A, and 4B. In this situation, the upper surfaces of the vertical source region and the vertical drain region may be aligned.

(i) 그 다음, 절연 층이 VTS 소스 영역(92)의 일부분을 덮도록 제공되어, VTS 소스 영역(92)의 상부 부분이 드러날 것이다. 이는 두 가지 옵션으로 이뤄질 수 있다.(i) An insulating layer is then provided to cover a portion of the VTS source region 92, leaving the upper portion of the VTS source region 92 exposed. This can be achieved with two options.

1. VTS 소스 필러(92) 및 산화물-8 층(71)을 랩핑하는(wrapping) 한 가지 방법은 VTS 소스 필러(92) 및 산화물-8 층(71)을 덮는 얇은 산화물-9 층("커버링 아이솔레이터(covering isolator)")(123)을 성장시키는 것이다(도 12a). 이러한 상황에서, 이 얇은 산화물-9 층(123)은 VTS 소스 필러(92) 및 산화물-8 층(71)으로부터 성장(또는 유래)되는 열 산화물 층일 수 있다. 그 다음, 이방성 식각 기술을 사용하여, 도 13a에 보여진 대로, VTS 소스 필러(92)의 상부 실리콘 구역을 노출시키기 위해 랩핑된 VTS 소스 필러(92)의 상부 표면 상에서 산화물-9 층(123)의 일부분을 제거한다. 그 다음, 금속층(122)이 증착되어서, 이 금속층(122)이 상부 노출된 VTS 소스 필러(92) 상에 연결을 갖지만 산화물-8 층(71)에 의해 오목면-2 영역(61)의 외부 실리콘 기판으로부터 완전히 격리되게 된다(도 14a).1. One way to wrap the VTS source pillar 92 and oxide-8 layer 71 is to wrap a thin oxide-9 layer (“covering”) over the VTS source pillar 92 and oxide-8 layer 71. to grow a “covering isolator” (123) (FIG. 12a). In this situation, this thin oxide-9 layer 123 may be a thermal oxide layer growing (or derived from) the VTS source pillar 92 and oxide-8 layer 71. Then, using an anisotropic etching technique, a layer of oxide-9 123 is formed on the top surface of the wrapped VTS source pillar 92 to expose the top silicon region of the VTS source pillar 92, as shown in Figure 13A. Remove part. A metal layer 122 is then deposited so that it has a connection on the top exposed VTS source pillar 92 but is outside of the concave-2 region 61 by the oxide-8 layer 71. It is completely isolated from the silicon substrate (Figure 14a).

2. 대안으로, 질화물-6 층("커버링 아이솔레이터")(121)은 도 12b에 보여진 대로 VTS 소스 필러(92) 및 산화물-8 층(71)을 감싸기 위해 잘 제어된 두께로 증착될 수 있다. 그 다음, 에치백 방법을 사용하여 도 13b에 보여진 대로 VTS 소스 필러(92)의 노출된 상부 부분과 함께 오목면-2 영역(61)의 네 개의 측벽을 둘러싸는 질화물-6 층(121)을 남겨둔다. 더욱이, 금속층(122)(또는 n+ 도핑된 폴리실리콘 층 또는 실리사이드(silicide) 층 등과 같은 전도성 재료의 다른 선택)을 증착하여, 이 금속층(122)이 상부 노출된 VTS 소스 필러(92) 상에 연결을 갖지만 산화물-8 층(71)에 의해 오목면-2 영역(61)의 외부 실리콘 기판으로부터 완전히 격리되도록 된다(도 14b). 도 14b와 비교하여, 도 14a의 금속층은 VTS 소스 필러(92)의 상부 노출 표면을 감싸고 산화물-8 층(71)/산화물-9 층(123)을 매끄럽게 감싸는 지그재그(zigzag)가 거의 없다.2. Alternatively, a nitride-6 layer (“covering isolator”) 121 can be deposited at a well-controlled thickness to surround the VTS source pillar 92 and oxide-8 layer 71 as shown in Figure 12b. . The etch-back method was then used to deposit a nitride-6 layer 121 surrounding the four sidewalls of the concave-2 region 61 along with the exposed upper portion of the VTS source pillar 92, as shown in Figure 13b. leave it behind Furthermore, a metal layer 122 (or another choice of conductive material, such as an n+ doped polysilicon layer or a silicide layer, etc.) can be deposited to connect the metal layer 122 onto the top exposed VTS source pillar 92. However, it is completely isolated from the outer silicon substrate of the concave-2 region 61 by the oxide-8 layer 71 (FIG. 14b). Compared to FIG. 14B, the metal layer in FIG. 14A has almost no zigzags surrounding the top exposed surface of the VTS source pillar 92 and smoothly surrounding the oxide-8 layer 71/oxide-9 layer 123.

(j) 아래의 도 15 내지 20은 도 14b의 구조를 기반으로 한다. 에치백 기술을 사용하여 기준 표면(52)의 상부에 있는 금속층(122)을 제거하고 오목면-2 영역(61)의 바닥면에 있는 금속층(122)을 제거한다, 즉, 측벽에 네 개의 필러가 있지만 바닥에는 이러한 필러가 연결되지 않도록, 상부 칼라 링(collar-ring)을 붕괴시키는 것을 달성한다(그림 15). 그 다음, SOG 재료(124)(또는 비정질 또는 폴리실리콘 등과 같은 임의의 적절한 충전 재료)의 두꺼운 층을 증착하고 상부에 평평한 표면을 갖도록 에치백 프로세스 기술을 사용한다(도 16).(j) Figures 15 to 20 below are based on the structure of Figure 14b. The etch-back technique is used to remove the metal layer 122 on the top of the reference surface 52 and the metal layer 122 on the bottom of the concave-2 region 61, i.e., four pillars on the side walls. This is achieved by collapsing the upper collar-ring, but not connecting these fillers to the bottom (Figure 15). A thick layer of SOG material 124 (or any suitable fill material such as amorphous or polysilicon, etc.) is then deposited and an etch-back process technique is used to have a flat surface on top (FIG. 16).

(k) 산화물-9 층(125) 및 질화물-7 층(126)을 증착한다. 포토 리소그래피 기술을 사용하여 오목면-2 영역(61)을 수직으로 절단하는 카운터 전극 플레이트 영역(counter-electrode plate region)을 생성하기 위한 포토 레지스트(127) 패터닝을 만든다. 오목면-2 영역(61)이 깊기 때문에, 최종 절단 프로세스가 단계적으로 실행될 것이다(도 17은 SOG 필러의 상부 부분이 제거되었음을 보인다). 그 다음, 도 18에 보여진 대로 카운터 전극 플레이트 영역(128)이 잘 정의되기 전까지 보다 완전한 식각(complete etching)이 계속된다. 이 카운터 전극 포메이션은 또한 VTS 소스 필러(92) 및 금속 전극 필러(129)의 링 구조를 모두 붕괴시켜서, 개별 신호 스토리지 전극 필러(129)가 격리되고 그 사이에 고-유전율 유전체 층(high-k dielectric layer)을 가진 카운터 전극 플레이트에 대항하도록 된다.(k) Depositing an oxide-9 layer (125) and a nitride-7 layer (126). Photolithography techniques are used to pattern the photoresist 127 to create a counter-electrode plate region that cuts perpendicularly into the concave-2 region 61. Because the concave-2 region 61 is deep, the final cutting process will be performed in stages (Figure 17 shows the upper portion of the SOG pillar has been removed). Then, more complete etching continues until the counter electrode plate area 128 is well defined as shown in FIG. 18. This counter electrode formation also collapses the ring structure of both the VTS source pillar 92 and the metal electrode pillar 129, thereby isolating the individual signal storage electrode pillars 129 and forming a high-k dielectric layer between them. It is placed against a counter electrode plate with a dielectric layer.

(l) SOG 층을 제거하고 금속 전극 필러(129)를 둘러싸는 커패시터를 위해 고-유전율 유전체 절연 층(130)을 형성하고, 그 다음, 카운터 전극 플레이트(131)의 위치로서 이미 형성된 중앙 빈 공간을 채우기 위해 금속 재료(또는 n+ 도핑된 폴리실리콘 또는 비정질 실리콘 또는 실리사이드와 같은 다른 전도성 재료)를 증착한다. 카운터 전극 플레이트(131)의 상부는 고-유전율 유전체 절연 층(130)의 상부 및 금속 전극 필러(129)의 상부와 정렬될 수 있고, 추가 산화물 층(134)이 카운터 전극 플레이트(131)의 상부에 위치될 수 있다(도 19).(l) Remove the SOG layer and form a high-k dielectric insulating layer 130 for the capacitor surrounding the metal electrode pillar 129, and then the already formed central void as the location of the counter electrode plate 131. A metallic material (or other conductive material such as n+ doped polysilicon or amorphous silicon or silicide) is deposited to fill the . The top of the counter electrode plate 131 may be aligned with the top of the high-k dielectric insulating layer 130 and the top of the metal electrode pillar 129, and the additional oxide layer 134 may be aligned with the top of the counter electrode plate 131. It can be located (Figure 19).

(m) 도 20은 제2 기준면(132)이 생성되었음을 보인다. VTD 드레인 영역(42)의 표면(133)이 넓게 열린 수준 기준(level reference)으로서 사용되면, DRAM 셀을 연결하는 비트 라인(11)과 같은 금속 상호 연결은, 표면 토포그래피(topography)가 제2 기준 표면(132)의 상부의 비트 라인(11)을 원래의 실리콘 표면(12)에 연결하기 위해 구멍을 뚫는 이전 시도보다 훨씬 더 원활하기 때문에 훨씬 더 쉽게 달성될 수 있다. 그 결과, 비트 라인(11)의 더 작은 금속 피치(metal pitch)가 개별 셀의 드레인 영역(42)을 연결하기 위해 달성될 수 있다. 게이트(1)와 카운터 전극 플레이트(131)를 연결하기 위한 추가 금속 라인의 두 연결은 이전보다 훨씬 적은 토포그래피 문제를 겪는다.(m) Figure 20 shows that the second reference surface 132 has been created. If the surface 133 of the VTD drain region 42 is used as a wide open level reference, then the metal interconnects, such as bit lines 11 connecting the DRAM cells, will have a surface topography of the second This can be achieved much more easily because it is much smoother than previous attempts to drill holes to connect the bit lines 11 on top of the reference surface 132 to the original silicon surface 12. As a result, a smaller metal pitch of the bit lines 11 can be achieved to connect the drain regions 42 of individual cells. The two connections of the additional metal lines to connect the gate 1 and the counter electrode plate 131 suffer from much fewer topography problems than before.

도 21a는 도 1a에 대응하지만, 도 1a의 DRAM 셀의 대부분의 구성 요소에 대한 추가 설명을 갖는다. 이 제안된 WU 셀은 커패시터에 커플링된 비대칭 트랜지스터를 포함한다. 비대칭 트랜지스터는 아이솔레이터 영역(32)으로부터 위쪽으로 연장되는 드레인 영역(42)(또는 제1 전도성 영역)을 포함한다. 드레인 영역(42)이 실리콘 표면(12)으로부터 아이솔레이터 영역(32)으로 아래쪽으로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 게이트(1)는 실리콘 표면(12)의 위에 위치되고 게이트 유전체(22)로부터 위쪽으로 연장된다. 비대칭 트랜지스터의 소스 영역(92)(또는 제2 전도성 영역)은 격리 층(71)의 제1 부분(711)으로부터 위쪽으로 연장된다. 소스 영역(92)이 실리콘 표면(12)으로부터 격리 층(71)의 제1 부분(711)까지 아래로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 채널 영역(14)은 게이트 영역(1)의 밑에 있고 소스 영역(92) 및 드레인 영역(42)과 접촉한다. 더 나아가, 드레인 영역(42), 게이트 영역(1), 및 소스 영역(92)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 실질적으로 수직이다. 더욱이, 스페이서(24)는 실리콘 표면(12)의 위에 배치되고 게이트 영역(1)의 적어도 두 개의 측벽을 덮으며, 여기서 드레인 영역(42) 및 소스 영역(92)은 스페이서(24)와 접촉한다. 실리콘 표면은 트랜지스터가 평면형 트랜지스터일 때 실리콘 기판 표면일 수 있거나, 또는 트랜지스터가, FinFET 또는 삼중 게이트 트랜지스터와 같은, 핀 구조 트랜지스터일 때 핀 구조의 상부 표면일 수 있다.Figure 21A corresponds to Figure 1A, but has additional descriptions of most components of the DRAM cell of Figure 1A. This proposed WU cell includes an asymmetric transistor coupled to a capacitor. The asymmetric transistor includes a drain region 42 (or first conductive region) extending upward from the isolator region 32. It will also be described that drain region 42 extends downward from silicon surface 12 to isolator region 32 and upward from silicon surface 12 to a top surface that may be higher than the top of gate 1. You can. Gate 1 is located above silicon surface 12 and extends upward from gate dielectric 22. The source region 92 (or second conductive region) of the asymmetric transistor extends upward from the first portion 711 of the isolation layer 71. Source region 92 extends downward from silicon surface 12 to first portion 711 of isolation layer 71 and upward from silicon surface 12 to a top surface that may be higher than the top of gate 1. It can also be explained as extending to . Channel region 14 is beneath gate region 1 and contacts source region 92 and drain region 42. Furthermore, the upward extension direction of drain region 42, gate region 1, and source region 92 is perpendicular or substantially perpendicular to silicon surface 12. Moreover, spacer 24 is disposed on top of silicon surface 12 and covers at least two sidewalls of gate region 1, where drain region 42 and source region 92 are in contact with spacer 24. . The silicon surface may be a silicon substrate surface when the transistor is a planar transistor, or it may be the top surface of a fin structure when the transistor is a fin structure transistor, such as a FinFET or triple gate transistor.

추가로, 비대칭 트랜지스터에서, 드레인 영역(42)의 형상 또는 크기는 소스 영역(92)의 형상 또는 크기와 서로 다를 수 있다. 일 실시예에서, 드레인 영역(42)(또는 소스 영역(92))은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역(14)과 접촉한다. 더 나아가, 드레인/소스 영역의 도핑 농도 프로파일은 제어 가능하고, 예를 들어, 드레인/소스 영역의 바닥에서부터 상부까지의 도핑 농도 프로파일은, (1) 저농도(lightly) 도핑 존(doped zone), 보통 도핑 존, 큰(greater) 도핑 존, 및 고농도(heavily) 도핑 존; 또는 (2) 보통 도핑 존, 저농도 도핑 존, 큰 도핑 존, 및 고농도 도핑 존; 또는 (3) 비도핑(un-doped) 존, 보통 도핑 존, 큰 도핑 존, 및 고농도 도핑 존을 포함할 수 있다. 여기서, 고농도 도핑 존의 농도는 큰 도핑 존의 농도보다 더 크고, 큰 도핑 존의 농도는 보통 도핑 존의 농도보다 더 크고, 보통 도핑 존의 농도는 저농도 도핑 존의 농도보다 더 크며, 그리고 저농도 도핑 존의 농도는 비도핑 존의 농도보다 더 크다.Additionally, in an asymmetric transistor, the shape or size of drain region 42 may be different from the shape or size of source region 92. In one embodiment, drain region 42 (or source region 92) includes a lower portion and an upper portion stacked vertically over the lower portion, with the lower portion contacting channel region 14. Furthermore, the doping concentration profile of the drain/source region is controllable, for example, the doping concentration profile from the bottom to the top of the drain/source region can be divided into (1) lightly doped zone, usually doping zone, greater doping zone, and heavily doping zone; or (2) moderate doping zone, low doping zone, large doping zone, and high doping zone; or (3) an un-doped zone, a moderately doped zone, a large doped zone, and a highly doped zone. Here, the concentration of the high-concentration doping zone is larger than the concentration of the large doping zone, the concentration of the large doping zone is larger than the concentration of the normal doping zone, the concentration of the normal doping zone is larger than the concentration of the low-concentration doping zone, and the low-concentration doping zone is The concentration of the zone is greater than that of the undoped zone.

커패시터는 부분적으로 오목부(61) 내에 형성되고 격리 층(71)은 오목부 내에 위치하며, 여기서 격리 층(71)의 제1 부분(711)은 오목부(61)의 측벽을 덮고 격리 층(71)의 제2 부분(712)은 오목부(61)의 바닥벽을 덮는다. 더욱이, 커패시터는 격리 층(711)의 제2 부분(712)으로부터 위쪽으로 연장된다. 커패시터가 실리콘 표면(12)으로부터 격리 층(71)의 제2 부분(712)으로 아래쪽으로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 제3 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 커패시터는 연결 부분(1292) 및 직립 부분(1291)을 포함하는 커패시터 전극(129)(또는 제1 전극)을 포함한다. 연결 부분(1292)은 소스 영역(92)과 접촉하고 직립 부분(1291)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 커패시터는 또한 제3 부분(1303) 및 제4 부분(1304)을 포함하는 절연 층(130)을 포함한다. 절연 층(130)의 제3 부분(1303)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 절연 층(130)의 제4 부분(1304)은 격리 층(71)의 제2 부분(712)을 덮는다. 커패시터는 절연 층(130)의 제4 부분(1304)으로부터 위쪽으로 연장되는 카운터 전극(131)(또는 제2 전극)을 더 포함한다. 여기서, 커패시터 전극(129)의 직립 부분(1291), 절연 층(130)의 제3 부분(1303), 및 카운터 전극(131)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 또는 실질적으로 수직이다. 더욱이, 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들은 게이트 영역(1)의 상부 표면보다 더 낮지 않다.The capacitor is partially formed within the recess 61 and the isolation layer 71 is located within the recess, where the first portion 711 of the isolation layer 71 covers the side wall of the recess 61 and the isolation layer ( The second part 712 of 71 covers the bottom wall of the recess 61. Moreover, the capacitor extends upwardly from the second portion 712 of the isolation layer 711. A capacitor extends downwardly from silicon surface 12 to a second portion 712 of isolation layer 71 and upwardly from silicon surface 12 to a third top surface that may be higher than the top of gate 1. It can also be explained as being. The capacitor includes a capacitor electrode 129 (or first electrode) including a connecting portion 1292 and an upright portion 1291. The connecting portion 1292 contacts the source region 92 and the upright portion 1291 extends upward from the second portion 712 of the isolation layer 71 . The capacitor also includes an insulating layer 130 that includes a third portion 1303 and a fourth portion 1304. The third portion 1303 of the insulating layer 130 extends upward from the second portion 712 of the insulating layer 71 . The fourth portion 1304 of the insulating layer 130 covers the second portion 712 of the insulating layer 71 . The capacitor further includes a counter electrode 131 (or a second electrode) extending upward from the fourth portion 1304 of the insulating layer 130. Here, the upwardly extending direction of the upright portion 1291 of the capacitor electrode 129, the third portion 1303 of the insulating layer 130, and the counter electrode 131 is perpendicular to the silicon surface 12 or substantially It is vertical. Moreover, the upper surfaces of the third portion 1303 of the insulating layer 130, the connecting portion 1292 of the capacitor electrode 129, and the counter electrode 131 are no lower than the upper surface of the gate region 1.

DRAM 셀은 제1 전극(129)의 직립 부분(1291) 및 격리 층(71)의 제1 부분(711) 사이에 커버링 아이솔레이터(123)를 더 포함하고, 커버링 아이솔레이터(123)의 상부 표면은, 소스 영역(92)의 일부분을 드러내기 위해 소스 영역(92)의 상부 표면보다 더 높지 않다. 커패시터 전극(129)의 연결 부분(1292)은 소스 영역(92)의 노출된 부분을 덮는다. 커버링 아이솔레이터(123)의 상부 표면의 위치는 조정 가능하다.The DRAM cell further includes a covering isolator 123 between the upright portion 1291 of the first electrode 129 and the first portion 711 of the isolation layer 71, the upper surface of the covering isolator 123 having: It is no higher than the top surface of source area 92 to reveal a portion of source area 92. The connecting portion 1292 of the capacitor electrode 129 covers the exposed portion of the source region 92. The position of the upper surface of the covering isolator 123 is adjustable.

이러한 DRAM 셀에서, 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들이 정렬될 수 있다. 게이트 영역(1) 위에 캡 구조(cap structure)(23)가 있고, 캡 구조(23)의 상부 표면은 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면과 정렬된다.In this DRAM cell, the third portion 1303 of the insulating layer 130, the connecting portion 1292 of the capacitor electrode 129, and the upper surfaces of the counter electrode 131 may be aligned. There is a cap structure 23 above the gate region 1, and the upper surface of the cap structure 23 is connected to the third part 1303 of the insulating layer 130 and the connecting part 1292 of the capacitor electrode 129. ), and is aligned with the upper surface of the counter electrode 131.

도 21b는 도 1b에 대응하지만, 도 1B의 DRAM 셀의 대부분의 구성 요소에 대한 추가 설명을 갖는다. 더욱이, 도 21b는, 적어도 커패시터가 제3 부분(1303), 제4 부분(1304), 및 제5 부분(1305)을 포함하는 절연 층(130)을 포함한다는 것을 제외하고, 도 21b와 거의 동일하다. 절연 층(130)의 제3 부분(1303)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 절연 층(130)의 제4 부분(1304)은 격리 층(71)의 제2 부분(712)을 덮는다. 절연 층(130)의 제5 부분(1305)은 제1 전극(129)의 연결 부분(1292)과 접촉한다. 커패시터는 절연 층(130)의 제4 부분(1304)으로부터 위쪽으로 연장되는 카운터 전극(131)(또는 제2 전극)을 더 포함한다. 여기서, 커패시터 전극(129)의 직립 부분(1291), 격리 층(130)의 제3 부분(1303), 및 카운터 전극(131)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 또는 실질적으로 수직이다. 더욱이, 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들은 게이트 영역(1)의 상부 표면보다 더 낮지 않다.Figure 21B corresponds to Figure 1B, but has additional descriptions of most components of the DRAM cell of Figure 1B. Moreover, FIG. 21B is almost identical to FIG. 21B except that at least the capacitor includes an insulating layer 130 comprising a third portion 1303, a fourth portion 1304, and a fifth portion 1305. do. The third portion 1303 of the insulating layer 130 extends upward from the second portion 712 of the insulating layer 71 . The fourth portion 1304 of the insulating layer 130 covers the second portion 712 of the insulating layer 71 . The fifth portion 1305 of the insulating layer 130 is in contact with the connecting portion 1292 of the first electrode 129. The capacitor further includes a counter electrode 131 (or a second electrode) extending upward from the fourth portion 1304 of the insulating layer 130. Here, the upwardly extending direction of the upright portion 1291 of the capacitor electrode 129, the third portion 1303 of the isolation layer 130, and the counter electrode 131 is perpendicular to the silicon surface 12 or substantially It is vertical. Moreover, the upper surfaces of the fifth portion 1305 of the insulating layer 130, the connecting portion 1292 of the capacitor electrode 129, and the counter electrode 131 are no lower than the upper surface of the gate region 1.

도 21b의 커버링 아이솔레이터는 번호 121로 표시되고, 이 커버링 아이솔레이터(121)는 제1 전극(129)의 직립 부분(1291) 및 격리 층(71)의 제1 부분(711) 사이에 있으며, 여기서 커버링 아이솔레이터(121)의 상부 표면은 소스 영역(92)의 일부분을 드러내도록 소스 영역(92)의 상부 표면보다 더 낮다. 커패시터 전극(129)의 연결 부분(1292)은 소스 영역(92)의 노출된 부분을 덮고, 커버링 아이솔레이터(121)의 상부 표면을 덮을 수도 있다. 이러한 DRAM 셀에서, 그것은 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들이 정렬되는 것일 수 있다. 게이트 영역(1) 위에 캡 구조(23)가 있고, 캡 구조(23)의 상부 표면은 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들과 정렬된다.The covering isolator in FIG. 21b is indicated by number 121 and is between the upright part 1291 of the first electrode 129 and the first part 711 of the isolation layer 71, where the covering isolator 121 The top surface of isolator 121 is lower than the top surface of source region 92 to expose a portion of source region 92. The connection portion 1292 of the capacitor electrode 129 covers the exposed portion of the source region 92 and may also cover the upper surface of the covering isolator 121. In this DRAM cell, it may be that the fifth portion 1305 of the insulating layer 130, the connecting portion 1292 of the capacitor electrode 129, and the upper surfaces of the counter electrode 131 are aligned. There is a cap structure 23 over the gate region 1, the upper surface of the cap structure 23 having a fifth portion 1305 of the insulating layer 130, a connecting portion 1292 of the capacitor electrode 129, and a counter. It is aligned with the top surfaces of electrode 131.

결과적으로 WU 셀의 전체 크기는 이러한 고유한 구조 혁신으로 인해 압착될 수 있으며, 셀 크기는 특히 다수의 셀프 정렬(self-alignment) 기술에 의해 압축된다. 위에서 언급된 예시 및 설명과 함께, 본 발명의 특징과 사상이 잘 설명되기를 바란다.As a result, the overall size of the WU cell can be compressed due to this unique structural innovation, and the cell size is specifically compressed by multiple self-alignment techniques. Together with the above-mentioned examples and descriptions, it is hoped that the features and ideas of the present invention are well explained.

당업자는, 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있다는 것을 쉽게 볼 수 있다. 따라서, 상기 개시는 첨부된 청구 범위의 범위와 경계에 의해서만 제한되는 것으로 해석되어야 한다.Those skilled in the art will readily appreciate that numerous modifications and variations of the apparatus and methods may be made while retaining the teachings of the present invention. Accordingly, the above disclosure should be construed as limited only by the scope and boundaries of the appended claims.

Claims

As a DRAM cell structure,
transistor;
A concave formed beneath the silicon surface;
an isolation layer located within the recess, wherein the isolation layer includes a first portion covering a first side wall of the recess and extending upward from a bottom wall of the recess, and a second portion covering the bottom surface of the recess. -; and
A capacitor coupled to the transistor, wherein the capacitor extends upward from the second portion of the isolation layer to a predetermined location higher than the silicon surface.
A DRAM cell structure comprising:

According to paragraph 1,
The transistor is,
a first conductive region extending upward and downward from the silicon surface;
a gate region over the silicon surface and extending upward from the gate dielectric layer;
a second conductive region extending upward and downward from the silicon surface; and
a channel region below the gate region and in contact with the first conductive region and the second conductive region;
and wherein an upward extension direction of the first conductive region, the gate region, and the second conductive region is perpendicular or substantially perpendicular to the silicon surface.

According to paragraph 2,
The capacitor is,
a first electrode including a connecting portion in contact with the second conductive region and an upright portion extending upwardly from the second portion of the isolation layer;
an insulating layer comprising a third portion extending upwardly from the second portion of the insulating layer and a fourth portion covering the second portion of the insulating layer; and
a second electrode extending upward from the fourth portion of the insulating layer;
wherein the insulating layer is positioned between the first electrode and the second electrode, and the upright portion of the first electrode, the third portion of the insulating layer, and the upward extending direction of the second electrode are A DRAM cell structure that is perpendicular or substantially perpendicular to the silicon surface.

According to paragraph 3,
further comprising a covering isolator between the upright portion of the first electrode and the first portion of the isolation layer, wherein the covering isolator covers the first portion of the second conductive region and the first portion of the isolation layer. wherein the connecting portion of the electrode covers a second portion of the second conductive region.

According to paragraph 3,
The insulating layer further includes a fifth portion in contact with the connecting portion of the first electrode, wherein the fifth portion of the insulating layer, the connecting portion of the first electrode, and the upper surface of the second electrode DRAM cell structures, where they are no lower than the top surface of the gate region.

According to clause 5,
The fifth portion of the insulating layer, the connecting portion of the first electrode, and the upper surfaces of the second electrode are aligned.

According to paragraph 2,
A DRAM cell structure, wherein the top surfaces of the first conductive region and the second conductive region are no lower or lower than the top surface of the gate region.

In clause 7,
The top surfaces of the first conductive region and the second conductive region are aligned.

According to paragraph 2,
wherein the top surface of the first conductive region is higher than the silicon surface, and the first conductive region extends downward from the silicon surface to the first isolator region.

According to clause 9,
wherein the first conductive region includes a lower portion and an upper portion vertically stacked on the lower portion, the lower portion contacting the channel region and the first isolator region.

According to paragraph 2,
wherein the top surface of the second conductive region is higher than the silicon surface, and the second conductive region extends upward from the first portion of the isolation layer to the top surface of the second conductive region.

According to clause 11,
wherein the second conductive region includes a lower portion and an upper portion vertically stacked on top of the lower portion, the lower portion contacting the channel region and the first portion of the isolation layer.

According to paragraph 2,
A DRAM cell structure, wherein the shape or size of the first conductive region is different from the shape or size of the second conductive region.

According to paragraph 2,
A DRAM cell structure further comprising a spacer overlying the silicon surface and covering at least two sidewalls of the gate region, wherein the first conductive region and the second conductive region are in contact with the spacer.

According to paragraph 2,
The DRAM cell structure further comprising a covering isolator derived from the lower portion of the second conductive region and from the first portion of the isolation layer.

According to clause 15,
wherein the covering isolator comprises an oxide material, the isolation layer comprises an oxide material, and the second conductive region comprises a silicon material.

A method of manufacturing a DRAM cell, comprising:
forming a first gate structure and a second gate structure positioned over the silicon surface;
forming a first spacer covering a sidewall of the first gate structure and a second spacer covering a sidewall of the second gate structure, wherein the first spacer and the second spacer are positioned above the silicon surface; and
forming a concave between the first spacer and the second spacer to expose a silicon edge beneath the silicon surface; and
forming a first conductive region based on the exposed silicon edge by selective epitaxial growth.
A manufacturing method comprising:

According to clause 17,
Prior to forming the first conductive region, the method further includes forming an isolator region within the recess, wherein an upper surface of the isolator region is lower than the silicon surface.

According to clause 18,
The first conductive region extends upward from the isolator region and contacts the first spacer and the second spacer.

According to clause 17,
forming another recess beneath the silicon surface;
forming an isolation layer located within the other recess, wherein the isolation layer includes a first portion covering a first side wall of the other recess and a second portion covering a bottom surface of the other recess; and
Forming a capacitor, wherein the capacitor extends upward from the second portion of the isolation layer to a predetermined location higher than the silicon surface.
A manufacturing method further comprising:

A method of manufacturing a DRAM cell having a transistor, comprising:
forming a concave under the silicon surface;
forming an isolation layer located within the recess, wherein the isolation layer includes a first portion covering a first side wall of the recess and a second portion covering a bottom surface of the recess; and
partially forming a capacitor within the recess, wherein the capacitor comprises:
a first electrode including a connecting portion in contact with the transistor and an upright portion extending upward from the second portion of the isolation layer;
an insulating layer comprising a third portion extending upwardly from the second portion of the insulating layer and a fourth portion covering the second portion of the insulating layer; and
a second electrode extending upwardly from the fourth portion of the insulating layer
Including, manufacturing method.

According to clause 21,
Before forming the concave portion below the silicon surface,
forming another depression beneath the silicon surface;
forming a first isolator region within the other recess, wherein the upper surface of the first isolator region is lower than the silicon surface; and
forming a first conductive region on the first isolator region, wherein the first conductive region extends upward from the first isolator region to a predetermined region higher than the silicon surface.
A manufacturing method further comprising:

According to clause 21,
Before forming the capacitor,
further comprising forming a second conductive region on the first portion of the isolation layer, wherein an upper surface of the first portion of the isolation layer is lower than the silicon surface, and the second conductive region is located on the first portion of the isolation layer. and extending upward from the first portion of the isolation layer to a predetermined area higher than the silicon surface.

As a DRAM cell structure,
a first concave portion and a second concave portion formed below the silicon surface;
an isolation layer located within the second recess, wherein the isolation layer includes a first portion covering a first side wall of the second recess and a second portion covering a bottom surface of the second recess;
a capacitor formed partially within the second recess and extending upwardly from the second portion of the isolation layer; and
A transistor comprising:
a drain region extending upward from the isolator region located within the first recess;
a gate region overlying the silicon surface and extending upward from a gate dielectric layer;
a source region formed partially within the second recess and extending upwardly from the first portion of the isolation layer; and
a channel region beneath the gate region and in contact with the drain region and the source conductive region;
A DRAM cell structure wherein the drain region, the source region, and the top surface of the capacitor are higher than the silicon surface.

According to clause 24,
A DRAM cell structure, wherein the drain region, the source region, and the top surfaces of the capacitor are higher than the top surface of the gate region.

According to clause 24,
The top surfaces of the isolator region and the first portion of the isolation layer are lower than the silicon surface.

According to clause 24,
A DRAM cell structure, wherein a second transistor adjacent to the DRAM cell shares the drain region with the transistor of the DRAM cell.

According to clause 24,
The capacitor is,
a first electrode including a connecting portion in contact with the source region and an upright portion extending upward from the second portion of the isolation layer;
an insulation comprising a third portion extending upwardly from the second portion of the isolation layer, a fourth portion covering the second portion of the isolation layer, and a fifth portion contacting the connecting portion of the first electrode. floor; and
comprising a second electrode extending upwardly from the fourth portion of the insulating layer;
wherein the fifth portion of the insulating layer, the connecting portion of the first electrode, and the top surfaces of the second electrode are no lower than the top surface of the gate structure.

According to clause 28,
further comprising a cap structure over the gate region, wherein the top surface of the cap structure includes the fifth portion of the insulating layer, the connecting portion of the first electrode, and the top surfaces of the second electrode. Aligned, DRAM cell structure.

According to clause 28,
A DRAM cell structure, wherein a second DRAM cell adjacent to the DRAM cell includes a second capacitor sharing the second electrode with the capacitor of the DRAM cell.

As a DRAM cell structure,
a first concave portion and a second concave portion formed below the silicon surface;
an isolation layer located within the second recess;
a capacitor partially formed within the second recess; and
A transistor comprising:
a drain region partially formed within the first recess;
a gate region above the silicon surface and extending upward from a gate dielectric layer; and
comprising a source region partially formed within the second recess;
A DRAM cell structure wherein the drain region, the source region, and the top surfaces of the capacitor are higher than the silicon surface.

According to clause 31,
A DRAM cell structure, wherein a second transistor adjacent to the DRAM cell shares a drain region with a transistor of the DRAM cell.

According to clause 31,
The capacitor is,
a first electrode including a connecting portion in contact with the source region and an upright portion extending upward from the isolation layer;
insulating layer; and
comprising a second electrode extending upward from the insulating layer;
wherein a second DRAM cell adjacent to the DRAM cell includes a second capacitor sharing the second electrode with the capacitor of the DRAM cell.

According to clause 31,
A DRAM cell structure, wherein the drain region or the source region comprises a silicon containing material.

According to clause 31,
and a spacer overlying the silicon surface and covering at least two sidewalls of the gate region, wherein the spacer comprises a nitride layer, an oxide layer, a low dielectric constant material, or any combination thereof. Including, DRAM cell structure.