[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20220030802A - 이미지 센싱 장치 - Google Patents

이미지 센싱 장치 Download PDF

Info

Publication number
KR20220030802A
KR20220030802A KR1020200112606A KR20200112606A KR20220030802A KR 20220030802 A KR20220030802 A KR 20220030802A KR 1020200112606 A KR1020200112606 A KR 1020200112606A KR 20200112606 A KR20200112606 A KR 20200112606A KR 20220030802 A KR20220030802 A KR 20220030802A
Authority
KR
South Korea
Prior art keywords
gain conversion
transistor
doped region
conversion transistor
gate
Prior art date
Application number
KR1020200112606A
Other languages
English (en)
Inventor
박순열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200112606A priority Critical patent/KR20220030802A/ko
Priority to CN202110795305.6A priority patent/CN114143483B/zh
Priority to US17/377,193 priority patent/US20220068987A1/en
Publication of KR20220030802A publication Critical patent/KR20220030802A/ko

Links

Images

Classifications

    • H01L27/14612—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H01L27/14636—
    • H04N5/353—
    • H04N5/369—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 제1 로오에 포함되는 복수의 단위 픽셀들 및 상기 복수의 단위 픽셀들의 감도를 조절할 수 있도록 이득변환 신호를 전달하는 이득변환 신호 라인을 포함하고, 상기 복수의 단위 픽셀들 각각은, 상기 이득변환 신호 라인에 연결되는 제1 게이트를 포함하는 제1 이득변환 트랜지스터, 상기 제1 이득변환 트랜지스터의 일단에 연결되는 제2 게이트를 포함하는 제2 이득변환 트랜지스터 및 상기 제1 이득변환 트랜지스터의 타단에 연결되는 플로팅 디퓨전을 포함하고 상기 제2 이득변환 트랜지스터의 정전용량은 상기 제1 이득변환 트랜지스터의 정전용량보다 클 수 있다.

Description

이미지 센싱 장치 {image sensing device}
본 발명은 이미지 센싱 장치에 관한 것으로 보다 상세하게는 이득 변환 트랜지스터를 포함하면서도 이득변환 신호 라인에 의한 밴딩 노이즈(BANDING NOISE)를 저감할 수 있는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환시키는 장치이다. 최근, 컴퓨터 및 통신 산업이 발달함에 따라, 스마트폰, 디지털 카메라, 캠코더, PCS(personal communication system). 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇산업 또는 적외선 센싱 장치 분야 등에서 향상된 성능의 이미지 센싱 장치에 대한 수요가 증가하고 있다.
이미지 센싱 장치는 크게 CCD(Charge Coupled Device) 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센싱 장치로 구분될 수 있다.
CMOS 이미지 센싱 장치는 간단한 방식으로 구동 가능하다는 장점이 있으며, 단일 칩에 집적할 수 있어 소형화가 용이하고 집적도가 높아 전력 소모가 매우 낮다. 또한 CMOS 공정 기술을 호환하여 사용할 수 있으므로 낮은 제조 단가를 가져 최근에는 CMOS 이미지 센싱 장치가 널리 이용되고 있다.
본 발명의 기술적 사상은 감도를 조절할 수 있는 이미지 센싱 장치를 제공하는데 그 목적이 있다.
또한, 본 발명의 실시 예는 이득변환 신호 라인을 통해 인접 픽셀에 전달되는 밴딩 노이즈를 저감할 수 있는 이미지 센싱 장치를 제공하는데 그 목적이 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 따른 이미지 센싱 장치는 제1 로오에 포함되는 복수의 단위 픽셀들 및 상기 복수의 단위 픽셀들의 감도를 조절할 수 있도록 이득변환 신호를 전달하는 이득변환 신호 라인을 포함하고, 상기 복수의 단위 픽셀들 각각은, 상기 이득변환 신호 라인에 연결되는 제1 게이트를 포함하는 제1 이득변환 트랜지스터, 상기 제1 이득변환 트랜지스터의 일단에 연결되는 제2 게이트를 포함하는 제2 이득변환 트랜지스터 및 상기 제1 이득변환 트랜지스터의 타단에 연결되는 플로팅 디퓨전을 포함하고, 상기 제2 이득변환 트랜지스터의 정전용량은 상기 제1 이득변환 트랜지스터의 정전용량보다 클 수 있다.
또한, 일 실시 예에서, 상기 제2 게이트의 면적은 상기 제1 게이트의 면적보다 클 수 있다.
또한, 일 실시 예에서, 상기 제2 이득변환 트랜지스터는, 반도체 기판 내부에 형성되는 채널, 소스 및 드레인을 포함하고, 상기 채널, 상기 소스 및 상기 드레인에 오버랩되는 유전막을 포함할 수 있다.
또한, 일 실시 예에서, 상기 제2 이득변환 트랜지스터의 상기 소스 및 상기 제2 이득변환 트랜지스터의 상기 드레인은 접지될 수 있다.
또한, 일 실시 예에서, 상기 제2 게이트는 상기 유전막에 오버랩 되도록 형성될 수 있다.
또한, 일 실시 예에서, 상기 제2 이득변환 트랜지스터는, 상기 제2 게이트에 접속되는 추가 도핑영역을 포함할 수 있다.
또한, 일 실시 예에서, 상기 추가 도핑영역은, 상기 반도체 기판에 대하여 상기 제2 이득변환 트랜지스터의 상기 채널, 상기 소스 및 상기 드레인보다 깊게 형성될 수 있다.
또한, 일 실시 예에서, 상기 제1 이득변환 트랜지스터의 일단에 연결되는 제n 게이트(n은 3 이상의 정수)를 포함하는 제n 이득변환 트랜지스터를 더 포함할 수 있다.
또한, 일 실시 예에서, 상기 제n 이득변환 트랜지스터는, 반도체 기판상에 형성되는 채널, 소스 및 드레인을 각각 포함하고, 상기 채널, 상기 소스 및 상기 드레인에 오버랩되는 유전막을 각각 포함할 수 있다.
또한, 일 실시 예에서, 상기 제n 이득변환 트랜지스터의 상기 소스 및 상기 제n 이득변환 트랜지스터의 상기 드레인은 접지될 수 있다.
또한, 일 실시 예에서, 상기 제n 게이트는 상기 유전막에 오버랩 되도록 형성될 수 있다.
또한, 일 실시 예에서, 상기 제n 이득변환 트랜지스터는, 상기 제n 게이트에 접속되는 추가 도핑영역을 포함할 수 있다.
또한, 일 실시 예에서, 상기 추가 도핑영역은, 상기 반도체 기판에 대하여 상기 제n 이득변환 트랜지스터의 상기 채널, 상기 소스 및 상기 드레인 각각보다 깊게 형성될 수 있다.
또한, 일 실시 예에서, 상기 이득변환 신호 라인은, 논리 레벨이 로직 하이인 신호를 전달하여 상기 제1 이득변환 트랜지스터를 턴-온 시키고, 상기 논리 레벨이 로직 로우인 신호를 전달하여 상기 제1 이득변환 트랜지스터를 턴-오프 시킬 수 있다.
또한, 일 실시 예에서, 상기 제1 이득변환 트랜지스터가 턴-오프되는 경우, 상기 플로팅 디퓨전과 상기 제2 이득변환 트랜지스터가 전기적으로 분리될 수 있다.
본 문서에서 개시되는 실시 예들에 따르면, 이득변환 트랜지스터를 포함 하는 이미지 센싱 장치에서, 동일 로오에 속한 픽셀들 간의 밴딩 노이즈 현상을 개선할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 이미지 센서의 픽셀 어레이에 대하여, 하나의 로오(ROW)에 배열되는 인접한 제1 단위 픽셀 및 제2 단위 픽셀을 나타낸 것이다.
도 3은 본원 발명의 제1 단위 픽셀에 포함되는 트랜지스터들의 동작 타이밍을 나타낸 것이다.
도 4는 도 2의 인접한 제1 단위 픽셀 및 제2 단위 픽셀에 대한 등가 회로도이다.
도 5a는 도 2의 제1 절단선을 따라 제1 이득변환 트랜지스터 및 제2 이득변환 트랜지스터를 절단한 단면이다.
도 5b는 도 2의 제1 이득변환 트랜지스터 및 제2 이득변환 트랜지스터에 대한 등가 커패시턴스를 나타낸 것이다.
도 6은 본 발명의 다른 실시 예에 따른 이미지 센서의 픽셀 어레이에 대하여, 하나의 로오(ROW)에 배열되는 제3 단위 픽셀을 나타낸 것이다.
도 7은 도 6의 제3 단위 픽셀에 대한 등가 회로도이다.
도 8a는 도 6의 제2 절단선을 따라 제1 이득변환 트랜지스터 및 제2 이득변환 트랜지스터를 절단한 단면이다.
도 8b는 도 6의 제1 이득변환 트랜지스터 및 제2 이득변환 트랜지스터에 대한 등가 커패시턴스를 나타낸 것이다.
도 9는 본 발명의 또 다른 실시 예에 따른 이미지 센서의 픽셀 어레이에 대하여, 하나의 로오(ROW)에 배열되는 제4 단위 픽셀을 간략히 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부되는 도면을 참조하여 기재된다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 이는 본 발명을 특정한 실시 형태로 한정하려는 것이 아니다.
본 발명은 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 실시 예의 다양한 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
또한, 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치(10)의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 이미지 센싱 장치(10)는 이미지 센서(100) 및 이미지 프로세서(200)를 포함할 수 있다.
이미지 센서(100)는 복수의 픽셀들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 110), 상관 이중 샘플러(correlated double sampler, CDS, 120), 아날로그-디지털 컨버터(analog-digital converter, ADC, 130), 버퍼(Buffer, 140), 로오 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170), 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다.
이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(미도시)를 통해 촬상된 물체를 센싱하고 상기 이미지 프로세서(200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이를 구비한 전자 장치 등으로 출력할 수 있다.
이미지 프로세서(200)는 카메라 컨트롤러(220), 이미지 신호 프로세서(210) 및 PC I/F(미도시)를 포함할 수 있다. 카메라 컨트롤러(220)는 제어 레지스터(170)를 제어한다. 이때, 카메라 컨트롤러(220)는 I2C(inter-integrated circuit)를 이용하여 이미지 센서(100)의 제어 레지스터(170)를 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(210)는 버퍼(140)의 출력 신호인 이미지 정보를 입력 받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공 처리된 이미지를 디스플레이로 출력할 수 있다.
픽셀 어레이(110)는 매트릭스 구조로 배열된 복수의 단위 픽셀들(115)을 포함할 수 있다. 복수의 단위 픽셀들(115)은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 상관 이중 샘플러(120)로 전송할 수 있다. 픽셀 어레이(110)에는 복수의 광 감지 소자가 포함되어 빛을 감지하고, 이를 전기적 신호로 변환할 수 있다.
상관 이중 샘플러(120)는 픽셀 어레이(110)의 단위 픽셀들(115)로부터 수신된 전기적 이미지 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(120)는 타이밍 제너레이터(160)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(130)로 전송할 수 있다.
아날로그-디지털 컨버터(130)는 수신된 아날로그 신호를 디지털 신호로 변환하여 버퍼(140)로 전송할 수 있다.
버퍼(140)는 수신된 디지털 신호를 래치(latch)하고 및 순차적으로 영상 신호 처리부로 출력할 수 있다. 버퍼(140)는 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
로오 드라이버(150)는 타이밍 제너레이터(160)의 신호에 따라 픽셀 어레이(110)의 복수의 픽셀들을 구동할 수 있다. 예를 들어, 로오 드라이버(150)는 복수의 로오 라인들(row lines) 중 하나의 로오 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
타이밍 제너레이터(160)는 상관 이중 샘플러(120), 아날로그-디지털 컨버터(130), 로오 드라이버(150), 및 램프 신호 제너레이터(180)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(170)는 버퍼(140), 타이밍 제너레이터(160), 및 램프 신호 제너레이터(180)를 컨트롤하기 위한 컨트롤 신호(들)을 생성할 수 있다. 생성된 컨트롤 신호들에 따라 각각의 동작이 제어되며, 이때, 제어 레지스터(170)는 카메라 컨트롤러(220)의 제어를 받아 동작할 수 있다.
램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 컨트롤에 따라 버퍼(140)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 이미지 센서(100)의 픽셀 어레이(110)에 대하여, 하나의 로오(ROW)에 배열되는 인접한 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)을 나타낸 것이다.
본 발명의 일 실시 예에 따르면, 제1 단위 픽셀(315)은 8개의 포토다이오드(PD11 내지 PD18), 8개의 전송 트랜지스터 게이트(TG11 내지 TG18) 및 2개의 플로팅 디퓨전(FD11 및 FD12)들이 구비되는 포토 다이오드 영역 및 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG11), 제2 이득변환 트랜지스터(DCG12), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)가 구비되는 트랜지스터 영역을 포함할 수 있다.
마찬가지로, 제2 단위 픽셀(415)은 8개의 포토다이오드(PD21 내지 PD28), 8개의 전송 트랜지스터 게이트(TG21 내지 TG28) 및 2개의 플로팅 디퓨전(FD21 및 FD22)들이 구비되는 포토 다이오드 영역 및 리셋 트랜지스터(RX2), 제1 이득변환 트랜지스터(DCG21), 제2 이득변환 트랜지스터(DCG22), 구동 트랜지스터(DX2) 및 선택 트랜지스터(SX2)가 구비되는 트랜지스터 영역을 포함할 수 있다.
픽셀 어레이(110)의 로오(ROW)를 따라 인접하게 배치되는 제1 단위 픽셀(315)과 제2 단위 픽셀(415)은 실질적으로 동일한 구조를 가지는 바, 설명의 편의를 위해 이하에서 제1 단위 픽셀(315)을 중심으로 설명한다.
예시적으로 8개의 포토 다이오드들을 포함하는 8 SHARED 구조의 단위 픽셀을 기준으로 설명하고 있으나, 4 SHARED 또는 2 SHARED 구조를 갖는 단위 픽셀도 본 발명의 기술적 사상에 포함되며, 공유 픽셀 구조가 아닌 이미지 센서 또한 본 발명의 기술적 사상에 포함될 수 있다.
제1 단위 픽셀(315)에 포함되는 제1 내지 제8 포토 다이오드들(PD11 내지 PD18)은 각각 제1 내지 제8 전송 트랜지스터 게이트(TG11 내지 TG18)를 통해 제1 플로팅 디퓨전(FD11) 또는 제2 플로팅 디퓨전(FD12)과 연결될 수 있다. 이때, 플로팅 디퓨전(FD11 또는 FD12)들은 각 전송 트랜지스터의 드레인(drain)이 될 수 있고, 포토 다이오드들(PD11 내지 PD18)은 소스(source)가 될 수 있다.
구체적으로, 제1 단위 픽셀(315)에 포함되는 제1 내지 제4 포토 다이오드들(PD11 내지 PD14)은 각각 제1 내지 제4 전송 트랜지스터 게이트(TG11 내지 TG14)를 통해 제1 플로팅 디퓨전(FD11)에 연결될 수 있고, 제5 내지 제8 포토 다이오드들(PD15 내지 PD18)은 각각 제5 내지 제8 전송 트랜지스터 게이트(TG15 내지 TG18)를 통해 제1 플로팅 디퓨전(FD12)에 연결될 수 있다.
제1 내지 제8 전송 트랜지스터 게이트(TG11 내지 TG18)에 각각 제1 내지 제8 전송 신호 라인(미도시)이 연결될 수 있다. 제1 내지 제8 전송 트랜지스터 들은 제1 내지 제8 전송 트랜지스터 게이트(TG11 내지 TG18)에 활성화 레벨의 전압을 가지는 전송 신호가 인가될 경우, 제1 내지 제8 포토 다이오드(PD11 내지 PD18) 각각으로부터 제1 플로팅 디퓨전(FD11) 또는 제2 플로팅 디퓨전(FD12)으로 광전하를 전송할 수 있다.
본 발명의 일 실시 예에 따르면, 제1 플로팅 디퓨전(FD11)은 제1 메탈라인(M1)을 통해 제2 플로팅 디퓨전(FD12)과 전기적으로 연결될 수 있다.
제1 플로팅 디퓨전(FD11)과 제2 플로팅 디퓨전(FD12)이 전기적으로 연결됨으로써 제1 센싱노드를 형성할 수 있다.
제1 플로팅 디퓨전(FD11)과 제2 플로팅 디퓨전(FD12)은 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG11), 제2 이득변환 트랜지스터(DCG12), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유할 수 있다.
리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG11), 제2 이득변환 트랜지스터(DCG12), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유 트랜지스터라고 할 수 있다. 상기 공유 트랜지스터들(RX1. DCG11, DCG12, DX1 및 SX1)의 구조 및 연결 관계는 이하에서 자세히 설명될 것이다.
리셋 트랜지스터(RX1)는 제1 도핑영역(310), 제2 도핑영역(320) 및 리셋 게이트(312)를 포함할 수 있다. 제1 도핑영역(310) 및 제2 도핑영역(320)은 반도체 기판과 다른 불순물 타입으로 도핑된 실리콘 영역을 포함할 수 있다. 예를 들어, P형 반도체 기판 내부에 형성되는 제1 도핑 영역(310) 및 제2 도핑영역(320)은 N 형 불순물 도핑 실리콘 영역을 포함할 수 있다.
제1 도핑영역(310)은 리셋 트랜지스터(RX1)의 드레인으로 동작할 수 있다. 제2 도핑영역(320)은 리셋 트랜지스터(RX1)의 소스로 동작할 수 있다.
제1 도핑영역(310)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 리셋 트랜지스터(RX1)는 제2 도핑영역(320)을 통해 제1 이득변환 트랜지스터(DCG11)와 연결될 수 있다.
리셋 게이트(312)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함하는 구조일 수 있으며 리셋 신호 라인(미도시)이 연결될 수 있다.
리셋 신호 라인(미도시)은 제1 단위 픽셀(315)에 인접하는 제2 단위 픽셀(415)에 포함된 또 다른 리셋 트랜지스터(RX2)의 리셋 게이트(412)에 연결될 수 있다. 즉, 리셋 신호 라인(미도시)은 동일한 로오(ROW)에 배열된 복수의 단위 픽셀들(315, 415)에 포함되는 리셋 게이트(312, 412)들에 연결될 수 있다.
리셋 신호 라인(미도시)을 통해 리셋 게이트(312, 412)들에 인가되는 리셋 신호의 전압 레벨에 따라 리셋 트랜지스터(RX1, RX2)들의 턴-온 및 턴-오프를 조절할 수 있다.
제1 단위 픽셀(315)에 포함되는 리셋 트랜지스터(RX1)가 턴-온 되는 경우, 소스로 동작하는 제2 도핑영역(320)에서 드레인으로 동작하는 제1 도핑영역(310)으로 전하가 이동할 수 있다.
리셋 트랜지스터(RX1)가 턴-온 되는 경우, 제1 내지 제8 전송 트랜지스터들 및 제1 이득변환 트랜지스터(DCG11)가 함께 턴-온 될 수 있다.
따라서, 리셋 트랜지스터(RX1)가 턴-온 되는 경우, 리셋 트랜지스터(RX1)와 제1 내지 제8 포토 다이오드들(PD11 내지 PD18), 제1 센싱노드, 제1 도핑영역(310), 제2 도핑영역(320) 및 제2 게이트(332)가 전기적으로 연결될 수 있고, 리셋 트랜지스터(RX1)와 전기적으로 연결된 제1 내지 제8 포토 다이오드들(PD11 내지 PD18), 제1 센싱노드, 제1 도핑영역(310), 제2 도핑영역(320) 및 제2 게이트(332)가 전원전압 레벨(VDD)로 리셋될 수 있다.
제1 내지 제8 포토 다이오드들(PD11 내지 PD18), 제1 센싱노드, 제1 도핑영역(310), 제2 도핑영역(320) 및 제2 게이트(332)를 전원전압(VDD)으로 리셋함으로써, 이후 제1 내지 제8 포토 다이오드들(PD11 내지 PD18)에서 생성되는 광 전하의 양을 정확히 측정할 수 있다.
제1 이득변환 트랜지스터(DCG11)는 제3 도핑영역(330), 제2 도핑영역(320) 및 제1 게이트(322)를 포함할 수 있으며, 제1 센싱노드가 제1 이득변환 트랜지스터(DCG11)의 일단인 제3 도핑영역(330)에 연결될 수 있다.
제3 도핑영역(330) 및 제2 도핑영역(320)은 반도체 기판과 다른 불순물 타입으로 도핑된 실리콘 영역을 포함할 수 있다. 예를 들어, P형 반도체 기판에 내부에 형성되는 제3 도핑영역(330) 및 제2 도핑영역(320)은 N형 불순물 도핑 실리콘 영역을 포함할 수 있다.
제2 도핑영역(320)은 제1 이득변환 트랜지스터(DCG11)의 드레인으로 동작할 수 있다. 제3 도핑영역(330)은 제1 이득변환 트랜지스터(DCG11)의 소스로 동작할 수 있다.
제1 게이트(322)는 금속, 도핑된 실리콘 중 적어도 어느 하나를 포함하는 구조일 수 있으며, 이득변환 신호 라인(DCG SIGNAL LINE, 300)과 연결될 수 있다.
이득변환 신호 라인(300)은 제1 단위 픽셀(315)에 인접하는 제2 단위 픽셀(415)에 포함된 제1 이득변환 트랜지스터(DCG21)의 제1 게이트(422)와 연결될 수 있다. 다시 말해, 이득변환 신호 라인(300)은 동일한 로오(ROW)에 배열된 복수의 단위 픽셀들이 포함하는 제1 이득변환 트랜지스터들(DCG11, DCG12)의 제1 게이트(322, 422)들에 연결될 수 있다.
제1 게이트(322)에 인가되는 이득변환 신호의 전압레벨에 따라 제1 이득변환 트랜지스터(DCG11)의 턴-온 및 턴-오프가 조절될 수 있다. 제1 이득변환 트랜지스터(DCG11)가 턴-온 또는 턴-오프됨에 따라 이미지 센서(100)의 감도가 조절 될 수 있다.
제1 게이트(322)에 활성화 레벨의 전압을 가지는 신호가 인가되는 경우, 제1 센싱 노드에 제2 게이트(332)가 전기적으로 연결될 수 있다.
다시말해, 제1 이득변환 트랜지스터(DCG11)가 턴-온되는 경우, 제1 센싱 노드에 대한 전체 커패시턴스는 제1 플로팅 디퓨전(FD11), 제2 플로팅 디퓨전(FD12), 제1 이득변환 트랜지스터(DCG11) 및 제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스들의 총 합이 될 수 있다.
반면, 제1 이득변환 트랜지스터(DCG11)가 턴-오프 되는 경우, 제1 센싱 노드에 대한 전체 커패시턴스는 제1 플로팅 디퓨전(FD11), 제2 플로팅 디퓨전(FD12) 및 제1 이득변환 트랜지스터(DCG11)의 등가 커패시턴스 총 합이 될 수 있다.
제1 전송 트랜지스터(DCG11)의 온/오프를 조절함으로써 이미지 센서(100)의 감도를 조절할 수 있다.
이미지 센서(100)의 감도를 낮춤으로써, 고조도 환경에서 오버 플로우 및 블루밍 현상을 방지할 수 있다.
제2 단위 픽셀(415)에 포함된 제1 이득변환 트랜지스터(DCG21)도 제1 단위 픽셀(315)에 포함된 제1 이득변환 트랜지스터(DCG11)와 동일한 역할을 수행할 수 있다.
이득변환 신호 라인(300)이 동일한 로오에 배열된 복수의 단위 픽셀들(315, 415)에서 공유됨으로써 동일한 로오에 배열된 복수의 단위 픽셀들(315, 415)에 동일한 이득 변환 신호가 인가될 수 있다.
제2 이득변환 트랜지스터(DCG12)는 제5 도핑영역(350), 제4 도핑영역(340) 및 제2 게이트(332)를 포함할 수 있다.
제5 도핑영역(350) 및 제4 도핑영역(340)은 반도체 기판과 다른 불순물 타입으로 도핑된 실리콘 영역을 포함할 수 있다. 예를 들어, P형 반도체 기판 내부에 형성되는 제5 도핑 영역(350) 및 제4 도핑영역(340)은 N형 불순물 도핑 실리콘 영역을 포함할 수 있다.
제4 도핑영역(340)은 제2 이득변환 트랜지스터(DCG12)의 드레인으로 동작할 수 있다. 제5 도핑영역(350)은 제2 이득변환 트랜지스터(DCG12)의 소스로 동작할 수 있다.
제2 게이트(332)는 제2 도핑영역(320)과 제2 메탈라인(M2)을 통해 연결될 수 있다. 제5 도핑영역(350) 및 제4 도핑영역(340)에는 접지전압(GND)이 인가될 수 있다.
제2 게이트(332)가 제2 도핑영역(320)과 연결되고, 제5 도핑영역(350) 및 제4 도핑영역(340)에 접지전압(GND)이 인가됨으로써 제2 이득변환 트랜지스터(DCG12)는 용량성 소자로 동작할 수 있다.
제2 이득변환 트랜지스터(DCG12)는 제1 이득 변환 트랜지스터(DCG11)와 유사한 공정을 통해 형성될 수 있다.
제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스는 제5 도핑영역(350)과 제2 게이트 (332)간의 오버랩 커패시턴스, 제2 게이트(332)와 제2 채널영역간의 오버랩 커패시턴스, 제4 도핑영역(340)과 제2 게이트(332) 간의 오버랩 커패시턴스, 반도체 기판과 제5 도핑영역(350)간의 정션 커패시턴스, 반도체 기판과 제4 도핑영역(340) 간의 정션 커패시턴스 및 제2 채널영역과 반도체 기판 간의 정션 커패시턴스 등에 의해 결정될 수 있다. 제2 이득변환 트랜지스터(DCG12)의 구체적인 등가 커패시턴스는 도 5a 및 5b를 통해 자세히 설명될 것이다.
본 발명의 제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스는 제1 이득변환 트랜지스터(DCG11)의 등가 커패시턴스에 비해 클 수 있다. 일 실시 예에 따르면, 제2 게이트(332)가 제1 게이트(322)보다 넓은 면적을 가짐으로써 제1 이득변환 트랜지스터(DCG11)의 커패시턴스 대비 제2 이득변환 트랜지스터(DCG12)의 커패시턴스를 증가시킬 수 있다.
상호 이격된 도체판 쌍을 포함하는 커패시터의 커패시턴스는 도체판의 넓이에 비례하고 도체판 사이의 거리에 반비례할 수 있다. 따라서 제2 게이트(332)가 제1 게이트(322) 보다 넓은 면적을 가지는 경우, 제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스가 제1 이득변환 트랜지스터(DCG11)의 등가 커패시턴스보다 클 수 있다.
다른 실시 예에서, 제2 이득변환 트랜지스터(DCG12)에 용량성 소자(미도시)를 추가로 연결함으로써 제1 이득변환 트랜지스터(DCG11)의 커패시턴스 대비 제2 이득변환 트랜지스터(DCG12)의 커패시턴스를 증가시킬 수 있다.
제1 이득변환 트랜지스터(DCG11)와 비교하여 제2 이득변환 트랜지스터(DCG12)의 커패시턴스가 클수록 이미지 센서(100)의 감도 조절 특성 및 밴딩 노이즈(BANDING NOISE)가 개선될 수 있다.
밴딩 노이즈(BANDING NOISE)란 플로팅 디퓨전이 인접한 신호선과 전기적으로 커플링(COUPLING)됨으로써 동일한 신호선에 연결된 다른 단위 픽셀의 플로팅 디퓨전에 전압 변화를 일으키는 현상을 말한다. 동일 신호선으로 연결된 다른 단위 픽셀에 포함된 플로팅 디퓨전에서 전압 변화가 발생함으로써 동일 신호선으로 연결된 다른 픽셀에서 리드아웃 되는 신호에 잡음(노이즈)이 발생할 수 있다.
본 발명의 일 실시 예에서, 제1 단위 픽셀(315)의 제1 게이트(322) 및 제2 단위 픽셀(415)의 제1 게이트(422)에 공통으로 연결된 이득변환 신호 라인(300)에 의해 밴딩 노이즈가 발생할 수 있다.
이하, 제1 단위 픽셀(315)이 위치한 영역에 고조도 광원의 광이 입사하는 경우를 예시로 밴딩 노이즈 발생을 설명한다.
제1 단위 픽셀(315)에 포함된 제1 내지 제8 포토 다이오드들(PD11 내지 PD18)은 입사광을 광 전하로 변환할 수 있다. 변환된 광 전하는 제1 내지 제8 전송 트랜지스터 게이트(TG11 내지 TG18)를 통해 제1 플로팅 디퓨전(FD11) 또는 제2 플로팅 디퓨전(FD12)으로 전송될 수 있다.
제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)이 형성하는 제1 센싱 노드는 제3 도핑영역(330)과 연결되고, 제1 게이트(322)에 이득변환 신호 라인(300)이 연결될 수 있다.
제2 단위 픽셀(415)에 포함되는 제1 이득변환 트랜지스터(DCG21)는 제2 단위 픽셀(415)에 포함되는 제1 플로팅 디퓨전(FD21)및 제2 플로팅 디퓨전(FD22)과 연결될 수 있다. 제2 단위 픽셀(415)의 제1 플로팅 디퓨전(FD21) 및 제2 플로팅 디퓨전(FD22)은 제2 센싱 노드를 형성할 수 있다.
제1 단위 픽셀(315)에 포함된 제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)은 이득변환 신호 라인(300)과 전기적으로 커플링될 수 있다. 마찬가지로 제2 단위 픽셀(415)에 포함된 제1 플로팅 디퓨전(FD21) 및 제2 플로팅 디퓨전(FD22)이 이득변환 신호 라인(300)과 전기적으로 커플링될 수 있다.
따라서, 제1 단위 픽셀(315)에 입사된 고조도 광원으로부터 발생한 광 전하가 제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)으로 전송되는 경우, 이득변환 신호 라인에 의한 밴딩 노이즈가 제2 단위 픽셀(415)의 제1 플로팅 디퓨전(FD21)및 제2 플로팅 디퓨전(FD22)의 전압 레벨에 영향을 미칠 수 있다.
인접한 단위 픽셀 간에 발생하는 밴딩 노이즈의 크기는 플로팅 디퓨전에 직접 연결된 제1 소자의 등가 커패시턴스와 제1 소자에 연결된 제2 소자의 등가 커패시턴스 사이의 비율에 따라 달라질 수 있다.
플로팅 디퓨전에 직접 연결된 제1 소자는 플로팅 디퓨전에 소스, 드레인 또는 게이트 등이 연결된 트랜지스터 혹은 일단이 플로팅 디퓨전에 연결된 커패시터 등을 의미할 수 있다.
예를 들어, 제1 단위 픽셀(315)에 포함된 제1 이득변환 트랜지스터(DCG11)는 제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)에 직접 연결된 제1 소자라고 할 수 있다. 또한, 제2 이득변환 트랜지스터(DCG12)는 제2 소자라고 할 수 있다.
커플링된 신호 라인에 의해 전달되는 전압 변동은 플로팅 디퓨전에 연결된 소자의 커패시턴스에 비례할 수 있다. 따라서, 플로팅 디퓨전에 직접 연결된 소자의 커패시턴스가 클수록 인접 픽셀에 대한 밴딩 노이즈의 영향이 커질 수 있다.
제1 이득변환 트랜지스터(DCG1)의 등가 커패시턴스 대비 제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스가 작은 경우, 광 전하에 의한 제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)의 전압 변동이 제2 단위 픽셀(415)에서 큰 밴딩 노이즈로 작용할 수 있다.
한편, 플로팅 디퓨전에 연결된 이득변환 트랜지스터의 용량이 충분히 확보되지 않을 경우, 고조도 환경에서 이미지 센서의 감도 조절이 어려워질 수 있다.
본 발명의 일 실시 예에 따르면, 밴딩 노이즈의 영향을 최소화하면서도 고조도 환경에서 감도 조절이 가능하도록 하나의 이득변환 트랜지스터를 제1 이득변환 트랜지스터(DCG11) 및 제2 이득변환 트랜지스터(DCG12)로 분리하여 형성할 수 있다.
제1 단위 픽셀(315)은 큰 용량을 갖는 하나의 이득변환 트랜지스터 대신 제2 게이트(332)가 제2 도핑영역(320)에 연결되고 제5 도핑영역(350) 및 제4 도핑영역(340)에 접지전압이 인가되는 제2 이득변환 트랜지스터(DCG12)를 포함할 수 있다. 상기 구조로 인해 본 발명의 제1 단위 픽셀(315)은 고조도 환경에서 감도 조절을 위한 커패시턴스를 확보하면서도 밴딩 노이즈를 최소화할 수 있다.
제1 센싱 노드는 구동 트랜지스터(DX1)의 구동 게이트(352)에 연결될 수 있다. 구동 트랜지스터(DX1)는 제8 도핑영역(380), 제7 도핑영역(370) 및 구동 게이트(352)를 포함할 수 있다.
제7 도핑영역(370) 및 제8 도핑영역(380)은 반도체 기판과 다른 불순물 타입으로 도핑된 실리콘 영역을 포함할 수 있다. 예를 들어, P형 반도체 기판 내부에 형성되는 제7 도핑 영역(370) 및 제8 도핑영역(380)은 N형 불순물 도핑 실리콘 영역을 포함할 수 있다.
제7 도핑영역(370)은 구동 트랜지스터(DX1)의 드레인으로 동작할 수 있다. 제8 도핑영역(380)은 구동 트랜지스터(DX1)의 소스로 동작할 수 있다.
제8 도핑영역(380)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 제7 도핑영역(370)은 선택 트랜지스터(SX1)에 포함될 수 있다. 따라서, 구동 트랜지스터(DX1)는 선택 트랜지스터(SX1)와 연결될 수 있다.
구동 트랜지스터(DX1)의 구동 게이트(352)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함할 수 있다.
구동 트랜지스터(DX1)는 소스 팔로워(SOURCE FOLLOWER) 트랜지스터로 동작할 수 있다. 구동 트랜지스터(DX1)는 제1 센싱 노드의 전압 레벨 변동을 증폭할 수 있다.
선택 트랜지스터(SX1)는 제7 도핑영역(370), 제6 도핑영역(360) 및 선택 게이트(342)를 포함할 수 있다. 선택 트랜지스터(SX1)는 선택 게이트(342)에 연결된 선택 신호 라인(미도시)을 통해 인가된 전압에 따라 구동 트랜지스터(DX1)에서 증폭된 신호를 선택적으로 출력할 수 있다.
도 3은 본원 발명의 제1 단위 픽셀에 포함된 트랜지스터들의 동작 타이밍을 나타낸 것이다.
도 3을 통해 감도 또는 동작 페이즈에 따라 트랜지스터들에 인가되는 신호 레벨이 도시된다.
본 발명의 일 실시 예에 따른 이미지 센서(100)는 촬영 환경 또는 촬영 모드에 따라 감도를 조절할 수 있다.
이득변환 신호(DCGS)는 촬영 환경 또는 촬영 모드에 따라 LOGIC HIGH 또는 LOGIC LOW 레벨을 가질 수 있다. LOGIC HIGH 레벨인 경우, 제1 이득변환 트랜지스터(DCG11, DCG21)가 턴-온될 수 있다. 반면, LOGIC LOW 레벨인 경우, 제1 이득변환 트랜지스터(DCG11, DCG21)가 턴-오프될 수 있다.
저조도 환경 또는 일반 촬영모드의 경우, 이미지 캡쳐를 위해 높은 변환 이득(HIGH CONVERSION GAIN)이 요구될 수 있다. 이는 센싱 노드의 커패시턴스 총합이 작을수록 감도가 커지기 때문으로, 저조도 환경에서는 센싱 페이즈 시 이득변환 신호(DCGS)가 LOGIC LOW 레벨에 해당하는 신호(0)일 수 있다.
고조도 환경 또는 HDR 촬영 모드의 경우, 이미지 캡처를 위해 낮은 변환 이득이(LOW CONVERSION GAIN)이 요구될 수 있다. 이는 센싱 노드의 커패시턴스 총합이 클수록 감도가 작아지기 때문으로, 고조도 환경에서는 센싱 페이즈 시 이득변환 신호(DCGS)가 LOGIC HIGH 레벨에 해당하는 신호(1)일 수 있다.
이미지 센서에서, 단위 픽셀로부터 리드 아웃 되는 출력은 크게 리셋 출력 또는 센싱 출력으로 나뉠 수 있다. 리셋 출력이란 리셋 페이즈 중 T2 구간에서 출력된 신호를 의미할 수 있다. 센싱 출력은 센싱 페이즈 중 T4 구간에서 출력된 신호를 의미할 수 있다.
리셋 출력 및 센싱 출력을 측정하는 타이밍은 촬영 환경에 따라 변하지 않는 바, 설명의 편의를 위해 이하 낮은 변환 이득을 갖는 타이밍도(LOW CONVERSION GAIN)를 기준으로 설명한다.
T1 구간에서 단위 픽셀에 잔류하는 전하를 제거하기 위해 리셋 신호(RS), 전송 신호(TS) 및 이득변환 신호(DCG)가 LOGIC HIGH 레벨일 수 있다. T1 구간에서 리셋 트랜지스터, 전송 트랜지스터들 및 제1 이득변환 트랜지스터가 턴-온 됨에 따라 단위 픽셀 내의 전하가 제거될 수 있다.
T1 구간 직후 리셋 출력을 측정할 수 있다. 리셋 출력은 센싱 노드의 광전하를 제거하고 측정되는 신호이므로, 리셋 출력을 통해 센싱 출력으로부터 플로팅 디퓨전에 남아있는 잔류 전하에 의한 노이즈를 제거할 수 있다.
리셋 출력을 측정한 이후, T2 구간에서 포토 다이오드들이 입사광으로부터 광전하를 생성할 수 있다.
T3 구간에서 포토 다이오드로부터 생성된 광 전하를 플로팅 디퓨전으로 이동시키기 위해 전송 트랜지스터들이 턴-온될 수 있다. 플로팅 디퓨전으로 이동한 광 전하는 센싱 노드의 전압을 변동시킬 수 있다. 센싱 노드의 전압 레벨에 따라 센싱 출력의 크기가 달라질 수 있다.
T4 구간에서 포토 다이오드들로부터 생성된 광 전하의 양을 측정하기 위해 센싱 노드의 전압 레벨을 센싱할 수 있다. 이때 출력되는 신호를 센싱 출력 이라고 할 수 있다.
밴딩 노이즈에 의한 플로팅 디퓨전의 전압 레벨 변동이 리셋 출력에 영향을 미치는 경우, 이미지 센서(100)에 의해 측정된 이미지는 실제 이미지 보다 어둡게 나타날 수 있다.
다시 말해, 밴딩 노이즈가 리셋 페이즈 시 인접 단위 픽셀의 플로팅 디퓨전에 영향을 미치는 경우, 플로팅 디퓨전의 전압이 VDD로 충분히 리셋되지 않을 수 있다. 인접 단위 픽셀의 플로팅 디퓨전 전압이 VDD로 충분히 리셋되지 않을 경우, 리셋 이후 인접 단위 픽셀의 플로팅 디퓨전에 남아있는 잔류 전하의 양이 실제보다 많은 것으로 측정될 수 있다.
따라서, 밴딩 노이즈가 리셋 페이즈 시 인접 단위 픽셀에 영향을 미치는 경우, 센싱 출력으로부터 실제 잔류 전하의 양보다 많은 전하에 해당하는 신호가 감산될 수 있고 이미지 센서(100)에 의해 측정되는 이미지가 실제 이미지 보다 어둡게 나타날 수 있다.
상기 예시와 반대로, 밴딩 노이즈에 의한 플로팅 디퓨전의 전압 레벨 변동이 센싱 출력에 영향을 미치는 경우, 이미지 센서(100)에 의해 측정된 이미지는 실제 이미지 보다 밝게 나타날 수 있다.
다시 말해, 밴딩 노이즈가 센싱 페이즈 시 인접 단위 픽셀의 플로팅 디퓨전에 영향을 미치는 경우, 플로팅 디퓨전의 전압이 밴딩 노이즈의 영향으로 인해 더 작게 측정될 수 있다. 인접 단위 픽셀의 플로팅 디퓨전 전압이 작게 측정되는 경우, 포토 다이오드에서 실제 생성된 전하보다 더 많은 전하가 생성된 것으로 측정될 수 있다.
따라서, 밴딩 노이즈가 센싱 페이즈 시 인접 단위 픽셀에 영향을 미치는 경우, 센싱 출력이 실제 생성된 전하의 양보다 많은 전하에 해당하는 신호로 검출될 수 있고 이미지 센서(100)에 의해 측정되는 이미지가 실제 이미지 보다 밝게 나타날 수 있다.
본 발명의 일 실시 예에 따른 이미지 센서(100)는 플로팅 디퓨전에 직접 연결된 소자의 커패시턴스를 감소시킴으로써 밴딩 노이즈에 의한 이미지 왜곡을 방지할 수 있다. 플로팅 디퓨전에 직접 연결된 소자의 커패시턴스를 감소시킴으로써 리셋 출력신호 측정 시(T2) 또는 센싱 출력 신호 측정 시(T4) 신호 왜곡을 방지할 수 있다.
도 4는 도 2의 인접한 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)에 대한 등가 회로도를 나타낸 것이다.
도 4를 통해 인접한 두 단위 픽셀(315, 415)들이 포함하는 구성요소들 (포토 다이오드, 플로팅 디퓨전 및 트랜지스터 등) 간의 연결관계가 간략히 도시된다. 각 구성요소들(포토 다이오드, 플로팅 디퓨전 및 트랜지스터 등)의 기능은 도 2를 통해 설명하였으므로 중복되는 설명은 생략한다.
제1 단위 픽셀(315) 및 제2 단위 픽셀(415)의 구조는 실질적으로 동일한 바, 이하 제1 단위 픽셀(315)을 중심으로 설명한다.
제1 내지 제4 포토 다이오드(PD11 내지 PD14)들은 각각 제1 내지 제4 전송 트랜지스터(TG11 내지 TR14)를 통해 제1 플로팅 디퓨전과 연결될 수 있다.
마찬가지로 제5 내지 제8 포토 다이오드들(PD15 내지 PD18)은 각각 제5 내지 제8 전송 트랜지스터(TG15 내지 TG18)들을 통해 제2 플로팅 디퓨전과 연결될 수 있다.
제1 플로팅 디퓨전 및 제2 플로팅 디퓨전은 메탈라인을 통해 연결되어 제1 센싱노드(SN1)를 형성할 수 있다.
제1 센싱 노드(SN1)에 제1 이득 변환 트랜지스터(DCG11)가 연결될 수 있다. 제1 이득 변환 트랜지스터(DCG1)는 이득변환 신호 라인을 통해 이득변환 신호(DCGS)를 수신할 수 있으며, 이득변환 신호(DCGS)의 레벨에 따라 제1 플로팅 디퓨전(FD11) 및 제2 플로팅 디퓨전(FD12)에 대한 제2 이득 변환 트랜지스터(DCG12)의 연결 여부가 결정될 수 있다.
제1 센싱노드(SN1)에 대한 제2 이득 변환 트랜지스터(DCG12)의 연결 여부가 결정됨에 따라 센싱 노드(SN1)의 커패시턴스 총 합이 달라질 수 있다.
도 5a는 도 2의 제1 절단선(A-A')을 따라 제1 이득변환 트랜지스터(DCG11) 및 제2 이득변환 트랜지스터(DCG12)를 절단한 단면(50a)이다.
도 5b는 도 2의 제1 이득변환 트랜지스터(DCG11) 및 제2 이득변환 트랜지스터(DCG12)에 대한 등가 커패시턴스를 나타낸 것이다.
도 5a를 통해 제1 이득변환 트랜지스터(DCG11)의 도핑영역 또는 게이트에 의한 커패시턴스(COD1, COG1, COS1, CJD1, CJC1, CJS1)가 도시된다. 또한, 제2 이득변환 트랜지스터(DCG12)의 도핑영역 또는 게이트에 의한 커패시턴스(COD2, COG2, COS2) 가 도시된다.
제1 이득 변환 트랜지스터(DCG11)는 제1 게이트(322), 제3 도핑영역(330) 및 제2 도핑영역(320)을 포함할 수 있다. 제3 도핑영역(330)은 제1 이득변환 트랜지스터의 소스가 될 수 있고, 제2 도핑영역(320)은 제1 이득변환 트랜지스터의 드레인이 될 수 있다. 제3 도핑영역(330) 및 제2 도핑영역(320)은 반도체 기판(500)과 반대 도전형으로 도핑된 영역을 포함할 수 있다.
제3 도핑영역(330)과 제2 도핑영역(320) 사이 반도체 기판(500) 내에 제1 이득 변환 트랜지스터(DCG11)의 제1 채널 영역(512)이 형성될 수 있다. 제1 채널(512)은 제3 도핑영역(330) 및 제2 도핑영역(320)과 다른 도핑 농도 또는 다른 도전형으로 도핑된 영역일 수 있다.
제1 유전막(510)은 제1 이득 변환 트랜지스터(DCG11)의 소스인 제3 도핑영역(330), 드레인인 제2 도핑영역(320) 및 제1 채널영역(512)과 오버랩 되도록 형성될 수 있다. 또한, 제1 게이트(322)는 제1 유전막(510)에 오버랩 되도록 형성될 수 있다.
제1 게이트(322)에 LOGIC HIGH 레벨의 전압을 갖는 이득변환 신호(DCGS)가 인가되는 경우, 제1 채널 영역(512)을 통해 제3 도핑영역(330)으로부터 제2 도핑영역(320)으로 광 전하가 이동할 수 있다.
제1 이득 변환 트랜지스터(DCG11)의 전체 등가 커패시턴스는 제1 게이트(322)와 제2 도핑영역(320) 간의 오버랩 커패시턴스(COD1), 제1 게이트(322)와 제1 채널영역(512) 간의 오버랩 커패시턴스(COG11), 제1 게이트(322)와 제3 도핑영역(330)간의 오버랩 커패시턴스(COS11), 제2 도핑영역(320)과 반도체 기판(500) 간의 정션 커패시턴스(CJD1), 제1 채널영역(512)과 반도체 기판(500) 간의 정션 커패시턴스(CJC1) 및 제3 도핑영역(330)과 반도체 기판(500)간의 정션 커패시턴스(CJS1)를 통해 나타낼 수 있다. 제1 이득변환 트랜지스터(DCG11)의 전체 커패시턴스는 도 5b를 통해 설명될 것이다.
제2 이득 변환 트랜지스터(DCG12)는 제2 게이트(332), 제5 도핑영역(350) 및 제4 도핑영역(340)을 포함할 수 있다. 제5 도핑영역(350)은 제2 이득변환 트랜지스터(DCG12)의 소스가 될 수 있고, 제4 도핑영역(340)은 제2 이득변환 트랜지스터(DCG12)의 드레인이 될 수 있다. 제5 도핑영역(350) 및 제4 도핑 영역(340)은 반도체 기판(500)과 반대 도전형으로 도핑된 영역을 포함할 수 있다.
제5 도핑영역(350)과 제4 도핑영역(340) 사이 반도체 기판(500) 내에 제2 이득 변환 트랜지스터(DCG12)의 제2 채널영역(522)이 형성될 수 있다. 제2 채널영역(522)은 제5 도핑영역(350) 및 제4 도핑영역(340)과 다른 도핑 농도 또는 다른 도전형으로 도핑된 영역일 수 있다.
제2 유전막(520)은 제2 이득 변환 트랜지스터(DCG12)의 소스인 제5 도핑영역(350), 드레인인 제4 도핑영역(340) 및 제2 채널영역(522)에 오버랩 되도록 형성될 수 있다. 또한, 제2 게이트(332)는 제2 유전막(520)에 오버랩 되도록 형성될 수 있다.
제2 이득 변환 트랜지스터(DCG12)의 전체 등가 커패시턴스는 제2 게이트(332)와 제4 도핑영역(340) 간의 오버랩 커패시턴스(COD2), 제2 게이트(332)와 제2 채널영역(522) 간의 오버랩 커패시턴스(COG2), 제2 게이트(332)와 제5 도핑영역(350) 간의 오버랩 커패시턴스(COS2)를 통해 나타낼 수 있다.
제5 도핑영역(350) 및 제4 도핑영역(340)이 접지되고, 반도체 기판(500)이 접지됨에 따라 제5 도핑영역(350), 제4 도핑영역(340) 및 제2 채널 영역(522)과 반도체 기판(500)간의 정션 커패시턴스가 제2 이득변환 트랜지스터(DCG12)의 커패시턴스에 기여하지 않을 수 있다. 제2 이득변환 트랜지스터(DCG12)의 전체 커패시턴스는 도 5b를 통해 설명될 것이다.
본 발명의 일 실시 예에 따르면, 제2 이득 변환 트랜지스터(DCG12)는 제1 이득 변환 트랜지스터(DCG11)와 동일한 공정을 통해 형성될 수 있다. 예를 들어, 제2 이득 변환 트랜지스터(DCG12)의 제5 도핑영역(350) 및 제4 도핑영역(540)은 제1 이득변환 트랜지스터(DCG11)의 제3 도핑영역(330)및 제2 도핑영역(320)과 동일한 농도 및 도전형을 가지는 불순물 영역을 포함할 수 있고, 도핑되는 깊이가 동일할 수 있다. 마찬가지로, 제2 유전막(520)과 제1 유전막(510)은 동일한 두께로 형성될 수 있다.
본 발명의 제2 이득변환 트랜지스터(DCG12)의 등가 커패시턴스는 제1 이득변환 트랜지스터(DCG11)의 등가 커패시턴스에 비해 클 수 있다.
상호 이격된 도체판 쌍을 포함하는 커패시터에서 도체판 사이의 거리가 일정하고, 도체판 사이에 구비되는 유전막의 재질이 동일하다면, 커패시턴스는 도체판의 넓이에 비례할 수 있다. 따라서 제2 이득변환 트랜지스터(DCG12)가 제1 이득변환 트랜지스터(DCG11)와 동일한 공정을 통해 형성 되는 경우, 제2 게이트(332)와 제2 채널영역(522)간 커패시턴스(COG2)가 제1 게이트(322)와 제1 채널영역(512)간 커패시턴스(COG1)보다 클 수 있다.
도 5b에서 제1 이득변환 트랜지스터(DCG11) 및 제2 이득변환 트랜지스터(DCG12)의 전체 커패시턴스를 나타내는 등가 회로도(50b)가 도시된다.
제1 이득변환 트랜지스터(DCG11)의 내부에 형성되는 커패시터들 중 오버랩 커패시턴스(COD1, COG1, COS1)를 갖는 커패시터들은 제1 이득변환 트랜지스터(DCG11)의 제1 게이트(322)에 대하여 병렬 연결된 것으로 볼 수 있다.
또한, 제1 이득변환 트랜지스터(DCG11)의 내부에 형성되는 커패시터들 중 정션 커패시턴스(CJD1, CJC1, CJS1)를 갖는 커패시터들은 제1 이득변환 트랜지스터(DCG11)의 제1 채널영역(512)에 대하여 병렬 연결된 것으로 볼 수 있다. 이는 제1 게이트(322)에 활성화 레벨의 전압이 인가되는 경우, 제1 채널영역(512)을 통해 소스(330)및 드레인(320)이 전기적으로 연결되기 때문이다.
따라서, 제1 이득변환 트랜지스터(DCG11)의 소스(330)에 연결된 제1 센싱 노드(SN1)에 대하여, 제1 이득변환 트랜지스터(DCG11)의 전체 커패시턴스는 오버랩 커패시턴스들(COD1, COG1, COS1) 및 정션 커패시턴스들(CJD1, CJC1, CJS1)의 총 합이 될 수 있다.
반면, 제4 도핑영역(340) 및 제5 도핑영역(350)이 접지되고, 반도체 기판(500)이 접지됨에 따라 제2 이득변환 트랜지스터(DCG12)의 내부에 형성되는 커패시터들 중 정션 커패시턴스를 갖는 커패시터들은 제2 이득변환 트랜지스터(DCG12)의 전체 커패시턴스에 영향을 미치지 않을 수 있다.
따라서, 제2 게이트(332)에 대하여, 제2 이득변환 트랜지스터(DCG12)의 전체 커패시턴스는 오버랩 커패시턴스들(COD2, COG2, COS2)의 총합이 될 수 있다.
앞서 도 5a에서 설명한 바와 같이, 제1 게이트(322)와 제1 채널영역(512)간 커패시턴스(COG1)가 제2 게이트(332)와 제2 채널영역(522)간 커패시턴스(COG2) 보다 작게 형성됨에 따라 제1 센싱노드(SN1)와 직접 연결된 제1 이득변환 트랜지스터(DCG11)의 오버랩 커패시턴스들(COD1, COG1, COS1) 및 정션 커패시턴스들(CJD1, CJC1, CJS1)의 총 합이 제2 이득변환 트랜지스터(DCG12)의 오버랩 커패시턴스들(COD2, COG2, COS2)의 총합보다 작게 형성될 수 있다.
제1 이득변환 트랜지스터(DCG11)의 전체 커패시턴스가 제1 이득변환 트랜지스터(DCG12)의 전체 커패시턴스보다 작게 형성됨에 따라 이득변환 신호라인을 통한 밴딩 노이즈 전달이 감소될 수 있다.
제1 게이트(322)에 활성화 레벨의 이득 변환 신호(DCGS)가 인가되는 경우, 제2 게이트(332)와 제1 센싱노드(SN1)가 전기적으로 연결될 수 있다.
제2 게이트(332)가 제1 센싱노드(SN1)와 전기적으로 연결됨에 따라 제1 센싱노드(SN1)의 커패시턴스 총합이 증가할 수 있다. 제1 센싱노드(SN1)의 전체 커패시턴스가 증가함으로써 이미지 센서(100)의 변환 이득이 낮아질 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 이미지 센서(100)의 픽셀 어레이(110)에 대하여, 하나의 로오(ROW)에 배열되는 제3 단위 픽셀(615)을 나타낸 것이다.
본 발명의 다른 실시 예에 따르면, 제3 단위 픽셀(615)은 도 2에 도시된 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)들과 마찬가지로 8개의 포토다이오드(PD11 내지 PD8), 8개의 전송 트랜지스터 게이트(TG1 내지 TG8) 및 2개의 플로팅 디퓨전(FD1, FD2)들이 구비되는 포토 다이오드 영역 및 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)가 구비되는 트랜지스터 영역을 포함할 수 있다.
다만, 제3 단위 픽셀(615)의 제2 이득변환 트랜지스터(DCG2)는 제2 이득변환 트랜지스터(DCG2)의 제2 게이트(632)와 제2 메탈라인(M2)을 통해 연결되는 추가 도핑영역(690)을 더 포함할 수 있다.
제3 단위 픽셀(615)이 포함하는 다른 구성요소들은 도 2에서 설명한 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)과 실질적으로 동일한 바, 이하에서 제 9 도핑 영역(690)을 중심으로 설명한다. 추가 도핑영역(690)을 구비함으로써 제2 이득변환 트랜지스터(DCG2)의 전체 등가 커패시턴스가 앞서 설명한 실시 예와 달라질 수 있다.
제3 단위 픽셀(615)에 포함되는 제1 내지 제8 포토 다이오드들(PD1 내지 PD8)은 각각 제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)를 통해 제1 플로팅 디퓨전(FD1) 또는 제2 플로팅 디퓨전(FD2)과 연결될 수 있다. 이때, 플로팅 디퓨전(FD1 또는 FD2)들은 전송 트랜지스터의 드레인(drain)이 될 수 있고, 포토 다이오드들(PD1 내지 PD8)은 소스(source)가 될 수 있다.
제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)에는 각각 제1 내지 제8 전송 신호 라인(미도시)이 연결될 수 있다. 제1 내지 제8 전송 트랜지스터 들은 제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)에 활성화 레벨의 전압을 가지는 전송 신호가 인가될 경우, 제1 내지 제8 포토 다이오드(PD1 내지 PD8) 각각으로부터 제1 플로팅 디퓨전(FD1) 또는 제2 플로팅 디퓨전(FD2)으로 광전하를 전송할 수 있다.
제1 플로팅 디퓨전(FD1)과 제2 플로팅 디퓨전(FD2)은 제1 메탈라인(M1)을 통해 전기적으로 연결됨으로써 제1 센싱노드를 형성할 수 있다.
제1 플로팅 디퓨전(FD1)과 제2 플로팅 디퓨전(FD2)은 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유할 수 있다.
리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유 트랜지스터라고 할 수 있다. 상기 공유 트랜지스터들(RX1. DCG1, DCG2, DX1 및 SX1)의 구조 및 연결 관계는 도 2에서 설명한 것과 실질적으로 동일할 수 있다.
리셋 트랜지스터(RX1)는 제1 도핑영역(610), 제2 도핑영역(620) 및 리셋 게이트(612)를 포함할 수 있다. 제1 도핑영역(610)은 리셋 트랜지스터(RX1)의 드레인으로 동작할 수 있다. 제2 도핑영역(620)은 리셋 트랜지스터(RX1)의 소스로 동작할 수 있다.
제1 도핑영역(610)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 리셋 트랜지스터(RX1)는 제2 도핑영역(620)을 통해 제1 이득변환 트랜지스터(DCG1)와 연결될 수 있다.
리셋 게이트(612)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함하는 구조일 수 있으며 리셋 신호 라인(미도시)이 연결될 수 있다.
제1 이득변환 트랜지스터(DCG1)는 제3 도핑영역(630), 제2 도핑영역(620) 및 제1 게이트(622)를 포함할 수 있으며, 제1 센싱노드가 제1 이득변환 트랜지스터(DCG1)의 일단인 제3 도핑영역(630)에 연결될 수 있다.
제2 도핑영역(620)은 제1 이득변환 트랜지스터(DCG1)의 드레인으로 동작할 수 있다. 제3 도핑영역(630)은 제1 이득변환 트랜지스터(DCG1)의 소스로 동작할 수 있다.
제1 게이트(622)는 금속, 도핑된 실리콘 중 적어도 어느 하나를 포함하는 구조일 수 있으며, 이득변환 신호 라인(600)과 연결될 수 있다.
제2 이득변환 트랜지스터(DCG2)는 제5 도핑영역(650), 제4 도핑영역(640) 및 제2 게이트(632)를 포함할 수 있고, 추가 도핑 영역(690)을 포함할 수 있다.
제4 도핑영역(640)은 제2 이득변환 트랜지스터(DCG2)의 드레인으로 동작할 수 있다. 제5 도핑영역(650)은 제2 이득변환 트랜지스터(DCG2)의 소스로 동작할 수 있다.
추가 도핑영역(690)은 트랜지스터의 소스 또는 드레인으로 동작하지 않는 도핑영역일 수 있다. 추가 도핑영역(690)은 제1 내지 제8 도핑영역(610 내지 680)보다 깊게 형성되는 도핑영역일 수 있고 용량성 소자로 동작할 수 있다. 추가 도핑영역(690)의 구조는 도 8a에서 자세히 설명될 것이다.
제2 게이트(632)는 제2 도핑영역(620)과 제2 메탈라인(M2)을 통해 연결될 수 있다. 제5 도핑영역(650) 및 제4 도핑영역(640)에는 접지전압(GND)이 인가될 수 있다.
제2 게이트(632)가 제2 도핑영역(620)과 연결되고, 제5 도핑영역(650) 및 제4 도핑영역(640)에 접지전압(GND)이 인가됨으로써 제2 이득변환 트랜지스터(DCG2)는 용량성 소자로 동작할 수 있다.
또한, 제2 게이트(632)는 추가 도핑영역(690)과 제2 메탈라인(M2)을 통해 연결될 수 있다. 추가 도핑영역(690)에도 접지전압(GND)이 인가될 수 있으며, 추가 도핑영역(690)으로 인해 제2 이득변환 트랜지스터(DCG2)가 추가적인 커패시턴스를 확보할 수 있다.
추가 도핑영역(690)이 포함됨으로써 제2 이득변환 트랜지스터(DCG2)의 등가 커패시턴스가 도 2의 제1 단위 픽셀(315) 및 도 2의 제2 단위 픽셀(415)과 달라질 수 있다.
제2 이득변환 트랜지스터(DCG2)의 등가 커패시턴스는 제5 도핑영역(650)과 제2 게이트(632)간의 오버랩 커패시턴스, 제2 게이트(632)와 제2 채널영역간의 오버랩 커패시턴스, 제4 도핑영역(640)과 제2 게이트(632) 간의 오버랩 커패시턴스 및 추가 도핑영역(690)과 반도체 기판 간의 정션 커패시턴스 등에 의해 결정될 수 있다. 제2 이득변환 트랜지스터(DCG2)의 구체적인 등가 커패시턴스는 도 8a 및 8b를 통해 자세히 설명될 것이다.
제3 단위 픽셀(615)의 제1 센싱 노드는 구동 트랜지스터(DX1)의 구동 게이트(652)와 연결될 수 있다. 구동 트랜지스터(DX1)는 제8 도핑영역(680), 제7 도핑영역(670) 및 구동 게이트(652)를 포함할 수 있다.
제7 도핑영역(670)은 구동 트랜지스터(DX1)의 드레인으로 동작할 수 있다. 제8 도핑영역(680)은 구동 트랜지스터(DX1)의 소스로 동작할 수 있다.
제8 도핑영역(680)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 제7 도핑영역(670)은 선택 트랜지스터(SX1)에 포함될 수 있다. 따라서, 구동 트랜지스터(DX1)는 선택 트랜지스터(SX1)와 연결될 수 있다.
구동 트랜지스터(DX1)의 구동 게이트(652)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함할 수 있다.
구동 트랜지스터(DX1)는 소스 팔로워(SOURCE FOLLOWER) 트랜지스터로 동작할 수 있다. 구동 트랜지스터(DX1)는 제1 센싱 노드의 전압 레벨 변동을 증폭할 수 있다.
선택 트랜지스터(SX1)는 제7 도핑영역(670), 제6 도핑영역(660) 및 선택 게이트(642)를 포함할 수 있다. 선택 트랜지스터(SX1)는 선택 게이트(642)에 연결된 선택 신호 라인(미도시)을 통해 인가된 전압에 따라 구동 트랜지스터(DX1)에서 증폭된 신호를 선택적으로 출력할 수 있다.
도 7은 도 6의 제3 단위 픽셀(615)에 대한 등가 회로도이다.
도 7을 통해 제3 단위 픽셀(615)이 포함하는 구성요소들(포토 다이오드, 플로팅 디퓨전 및 트랜지스터 등) 간의 연결관계가 간략히 도시된다. 각 구성요소들(포토 다이오드, 플로팅 디퓨전 및 트랜지스터 등)의 기능 및 연결관계는 도 2 및 도 4를 통해 설명한 것과 실질적으로 동일한 바, 중복되는 설명은 생략한다.
앞서 도 4와 달리, 도 7의 제2 이득변환 트랜지스터(DCG2)는 추가 도핑영역(690)으로 인해 형성되는 용량성 소자(C)를 포함하는 바, 도 7의 등가회로도로 나타낼 수 있다.
제1 이득변환 트랜지스터(DCG1)에 인가되는 이득변환 신호(DCGS)의 레벨에 따라 제1 센싱 노드(SN1)에 대한 제2 이득 변환 트랜지스터(DCG2)의 연결 여부가 결정됨에 따라 센싱 노드(SN1)의 커패시턴스 총 합이 달라질 수 있다.
도 8a는 도 6의 제2 절단선(B-B')을 따라 제1 이득변환 트랜지스터(DCG1) 및 제2 이득변환 트랜지스터(DCG2)를 절단한 단면(80a)이다.
도 8b는 도 6의 제1 이득변환 트랜지스터(DCG1) 및 제2 이득변환 트랜지스터(DCG2)에 대한 등가 커패시턴스를 나타낸 것이다.
도 8a를 통해 제1 이득변환 트랜지스터(DCG1)의 도핑영역 또는 게이트에 의한 커패시턴스(COD1, COG1, COS1, CJD1, CJC1, CJS1)가 도시된다. 또한 제2 이득변환 트랜지스터(DCG12)의 도핑영역 및 게이트에 의한 커패시턴스(COD2, COG2, COS2,) 및 추가 도핑영역(690)에 의한 커패시턴스(CJE)가 도시된다.
제1 이득 변환 트랜지스터(DCG1)는 제1 게이트(622), 제3 도핑영역(630) 및 제2 도핑영역(620)을 포함할 수 있다. 제3 도핑 영역(630)은 제1 이득 변환 트랜지스터(DCG1)의 소스가 될 수 있고, 제2 도핑영역(620)은 제1 이득변환 트랜지스터(DCG1)의 드레인이 될 수 있다. 제3 도핑영역(630) 및 제2 도핑영역(620)은 반도체 기판(800)과 반대 도전형으로 도핑된 영역을 포함할 수 있다.
제3 도핑영역(630)과 제2 도핑영역(620) 사이 반도체 기판(800) 상에 제1 이득 변환 트랜지스터(DCG1)의 제1 채널 영역(812)이 형성될 수 있다. 제1 채널영역(812)은 제3 도핑영역(630) 및 제2 도핑영역(620)과 다른 도핑 농도 또는 다른 도전형으로 도핑된 영역일 수 있다.
제1 유전막(810)은 제3 도핑영역(630), 제2 도핑영역(620) 및 제1 채널영역(812)과 오버랩 되도록 형성될 수 있다. 또한, 제1 게이트(622)는 제1 유전막(810)에 오버랩 되도록 형성될 수 있다.
제1 게이트(622)에 LOGIC HIGH 레벨의 전압을 갖는 이득변환 신호(DCGS)가 인가되는 경우, 제1 채널영역(812)을 통해 제3 도핑영역(630)으로부터 제2 도핑영역(620)으로 광 전하가 이동할 수 있다.
제1 이득 변환 트랜지스터(DCG1)의 전체 등가 커패시턴스는 제1 게이트(622)와 제2 도핑영역(620) 간의 오버랩 커패시턴스(COD1), 제1 게이트(622)와 제1 채널영역(812) 간의 오버랩 커패시턴스(COG11), 제1 게이트(622)와 제3 도핑영역(630)간의 오버랩 커패시턴스(COS11), 제2 도핑영역(620)과 반도체 기판(800) 간의 정션 커패시턴스(CJD1), 제1 채널 영역(812)과 반도체 기판(800) 간의 정션 커패시턴스(CJC1) 및 제3 도핑영역(630)과 반도체 기판(800)간의 정션 커패시턴스(CJS1)를 통해 나타낼 수 있다. 제1 이득변환 트랜지스터(DCG1)의 전체 등가 커패시턴스는 도 8b를 통해 설명될 것이다.
제2 이득 변환 트랜지스터(DCG2)는 제2 게이트(632), 제5 도핑영역(650), 제4 도핑영역(640) 및 추가 도핑영역(690)을 포함할 수 있다. 제5 도핑영역(650)은 제2 이득변환 트랜지스터(DCG2)의 소스가 될 수 있고, 제4 도핑영역(640)은 제2 이득변환 트랜지스터(DCG2)의 드레인이 될 수 있다. 제5 도핑영역(650) 및 제4 도핑영역(640)은 반도체 기판(800)과 반대 도전형으로 도핑된 영역을 포함할 수 있다.
추가 도핑영역(690)은 반도체 기판(800)과 반대 도전형으로 도핑된 영역을 포함할 수 있다. 추가 도핑영역(690)은 다른 도핑영역보다 반도체 기판(800)에 대해 깊이 형성될 수 있다.
제5 도핑영역(650)과 제4 도핑영역(640) 사이 반도체 기판(800) 상에 제2 이득 변환 트랜지스터(DCG2)의 제2 채널영역(822)이 형성될 수 있다. 제2 채널 영역(822)은 제5 도핑영역(650) 및 제4 도핑영역(640)과 다른 도핑 농도 또는 다른 도전형으로 도핑된 영역일 수 있다.
제2 유전막(820)은 제2 이득 변환 트랜지스터(DCG2)의 소스인 제5 도핑영역(650), 드레인인 제4 도핑영역(640) 및 제2 채널영역(622)에 오버랩 되도록 형성될 수 있다. 또한, 제2 게이트(632)는 제2 유전막(820)에 오버랩 되도록 형성될 수 있다.
제2 이득 변환 트랜지스터(DCG2)가 포함하는 추가 도핑영역(690)은 용량성 소자로 동작할 수 있다. 추가 도핑영역(690)의 용량은 추가 도핑영역(690)의 도핑 프로파일에 따라 달라질 수 있다. 이때 도핑 프로파일은 도핑영역의 형상, 깊이, 도핑된 불순물의 농도 등을 포괄하는 것일 수 있다.
제2 이득 변환 트랜지스터(DCG12)의 전체 커패시턴스는 제2 게이트(632)와 제4 도핑영역(640) 간의 오버랩 커패시턴스(COD2), 제2 게이트(632)와 제2 채널영역(822) 간의 오버랩 커패시턴스(COG2), 제2 게이트(632)와 제5 도핑영역(650)간의 오버랩 커패시턴스(COS2), 및 추가 도핑영역(690)과 반도체 기판(800)간의 정션 커패시턴스(CJE)를 통해 나타낼 수 있다.
추가 도핑영역(690)이 제2 게이트(632)와 접속됨으로써 추가 도핑영역(690)과 반도체 기판(800)간의 정션 커패시턴스(CJE)가 제2 이득변환 트랜지스터(DCG2)의 전체 커패시턴스에 추가될 수 있다. 제2 이득변환 트랜지스터(DCG2)의 전체 커패시턴스는 도 8b를 통해 설명될 것이다.
도 8b에서 제1 이득변환 트랜지스터(DCG1) 및 제2 이득변환 트랜지스터(DCG2)의 전체 커패시턴스를 나타내는 등가 회로도(80b)가 도시된다.
제1 이득변환 트랜지스터(DCG1)의 내부에 형성되는 커패시터들 중 오버랩 커패시턴스(COD1, COG1, COS1)를 갖는 커패시터들은 제1 이득 변환 트랜지스터(DCG1)의 제1 게이트(622)에 대하여 병렬 연결된 것으로 볼 수 있다.
또한, 제1 이득변환 트랜지스터(DCG1)의 내부에 형성되는 커패시터들 중 정션 커패시턴스(CJD1, CJC1, CJS1)를 갖는 커패시터들은 제1 이득변환 트랜지스터(DCG1)의 제1 채널영역(812)에 대하여 병렬 연결된 커패시터들로 볼 수 있다. 이는 제1 게이트(622)에 활성화 레벨의 전압이 인가되는 경우, 제1 채널영역(812)을 통해 소스(630)및 드레인(620)이 전기적으로 연결되기 때문이다.
따라서, 제1 이득변환 트랜지스터(DCG1)의 소스(630)에 연결된 제1 센싱 노드(SN1)에 대하여, 제1 이득변환 트랜지스터(DCG1)의 전체 커패시턴스는 오버랩 커패시턴스들(COD1, COG1, COS1) 및 정션 커패시턴스들(CJD1, CJC1, CJS1)의 총 합이 될 수 있다.
제1 게이트(622)에 활성화 레벨의 전압이 인가되는 경우, 제2 게이트(632)가 제1 센싱 노드(SN1)와 전기적으로 연결될 수 있다.
앞서 도 5b에서 설명한 바와 같이, 제4 도핑영역(640) 및 제5 도핑영역(650)이 접지되고, 반도체 기판(800)이 접지됨에 따라 제2 이득변환 트랜지스터(DCG2)의 내부에 형성되는 커패시터들 중 정션 커패시턴스를 갖는 커패시터들은 제2 이득변환 트랜지스터(DCG2)의 전체 커패시턴스에 영향을 미치지 않을 수 있다.
그러나, 제2 이득변환 트랜지스터(DCG2)가 추가 도핑영역(690)을 포함함으로써 제1 센싱노드(SN1)에 대한 제2 이득변환 트랜지스터(DCG2)의 등가 커패시턴스가 증가할 수 있다.
추가 도핑영역(690)이 제2 게이트(620)와 접속됨으로써 제2 이득변환 트랜지스터(DCG2)의 내부에 형성되는 커패시터들과 병렬로 접속되는 커패시터(용량성 소자)가 추가적으로 형성될 수 있다. 이때 추가적으로 형성되는 소자의 커패시턴스는 추가 도핑영역(690)과 반도체 기판(800)간의 정션 커패시턴스(CJE)일 수 있다.
따라서, 제2 게이트(632)에 대하여, 제2 이득변환 트랜지스터(DCG2)의 전체 커패시턴스는 오버랩 커패시턴스들(COD2, COG2, COS2) 및 추가 도핑영역(690)의 정션 커패시턴스(CJE)의 총합이 될 수 있다.
제2 이득변환 트랜지스터(DCG2)의 등가 커패시턴스가 제1 이득변환 트랜지스터(DCG1)의 등가 커패시턴스보다 크게 형성됨에 따라 밴딩 노이즈의 영향을 감소시키고, 이미지 센서(100)의 변환 이득 조절 특성을 향상시킬 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 이미지 센서(100)의 픽셀 어레이(110)에 대하여, 하나의 로오(ROW)에 배열되는 제4 단위 픽셀(915)을 간략히 나타낸 것이다.
본 발명의 또 다른 실시 예에 따르면, 제4 단위 픽셀(915)은 도 2를 통해 도시된 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)와 마찬가지로 8개의 포토다이오드(PD1 내지 PD8), 8개의 전송 트랜지스터 게이트(TG1 내지 TG8) 및 2개의 플로팅 디퓨전(FD1 및 FD2)들이 구비되는 포토 다이오드 영역 및 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)가 구비되는 트랜지스터 영역을 포함할 수 있다.
다만, 제4 단위 픽셀(915)은 제3 이득변환 트랜지스터(DCG3)를 더 포함할 수 있다. 제3 이득변환 트랜지스터(DCG3)의 제3 게이트(942)는 제2 도핑영역(920)에 연결될 수 있다.
제4 단위 픽셀(915)이 포함하는 다른 구성요소들은 도 2에서 설명한 제1 단위 픽셀(315) 및 제2 단위 픽셀(415)과 실질적으로 동일한 바, 이하, 제3 이득변환 트랜지스터(DCG3)를 중심으로 설명한다. 제3 이득변환 트랜지스터(DCG3)를 구비함으로써 이미지 센서(100)의 변환 이득을 조절할 수 있다.
제4 단위 픽셀(915)에 포함되는 제1 내지 제8 포토 다이오드들(PD1 내지 PD8)은 각각 제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)를 통해 제1 플로팅 디퓨전(FD1) 또는 제2 플로팅 디퓨전(FD2)과 연결될 수 있다. 이때, 플로팅 디퓨전(FD1 또는 FD2)들은 각 전송 트랜지스터의 드레인(drain)이 될 수 있고, 포토 다이오드들(PD1 내지 PD8)은 소스(source)가 될 수 있다.
제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)에는 각각 제1 내지 제8 전송 신호 라인(미도시)이 연결될 수 있다. 제1 내지 제8 전송 트랜지스터 들은 제1 내지 제8 전송 트랜지스터 게이트(TG1 내지 TG8)에 활성화 레벨의 전압을 가지는 전송 신호가 인가될 경우, 제1 내지 제8 포토 다이오드(PD1 내지 PD8) 각각으로부터 제1 플로팅 디퓨전(FD1) 또는 제2 플로팅 디퓨전(FD2)으로 광전하를 전송할 수 있다.
제1 플로팅 디퓨전(FD1)과 제2 플로팅 디퓨전(FD2)은 제1 메탈라인(M1)을 통해 전기적으로 연결됨으로써 제1 센싱노드를 형성할 수 있다.
제1 플로팅 디퓨전(FD1)과 제2 플로팅 디퓨전(FD2)은 리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 제3 이득변환 트랜지스터(DCG3) 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유할 수 있다.
리셋 트랜지스터(RX1), 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2), 제3 이득변환 트랜지스터(DCG3), 구동 트랜지스터(DX1) 및 선택 트랜지스터(SX1)를 공유 트랜지스터라고 할 수 있다. 상기 공유 트랜지스터들(RX1. DCG1, DCG2, DCG3, DX1 및 SX1)의 구조 및 연결 관계는 제3 이득변환 트랜지스터(DCG3)를 제외하고 도 2에서 설명한 것과 실질적으로 동일할 수 있다.
리셋 트랜지스터(RX1)는 제1 도핑영역(910), 제2 도핑영역(920) 및 리셋 게이트(912)를 포함할 수 있다. 제1 도핑영역(910)은 리셋 트랜지스터(RX1)의 드레인으로 동작할 수 있다. 제2 도핑영역(920)은 리셋 트랜지스터(RX1)의 소스로 동작할 수 있다.
제1 도핑영역(910)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 리셋 트랜지스터(RX1)는 제2 도핑영역(920)을 통해 제1 이득변환 트랜지스터(DCG1)와 연결될 수 있다.
리셋 게이트(912)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함하는 구조일 수 있으며 리셋 신호 라인(미도시)이 연결될 수 있다.
제1 이득변환 트랜지스터(DCG1)는 제3 도핑영역(930), 제2 도핑영역(920) 및 제1 게이트(922)를 포함할 수 있으며, 제1 센싱노드가 제1 이득변환 트랜지스터(DCG1)의 일단인 제3 도핑영역(930)에 연결될 수 있다.
제2 도핑영역(920)은 제1 이득변환 트랜지스터(DCG1)의 드레인으로 동작할 수 있다. 제3 도핑영역(930)은 제1 이득변환 트랜지스터(DCG1)의 소스로 동작할 수 있다.
제1 게이트(922)는 금속, 도핑된 실리콘 중 적어도 어느 하나를 포함하는 구조일 수 있으며, 이득변환 신호 라인(900)과 연결될 수 있다.
제2 이득변환 트랜지스터(DCG2)는 제5 도핑영역(950), 제4 도핑영역(940) 및 제2 게이트(932)를 포함할 수 있다.
제4 도핑영역(940)은 제2 이득변환 트랜지스터(DCG2)의 드레인으로 동작할 수 있다. 제5 도핑영역(950)은 제2 이득변환 트랜지스터(DCG2)의 소스로 동작할 수 있다.
제2 게이트(932)는 제2 도핑영역(620)과 연결될 수 있다. 제5 도핑영역(950) 및 제4 도핑영역(940)에는 접지전압(GND)이 인가될 수 있다.
제2 게이트(692)가 제2 도핑영역(920)과 연결되고, 제5 도핑영역(950) 및 제4 도핑영역(940)에 접지전압(GND)이 인가됨으로써 제2 이득변환 트랜지스터(DCG2)는 용량성 소자로 동작할 수 있다.
제2 이득변환 트랜지스터(DCG2)는 제1 이득 변환 트랜지스터(DCG1)와 유사한 공정을 통해 형성될 수 있다.
본 발명의 또 다른 실시 예에서, 제3 이득변환 트랜지스터(DCG3)가 더 형성될 수 있다.
제3 이득변환 트랜지스터(DCG3)는 제6 도핑영역(960), 제5 도핑영역(950) 및 제3 게이트(942)를 포함할 수 있다.
제5 도핑영역(950)은 제3 이득변환 트랜지스터(DCG3)의 드레인으로 동작할 수 있다. 제6 도핑영역(960)은 제3 이득변환 트랜지스터(DCG3)의 소스로 동작할 수 있다.
제3 게이트(942)는 제2 도핑영역(620)과 연결될 수 있다. 제6 도핑 영역(960) 및 제5 도핑영역(950)에는 접지전압(GND)이 인가될 수 있다.
제3 게이트(942)가 제2 도핑영역(920)과 연결되고, 제6 도핑영역(960) 및 제5 도핑영역(950)에 접지전압(GND)이 인가됨으로써 제3 이득변환 트랜지스터(DCG2)는 용량성 소자로 동작할 수 있다.
제3 이득변환 트랜지스터(DCG3)는 제1 이득 변환 트랜지스터(DCG1) 및 제2 이득변환 트랜지스터(DCG2)와 유사한 공정을 통해 형성될 수 있다.
제3 게이트(942)가 제2 도핑영역(920)과 연결됨으로써 제1 이득변환 트랜지스터(DCG1)의 게이트(922)에 활성화 레벨 이상의 전압을 갖는 이득변환 신호가 인가되는 경우, 제1 이득변환 트랜지스터(DCG1), 제2 이득변환 트랜지스터(DCG2) 및 제3 이득변환 트랜지스터(DCG3)가 전기적으로 연결될 수 있다.
제5 도핑영역(950)은 제2 이득변환 트랜지스터(DCG2)의 소스인 동시에 제3 이득변환 트랜지스터(DCG3)의 드레인이 될 수 있다. 그러나, 다른 실시 예에서, 제3 이득 변환 트랜지스터(DCG3)의 드레인과 제2 이득변환 트랜지스터(DCG2)의 소스를 분리하여 형성하는 것도 가능하다.
또한, 설명의 편의를 위해 제3 이득변환 트랜지스터(DCG3)까지 형성된 레이아웃을 도시했으나, 제n(n은 3이상의 정수) 이득변환 트랜지스터까지 확장하여 형성하는 것도 가능하다.
단위 픽셀의 트랜지스터 영역에 형성되는 이득변환 트랜지스터들의 개수를 조절함으로써 제1 이득변환 트랜지스터(DCG1)를 통해 제1 센싱노드에 연결되는 트랜지스터들에 의한 커패시턴스를 조절할 수 있다.
제3 이득변환 트랜지스터(DCG3)의 커패시턴스는 제6 도핑영역(960)과 제3 게이트(942)간의 오버랩 커패시턴스, 제3 게이트(942)와 제3 채널영역간의 오버랩 커패시턴스, 제5 도핑영역(650)과 제3 게이트(942) 간의 오버랩 커패시턴스, 반도체 기판과 제6 도핑영역(960)간의 정션 커패시턴스, 반도체 기판과 제5 도핑영역(950) 간의 정션 커패시턴스 및 제3 채널영역과 반도체 기판 간의 정션 커패시턴스 등에 의해 결정될 수 있다.
제4 단위 픽셀(915)의 제1 센싱 노드는 구동 트랜지스터(DX1)의 구동 게이트(962)와 연결될 수 있다. 구동 트랜지스터(DX1)는 제9 도핑영역(990), 제8 도핑영역(980) 및 구동 게이트(962)를 포함할 수 있다.
제8 도핑영역(980)은 구동 트랜지스터(DX1)의 드레인으로 동작할 수 있다. 제9 도핑영역(990)은 구동 트랜지스터(DX1)의 소스로 동작할 수 있다.
제9 도핑영역(990)에 전원 전압(VDD, 미도시)이 인가될 수 있다. 제8 도핑영역(980)은 선택 트랜지스터(SX1)에 포함될 수 있다. 따라서, 구동 트랜지스터(DX1)는 선택 트랜지스터(SX1)와 연결될 수 있다.
구동 트랜지스터(DX1)의 구동 게이트(962)는 금속층, 도핑된 실리콘층 중 적어도 어느 하나를 포함할 수 있다.
구동 트랜지스터(DX1)는 소스 팔로워(SOURCE FOLLOWER) 트랜지스터로 동작할 수 있다. 구동 트랜지스터(DX1)는 제1 센싱 노드의 전압 레벨 변동을 증폭할 수 있다.
선택 트랜지스터(SX1)는 제8 도핑영역(980), 제7 도핑영역(970) 및 선택 게이트(952)를 포함할 수 있다. 선택 트랜지스터(SX1)는 선택 게이트(952)에 연결된 선택 신호 라인(미도시)을 통해 인가된 전압에 따라 구동 트랜지스터(DX1)에서 증폭된 신호를 선택적으로 출력할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (15)

  1. 제1 로오에 포함되는 복수의 단위 픽셀들; 및
    상기 복수의 단위 픽셀들의 감도를 조절할 수 있도록 이득변환 신호를 전달하는 이득변환 신호 라인을 포함하고,
    상기 복수의 단위 픽셀들 각각은,
    상기 이득변환 신호 라인에 연결되는 제1 게이트를 포함하는 제1 이득변환 트랜지스터;
    상기 제1 이득변환 트랜지스터의 일단에 연결되는 제2 게이트를 포함하는 제2 이득변환 트랜지스터; 및
    상기 제1 이득변환 트랜지스터의 타단에 연결되는 플로팅 디퓨전을 포함하고,
    상기 제2 이득변환 트랜지스터의 정전용량은 상기 제1 이득변환 트랜지스터의 정전용량보다 큰 이미지 센싱 장치.
  2. 제1 항에 있어서,
    상기 제2 게이트의 면적은 상기 제1 게이트의 면적보다 큰 이미지 센싱 장치.
  3. 제1 항에 있어서,
    상기 제2 이득변환 트랜지스터는,
    반도체 기판 내부에 형성되는 채널, 소스 및 드레인을 포함하고,
    상기 채널, 상기 소스 및 상기 드레인에 오버랩되는 유전막을 포함하는 이미지 센싱 장치.
  4. 제3 항에 있어서,
    상기 제2 이득변환 트랜지스터의 상기 소스 및 상기 제2 이득변환 트랜지스터의 상기 드레인은 접지되는 이미지 센싱 장치.
  5. 제3 항에 있어서,
    상기 제2 게이트는,
    상기 유전막에 오버랩 되도록 형성되는 이미지 센싱 장치.
  6. 제3 항에 있어서,
    상기 제2 이득변환 트랜지스터는,
    상기 제2 게이트에 접속되는 추가 도핑영역을 포함하는 이미지 센싱 장치.
  7. 제6 항에 있어서,
    상기 추가 도핑영역은,
    상기 반도체 기판에 대하여 상기 제2 이득변환 트랜지스터의 상기 채널, 상기 소스 및 상기 드레인보다 깊게 형성되는 이미지 센싱 장치.
  8. 제1 항에 있어서,
    상기 제1 이득변환 트랜지스터의 일단에 연결되는 제n 게이트(n은 3 이상의 정수)를 포함하는 제n 이득변환 트랜지스터를 더 포함하는 이미지 센싱 장치.
  9. 제8 항에 있어서,
    상기 제n 이득변환 트랜지스터는,
    반도체 기판상에 형성되는 채널, 소스 및 드레인을 각각 포함하고,
    상기 채널, 상기 소스 및 상기 드레인에 오버랩되는 유전막을 각각 포함하는 이미지 센싱 장치.
  10. 제9 항에 있어서,
    상기 제n 이득변환 트랜지스터의 상기 소스 및 상기 제n 이득변환 트랜지스터의 상기 드레인은 접지되는 이미지 센싱 장치.
  11. 제8 항에 있어서,
    상기 제n 게이트는,
    상기 유전막에 오버랩 되도록 형성되는 이미지 센싱 장치
  12. 제8 항에 있어서,
    상기 제n 이득변환 트랜지스터는,
    상기 제n 게이트에 접속되는 추가 도핑영역을 포함하는 이미지 센싱 장치.
  13. 제12 항에 있어서,
    상기 추가 도핑영역은,
    상기 반도체 기판에 대하여 상기 제n 이득변환 트랜지스터의 상기 채널, 상기 소스 및 상기 드레인 각각보다 깊게 형성되는 이미지 센싱 장치.
  14. 제1 항에 있어서,
    상기 이득변환 신호 라인은,
    논리 레벨이 로직 하이인 신호를 전달하여 상기 제1 이득변환 트랜지스터를 턴-온 시키고,
    상기 논리 레벨이 로직 로우인 신호를 전달하여 상기 제1 이득변환 트랜지스터를 턴-오프 시키는 이미지 센싱 장치.
  15. 제14 항에 있어서,
    상기 제1 이득변환 트랜지스터가 턴-오프되는 경우, 상기 플로팅 디퓨전과 상기 제2 이득변환 트랜지스터가 전기적으로 분리되는 이미지 센싱 장치.
KR1020200112606A 2020-09-03 2020-09-03 이미지 센싱 장치 KR20220030802A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200112606A KR20220030802A (ko) 2020-09-03 2020-09-03 이미지 센싱 장치
CN202110795305.6A CN114143483B (zh) 2020-09-03 2021-07-14 图像感测装置
US17/377,193 US20220068987A1 (en) 2020-09-03 2021-07-15 Image sensing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200112606A KR20220030802A (ko) 2020-09-03 2020-09-03 이미지 센싱 장치

Publications (1)

Publication Number Publication Date
KR20220030802A true KR20220030802A (ko) 2022-03-11

Family

ID=80357402

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200112606A KR20220030802A (ko) 2020-09-03 2020-09-03 이미지 센싱 장치

Country Status (3)

Country Link
US (1) US20220068987A1 (ko)
KR (1) KR20220030802A (ko)
CN (1) CN114143483B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658201B2 (en) * 2021-08-25 2023-05-23 Silead Inc. Dual conversion gain image sensor pixels

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534393B1 (en) * 1999-01-25 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method for fabricating local metal interconnections with low contact resistance and gate electrodes with improved electrical conductivity
US6791383B2 (en) * 2002-10-07 2004-09-14 Texas Instruments Incorporated Reduced gate leakage current in thin gate dielectric CMOS integrated circuits
US7087944B2 (en) * 2003-01-16 2006-08-08 Micron Technology, Inc. Image sensor having a charge storage region provided within an implant region
JP2008205638A (ja) * 2007-02-16 2008-09-04 Texas Instr Japan Ltd 固体撮像装置及びその動作方法
WO2012006222A1 (en) * 2010-07-03 2012-01-12 Life Technologies Corporation Chemically sensitive sensor with lightly doped drains
US8896733B2 (en) * 2011-01-21 2014-11-25 Aptina Imaging Corporation Imaging system with automatic conversion gain selection
US9167182B2 (en) * 2011-09-26 2015-10-20 Semiconductor Components Industries, Llc Charge sensing in image sensors with output channel having multiple-gain output paths
US9247170B2 (en) * 2012-09-20 2016-01-26 Semiconductor Components Industries, Llc Triple conversion gain image sensor pixels
US9231007B2 (en) * 2013-08-27 2016-01-05 Semiconductor Components Industries, Llc Image sensors operable in global shutter mode and having small pixels with high well capacity
US10154222B2 (en) * 2014-11-17 2018-12-11 Tohoku University Optical sensor, signal reading method therefor, solid-state imaging device, and signal reading method therefor
US9888191B2 (en) * 2015-04-21 2018-02-06 Semiconductor Components Industries, Llc Imaging systems and methods for performing unboosted image sensor pixel conversion gain adjustments
CN105304665A (zh) * 2015-10-29 2016-02-03 上海华力微电子有限公司 改善像素单元满阱容量的cmos图像传感器
US9942503B2 (en) * 2016-02-23 2018-04-10 Semiconductor Components Industries, Llc Image sensors having high-efficiency charge storage capabilities
DE102016208343B4 (de) * 2016-05-13 2020-02-27 Infineon Technologies Ag Optische Sensoreinrichtung und Verfahren zur Herstellung der optischen Sensoreinrichtung
JP6832649B2 (ja) * 2016-08-17 2021-02-24 ブリルニクス インク 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US9936153B1 (en) * 2016-10-04 2018-04-03 Omnivision Technologies, Inc. CMOS image sensor with dual floating diffusions per pixel for flicker-free detection of light emitting diodes
US10070079B2 (en) * 2017-01-30 2018-09-04 Semiconductor Components Industries, Llc High dynamic range global shutter image sensors having high shutter efficiency
EP4036990A1 (en) * 2017-11-13 2022-08-03 Shindengen Electric Manufacturing Co., Ltd. Wide gap semiconductor device
CN108270981B (zh) * 2017-12-19 2021-05-14 思特威(上海)电子科技股份有限公司 像素单元及其成像方法和成像装置
KR102540242B1 (ko) * 2018-01-12 2023-06-02 삼성전자주식회사 이미지 센서
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand
CN210956675U (zh) * 2019-10-31 2020-07-07 思特威(上海)电子科技有限公司 像素单元、图像传感器及电子设备
US20210289154A1 (en) * 2020-03-10 2021-09-16 Semiconductor Components Industries, Llc High dynamic range imaging pixels with charge overflow

Also Published As

Publication number Publication date
CN114143483B (zh) 2024-12-31
US20220068987A1 (en) 2022-03-03
CN114143483A (zh) 2022-03-04

Similar Documents

Publication Publication Date Title
CN109922287B (zh) 降低图像传感器像素阵列固定图像噪声的方法、成像系统
US10608101B2 (en) Detection circuit for photo sensor with stacked substrates
CN109819184B (zh) 图像传感器及减少图像传感器固定图像噪声的方法
US8368787B2 (en) Image sensor, single-plate color image sensor, and electronic device
CN108305884B (zh) 像素单元和形成像素单元的方法及数字相机成像系统组件
CN1200555C (zh) 互补金属氧化物半导体成像器件
US20190057995A1 (en) Stacked photo sensor assembly with pixel level interconnect
US11043518B2 (en) Image sensor including a pixel block having 8-shared pixel structure
US8390712B2 (en) Image sensing pixels with feedback loops for imaging systems
CN108200366B (zh) 像素单元和形成像素单元的方法及数字相机成像系统
US20120327281A1 (en) Electronic apparatus and driving method therefor
EP3073729B1 (en) Solid-state imaging element, and imaging device
CN108282625B (zh) 像素单元和形成像素单元的方法及数字相机成像系统组件
US20060180745A1 (en) Image sensor
CN108269819B (zh) 像素单元和形成像素单元的方法及数字相机成像系统组件
US7807955B2 (en) Image sensor having reduced well bounce
US10854649B2 (en) Image sensor including unit pixel block having common selection transistor
US20200145571A1 (en) Dual row control signal circuit for reduced image sensor shading
CN112449135A (zh) 具有可调放大器电路的成像系统
US10304888B2 (en) Imaging apparatus comprising 3D stacked global shutter
KR20170104047A (ko) 이미지 센서
US10134788B2 (en) Dual VPIN HDR image sensor pixel
US9137432B2 (en) Backside illumination image sensor, operating method thereof, image processing system and method of processing image using the same
US11330217B2 (en) Image sensing device including dual conversion gain transistor
KR20220030802A (ko) 이미지 센싱 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20200903

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20241206

Patent event code: PE09021S01D