[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210152851A - Esd 소자, 및 그 소자를 포함하는 esd 보호 회로 - Google Patents

Esd 소자, 및 그 소자를 포함하는 esd 보호 회로 Download PDF

Info

Publication number
KR20210152851A
KR20210152851A KR1020200069849A KR20200069849A KR20210152851A KR 20210152851 A KR20210152851 A KR 20210152851A KR 1020200069849 A KR1020200069849 A KR 1020200069849A KR 20200069849 A KR20200069849 A KR 20200069849A KR 20210152851 A KR20210152851 A KR 20210152851A
Authority
KR
South Korea
Prior art keywords
conductivity type
type impurity
impurity region
region
fin
Prior art date
Application number
KR1020200069849A
Other languages
English (en)
Inventor
김석진
이미진
전찬희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200069849A priority Critical patent/KR20210152851A/ko
Priority to US17/144,354 priority patent/US11742342B2/en
Priority to TW110104399A priority patent/TW202205615A/zh
Priority to CN202110246328.1A priority patent/CN113782527A/zh
Publication of KR20210152851A publication Critical patent/KR20210152851A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 기술적 사상은, 작은 사이즈를 가지면서도 작은 턴-온 전압 및 작은 온(on) 저항을 갖는 ESD 소자, 및 그 소자를 포함하는 ESD 보호 회로를 제공한다. 그 ESD 소자는 기판 내에 형성되고, 제1 도전형을 가지며 상부 부분에 액티브 영역이 정의된 웰; 상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀; 상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역; 상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 및 상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고, 상기 핀을 절단하는 핀-컷 고립(fin-cut isolation) 영역;을 포함하고, 상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높다.

Description

ESD 소자, 및 그 소자를 포함하는 ESD 보호 회로{ESD(Electrostatic Discharge) device and ESD protection circuit comprising the same}
본 발명의 기술적 사상은 ESD(Electrostatic Discharge) 소자에 관한 것으로, 특히, 핀(fin) 구조를 포함한 ESD 소자, 및 그 소자를 포함하는 ESD 보호 회로에 관한 것이다.
반도체 소자는 여러 가지 원인에 의해 순간 전압이 3000V 이상이 되는 ESD에 노출될 수 있다. 반도체 소자가 ESD에 노출되면, 반도체 소자 내의 트랜지스터의 게이트 절연막 파괴나 금속-실리콘 접합에서 접합 스파이킹 등이 발생하여 반도체 소자가 파괴되거나 손상을 받을 수 있다. 따라서, ESD는 반도체 소자의 신뢰성에 심각한 영향을 미칠 수 있다. ESD에 의한 손상을 방지하기 위하여 일반적으로 전자장치들에는 ESD 소자 내지 ESD 보호 회로가 사용되고 있는데, 최근 전자장치들이 고집적화 됨에 따라 칩 사이즈가 계속 감소하는 추세이며, 그에 따라, ESD 내성을 유지하면서 ESD 소자 내지 ESD 보호 회로의 사이즈를 감소시키기 위한 연구가 지속적으로 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 작은 사이즈를 가지면서도 작은 턴-온 전압 및 작은 온(on) 저항을 갖는 ESD 소자, 및 그 소자를 포함하는 ESD 보호 회로를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 기판 내에 형성되고, 제1 도전형을 가지며 상부 부분에 액티브 영역이 정의된 웰; 상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀; 상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역; 상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 및 상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고, 상기 핀을 절단하는 핀-컷 고립(fin-cut isolation) 영역;을 포함하고, 상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높은, ESD(Electrostatic Discharge) 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 내에 형성되고, 제1 도전형을 갖는 웰; 상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀; 상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역; 상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고 상기 핀을 절단하는 핀-컷 고립 영역; 상기 핀의 일부를 덮으며 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 다수의 게이트 라인; 및 상기 제1 도전형 불순물 영역 및 제2 불순물 도전형 영역 각각에 콘택하는 콘택;을 포함하고, 상기 웰의 상부 부분에 액티브 영역이 정의되고, 상기 핀-컷 고립 영역에 의해 상기 제1 방향으로 서로 이격된 2개의 상기 핀 부분 하부의 상기 액티브 영역은 상기 핀-컷 고립 영역 하부의 상기 액티브 영역을 통해 서로 연결된, ESD 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에 형성된 적어도 2개의 ESD 소자; 및 상기 기판 상에 형성되고, 상기 ESD 소자에 연결되며, 상기 ESD 소자에 의해 보호되는 보호 대상 소자에 신호 전압을 인가하기 위한 패드;를 포함하고, 상기 ESD 소자는, 상기 기판 내에 형성되고, 제1 도전형을 가지며 상부 부분에 액티브 영역이 정의된 웰; 상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 상연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀; 상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역; 상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 및 상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고, 상기 핀을 절단하는 핀-컷 고립 영역;을 포함하고, 상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높은 것을 특징으로 하는 ESD 보호회로를 제공한다.
본 발명의 기술적 사상에 의한 ESD 소자는, 핀 구조로 형성된 P형 불순물 영역과 N형 불순물 영역을 포함하고, 또한, P형 불순물 영역과 N형 불순물 영역의 정션 분리를 위해 핀-컷 고립 영역을 포함함으로써, 작은 사이즈, 작은 턴-온 전압 및 작은 온 저항을 가질 수 있다.
또한, 본 발명의 기술적 사상에 의한 ESD 소자를 포함한 ESD 보호 회로는, ESD 소자가 핀 및 핀-컷 고립 영역을 포함하여 작은 사이즈, 작은 턴-온 전압, 및 작은 온 저항을 가짐에 따라, PPA(Power Performance Area)가 우수한 ESD 보호 회로, 및 그 ESD 보호 회로를 구비한 우수한 전기전자장치를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 회로에 대한 등가 회로도이다.
도 2a 및 도 2b는 도 1의 ESD 보호 회로에서 ESD 소자의 불순물 영역의 형태를 개략적으로 보여주는 평면도들이다.
도 3a 내지 도 3d는 도 1의 ESD 보호 회로에서 P형 다이오드 구조의 ESD 소자에 대한 평면도, 및 단면도들이다.
도 4는 기존 P형 다이오드 구조의 ESD 소자와 도 3a 내지 도 3d의 P형 다이오드 구조의 ESD 소자의 턴-온 전압과 온 저항 특성을 보여주는 그래프이다.
도 5는 도 1의 ESD 보호 회로에서 N형 다이오드 구조의 ESD 소자에 대한 단면도이다.
도 6은 기존 N형 다이오드 구조의 ESD 소자와 도 5의 N형 다이오드 구조의 ESD 소자의 턴-온 전압과 온 저항 특성을 보여주는 그래프이다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 P형 다이오드 구조의 ESD 소자들에 대한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 P형 다이오드 구조의 ESD 소자에 대한 사시도, 및 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 P형 다이오드 구조의 ESD 소자에 대한 사시도이다.
도 12a 내지 도 16은 본 발명의 일 실시예에 따른 도 3a 내지 도 3d의 P형 다이오드 구조의 ESD 소자를 제조하는 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 ESD(Electrostatic Discharge) 보호 회로에 대한 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 ESD 보호 회로(1000)는 ESD 소자(100), 및 패드(200)를 포함할 수 있다. ESD 소자(100)와 패드(200)는 보호 대상 소자(2000)과 함께 기판(도 3b의 101 참조) 상에 형성될 수 있다. 신호 전압이 패드(200)를 통해 보호 대상 소자(2000)에 인가될 수 있다.
ESD 소자(100)는 적어도 2개의 ESD 소자(100-1, 100-2)를 포함할 수 있다. 예컨대, ESD 소자(100)는 P형 다이오드 구조의 제1 ESD 소자(100-1)와 N형 다이오드 구조의 제2 ESD 소자(100-2)를 포함할 수 있다. 실시예에 따라, ESD 소자(100)는 복수 개의 제1 ESD 소자(100-1)와 복수 개의 제2 ESD 소자(100-2)를 포함할 수도 있다. 복수 개의 제1 ESD 소자(100-1)는 서로 병렬로 연결되고, 복수 개의 제2 ESD 소자(100-2) 역시 서로 병렬로 연결될 수 있다.
본 실시예에 따른 ESD 보호 회로(1000)에서, ESD 소자(100)는 핀(fin) 구조를 포함하고, 또한, 애노드(Anode)와 캐소드(Cathode) 간의 정션 분리를 위해 핀-컷 고립(fin-cut isolation) 영역(도 3a 내지 도 3d의 FC 참조)을 포함할 수 있다. ESD 소자(100)가 핀 구조 및 핀-컷 고립 영역(FC)을 포함함으로써, ESD 소자(100)는 작은 사이즈, 작은 턴-온 전압, 및 작은 온 저항을 가질 수 있다. ESD 소자(100)의 구체적인 구조, 및 다양한 실시예들에 대해서는 도 3a 내지 도 11의 설명 부분에서 좀더 상세히 설명한다.
본 실시예에 따른 ESD 보호 회로(1000)의 회로적인 연결 관계 및 그 기능을 좀더 구체적으로 설명하면, ESD 보호 회로(1000)의 제1 ESD 소자(100-1)에는 애노드(Anode) 단자에 패드(200)가 연결되고, 캐소드(Cathode) 단자에 전원 전압(Vdd)이 연결될 수 있다. 또한, ESD 보호 회로(1000)의 제2 ESD 소자(100-2)에는 애노드 단자에 그라운드 전압(Vss)이 연결되고, 캐소드 단자에 패드(200)가 연결될 수 있다. 결국, 패드(200)는 제1 ESD 소자(100-1)의 애노드 단자와 제2 ESD 소자(100-2)의 캐소드 단자에 공통으로 연결되고, 또한 보호 대상 소자(2000)로 신호 전압을 인가하기 위해 보호 대상 소자(2000)에도 연결될 수 있다.
이러한 구조의 ESD 보호 회로(1000)는 갑작스러운 정전기가 발생할 때, 즉 ESD가 발생할 때에 다음과 같은 동작을 통해 보호 대상 소자(2000)를 보호할 수 있다. 즉, 플러스(+) 정전기가 인가된 경우, 플러스(+) 정전기는 제1 ESD 소자(100-1)의 순방향으로 흘러 전원 전압(Vdd)이 인가되는 단자로 빠져나가게 되고, 또한, 마이너스(-) 정전기가 인가된 경우에 제2 ESD 소자(100-2)의 순방향으로 흘러 그라운드 전압(Vss)이 인가되는 단자로 빠져나가게 된다. 여기서, ESD 보호 회로(1000)를 통해 보호 대상 소자(2000)를 보호한다는 개념은, ESD의 전류 패스가 패드(200)와 전원 전압(Vdd)의 단자 사이, 또는 패드(200)와 그라운드 전압(Vss)의 단자 사이에만 형성되도록 하고, 보호 대상 소자(2000)로는 ESD의 전류 패스가 형성되지 않도록 하는, 즉, 정전기의 전류가 보호 대상 소자(2000)로 흐르지 않도록 하는 개념으로 이해할 수 있다.
결국, ESD 보호 회로(1000)는 ESD 소자(100)를 포함하여, 순간적인 정전기가 발생한 경우에도, ESD 소자(100)를 통해 정전기를 방출함으로써, 보호 대상 소자(2000)를 정전기로부터 보호할 수 있다. 한편, 도 1에 도시된 바와 같이, 보호 대상 소자(2000)를 정전기로부터 좀더 안전하게 보호하기 위하여, 보호 대상 소자(2000) 전단에 적절한 크기의 저항을 갖는 저항 소자(300)가 추가될 수 있다. 저항 소자(300)는 보호 대상 소자(2000) 자체의 구성요소로서 포함될 수 있다. 그러나 저항 소자(300)의 기능적인 측면을 고려하여, 실시예에 따라, 저항 소자(300)는 ESD 보호 회로(1000)의 구성요소로서 포함될 수 있다.
한편, 보호 대상 소자(2000)는 ESD로부터 보호가 필요한 모든 종류의 전기전자소자를 포함할 수 있다. 예컨대, 보호 대상 소자(2000)는 DRAM, 플래시 등의 다양한 메모리 소자, 제어부들을 구성하는 로직 소자, 데이터 통신을 위한 인터페이스 소자 등의 다양한 반도체 소자를 포함할 수 있다. 특히, 본 실시예의 ESD 보호 회로(1000)가 핀 전계 효과 트랜지스터(Fin Field Effect Transistors: FinFETs) 구조를 포함함에 기초하여, 보호 대상 소자(2000) 역시 FinFETs를 구비한 반도체 소자를 포함할 수 있다. 즉, ESD 보호 회로(1000)와 보호 대상 소자(2000)는 FinFET 공정을 통해 기판 함께 형성될 수 있다.
한편, 보호 대상 소자(2000)의 ESD 특성에 따라, 보호 대상 소자(2000)가 파손되는 모델은 HBM(Human Body Model)과 CDM(Charged Device Model)으로 구별될 수 있다. 여기서, HBM은 대전된 사람이 보호대상 소자(2000)에 ESD를 발생시켜 보호 대상 소자(2000)를 파손하는 경우이고, CDM은 보호 대상 소자(2000) 자체에 대전이 되고 보호 대상 소자(2000)가 인체나 금속과 같은 도체에 ESD를 발생시켜 보호 대상 소자(2000)가 파손되는 경우를 의미할 수 있다. 본 실시예의 ESD 보호 회로(1000)는 HBM용과 CDM용 양쪽 모두에 이용될 수 있다.
본 실시예에 따른 ESD 보호 회로(1000)에서, ESD 소자(100)는 핀 구조의 P형 불순물 영역과 N형 불순물 영역을 포함하고, 또한, P형 불순물 영역과 N형 불순물 영역의 정션 분리를 위해 핀-컷 고립 영역을 포함함으로써, 작은 사이즈, 작은 턴-온 전압 및 작은 온 저항을 가질 수 있다. 그에 따라, 그러한 구조의 ESD 소자(100)를 포함하는 본 실시예의 ESD 보호 회로(1000)는 PPA(Power Performance Area)가 우수한 ESD 보호 회로, 및 그 ESD 보호 회로를 구비한 우수한 전기전자장치를 구현할 수 있도록 한다.
도 2a 및 도 2b는 도 1의 ESD 보호 회로에서 ESD 소자의 불순물 영역의 형태를 개략적으로 보여주는 평면도들이다.
도 2a를 참조하면, 본 실시예의 ESD 소자(100)에 포함된 P형 다이오드 구조의 제1 ESD 소자(100-1)와 N형 다이오드 구조의 제2 ESD 소자(100-2) 각각은 불순물 영역들(110, 120) 및 웰(103)을 포함할 수 있다. 여기서, 불순물 영역들(110, 120)은, 예컨대, P형 불순물 또는 N형 불순물이 1019/cm3 이상으로 고농도로 도핑된 P+ 영역 또는 N+ 영역을 의미할 수 있다. 도시된 바와 같이, 제1 ESD 소자(100-1) 또는 제2 ESD 소자(100-2)는 내부 불순물 영역(110 or 120)을 외부의 불순물 영역(120 ro 110)이 사각형 링 형태로 둘러싸는 링-타입 구조를 가질 수 있다. 예컨대, 제1 ESD 소자(100-1)은 내부 중심 부분에 P형 불순물 영역(110)이 배치되고, 외부의 N형 불순물 영역(120)이 P형 불순물 영역(110)을 사각형 링 형태로 둘러싸는 구조를 가질 수 있다. 또한, 제2 ESD 소자(100-2)은 내부 중심 부분에 N형 불순물 영역(120)이 배치되고, 외부의 P형 불순물 영역(110)이 N형 불순물 영역(120)을 사각형 링 형태로 둘러싸는 구조를 가질 수 있다.
웰(103)은 N형 웰일 수 있다. 웰(103)은, 예컨대, N형 불순물이 1016/cm3 이하로 도핑된 N- 영역일 수 있다. P형 불순물 영역(110)과 웰(103)은 불순물의 도전형이 다르므로 일종의 PN 정션을 형성할 수 있다. 불순물 영역들(110, 120)과 웰(103)의 수직 단면의 형태는 도 3b 내지 도 3d 등을 통해 알 수 있다. 예컨대, 불순물 영역들(110, 120)은 웰(103)의 상부 부분에 배치될 수 있다. 한편, 불순물 영역들(110, 120)과 웰(103)의 상부 부분은 액티브 영역(도 3a 내지 도 3d의 ACT 참조)으로 정의될 수 있다. 액티브 영역(ACT)을 구성하는 웰(103)의 상부 부분은, 예컨대, N형 불순물이 1016/cm3 이상으로 도핑된 N0 영역으로, 하부의 N- 영역보다 도핑 농도가 높을 수 있다.
도 2a에서, ESD 소자(100)의 불순물 영역들(110, 120)이 내부 정사각형과 외부 정사각형 고리의 형태를 가지지만, ESD 소자(100)의 불순물 영역들(110, 120)의 형태가 그에 한정되는 것은 아니다. 예컨대, ESD 소자(100)의 불순물 영역들(110, 120)은 제1 방향(x 방향) 또는 제2 방향(y 방향)으로 길쭉한 내부 직사각형과 외부 직사각형 고리, 또는 내부 타원 및 외부 타원 고리의 형태를 가질 수도 있다.
도 2b를 참조하면, 본 실시예의 ESD 소자(100)에 포함된 P형 다이오드 구조의 제1 ESD 소자(100-1)와 N형 다이오드 구조의 제2 ESD 소자(100-2) 각각은 불순물 영역들(110, 120) 및 웰(103)을 포함할 수 있다. 도시된 바와 같이, 제1 ESD 소자(100-1) 또는 제2 ESD 소자(100-2) 각각은 불순물 영역들(110, 120)이 제2 방향(y 방향)으로 연장하고, 제1 방향(x 방향)으로 서로 이격된 바(bar) 형태를 갖는 바-타입의 구조를 가질 수 있다. 예컨대, 제1 ESD 소자(100-1)은 중심 부분에 P형 불순물 영역(110)이 제2 방향(y 방향)으로 연장하는 바 형태로 배치되고, 제1 방향(x 방향)으로 P형 불순물 영역(110)의 양쪽 외곽 부분에 N형 불순물 영역(120)이 제2 방향(y 방향)으로 연장하는 바 형태로 배치될 수 있다. 또한, 제2 ESD 소자(100-2)은 중심 부분에 N형 불순물 영역(120)이 제2 방향(y 방향)으로 연장하는 바 형태로 배치되고, 제1 방향(x 방향)으로 N형 불순물 영역(120)의 양쪽 외곽 부분에 P형 불순물 영역(110)이 제2 방향(y 방향)으로 연장하는 바 형태로 배치될 수 있다.
한편, 바-타입의 ESD 소자(100)는, 불순물 영역들(110, 120)을 포함하는 웰(103)의 평면적인 구조에 기초하여, 제1 방향(x 방향)의 폭(Wx)과 제2 방향(y 방향)의 폭(Wy)이 정의되고, ESD 소자(100)의 면적(Area)은 제1 방향(x 방향)의 폭(Wx)과 제2 방향(y 방향)의 폭(Wy)의 곱, 즉 Wx*Wy에 의해 정의될 수 있다. 또한, 중앙 부분에 배치된 불순물 영역(110 or 120)의 수평 면적이 ESD 소자(100)의 유효 면적(Effective Area)으로 정의될 수 있다. 덧붙여, 도 2a의 링-타입의 ESD 소자(100)의 경우도, 웰(103) 전체 면적에 의해 ESD 소자(100)의 면적이 정의되고, 또한 중심의 불순물 영역(110 or 120)의 수평 면적에 의해 ESD 소자(100)의 유효 면적이 정의될 수 있다. ESD 소자(100)의 폭(Wx, Wy), 면적, 유효 면적 등에 대해서는 도 4의 그래프의 설명 부분에서 좀더 상세히 설명한다.
도 3a 내지 도 3d는 도 1의 ESD 보호 회로에서 P형 다이오드 구조의 ESD 소자에 대한 평면도, 및 단면도들로서, 도 3b는 도 3a의 I-I' 부분을 절단한 단면도이고, 도 3c는 도 3a의 Ⅱ-Ⅱ' 부분을 절단한 단면도이며, 도 3d는 도 3a의 Ⅲ-Ⅲ' 부분을 절단한 단면도이다. 도 1 내지 도 2b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 내지 도 3d를 참조하면, 본 실시예의 ESD 소자(100-1)는 기판(101), 웰(103), 핀(fin, F), P형 불순물 영역(110), N형 불순물 영역(120), 핀-컷 고립 영역(FC), 게이트 라인(130), 및 콘택(140)을 포함할 수 있다. 본 실시예의 ESD 소자(100-1)는 도 3a를 통해 알 수 있듯이, 바-타입의 구조를 가질 수 있다. 그러나 그에 본 실시예의 ESD 소자(100-1)가 바-타입의 구조에 한정되는 것은 아니다. 예컨대, 본 실시예의 ESD 소자(100-1)는 링-타입의 구조를 가질 수도 있다.
기판(101)은, 예컨대 P형 기판일 수 있다. 웰(103)은 기판(101) 내에 형성되고, 전술한 바와 같이, N형 웰일 수 있다. 웰(103)은 기판(101) 내의 상부 부분에 형성되고, 웰(103)을 정의하는 소자 분리 구조체(107)에 의해 주변의 다른 소자들과 구별될 수 있다. 여기서, 다른 소자들은 ESD 보호 회로(도 1의 1000 참조)를 구성하는 다른 ESD 소자들일 수도 있고, ESD 보호 회로(1000)에 의해 보호되는 보호 대상 소자(도 1의 2000 참조)일 수도 있다. 웰(103)의 상부 부분에는 액티브 영역(ACT)이 정의될 수 있다.
핀(F)은 기판(101) 상에 복수 개 형성될 수 있다. 복수 개의 핀들(F)은 기판(101) 상에 돌출된 구조로 웰(103)을 가로질러 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)으로 서로 이격될 수 있다. 핀(F)의 하면은 기판(101)의 상면(Sf)에 대응하고, 제1 높이(H1)을 가질 수 있다. 한편, 웰(103) 내의 액티브 영역(ACT)의 하면은 기저 높이(H0)을 가질 수 있고, 제1 높이(H1)보다 낮을 수 있다.
P형 불순물 영역(110)은 핀(F)의 상부 부분에 형성될 수 있다. 또한, P형 불순물 영역(110)은 제1 방향(x 방향)으로 핀(F)의 중심 부분에 위치할 수 있다. N형 불순물 영역(120) 역시 핀(F)의 상부 부분에 형성될 수 있다. 한편, N형 불순물 영역(120)은 제1 방향(x 방향)으로 핀(F)의 외곽 부분에 위치할 수 있다. 즉, N형 불순물 영역(120)은 P형 불순물 영역(110)을 중심으로 양쪽 외곽 부분에 위치할 수 있다. 그에 따라, 본 실시예의 ESD 소자(100-1)는 P형 다이오드 구조를 가질 수 있다.
한편, 본 실시예의 ESD 소자(100-1)에서, P형 불순물 영역(110)과 N형 불순물 영역(120)이 핀(F)의 상부 부분에 형성될 수 있다. 그러나 P형 불순물 영역(110)과 N형 불순물 영역(120)의 범위가 그에 한정되는 것은 아니다. 예컨대, 실시예에 따라, P형 불순물 영역(110)과 N형 불순물 영역(120)은 핀(F)의 상부 부분에서부터 핀(F)의 바닥 부분까지, 또는 핀(F)의 상부 부분에서부터 핀(F) 하부의 액티브 영역(ACT)의 상부 부분까지 확장되어 형성될 수 있다.
핀-컷 고립 영역(FC)이 제2 방향(y 방향)으로 연장하는 형태로 형성될 수 있다. 핀-컷 고립 영역(FC)은 핀(F)을 절단하여 제1 방향(x 방향)으로 P형 불순물 영역(110)과 N형 불순물 영역(120)을 서로 분리할 수 있다. 즉, 핀-컷 고립 영역(FC)은 제1 방향(x 방향)으로 P형 불순물 영역(110)과 N형 불순물 영역(120) 사이에 배치될 수 있다. 핀-컷 고립 영역(FC)의 하부 부분은 고립 절연층(105)으로 채워질 수 있다. 또한, 고립 절연층(105)은 도 3c와 도 3d를 통해 알 수 있듯이, 핀-컷 고립 영역(FC)뿐만 아니라, 핀(F) 부분을 제외한 기판(101) 상면 전체에 걸쳐 형성될 수 있다. 즉, 제2 방향(y 방향)으로 핀들(F) 사이와 핀(F)의 외곽 부분의 기판(101) 상에 고립 절연층(105)이 형성될 수 있다.
핀-컷 고립 영역(FC)의 바닥면(FCb)은 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는, 도 3d를 통해 알 수 있듯이, 기판(101)의 상면(Sf)의 높이인 제1 높이(H1)보다 높을 수 있다. 그러나 실시예에 따라, 핀-컷 공정에서 핀이 제거되는 두께가 달라질 수 있고, 그에 따라, 핀-컷 고립 영역(FC)의 바닥면(FCb)의 높이도 달라질 수 있다. 핀-컷 고립 영역(FC)의 바닥면(FCb)과 관련하여, 도 7 및 도 8의 설명 부분에서 좀더 상세히 설명한다.
참고로, 기존 ESD 소자의 경우, P형 불순물 영역과 N형 불순물 영역 사이의 정션 분리를 위해, STI(Shallow Trench Isolation) 또는 DTI(Deep Trench Isolation) 구조가 형성될 수 있다. STI 또는 DTI는 기본적으로 액티브 영역(ACT)을 분리할 수 있는 깊이로 형성될 수 있다. 그에 따라, STI 또는 DTI의 바닥면은 액티브 영역의 하면인 기저 높이(H0)보다 더 낮을 수 있다. 여기서, STI와 DTI는 트렌치를 형성하는 공정을 한번 수행하는가 또는 2번 이상 수행하는가에 따라 구분되고, 트렌치 공정이 2번 이상 수행된 DTI가 한 번 수행된 STI보다 더 깊을 수 있다.
그에 반해, 본 실시예의 ESD 소자(100-1)에서, 핀-컷 고립 영역(FC)은 핀(F) 부분만이 제거되어 형성됨으로써, 핀(F) 하부의 액티브 영역(ACT)은 전부 또는 일부가 유지될 수 있다. 따라서, 본 실시예의 ESD 소자(100-1)는 제1 방향(x 방향)으로 인접하는 핀들(F)이 하부의 액티브 영역(ACT)을 통해 서로 연결된 구조, 즉 액티브 영역(ACT)이 통합된(merged) 구조를 가질 수 있다.
게이트 라인(130)은 기판(101) 상에 복수 개 형성될 수 있다. 복수 개의 게이트 라인들(130)은 핀(F)의 일부를 덮으면서 제2 방향(y 방향)으로 연장하고, 제1 방향(x 방향)으로 서로 이격될 수 있다. 도 3b에 도시된 바와 같이, 게이트 라인(130)은 제1 방향(x 방향)으로 핀(F) 상에만 배치되는 제1 게이트 라인(130a)와 핀(F)과 핀-컷 고립 영역(FC)에 걸쳐서 배치되는 제2 게이트 라인(130b)을 포함할 수 있다. 제1 게이트 라인(130a)은 핀(F)의 상면과 제2 방향(y 방향)으로 핀(F)의 양 측면을 덮을 수 있다. 제2 게이트 라인(130b)은 핀(F)의 상면과 제1 방향(x 방향)으로 핀(F)의 한쪽 측면, 그리고 제2 방향(y 방향)으로 핀(F)의 양 측면을 덮을 수 있다. 여기서, 제1 방향(x 방향)으로 핀(F)의 한쪽 측면은, 핀-컷 고립 영역(FC)의 한쪽 측면(FCs)에 해당할 수 있다.
게이트 라인(130)은 제1 방향(x 방향)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은, 예컨대, 70㎚ 정도일 수 있다. 물론, 게이트 라인(130)의 제1 폭(W1)이 상기 수치에 한정되는 것은 아니다. 한편, 제1 게이트 라인(130a)과 제2 게이트 라인(130b)의 제1 방향(x 방향)의 폭은 실질적으로 동일할 수 있다. 다시 말해서, 제1 게이트 라인(130a)과 제2 게이트 라인(130b)은 모두 제1 방향(x 방향)으로 제1 폭(W1)을 가질 수 있다.
게이트 라인(130)은 다결정 실리콘, 또는 다결정 실리콘에 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탄륨(Ta) 등의 금속 물질을 도핑한 도전 물질로 형성될 수 있다. 또한, 게이트 라인(130)은 금속으로 형성될 수도 있다. 예컨대, 게이트 라인(130)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC), 및 탄탈룸카바이드(TaC) 등으로 형성될 수 있다. 게이트 라인(130)은 단일층 또는 다중층으로 형성될 수 있다.
본 실시예의 ESD 소자(100-1)에서, 게이트 라인(130)은 일반적인 트랜지스터에의 게이트 라인과 달리 전극 단자로 연결되지 않고 플로팅 상태를 유지할 수 있다. 다시 말해서, 게이트 라인(130)은 전기적인 기능을 수행하지 않는 더미 게이트 라인일 수 있다. 이러한 게이트 라인(130)은 불순물 영역(110, 120)의 형성을 위한 도핑 공정에서 마스크의 역할을 할 수 있다.
한편, 도 3b 내지 도 3d에서, 도시하지는 않았지만, 게이트 라인(130)과 핀(F) 사이에는 게이트 절연막이 배치될 수 있다. 실시예에 따라, 게이트 절연막은, 콘택(140)과 불순물 영역들(110, 120)이 연결된 부분만을 제외하고, 핀(F)의 상면과 측면 전체를 덮을 수 있다. 또한, 게이트 라인(130)은 전기적인 기능을 수행하지 않는 측면을 고려하여, 실시예에 따라, 게이트 절연막이 생략될 수도 있다.
본 실시예의 ESD 소자(100-1)에서, 핀-컷 고립 영역(FC)은 제1 방향(x 방향)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은, 예컨대, 100㎚ 이하일 수 있다. 일반적으로 핀-컷 고립 영역(FC)의 제1 방향(x 방향)의 폭은 제1 방향(x 방향)으로 서로 인접하는 핀들(F) 사이의 거리로 정의될 수 있다. 그러나 도 3b에서와 같이, 제2 게이트 라인(130b)의 일부가 핀-컷 고립 영역(FC) 내에 포함되어 있는 경우, 핀-컷 고립 영역(FC)의 제1 방향(x 방향)의 폭은 제1 방향(x 방향)으로 서로 인접하는 제2 게이트 라인들(130b) 사이의 거리로 정의될 수도 있다. 본 실시예의 ESD 소자(100-1)에서, 핀-컷 고립 영역(FC)의 제2 폭(W2)이 100㎚ 이하, 예컨대, 80㎚ 정도로 매우 작기 때문에, 핀-컷 고립 영역(FC) 상에는 별도의 게이트 라인이 배치되지 않을 수 있다.
참고로, 한편, 기존 ESD 소자의 경우, 액티브 영역(ACT)을 분리할 정도의 깊이로 STI 또는 DTI가 형성되므로, STI 또는 DTI용 트렌치의 형성을 위해 제1 방향(x 방향)으로 충분한 거리가 확보되어야 한다. 예컨대, 기존 ESD 소자의 STI 또는 DTI의 제1 방향(x 방향)의 폭은 230㎚ 정도일 수 있다. 또한, STI 또는 DTI의 제1 방향(x 방향)의 폭이 넓음에 따라, STI 또는 DTI 상면 상에 별도의 게이트 라인이 배치되어 연장될 수 있다. 구체적인 예를 들면, 게이트 라인(130)의 폭이 70㎚ 정도라고 할 때, 제1 방향(x 방향)으로 230㎚ 정도의 폭을 갖는 STI 또는 DTI의 상면 중심 부분에 하나의 추가 게이트 라인이 배치될 수 있고, 추가 게이트 라인은 인접하는 게이트 라인들과 80㎚ 정도의 간격을 유지할 수 있다.
콘택(140)은 P형 불순물 영역(110)과 N형 불순물 영역(120) 상에 형성될 수 있다. 콘택(140)을 통해 P형 불순물 영역(110)은 패드(200)으로 전기적으로 연결되고, N형 불순물 영역(120)은 전원 전압(Vdd)을 인가하는 단자로 전기적으로 연결될 수 있다. 한편, 핀(F) 상면 상에 게이트 절연막이 존재하는 경우, 콘택(140)은 게이트 절연막을 관통하는 구조로 P형 불순물 영역(110)과 N형 불순물 영역(120)에 연결될 수 있다. 또한, 실시예에 따라, N형 불순물 영역(120)은 콘택(140)을 통해 그라운드 전압(Vss)을 인가하는 단자로 전기적으로 연결될 수 있다.
본 실시예의 ESD 소자(100-1)는 핀(F) 구조로 형성된 P형 불순물 영역(110)과 N형 불순물 영역(120)을 포함하고, 또한, P형 불순물 영역(110)과 N형 불순물 영역(120)의 정션 분리를 위한 핀-컷 고립 영역(FC)을 포함함으로써, 작은 사이즈, 작은 턴-온 전압 및 작은 온 저항을 가질 수 있다. 본 실시예의 ESD 소자(100-1)의 작은 사이즈, 작은 턴-온 전압 및 작은 온 저항에 대해서는 이하 도 4의 설명 부분에서 좀더 상세히 설명한다.
도 4는 기존 P형 다이오드 구조의 ESD 소자와 도 3a 내지 도 3d의 P형 다이오드 구조의 ESD 소자의 턴-온 전압과 온 저항 특성을 보여주는 그래프이다. x 축은 P형 불순물 영역(110)과 N형 불순물 영역(120) 사이에 인가되는 전압을 나타내고, y 축은 전압 인가에 따른 전류를 나타낸다. 굵은 직선의 'DTI'는 DTI를 포함한 기존 ESD 소자를 의미하고, 얇은 직선의 'FC'는 핀-컷 고립 영역(FC)을 포함하는 본 실시예의 ESD 소자를 의미한다. 여기서, 턴-온 전압은 전압 인가에 따라 전류가 흐르기 시작하는 전압을 의미하고, 온 저항은 턴-온 이후에 저항, 즉, 턴-온 이후에 전압을 전류로 나눈 값에 해당할 수 있다.
도 4를 참조하면, 기존 ESD 소자는 1.56V 정도의 턴-온 전압을 가지며, 또한, 0.33Ω 정도의 온 저항을 가질 수 있다. 그에 반해, 본 실시예의 ESD 소자(100-1)는 1.25V 정도의 턴-온 전압을 가지며, 또한, 0.3Ω 정도의 온 저항을 가질 수 있다. 결과적으로, 본 실시예의 ESD 소자(100-1)는 기존 ESD 소자에 비해 작은 턴-온 전압과 작은 온 저항을 가질 수 있다.
한편, 실험에 이용된 기존 ESD 소자는 450㎛2의 면적을 가지며 유효 면적은 6㎛2일 수 있다. 여기서, 면적과 유효 면적은 도 2b의 설명 부분에서 설명한 바와 같다. 그에 반해, 본 실시예의 ESD 소자(100-1)은 406㎛2의 면적을 가지며 유효 면적은 6㎛2일 수 있다. 결국, 본 실시예의 ESD 소자(100-1)은 기존 ESD 소자와 동일한 유효 면적을 가지면서도, 기존 ESD 소자보다 작은 턴-온 전압과 작은 온 저항을 가질 수 있다. 또한, 전체 면적의 측면에서 본 실시예의 ESD 소자(100-1)가 기존 ESD 소자보다 작으므로, 본 실시예의 ESD 소자(100-1)는 ESD 보호 회로(도 1의 1000 참조)의 사이즈 축소에 기여할 수 있다. 결과적으로 본 실시예의 ESD 소자(100-1)는 PPA(Power Performance Area)가 우수한 ESD 보호 회로(1000)를 구현할 수 있도록 한다.
도 5는 도 1의 ESD 보호 회로에서 N형 다이오드 구조의 ESD 소자에 대한 단면도이다. 도 1 내지 도 4의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 ESD 소자(100-2)는 N형 다이오드 구조를 갖는다는 점에서 도 3a 내지 도 3d의 ESD 소자(100-1)와 다를 수 있다. 구체적으로, 본 실시예의 ESD 소자(100-2)에서, N형 불순물 영역(120)은 핀(F)의 상부 부분에 형성될 수 있다. 또한, N형 불순물 영역(120)은 제1 방향(x 방향)으로 핀(F)의 중심 부분에 위치할 수 있다. P형 불순물 영역(110) 역시 핀(F)의 상부 부분에 형성될 수 있다. 한편, P형 불순물 영역(110)은 제1 방향(x 방향)으로 핀(F)의 외곽 부분에 위치할 수 있다. 즉, P형 불순물 영역(110)은 N형 불순물 영역(120)을 중심으로 양쪽 외곽 부분에 위치할 수 있다.
본 실시예의 ESD 소자(100-2)에서, 웰(103a)은 N형 웰일 수 있고, N형 불순물 영역(120)의 하부에만 형성될 수 있다. 그러나 실시예에 따라, 웰(103a)이 생략될 수도 있다. 본 실시예의 ESD 소자(100-2)가 N형 다이오드 구조를 가짐에 따라, N형 불순물 영역(120)은 콘택(140)을 통해 패드(200)로 전기적으로 연결되고, P형 불순물 영역(110)은 콘택(140)을 통해 그라운드 전압(Vss)을 인가하는 단자로 전기적으로 연결될 수 있다. 한편, 본 실시예의 ESD 소자(100-2)은 바-타입 또는 링-타입의 구조를 가질 수 있다.
그 외 핀-컷 고립 영역(FC), 게이트 라인(130) 등에 대해서는 도 3a 내지 도 3d의 ESD 소자(100-1)에 대한 설명 부분에서 설명한 바와 같다.
도 6은 기존 N형 다이오드 구조의 ESD 소자와 도 5의 N형 다이오드 구조의 ESD 소자의 턴-온 전압과 온 저항 특성을 보여주는 그래프로서, x축, y축, 'DTI', 'FC', 턴-온 전압, 온 저항에 대한 개념은 도 4의 그래프에 대해 설명한 바와 같다.
도 6을 참조하면, 기존 ESD 소자는 1.44V 정도의 턴-온 전압을 가지며, 또한, 0.35Ω 정도의 온 저항을 가질 수 있다. 그에 반해, 본 실시예의 ESD 소자(100-2)는 1.25V 정도의 턴-온 전압을 가지며, 또한, 0.31Ω 정도의 온 저항을 가질 수 있다. 결과적으로, 본 실시예의 ESD 소자(100-2)가 기존 ESD 소자에 비해 작은 턴-온 전압과 작은 온 저항을 가질 수 있다.
한편, 실험에 이용된 기존 ESD 소자는 433㎛2의 면적을 가지며 유효 면적은 92㎛2일 수 있다. 그에 반해 본 실시예의 ESD 소자(100-2)은 405㎛2의 면적을 가지며 유효 면적은 128㎛2일 수 있다. 결국, 본 실시예의 ESD 소자(100-2)은 기존 ESD 소자보다 큰 유효 면적을 가지며, 기존 ESD 소자보다 작은 턴-온 전압과 작은 온 저항을 가질 수 있다. 또한, 전체 면적의 측면에서 본 실시예의 ESD 소자(100-2)가 기존 ESD 소자보다 작으므로, 본 실시예의 ESD 소자(100-2)는 ESD 보호 회로(도 1의 1000 참조)의 사이즈 축소에 기여할 수 있다. 결과적으로 본 실시예의 ESD 소자(100-2)는 PPA(Power Performance Area)가 우수한 ESD 보호 회로(1000)를 구현할 수 있도록 한다.
참고로, 유효 면적이 넓을수록 온 저항 감소 측면에서 유리할 수 있다. 또한 P형 불순물 영역(110)과 N형 불순물 영역(120) 사이에 전류 패스가 길어지면 턴-온 전압이 증가할 수 있다. 따라서, 유효 면적은 넓게 하고 P형 불순물 영역(110)과 N형 불순물 영역(120) 사이의 거리는 가깝게 유지하는 것이 ESD 소자의 동작 특성 면에서 유리할 수 있다. 한편, 일반적인 평면적 트랜지스터와 같이 전류 패스가 수평 방향으로 형성되면, 턴-온 전압은 감소할 수 있으나 리키지가 커지는 문제가 발생할 수 있다.
한편, STI나 DTI를 포함하는 기존 ESD 소자의 경우, 폭이 크고 또한 깊이 파인 구조의 STI나 DTI를 포함하기 때문에, P형 불순물 영역과 N형 불순물 영역 사이에 전류 패스가 길어 턴-온 전압이 상대적으로 클 수 있다. 그에 반해, 본 실시예의 ESD 소자(100-1, 100-2)는, 폭이 좁고 또한 얇게 파인 구조의 핀-컷 고립 영역(FC)을 포함함으로써, P형 불순물 영역(110)과 N형 불순물 영역(120) 사이에 전류 패스가 짧아 턴-온 전압이 상대적으로 작을 수 있다. 또한, 전술한 바와 같이, 핀-컷 고립 영역(FC)은 핀(F) 부분만이 제거되어 형성됨으로써, 핀(F) 하부에 액티브 영역(ACT)의 전부 또는 일부가 유지될 수 있다. 따라서, 본 실시예의 ESD 소자(100-1, 100-2)는 제1 방향(x 방향)으로 인접하는 핀들(F)이 하부의 액티브 영역(ACT)을 통해 서로 연결된 구조, 즉 액티브 영역(ACT)이 통합된(merged) 구조를 가질 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예들에 따른 P형 다이오드 구조의 ESD 소자들에 대한 단면도들로서, 각각 도 3b에 대응할 수 있다. 도 1 내지 도 6의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예의 ESD 소자(100a-1)는 핀-컷 고립 영역(FC')의 깊이 측면에서, 도 3a 내지 도 3d의 ESD 소자(100-1)와 다를 수 있다. 구체적으로, 본 실시예의 ESD 소자(100a-1)에서, 핀-컷 고립 영역(FC')의 바닥면(FC'b)의 높이인 제2 높이(H2')는 기판(101)의 상면(도 3c의 Sf 참조)의 높이인 제1 높이(H1)와 실질적으로 동일할 수 있다. 다시 말해서, 본 실시예의 ESD 소자(100a-1)에서, 핀-컷 고립 영역(FC')은 제3 방향(z 방향)으로 기판(101) 상면(Sf) 상에 돌출된 핀(F) 부분 전체를 제거하여 형성될 수 있다.
도 8을 참조하면, 본 실시예의 ESD 소자(100b-1)는 핀-컷 고립 영역(FC")의 깊이 측면에서, 도 3a 내지 도 3d의 ESD 소자(100-1)와 다를 수 있다. 구체적으로, 본 실시예의 ESD 소자(100b-1)에서, 핀-컷 고립 영역(FC")의 바닥면(FC"b)의 높이인 제2 높이(H2")는 기판(101)의 상면(Sf)의 높이인 제1 높이(H1)보다 낮을 수 있다. 다시 말해서, 본 실시예의 ESD 소자(100a-1)에서, 핀-컷 고립 영역(FC")은 제3 방향(z 방향)으로 기판(101) 상면(Sf) 상에 돌출된 핀(F) 부분과 함께 핀(F) 하부의 액티브 영역(ACT)의 상부 일부까지 제거하여 형성될 수 있다.
도 9를 참조하면, 본 실시예의 ESD 소자(100c-1)는 게이트 라인(130')의 구조에서, 도 3a 내지 도 3d의 ESD 소자(100-1)와 다를 수 있다. 구체적으로, 본 실시예의 본 실시예의 ESD 소자(100c-1)에서, 게이트 라인(130')은 제1 방향(x 방향)을 따라서, 핀(F) 부분에만 배치되고, 핀-컷 고립 영역(FC)에는 배치되지 않을 수 있다. 다시 말해서, 본 실시예의 ESD 소자(100c-1)에서는 도 3a 내지 도 3d의 ESD 소자(100-1)에서와 같이, 제1 방향(x 방향)으로 핀(F)과 핀-컷 고립 영역(FC)을 함께 걸치는 제2 게이트 라인(130b) 구조는 형성되지 않을 수 있다. 그에 따라, 도 9에 도시된 바와 같이, 핀-컷 고립 영역(FC)의 제1 방향(x 방향) 폭인 제2 폭(W2)은 제1 방향(x 방향)으로 인접하는 핀(F) 부분들의 측면, 즉 핀-컷 고립 영역(FC)의 양 측면(FCs) 사이의 거리로 정의될 수 있다.
한편, 도 7 내지 도 9의 ESD 소자(100a-1, 100b-1, 100c-1)에서도, 실시예에 따라, N형 불순물 영역(120)은 콘택(140)을 통해 그라운드 전압(Vss)을 인가하는 단자로 전기적으로 연결될 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 P형 다이오드 구조의 ESD 소자에 대한 사시도, 및 단면도들로서, 도 10b 및 도 10c는 도 3b 및 도 3c에 대응할 수 있다. 도 1 내지 도 9의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10a 내지 도 10c를 참조하면, 본 실시예의 ESD 소자(100d-1)는 GAA(Gate All Around) 구조를 갖는다는 점에서, 도 3a 내지 도 3d의 ESD 소자(100-1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 ESD 소자(100d-1)는, 도 10a에 도시된 바와 같이, 게이트 라인(130c)이 나노 와이어(Nano Wire: NW)의 4면 전체면을 둘러싸는 GAA 구조를 가질 수 있다. 참고로, 도 10a는 본 실시예의 ESD 소자(100d-1)의 3차원적 형태를 개념적으로 보여주기 위한 사시도로서, 도 10b와 도 10c의 단면도들에 대응하려면 제1 방향(x 방향)을 따라 서로 이격된 게이트 라인(130c)이 6개가 배치되어야 하고, 제2 방향(y 방향)을 따라 서로 이격되고 게이트 라인(130c)에 의해 4면이 둘러싸인 나노 와이어(NW)가 3개 배치되어야 한다.
한편, 나노 와이어(NW)는, 처음에 핀(F)이 제3 방향(z 방향)으로 높게 형성된 후, 핀(F)의 중간 부분이 제거됨으로써, 형성될 수 있다. 다시 말해서, 나노 와이어(NW)는 최초의 핀(F)의 상부 끝단 부분에 해당할 수 있다. 실시예에 따라, 제3 방향(z 방향)으로 핀(F)의 중간 부분이 2개 이상 제거됨으로써, 제3 방향(z 방향)으로 서로 이격된 2개 이상의 나노 와이어(NW)가 형성될 수도 있다.
본 실시예의 ESD 소자(100d-1)는, 핀(F)의 상부 일부와 나노 와이어(NW)가 핀-컷 고립 영역(FC)에 의해 절단되어 P형 불순물 영역(110a)과 N형 불순물 영역(120a)이 제1 방향(x 방향)으로 서로 분리될 수 있다. 도 10b에 도시된 바와 같이, P형 불순물 영역(110a) 또는 N형 불순물 영역(120a)은 핀(F)의 상부 일부와 나노 와이어(NW)의 일부가 P형 불순물 또는 N형 불순물로 도핑되어 형성될 수 있다. 한편, 콘택(140a)은 나노 와이어(NW)와 핀(F)의 불순물 영역을 함께 콘택하는 구조로 형성될 수 있다.
결국, 본 실시예의 ESD 소자(100d-1)는 핀(F)의 상부에 나노 와이어(NW)가 이격되어 배치된다는 점을 제외하고, 도 3a 내지 도 3d의 ESD 소자(100-1)와 실질적으로 동일할 수 있다. 다시 말해서, 도 10b 및 도 10c를 통해 알 수 있듯이, 제3 방향(z 방향)으로 나노 와이어(NW)와 핀(F)이 연결되면, 도 3b 및 도 3c의 구조와 실질적으로 동일한 구조가 됨을 알 수 있다. 참고로, 나노 와이어(NW)와 핀(F) 사이의 공간은 차후 핀-컷 고립 영역(FC)의 고립 절연층(105)의 상부를 채울 때 함께 채워질 수 있다.
도 11은 본 발명의 일 실시예에 따른 P형 다이오드 구조의 ESD 소자에 대한 사시도로서, 도 10a와 같이 본 실시예의 ESD 소자(100e-1)의 3차원적 형태를 개념적으로 보여준다. 도 10a 내지 도 10c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11을 참조하면, 본 실시예의 ESD 소자(100e-1)는 MBC(Multi-Bridge Channel) 구조를 갖는다는 점에서, 도 10a 내지 도 10c의 ESD 소자(100d-1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 ESD 소자(100e-1)는, 도 11에 도시된 바와 같이, 게이트 라인(130c)이 나노 시트(Nano Sheet: NS)의 4면 전체 면을 둘러싸는 MBC 구조를 가질 수 있다. 나노 시트(NS)는 제2 방향(y 방향)으로 폭이 제3 방향(z 방향)의 두께보다 수 내지 수십 배 큰 시트와 같은 구조를 갖는다는 점에서, 나노 와이어(NW)와 구조적으로 다를 수 있다. 한편, 나노 시트(NS)의 제2 방향(y 방향)의 폭이 커짐에 따라 그 하부의 핀(F)의 제2 방향(y 방향) 폭도 나노 시트(NS)에 대응하여 클 수 있다. 그 외 게이트 라인(130c)과 나노 시트(NS)의 개수, 나노 시트(NS) 형성 방법, P형 불순물 영역과 N형 불순물 영역의 구조, 그리고 콘택의 구조 등은 도 10a 내지 도 10c의 ESD 소자(100d-1)에 대해 설명한 바와 같다.
도 12a 내지 도 16은 본 발명의 일 실시예에 따른 도 3a 내지 도 3d의 P형 다이오드 구조의 ESD 소자를 제조하는 과정을 보여주는 단면도들이다. 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16 각각은 도 3b에 대응하고, 도 12b, 도 13b, 도 14b, 및 도 15b 각각은 도 3c에 대응하며, 도 13c, 및 도 14c 각각은 도 3d에 대응할 수 있다. 도 3a 내지 도 3d를 함께 참조하여 설명하고, 도 1 내지 도 11의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 12a 및 도 12b를 참조하면, 먼저, 기판 상에 웰(103)이 형성될 수 있다. 웰(103)은 N형 웰이고, 기판(101) 내에 N형 불순물을 소정 깊이로 도핑하여 형성할 수 있다. 한편, 점선으로 표시된 바와 같이, 웰(103)의 상부 부분에 액티브 영역(ACT)이 정의될 수 있다. 액티브 영역(ACT) 영역은 웰(103)의 다른 부분보다 도핑 농도가 더 높을 수 있다. 예컨대, 앞서 설명한 바와 같이, 웰(103)이 N형 불순물이 1016/cm3 이하의 도핑 농도의 N- 영역일 때, 액티브 영역(ACT)은 N형 불순물이 1016/cm3 이상의 도핑 농도의 N0 영역일 수 있다. 물론, 웰(103)과 액티브 영역(ACT)의 도핑 농도가 상기 수치에 한정되는 것은 아니다.
한편, 웰(103)이 형성된 후, ESD 소자를 정의하는 소자 분리 구조체(107)가 기판(101) 상에 형성될 수 있다. 소자 분리 구조체(107)는 산화막, 질화막, 또는 산질화막 등의 절연층으로 형성될 수 있다.
이후, 기판(101)의 상면 상에 제1 방향(x 방향)으로 연장하는 마스크 패턴을 형성한다. 마스크 패턴은, 예컨대, 하부 마스크 패턴과 상부 마스크 패턴을 포함할 수 있다. 또한, 하부 마스크 패턴은 산화막 또는 질화막 등의 하드마스크막으로 형성되고, 상부 마스크 패턴은 포토레지스트로 형성될 수 있다. 경우에 따라, 하부 마스크 패턴과 상부 마스크 패턴은 둘 다 하드마스크막으로 형성될 수도 있다. 마스크 패턴의 형성 후, 마스크 패턴을 마스크로 하여, 기판(101)의 상부 부분을 식각하여 제1 방향(x 방향)으로 연장하고 제2 방향(y 방향)으로 서로 이격된 다수의 핀(F)을 형성한다. 핀(F)의 형성 후, 기판(101)의 상면(Sf)은 제1 높이(H1)을 가질 수 있다. 한편, 도시하지는 않았지만, 핀(F)의 상면 상에 하부 마스크 패턴이 잔존할 수 있다. 참고로, 도 3d에 대응하는 단면은 도 12b와 실질적으로 동일할 수 있고, 그에 따라, 그에 대한 단면도는 생략한다.
도 13a 내지 도 13c를 참조하면, 핀(F)의 형성 후, 제1 방향(x 방향)을 따라서, 각각의 핀(F)을 몇개의 부분, 예컨대 3개의 부분으로 분리하는 핀-컷 고립 영역(FC)을 형성한다. 핀-컷 고립 영역(FC)은 제2 방향(y 방향)으로 연장할 수 있다. 그에 따라, 도 13c에서와 같이 제2 방향(y 방향)을 따라 핀(F)이 제거될 수 있다. 핀-컷 고립 영역(FC)은, 전술한 바와 같이, 제1 방향(x 방향)으로 제2 폭(W2)을 가지며, 제2 폭(W2)은, 예컨대, 100㎚ 이하로 작을 수 있다. 한편, 핀-컷 고립 영역(FC)의 바닥면(FCb)은 제2 높이(H2)를 가지며, 기판(101)의 상면(Sf)의 높이인 제1 높이(H1)보다 약간 높을 수 있다. 그러나 실시예에 따라, 핀-컷 고립 영역(FC)의 바닥면(FCb)은 기판(101)의 상면(Sf)의 높이와 실질적으로 동일하거나 또는 기판(101)의 상면(Sf)의 높이보다 낮을 수도 있다.
도 14a 내지 도 14c를 참조하면, 고립 절연층용 절연 물질을 기판(101) 전면 상에 증착하고 평탄화한다. 평탄화는 CMP 공정, 및/또는 에치백 등의 식각 공정 등을 통해 수행할 수 있다. 핀(F)의 상면 상에 잔존하는 하부 마스크 패턴이 평탄화 공정에서 식각 정지막으로 작용할 수 있다. 평탄화에 의해 제2 방향(y 방향)으로의 핀들(F) 사이와, 제1 방향(x 방향)으로 핀-컷 고립 영역(FC) 내에 고립 절연층용 절연 물질이 채워지고, 고립 절연층용 절연 물질의 상면은 하부 마스크 패턴의 상면과 실질적으로 동일한 평면을 이룰 수 있다.
이후, 계속해서, 하부 마스크 패턴을 마스크로 하여 고립 절연층용 절연 물질을 소정 깊이만큼 식각하여 제거함으로써, 고립 절연층(105)을 형성한다. 고립 절연층(105)은 제2 방향(y 방향)으로 핀들(F) 간의 분리 기능과 제1 방향(x 방향)으로 P형 불순물 영역(110)과 N형 불순물 영역(120) 사이의 정션 분리 기능을 고려하여 적절한 두께로 형성될 수 있다. 고립 절연층(105)의 형성 후, 하부 마스크 패턴이 제거될 수 있다.
한편, 고립 절연층(105)의 형성과 관련하여, 고립 절연층용 절연 물질이 하부 마스크 패턴에 대해 식각 선택비가 큰 경우에는, 실시예에 따라, 평탄화 공정을 생략하고 에치백 공정을 통해 고립 절연층(105)을 바로 형성할 수도 있다. 또한, 고립 절연층용 절연 물질이 핀(F)에 대해 식각 선택비가 큰 물질인 경우, 실시예에 따라, 하부 마스크 패턴 없이 에치백 공정을 통해 고립 절연층(105)을 형성할 수도 있다.
도 15a 및 도 15b를 참조하면, 고립 절연층(105)의 형성 후, 기판(101) 상의 결과물 전면을 덮은 유전층을 소정 두께로 형성한다. 예컨대, 유전층은 고립 절연층(105)의 상면, 및 핀(F)의 양 측면과 상면을 덮을 수 있다. 유전층은 차후에 게이트 라인(130)의 게이트 절연층을 구성할 수 있다. 한편, 게이트 라인(130)이 실질적인 전기적인 기능을 수행하지 않으므로, 실시예에 따라, 유전층이 생략될 수도 있다.
유전층의 형성 후, 기판(101) 상의 결과물 전면을 덮는 도전막을 형성하고 평탄화한다. 도전막의 재질은 도 3a 내지 도 3d의 ESD 소자(100-1)에서 게이트 라인(130)에 대해 언급한 바와 같다. 이후, 평탄화된 도전막의 상면 상에 마스크 패턴을 형성한다. 마스크 패턴은 제2 방향(y 방향)으로 연장하고, 제1 방향(x방향)으로 서로 이격된 구조를 가질 수 있다. 마스크 패턴은 제1 방향(x 방향)으로 핀(F)에만 대응하는 도전막 상에 배치된 제1 마스크 패턴과, 핀(F)과 핀-컷 고립 영역(FC)에 함께 걸쳐 대응하는 도전막 상에 배치된 제2 마스크 패턴을 포함할 수 있다.
이후, 마스크 패턴을 마스크로 하여, 도전막을 식각하여, 게이트 라인(130)을 형성한다. 게이트 라인(130)은, 마스크 패턴에 대응하여 제2 방향(y 방향)으로 연장하고 제1 방향(x방향)으로 서로 이격된 구조를 가지고, 핀(F)의 상면과 하면을 덮을 수 있다. 또한, 전술한 바와 같이, 게이트 라인(130)은 제1 게이트 라인(130a)과 제2 게이트 라인(130b)을 포함할 수 있다. 제1 게이트 라인(130a)은 제1 마스크 패턴에 대응하고 제1 방향(x 방향)으로 핀(F) 상에만 배치될 수 있다. 제2 게이트 라인(130b)은 제2 마스크 패턴에 대응하고 핀(F)과 핀-컷 고립 영역(FC)상에 함께 걸쳐서 배치될 수 있다.
한편, 게이트 라인(130)이 형성될 때, 핀(F) 및 고립 절연층(105) 상의 유전층이 제거되고, 제1 방향(x 방향)을 따라 게이트 라인들(130) 사이의 핀(F)의 상면 및 고립 절연층(105)의 상면이 노출될 수 있다. 한편, 실시예에 따라, 게이트 라인(130)이 형성될 때 핀(F) 및 고립 절연층(105) 상의 유전층이 제거되지 않고 유지될 수도 있다. 그러한 경우, 게이트 라인(130)의 형성 후, 게이트 라인들(130) 사이의 핀(F)의 상면과 고립 절연층(105)의 상면 상에 유전층이 노출될 수 있다. 참고로, 게이트 라인(130)의 형성 후에, 도 3d에 대응하는 단면은, 도 14c와 실질적으로 동일할 수 있다. 따라서, 그에 대한 단면도는 생략한다.
도 16을 참조하면, 게이트 라인(130)의 형성 후, P형 불순물 영역(110)과 N형 불순물 영역(120)을 형성한다. 좀더 구체적으로, 먼저, P형 불순물 영역(110)을 형성할 핀(F) 부분을 제외하고, 나머지 핀(F) 부분을 덮는 제1 마스크 패턴을 형성한다. 이후, 제1 마스크 패턴을 마스크로 하여, 노출된 핀(F) 부분에 P형 불순물을 도핑하는 이온 주입 공정을 진행함으로써, P형 불순물 영역(110)을 형성한다. 계속해서, 기존 제1 마스크 패턴을 제거하고, P형 불순물 영역(110) 만을 덮는 제2 마스크 패턴을 형성하고, 제2 마스크 패턴을 마스크로 하여, 노출된 핀(F) 부분에 N형 불순물을 도핑하는 이온 주입 공정을 진행함으로써, N형 불순물 영역(120)을 형성한다.
한편, 이온 주입 공정에서, 게이트 라인(130)은 제1 마스크 패턴 또는 제2 마스크 패턴과 함께 마스크로서 작용할 수 있다. 그에 따라, 도 16에 도시된 바와 같이, 게이트 라인(130)의 하부의 핀(F) 부분은 도핑되지 않을 수 있다. 다만, 확산에 의해 게이트 라인(130) 하부의 일부는 해당 불순물에 의해 도핑될 수 있다. 따라서, P형 불순물 영역(110)과 N형 불순물 영역(120)은 제1 방향(x 방향)으로 게이트 라인(130)의 측면에서 약간 안쪽 부분으로 들어간 부분까지 형성될 수 있다.
P형 불순물 영역(110)과 N형 불순물 영역(120)의 형성 후, P형 불순물 영역(110)과 N형 불순물 영역(120) 각각에 연결되는 콘택(140)이 형성됨으로써, 도 3a 내지 도 3d의 ESD 소자(100-1)가 완성될 수 있다. 한편, 콘택(140)은, 기판(101) 상의 결과물 전체를 덮는 절연 물질층을 형성하고, 절연 물질층의 평탄화하여 층간 절연층을 형성하며, 층간 절연층 상에 마스크 패턴을 형성하며, 마스크 패턴을 이용한 식각 공정을 통해 콘택 홀을 형성하며, 콘택 홀을 도전 물질로 채워 콘택(140)을 형성하는 순서로 형성될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100-1, 100a-1 ~ 100e-1, 100-2: ESD 소자, 101: 기판, 103: 웰, 105: 고립 절연층, 107: 소자 분리 구조체, 110: P형 불순물 영역, 120: N형 불순물 영역, 130, 130', 130a, 130b, 130c: 게이트 라인, 140: 콘택, 200: 패드, 1000: ESD 보호 회로, 2000: 보호 대상 소자, F: 핀, ACT: 액티브 영역, FC, FC', FC": 핀-컷 고립 영역, NW: 나노 와이어, NS: 나노 시트

Claims (20)

  1. 기판 내에 형성되고, 제1 도전형을 가지며 상부 부분에 액티브 영역이 정의된 웰;
    상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀;
    상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역;
    상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 및
    상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고, 상기 핀을 절단하는 핀-컷 고립(fin-cut isolation) 영역;을 포함하고,
    상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높은, ESD(Electrostatic Discharge) 소자.
  2. 제1 항에 있어서,
    상기 핀-컷 고립 영역의 하면은 상기 기판의 상면 이상의 높이를 갖는 것을 특징으로 하는 ESD 소자.
  3. 제1 항에 있어서,
    상기 제1 방향으로 상기 핀-컷 고립 영역에 의해 서로 이격된 2개의 상기 핀 부분 하부의 상기 액티브 영역은, 상기 핀-컷 고립 영역의 하부의 상기 액티브 영역을 통해 서로 연결된 것을 특징으로 하는 ESD 소자.
  4. 제1 항에 있어서,
    상기 핀의 일부분을 덮으며 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 다수의 게이트 라인을 더 포함하고,
    상기 제1 도전형 불순물 영역 및 제2 불순물 도전형 영역 각각은 상기 제1 방향으로 서로 인접하는 2개의 상기 게이트 라인 사이에 배치된 것을 특징으로 하는 ESD 소자.
  5. 제4 항에 있어서,
    상기 핀-컷 고립 영역의 하부 부분은 분리 절연층으로 채워지고,
    상기 핀-컷 고립 영역 내에, 2개의 상기 게이트 라인 각각의 일부가 배치되며,
    2개의 상기 게이트 라인 각각의 일부는 대응하는 상기 핀의 측면과 상기 분리 절연층의 상면의 일부를 덮으며,
    상기 핀-컷 고립 영역에서, 2개의 상기 게이트 라인 사이의 상기 분리 절연층 상에 게이트 라인이 없는 것을 특징으로 하는 ESD 소자.
  6. 제5 항에 있어서,
    상기 핀-컷 고립 영역에서, 상기 제1 방향으로 2개의 상기 게이트 라인 사이의 거리는 100㎚ 이하인 것을 특징으로 하는 ESD 소자.
  7. 제1 항에 있어서,
    상기 제1 도전형 불순물 영역 및 제2 불순물 도전형 영역 각각에 콘택하는 콘택을 더 포함하고,
    상기 콘택에는 전원 전압, 신호 전압, 그라운드 전압 중 어느 하나가 인가되는 것을 특징으로 하는 ESD 소자.
  8. 제1 항에 있어서,
    상기 제1 도전형은 N형이고, 제2 도전형은 P형이고,
    상기 ESD 소자는,
    상기 제2 도전형 불순물 영역이 중심에 배치되고, 상기 제1 방향으로 상기 제2 도전형 불순물 영역의 양쪽에 제1 도전형 불순물 영역이 배치된 P형 다이오드 구조를 갖거나, 또는
    상기 제1 도전형 불순물 영역이 중심에 배치되고, 상기 제1 방향으로 상기 제1 도전형 불순물 영역의 양쪽에 제2 도전형 불순물 영역이 배치된 N형 다이오드 구조를 갖는 것을 특징으로 하는 ESD 소자.
  9. 제8 항에 있어서,
    상기 ESD 소자는,
    상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 각각이 상기 제2 방향으로 연장하는 바-타입의 구조를 갖거나 또는
    상기 제1 도전형 불순물 영역을 상기 제1 도전형 불순물 영역이 링-형태로 둘러싸거나, 또는 제2 도전형 불순물 영역을 상기 제1 도전형 불순물 영역이 링-형태로 둘러싸는 링-타입의 구조를 갖는 것을 특징으로 하는 ESD 소자.
  10. 제1 항에 있어서,
    GAA(gate all around) 구조, 또는 MBC(multi-bridge channel) 구조를 포함하는 것을 특징으로 하는 ESD 소자.
  11. 기판 내에 형성되고, 제1 도전형을 갖는 웰;
    상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀;
    상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역;
    상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역;
    상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고 상기 핀을 절단하는 핀-컷 고립 영역;
    상기 핀의 일부를 덮으며 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 다수의 게이트 라인; 및
    상기 제1 도전형 불순물 영역 및 제2 불순물 도전형 영역 각각에 콘택하는 콘택;을 포함하고,
    상기 웰의 상부 부분에 액티브 영역이 정의되고, 상기 핀-컷 고립 영역에 의해 상기 제1 방향으로 서로 이격된 2개의 상기 핀 부분 하부의 액티브 영역은 상기 핀-컷 고립 영역 하부의 상기 액티브 영역을 통해 서로 연결된, ESD 소자.
  12. 제11 항에 있어서,
    상기 제1 방향으로 서로 인접하는 2개의 상기 게이트 라인 사이에 상기 도전형 불순물 영역, 제2 도전형 불순물 영역, 및 상기 핀-컷 고립 영역 중 어느 하나가 배치된 것을 특징으로 하는 ESD 소자.
  13. 제11 항에 있어서,
    상기 제1 도전형은 N형이고, 제2 도전형은 P형이며,
    상기 ESD 소자는, P형 다이오드 구조를 갖거나, 또는 N형 다이오드 구조를 가지며,
    상기 콘택에는 전원 전압, 신호 전압, 그라운드 전압 중 어느 하나가 인가되는 것을 특징으로 하는 ESD 소자.
  14. 제13 항에 있어서,
    상기 ESD 소자는,
    상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 각각이 상기 제2 방향으로 연장하는 바-타입의 구조를 갖거나 또는
    상기 제1 도전형 불순물 영역을 상기 제2 도전형 불순물 영역이 링-형태로 둘러싸거나, 또는 상기 제2 도전형 불순물 영역을 상기 제1 도전형 불순물 영역이 링-형태로 둘러싸는 링-타입의 구조를 갖는 것을 특징으로 하는 ESD 소자.
  15. 제11 항에 있어서,
    상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 상면에 대응하고,
    상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높은 것을 특징으로 하는 ESD 소자.
  16. 기판 상에 형성된 적어도 2개의 ESD 소자; 및
    상기 기판 상에 형성되고, 상기 ESD 소자에 연결되며, 상기 ESD 소자에 의해 보호되는 보호 대상 소자에 신호 전압을 인가하기 위한 패드;를 포함하고,
    상기 ESD 소자는,
    상기 기판 내에 형성되고, 제1 도전형을 가지며 상부 부분에 액티브 영역이 정의된 웰;
    상기 기판 상에 돌출된 구조로 상기 웰을 가로질러 제1 방향으로 상연장하고 상기 제1 방향에 수직인 제2 방향으로 서로 이격된 다수의 핀;
    상기 핀의 일부분이 상기 제1 도전형 불순물로 도핑되어 형성된 제1 도전형 불순물 영역;
    상기 핀의 일부분이 상기 제1 도전형에 반대인 제2 도전형 불순물로 도핑되어 형성되고, 상기 제1 도전형 불순물 영역에서 상기 제1 방향으로 이격된 제2 도전형 불순물 영역; 및
    상기 제1 방향으로 상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 사이에 배치되고, 상기 핀을 절단하는 핀-컷 고립 영역;을 포함하고,
    상기 핀-컷 고립 영역의 하면은 상기 액티브 영역의 하면보다 높은 것을 특징으로 하는 ESD 보호회로.
  17. 제16 항에 있어서,
    상기 ESD 소자는, 상기 핀의 일부분을 덮으며 상기 제2 방향으로 연장하고 상기 제1 방향으로 서로 이격된 다수의 게이트 라인을 더 포함하고,
    상기 제1 도전형 불순물 영역, 제2 불순물 도전형 영역, 및 핀-컷 고립 영역 각각은 상기 제1 방향으로 서로 인접하는 2개의 상기 게이트 라인 사이에 배치된 것을 특징으로 하는 ESD 보호회로.
  18. 제16 항에 있어서,
    적어도 2개의 상기 ESC 소자는 P형 다이오드 구조의 제1 ESD 소자와 N형 다이오드 구조를 갖는 제2 ESD 소자를 포함하며,
    상기 제1 ESD 소자는 상기 패드와 전원 전압이 인가되는 전원 단자 사이에 배치되고,
    상기 제2 ESD 소자는 상기 패드와 그라운드 전압이 인가되는 그라운드 단자 사이에 배치된 것을 특징으로 하는 ESD 보호회로.
  19. 제18 항에 있어서,
    상기 제1 도전형은 N형이고, 제2 도전형은 P형이고,
    상기 제1 도전형 불순물 영역 및 제2 불순물 도전형 영역 각각에 콘택하는 콘택을 더 포함하며,
    상기 제1 ESD 소자는, 상기 제2 도전형 불순물 영역이 중심에 배치되고, 상기 제1 방향으로 상기 제2 도전형 불순물 영역의 양쪽에 제1 도전형 불순물 영역이 배치되며,
    상기 제2 ESD 소자는, 상기 제1 도전형 불순물 영역이 중심에 배치되고, 상기 제1 방향으로 상기 제1 도전형 불순물 영역의 양쪽에 제2 도전형 불순물 영역이 배치되며,
    상기 제1 ESD 소자의 상기 제1 도전형 불순물 영역에는 상기 전원 단자 및 콘택을 통해 상기 전원 전압이 인가되고, 상기 제2 도전형 불순물 영역에는 상기 패드 및 콘택을 통해 상기 신호 전압이 인가되며,
    상기 제2 ESD 소자의 상기 제1 도전형 불순물 영역에는 상기 패드 및 콘택을 통해 상기 신호 전압이 인가되고, 상기 제2 도전형 불순물 영역에는 상기 그라운드 단자 및 콘택을 통해 상기 그라운드 전압이 인가되는 것을 특징으로 하는 ESD 보호회로.
  20. 제16 항에 있어서,
    상기 ESD 소자는,
    상기 제1 도전형 불순물 영역과 제2 도전형 불순물 영역 각각이 상기 제2 방향으로 연장하는 바-타입의 구조를 갖거나 또는
    상기 제1 도전형 불순물 영역을 상기 제1 도전형 불순물 영역이 링-형태로 둘러싸거나, 또는 제2 도전형 불순물 영역을 상기 제1 도전형 불순물 영역이 링-형태로 둘러싸는 링-타입의 구조를 가지며,
    상기 핀-컷 고립 영역에 의해 상기 제1 방향으로 서로 이격된 2개의 상기 핀 부분은, 상기 핀-컷 고립 영역의 하부의 상기 액티브 영역을 통해 서로 연결된 것을 특징으로 하는 ESD 보호회로.
KR1020200069849A 2020-06-09 2020-06-09 Esd 소자, 및 그 소자를 포함하는 esd 보호 회로 KR20210152851A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200069849A KR20210152851A (ko) 2020-06-09 2020-06-09 Esd 소자, 및 그 소자를 포함하는 esd 보호 회로
US17/144,354 US11742342B2 (en) 2020-06-09 2021-01-08 FinFET ESD device with fin-cut isolation region
TW110104399A TW202205615A (zh) 2020-06-09 2021-02-05 靜電放電裝置和包括其的靜電放電保護電路
CN202110246328.1A CN113782527A (zh) 2020-06-09 2021-03-05 静电放电器件和包括该静电放电器件的静电放电保护电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200069849A KR20210152851A (ko) 2020-06-09 2020-06-09 Esd 소자, 및 그 소자를 포함하는 esd 보호 회로

Publications (1)

Publication Number Publication Date
KR20210152851A true KR20210152851A (ko) 2021-12-16

Family

ID=78817866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200069849A KR20210152851A (ko) 2020-06-09 2020-06-09 Esd 소자, 및 그 소자를 포함하는 esd 보호 회로

Country Status (4)

Country Link
US (1) US11742342B2 (ko)
KR (1) KR20210152851A (ko)
CN (1) CN113782527A (ko)
TW (1) TW202205615A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210296306A1 (en) 2020-03-18 2021-09-23 Mavagail Technology, LLC Esd protection for integrated circuit devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117669B2 (en) * 2012-12-20 2015-08-25 Taiwan Semiconductor Manufacturing, Ltd. Apparatus for ESD protection
US9318621B2 (en) 2013-03-08 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rotated STI diode on FinFET technology
US9177951B2 (en) 2014-01-06 2015-11-03 Globalfoundries Inc. Three-dimensional electrostatic discharge semiconductor device
US9461170B2 (en) 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
WO2018004683A1 (en) 2016-07-01 2018-01-04 Intel IP Corporation Diode array layout for a diode array of an integrated circuit
US10109621B2 (en) 2016-08-08 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Low-capacitance electrostatic damage protection device and method of designing and making same
TWI614873B (zh) 2016-08-16 2018-02-11 晶焱科技股份有限公司 自我平衡式二極體裝置
US10008491B1 (en) 2017-07-20 2018-06-26 Globalfoundries Inc. Low capacitance electrostatic discharge (ESD) devices
WO2019143340A1 (en) 2018-01-18 2019-07-25 Intel Corporation Vertical diode in stacked transistor architecture
US10510776B2 (en) 2018-03-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with common active area and method for manufacturing the same
CN110518008A (zh) 2018-05-22 2019-11-29 中芯国际集成电路制造(上海)有限公司 一种esd保护器件及其制作方法、电子装置

Also Published As

Publication number Publication date
US11742342B2 (en) 2023-08-29
CN113782527A (zh) 2021-12-10
TW202205615A (zh) 2022-02-01
US20210384188A1 (en) 2021-12-09

Similar Documents

Publication Publication Date Title
US9190519B2 (en) FinFET-based ESD devices and methods for forming the same
KR101455531B1 (ko) 다이오드 및 다이오드 제조 방법
US9947648B2 (en) Semiconductor device including a diode at least partly arranged in a trench
US12046684B2 (en) Semiconductor structure having both gate-all-around devices and planar devices
TWI271846B (en) Semiconductor structure and method for ESD protection
US9911816B2 (en) Semiconductive device and associated method of manufacture
TWI430432B (zh) 具有防靜電結構之功率半導體元件及其製作方法
US20220037308A1 (en) Multi-fingered diode with reduced capacitance and method of making the same
US20190103396A1 (en) Single-stack bipolar-based esd protection device
EP2827373B1 (en) Protection device and related fabrication methods
US8664726B2 (en) Electrostatic discharge (ESD) protection device, method of fabricating the device, and electronic apparatus including the device
US11742342B2 (en) FinFET ESD device with fin-cut isolation region
TWI788755B (zh) 使用底部崩潰電流路徑的雪崩保護電晶體及其形成方法
US11581302B2 (en) Interconnected vertical diode group
JP4781620B2 (ja) 静電気放電保護素子
US11011510B2 (en) Breakdown uniformity for ESD protection device
US11049853B2 (en) ESD protection device with breakdown voltage stabilization
US11264486B2 (en) Semiconductor structure and method of fabricating the semiconductor structure
KR20210071134A (ko) 반도체 장치
US20240371926A1 (en) Semiconductor device with enhanced avalanche ruggedness
KR100249016B1 (ko) 반도체장치의 이에스디 보호회로 제조방법
KR20230036859A (ko) 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치
JP2007066972A (ja) 半導体装置