[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210146038A - 패키지기판 및 이의 제조 방법 - Google Patents

패키지기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210146038A
KR20210146038A KR1020200063020A KR20200063020A KR20210146038A KR 20210146038 A KR20210146038 A KR 20210146038A KR 1020200063020 A KR1020200063020 A KR 1020200063020A KR 20200063020 A KR20200063020 A KR 20200063020A KR 20210146038 A KR20210146038 A KR 20210146038A
Authority
KR
South Korea
Prior art keywords
insulating layer
region
chip
disposed
pad
Prior art date
Application number
KR1020200063020A
Other languages
English (en)
Inventor
김남헌
김창제
임성환
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020200063020A priority Critical patent/KR20210146038A/ko
Priority to US17/927,820 priority patent/US20230223308A1/en
Priority to CN202180059423.9A priority patent/CN116157919A/zh
Priority to EP21811834.7A priority patent/EP4160675A4/en
Priority to PCT/KR2021/006563 priority patent/WO2021242013A1/ko
Priority to JP2022573340A priority patent/JP2023528812A/ja
Publication of KR20210146038A publication Critical patent/KR20210146038A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

실시 예에 따른 패키지 기판은 제1 기판; 및 상기 제1 기판에 실장되는 제1 칩을 포함하고, 상기 제1 기판은, 상기 제1 칩과 수직 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하는 제1 절연층; 및 상기 제1 절연층의 제1 영역 및 제2 영역에 배치되는 회로 패턴을 포함하고, 상기 회로 패턴은, 상기 제1 절연층의 제2 영역의 상면 위에 배치되는 제1 부분과, 상기 제1 절연층의 제1 영역 내에 매립되는 제2 부분과, 적어도 일부가 상기 제1 절연층의 제1 영역 내에 매립되어 상기 제1 부분과 상기 제2 부분 사이를 연결하는 제3 부분을 포함하는 패드부를 포함하고, 상기 제1 칩의 하부 영역은 상기 제1 절연층의 제1 영역 내에 매립되고, 상기 제1 절연층의 제1 영역은, 상기 제1 칩의 하면 및 측면을 둘러싸는 언더필을 형성하고, 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역은 동일한 절연물질을 포함하는 단일 절연층이다.

Description

패키지기판 및 이의 제조 방법{PACKAGE BOARD AND PACKAGE BOARD AND MANUFACTURING METHOD THEREOF}
실시 예는 패키지 기판 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적화 및 집접화된 소자들의 소량화, 경량화에 대한 요구가 정보통신의 발달 및 장비의 복잡성에 대한 효과적인 극복의 차원에서 점차 증대되어 가고 있으며 이에 따라 단일 공간에 복수개의 칩이 실장되는 즉, 패키징된 반도체가 일반적으로 이용되고 있다.
패키징(Packaging)은 외부단자가 형성된 기판에 칩(Chip)이 실장되고 추가적으로 몰딩 작업을 통하여 완성하게 된다.
여기에서 외부단자란 기판과 칩을 전기적으로 연결하는 기판에 형성된 단자를 말하며, 이 외부단자와 칩의 연결형태에 따라 와이어 본딩(Wire Bonding)과 플립 칩 본딩(Flip Chip Bonding) 등으로 분류될 수 있다.
개괄적인 설명을 부연하면, 와이어 본딩 방식은 리드가 형성된 기판에 칩을 올려두고 미세 와이어를 이용해 외부단자와 반도체 칩의 전극패턴을 연결하는 방식이다. 플립 칩 본딩 방식은 전극패턴에 Sn/Pb 등의 소재로 이루어진 솔더볼(Solder Ball)이라는 돌출부를 형성하고 이를 통하여 기판에 칩을 실장할 때 전기적으로 연결 되도록 하는 방식을 의미한다.
여기에서, 플립칩 형태의 패키징 방법은 와이어 본딩 방식과는 다르게, 솔더볼 또는 범프가 형성된 칩을 뒤집어 플립(Flip)한 표면이 기판 방향을 향하도록 실장하는 방식이며, 반도체 패키징 중에서 가장 작은 형태를 구현할 수 있는 기술이다.
즉, 플립칩 본딩 방식은 반도체 소자의 입출력 단자 전극에 어떠한 도전성 범프를 형성하고, 기판에 포함된 전극 단자인 패드와 상기 범프의 전기적 접속을 형성하는 방식을 의미한다.
그러나, 상기와 같은 플립칩 본딩 방식은 상기와 같은 패드와 범프의 접속 과정에서, 범프의 패드 사이의 접착 신뢰성 등이 약해지는 문제점이 발생하게 된다.
이러한 문제점을 개선하고 범프와 패드 사이의 접착력을 보강하기 위하여, 범프의 패드 사이의 공간에 에폭시 수지 등을 도포하게 되는데, 이것을 언더필(underfill)이라고 한다.
즉, 상기와 같이 종래의 플립칩 본딩 방식이 적용된 패키지 기판에서는 언더필을 형성하기 위한 공정이 필수적으로 포함되며, 상기 언더필의 형상을 위한 별도의 시간이 필요한 문제가 있다.
또한, 상기와 같은 플립칩 본딩 방식의 패키지 기판에서는 상기 언더필을 형성하기 위한 별도의 공간이 필요하게 되며, 상기 공간의 확보를 위한 기판 사이즈가 커지는 문제가 있다.
이에 따라, 새로운 구조의 언더필이 적용된 패키지 기판이 요구되고 있는 실정이다.
실시 예에서는 새로운 구조의 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 언더필을 형성하는 공정이나 언더필을 경화하는 공정을 생략할 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 기판을 구성하는 절연층을 이용하여 칩의 주위를 감싸는 언더필을 형성할 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 패키지 기판은 제1 기판; 및 상기 제1 기판에 실장되는 제1 칩을 포함하고, 상기 제1 기판은, 상기 제1 칩과 수직 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하는 제1 절연층; 및 상기 제1 절연층의 제1 영역 및 제2 영역에 배치되는 회로 패턴을 포함하고, 상기 회로 패턴은, 상기 제1 절연층의 제2 영역의 상면 위에 배치되는 제1 부분과, 상기 제1 절연층의 제1 영역 내에 매립되는 제2 부분과, 적어도 일부가 상기 제1 절연층의 제1 영역 내에 매립되어 상기 제1 부분과 상기 제2 부분 사이를 연결하는 제3 부분을 포함하는 패드부를 포함하고, 상기 제1 칩의 하부 영역은 상기 제1 절연층의 제1 영역 내에 매립되고, 상기 제1 절연층의 제1 영역은, 상기 제1 칩의 하면 및 측면을 둘러싸는 언더필을 형성하고, 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역은 동일한 절연물질을 포함하는 단일 절연층이다.
또한, 상기 패드부의 제3 부분은, 상기 제1 절연층의 제1 영역 내에서, 상기 제1 절연층의 하면에 대해 일정 경사각을 가지고 배치된다.
또한, 상기 패드부의 제3 부분은, 상기 패드부의 상기 제1 부분과 상기 제3 부분 사이를 연결하고, 상호 이격된 복수의 분기 라인을 포함한다.
또한, 상기 패드부의 제3 부분은, 상기 제1 절연층의 제1 영역의 중심영역을 기준으로 상기 패드부의 제2 부분이 배치된 위치에 대응하는 방향성을 가지고 배치된다.
또한, 상기 제1 기판은, 상기 제1 절연층의 하면 아래에 배치되는 제2 절연층을 포함하고, 상기 제2 절연층은, 경화된 에폭시 또는 상기 제1 절연보다 높은 유리전이온도를 가진 열가소성 수지로 구성된다.
상기 패드부의 상기 제2 부분은, 상기 제2 절연층의 상면 위에 배치된다.
또한, 상기 패드부는, 복수 개로 구성되고, 상기 회로 패턴은, 상기 복수 개의 패드부의 제3 부분 사이에 위치하고, 상기 제1 칩과 전기적으로 절연된 더미 패드를 포함한다.
또한, 상기 제1 칩의 하면에 배치되는 범프를 포함하고, 상기 범프는 상기 제1 절연층의 제1 영역 내에 매립되고, 상기 패드부의 제3 부분의 상면과 직접 접촉한다.
또한, 상기 제1 기판 상에 배치되고, 제2 칩이 실장된 제2 기판을 포함하고, 상기 제2 기판을 구성하는 절연층은, 상기 제1 기판을 구성하는 상기 제1 절연층의 유리전이온도보다 낮다.
또한, 상기 제1 절연층은, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP), 폴리에텔에텔 케톤(Polyether ether ketone, PEEK), 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene, PTFE), 폴리페닐렌 설파이드(Poly Phenylene Sulfide, PPS), 광등방 폴리메틸메타크릴레이트(PMMA) 중 적어도 하나의 열가소성 수지로 구성된다.
또한, 상기 제1 절연층은, 특정 방향으로의 결이 형성된 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성되고, 상기 제1 절연층의 제1 영역에서의 결의 방향은, 상기 제1 절연층의 제2 영역에서의 결의 방향과 다르다.
또한, 상기 제1 절연층의 제1 영역의 경도는, 상기 제1 절연층의 제2 영역의 경도와 다르다.
상기 제1 절연층의 제1 영역의 상면은, 상기 제1 절연층의 제2 영역의 상면보다 높다.
한편, 실시 예에 따른 패키지 기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층 상에 회로 패턴을 형성하고, 상기 회로 패턴 상에 칩을 정렬시킨 상태에서 열과 압력을 가하여 상기 제1 절연층 내에 상기 칩의 적어도 일부가 매립되도록 하는 것을 포함하고, 상기 제1 절연층은, 상기 정렬된 칩과 수직 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하고, 상기 회로 패턴을 형성하는 것은, 상기 제1 절연층의 상기 제2 영역의 상면 위에 배치되는 제1 부분과, 상기 제1 절연층의 상기 제2 영역의 상면 위에 배치된 제2 부분과, 상기 제1 절연층의 상기 제2 영역의 상면 위에 배치되어 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 포함하는 패드부를 형성하는 것을 포함하고, 상기 매립되도록 하는 것은, 상기 열에 의해 상기 제1 절연층의 제1 영역을 연화시키고, 상기 연화된 상기 제1 절연층의 제1 영역 내에, 상기 칩의 하부 영역, 상기 패드부의 제2 부분 및 제3 부분이 매립되도록 하고, 상기 제1 절연층의 제1 영역을 경화시키는 것을 포함하며, 상기 경화된 이후의 상기 제1 절연층의 제1 영역은, 상기 칩의 하면 및 측면을 둘러싸는 언더필을 형성하고, 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역은 동일한 절연물질을 포함하는 단일 절연층이다.
또한, 상기 경화된 이후의 상기 패드부의 제3 부분은, 상기 제1 절연층의 제1 영역 내에서, 상기 제1 절연층의 하면에 대해 일정 경사각을 가지고 배치된다.
또한, 상기 패드부의 제3 부분은, 상기 패드부의 상기 제1 부분과 상기 제3 부분 사이를 연결하고, 상호 이격된 복수의 분기 라인을 포함한다.
또한, 상기 패드부의 제3 부분은, 상기 제1 절연층의 제1 영역의 중심영역을 기준으로 상기 패드부의 제2 부분이 배치된 위치에 대응하는 방향성을 가지고 배치된다.
또한, 상기 칩을 매립하기 전에, 상기 제1 절연층의 하면 아래에 제2 절연층을 형성하는 것을 포함하고, 상기 제2 절연층은, 경화된 에폭시 또는 상기 제1 절연보다 높은 유리전이온도를 가진 열가소성 수지로 구성된다.
또한, 상기 패드부는, 복수 개로 구성되고, 상기 회로 패턴을 형성하는 것은, 상기 복수 개의 패드부의 제3 부분 사이에 위치하고, 상기 제1 칩과 전기적으로 절연된 더미 패드를 형성하는 것을 포함한다.
또한, 상기 제1 절연층은, 특정 방향으로의 결이 형성된 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성되고, 상기 경화된 이후의, 상기 제1 절연층의 제1 영역에서의 결의 방향은, 상기 경화된 이후의 상기 제1 절연층의 제2 영역에서의 결의 방향과 다르다.
본 실시 예에 의하면, 패키지 기판의 절연층은 칩이 매립되는 제1 영역 및 이 이외의 제2 영역을 포함한다. 그리고, 상기 제1 영역은 칩의 하면을 감싸는 제1 부분을 포함할 수 있다. 상기 제1 부분은 칩의 하면과 접촉할 수 있다. 상기 제1 부분은 칩의 범프의 측면과 접촉할 수 있다. 상기 제1 부분은 상기 범프와 연결되는 회로패턴의 측면과 접촉할 수 있다. 즉, 상기 제1 부분은, 칩의 하면, 범프의 측면 및 회로 패턴의 측면을 둘러싸며 형성될 수 있다. 또한, 상기 절연층의 제1 영역은 상기 제1 부분으로부터 연장되는 제2 부분을 포함할 수 있다. 상기 제2 부분은 칩의 측면을 감싸는 필렛 또는 언더필을 형성할 수 있다. 즉, 상기 제1 영역의 제2 부분은 평면을 유지하다가, 상기 칩이 상기 제1 영역 내로 함몰됨에 따라 상측 방향으로 돌출된 볼록 형상을 가질 수 있다. 이에 따라, 실시 예에서는 칩의 본딩 공정에서, 상기 칩이 실장되는 절연층을 이용하여 상기 칩의 주위를 감싸는 언더필을 형성하도록 한다. 이에 따라, 실시 예에서는 별도의 언더필을 형성하는 공정을 생략할 수 있으며, 이에 따른 제조공정 간소화 및 제조시간을 단축할 수 있다.
또한, 실시 예에서는 칩의 하부 영역이 절연층의 제1 영역 내에 매립되도록 한다. 이에 따라, 실시 예에서는 상기 칩의 매립 정도에 대응하게 패키지 기판의 전체 두께를 줄일 수 있다.
또한, 실시 예에서의 회로 패턴은 제1 내지 제3 부분을 포함하는 복수의 패드부를 포함한다. 이때, 상기 복수의 패드부의 각각의 제2 부분은 상기 절연층의 제1 영역 내에서 방사 형태를 가지고 상호 일정 간격 이격되어 배치될 수 있다. 이에 따라, 실시 예에서는 상기 패드부의 제2 부분의 이동 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다.
즉, 상기 각각의 패드부의 제2 부분은, 상기 칩의 본딩 과정에서, 특정 방향으로 이동(예를 들어, 탄성 연장)할 수 있다. 이때, 상기 각각의 패드부의 제2 부분의 배치 방향이 상기 이동하는 방향과 다른 경우, 상기 이동하는 과정에서 제2 부분의 끊어짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 각각의 패드부의 제2 부분이 상기 칩의 본딩 과정에서 이동하는 방향에 대응하는 방향으로 배치되도록 함으로써, 상기 칩(130)의 본딩 후에도 상기 제2 부분의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 절연층의 제1 영역에 배치되는 더미 패드를 포함할 수 있다. 더미 패드는 상기 패드부 및 상기 칩과 전기적으로 연결되지 않는 더미 패턴이다. 그리고, 실시 예에서는 상기 더미 패드가 배치된 상태에서 상기 칩의 본딩이 이루어지도록 한다. 이에 따르면, 실시 예에서는 상기 더미 패드에 의해 상기 절연층의 제1 영역의 돌출 정도, 다시 말해서 언더필의 높이를 증가시킬 수 있으며, 이에 따라 상기 칩의 접합력을 더욱 향상시킬 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 것이다.
도 2는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 3은 도 2에 도시된 패키지 기판의 평면도이다.
도 4는 도2에 도시된 패키지 기판의 변형 예를 나타낸 것이다.
도 5 내지 도 9는 실시 예에 따른 패키지 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.
도 10은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11은 제3 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 12의 (A)는 칩의 본딩 전의 패드부를 나타낸 것이고, 도 12의 (B)는 칩의 본딩 후의 패드부를 나타낸 것이다.
도 13은 실시 예에 따른 패드부의 변형 예를 나타낸 것이다.
도 14는 도 13에 도시된 패드부에 의해 나타나는 언더필의 높이 변화를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 것이다.
도 1을 참조하면, 비교 예의 패키지 기판은 절연층(10), 회로패턴(20), 접착층(30), 칩(40), 범프(50) 및 언더필(60)을 포함한다.
즉, 비교 예의 패키지 기판은 절연층(10) 및 상기 절연층(10) 상에 배치되는 회로패턴(20)을 포함한다. 상기 회로패턴(20)는 칩(40)의 실장을 위한 패드를 포함한다.
그리고, 상기 회로패턴(20) 상에는 범프(50)를 포함하는 칩(40)이 배치된다. 이때, 칩(40)의 범프(50)와 상기 회로 패턴(20) 사이에는 접착층(30)이 배치되어 상기 범프(50)와 상기 회로패턴(20)의 접합력을 높인다.
또한 상기와 같은 비교 예의 패키지 기판은 칩(40)과 상기 절연층(10) 사이공간 및 상기 칩(40)의 측면에 배치되는 언더필(60)을 포함한다.
이와 같은 비교 예의 패키지 기판은 범프(50)가 형성된 칩(40)과 회로패턴(20)이 형성된 기판을 정렬시키고, 접착층(30)을 도포하며, 리플로우 단계를 통해 융착 공정을 진행하여 기판 상에 칩을 접착하게 된다.
그 후, 비교 예에서는 플럭스와 같은 물질의 세척 단계를 거친 후 표면 장력에 의한 모세관 현상을 이용한 방식으로 언더필(60)을 도포하고, 최종적으로 언더필(60)을 경화하는 공정을 수행하게 된다.
이와 같이 비교 예의 패키지 기판은 플립칩 본딩 방식을 적용하여 칩을 실장한 경우, 언더필을 형성하는 공정이 필수적으로 포함되어야 하며, 이에 따른 제조 시간이 증가하거나 제조 공정이 복잡해지는 문제를 가진다.
또한, 비교 예의 패키지 기판은 칩과 절연층 사이의 공간이 충분히 확보되지 않은 경우, 상기 절연층과 상기 칩 사이의 공간으로 상기 언더필이 정상적으로 침투하지 못하는 상황이 발생하고, 이에 따른 접합력이 낮아지는 문제를 가진다.
또한, 비교 예의 패키지 기판은, 칩의 두께, 절연층과 회로패턴을 포함하는 기판의 두께, 범프의 두께 및 접착층의 두께가 그대로 전체 부피에 영향을 주며, 이에 따른 제품 사이즈가 커지는 문제를 가진다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그러나, 이와 같은 5G 용도의 패키지 기판에서는 RF 대역폭에 따라 언더필의 적용이 불가한 경우가 존재하며, 이와 같은 경우 언더필의 형성이 불가하여 칩의 실장 강도가 낮아지는 문제를 가진다.
이에 따라 실시 예에서는 별도의 언더필 형성 공정 없이, 칩의 실장 과정에서 언더필이 자연스럽게 형성될 수 있도록 한다. 구체적으로, 실시 예에서는 기판을 구성하는 절연층 상에 칩을 실장하는 본딩 과정에서, 상기 절연층이 연화(軟化)되도록 하거나 상(phase)이 바뀌도록 하여, 상기 실장되는 칩의 주변으로 필렛 형성이 이루어지도록 한다. 다시 말해서, 실시 예에서는 칩이 실장되는 기판을 이용하여 상기 칩의 주변을 감싸는 언더필이 형성되도록 한다.
이하에서는 실시 예에 따른 패키지 기판에 대해 구체적으로 설명하기로 한다.
도 2는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이고, 도 3은 도 2에 도시된 패키지 기판의 평면도이다. 구체적으로, 도 2는 도 3의 평면도에서 A-A' 방향으로의 단면도를 나타낸 것이다.
도 2 및 도 3을 참조하면, 제1 실시 예에 따른 패키지 기판(100)은 절연층(110), 회로 패턴(120), 칩(130) 및 범프(140)를 포함한다.
도 2 및 도 3의 설명에 앞서, 실시 예에 따른 패키지 기판은, 절연층을 기준으로 다층 구조를 가질 수 있다. 즉, 도 2에서의 패키지 기판은 단일 절연층을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 실시 예에서의 패키지 기판은 다수의 절연층의 적층 구조를 가진 기판을 포함할 수 있다. 예를 들어, 패키지 기판(100)에서의 절연층(110)은 다층 구조를 가질 수 있다. 다만, 실시 예에서는 다층 적층 구조를 가지는 절연층 중 칩이 실장되는 부분에서의 절연층을 중심으로 설명하기로 한다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
다만, 실시 예에서의 절연층(110)은 칩(130)의 실장을 위한 본딩 과정에서 가해지는 열에 의해 연화되거나 상(phase)이 변하는 절연물질로 구성될 수 있다.
예를 들어, 절연층(110)은 형태(또는 위상) 변형(Glass transition phase/beta phase)이 가능한 에폭시로 구성될 수 있다.
예를 들어, 절연층(110)은 일정 온도에서 연화되는(또는 녹는) 열가소성 수지로 구성될 수 있다. 구체적으로, 절연층(110)은 특정 유리 전이 온도(Tg)를 가지는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP), 폴리에텔에텔 케톤(Polyether ether ketone, PEEK), 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene, PTFE), 폴리페닐렌 설파이드(Poly Phenylene Sulfide, PPS), 광등방 폴리메틸메타크릴레이트(PMMA) 중 적어도 하나의 열가소성 수지로 구성될 수 있다.
상기와 같은 열가소성 수지는 일정 온도 이상에서 연화가 시작되어 녹는 특성을 가진다. 따라서, 실시 예에서는 상기 절연층(110)을 열가소성 수지로 구성하고, 그에 따라 상기 칩(130)의 본딩 공정 시에 가해지는 열에 의해 상기 절연층(110)이 연화되도록 하여, 상기 절연층(110) 내부로 상기 칩(130)의 침투가 가능하도록 한다.
한편, 실시 예에는 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성될 수 있도록 한다. 상기 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)는 저유전율 특성을 가지고 있으며, 이에 따라 5G 환경 등과 같은 RF 통신 환경에서 RF 성능을 향상시킬 수 있다. 또한, 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 형성되는 경우, 상기 절연층(110)을 이용하여 언더필을 형성할 때, 상기 언더필로 인한 mm Wave를 사용하는 5G 등의 RF 성능 저하를 최소화할 수 있다.
절연층(110)은 복수의 영역으로 구분될 수 있다.
예를 들어, 절연층(110)은 제1 영역(111) 및 제2 영역(112)을 포함할 수 있다.
상기 제1 영역(111)은 칩(130)이 실장되는 영역에 대응될 수 있다. 예를 들어, 상기 제1 영역(111)은 칩(130)과 수직 방향 내에서 오버랩되는 영역일 수 있다. 예를 들어, 상기 제1 영역(111)은 칩(130)의 본딩 과정 시에 가해지는 열이 전달되는 영역일 수 있다. 예를 들어, 제1 영역(111)은 칩(130)의 본딩 과정 시에 연화되는(또는 녹는) 영역일 수 있다.
상기 제2 영역(112)은 상기 제1 영역(111)을 제외한 나머지 영역일 수 있다.
상기 제1 영역(111)의 상면은 상기 제2 영역(112)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 영역(111)의 상면은 상기 제2 영역(112)의 상면보다 상기 칩(130)의 상면에 가깝게 위치할 수 있다. 예를 들어, 상기 제1 영역(111)의 상면의 높이는 상기 제2 영역(112)의 상면의 높이 대비 상기 칩(130)의 상면의 높이에 가까울 수 있다.
즉, 상기 칩(130)이 실장되기 이전의 상기 제1 영역(111) 및 제2 영역(112)의 상면은 동일 평면 상에 위치할 수 있다. 그리고, 상기 칩(130)이 실장된 이후에는, 상기 칩(130)의 일부가 상기 절연층(110)의 제1 영역(111) 내에 함몰 또는 매립된 상태이다. 이에 따라, 상기 제1 영역(111)은 상기 함몰 또는 매립된 칩(130)의 부피에 대응하는 양만큼이 상측 방향으로 확장될 수 있다. 그리고, 상기 확장된 제1 영역(111)의 일부는 상기 칩(130)의 측면을 감싸는 필렛을 형성할 수 있다.
다시 말해서, 상기 절연층(110)의 상기 제1 영역(111)은 상기 칩(130)의 하면을 감싸는 제1 부분을 포함할 수 있다. 상기 제1 부분은 칩(130)의 하면과 접촉할 수 있다. 상기 제1 부분은 칩(130)의 범프(140)의 측면과 접촉할 수 있다. 상기 제1 부분은 상기 범프(140)와 연결되는 회로패턴(120)의 측면과 접촉할 수 있다. 즉, 상기 제1 부분은, 칩(130)의 하면, 범프(140)의 측면 및 회로 패턴(120)의 측면을 둘러싸며 형성될 수 있다.
상기 절연층(110)의 제1 영역은 상기 제1 부분으로부터 연장되는 제2 부분(111P)을 포함할 수 있다. 상기 제2 부분(111P)은 칩(130)의 측면을 감싸는 필렛을 형성할 수 있다. 즉, 상기 제1 영역(111)의 제2 부분(111P)은 평면을 유지하다가, 상기 칩(130)이 상기 제1 영역(111) 내로 함몰됨에 따라 상측 방향으로 돌출된 볼록 형상을 가질 수 있다. 그리고, 상기 제1 영역(111)의 제2 부분(111P)은 상기 칩(130)의 측면을 감싸며 형성되어, 상기 실장된 칩(130)의 접합강도를 향상시키는 기능을 한다.
다시 말해서, 실시 예에서의 절연층(110)은 제1 영역(111) 및 제2 영역(112)을 포함한다. 이때, 상기 제1 영역(111)은 상기 칩(130)의 언더필 기능을 한다. 다만, 상기 제1 영역(111)과 제2 영역(112)은 서로 동일한 하나의 단일 절연층을 의미한다. 즉, 실시 예에서는 칩(130)이 실장되는 기판의 절연층을 이용하여, 상기 칩(130)을 실장시킴과 동시에 상기 칩(130)의 주위를 감싸는 언더필을 형성하도록 한다.
한편, 상기 절연층(110)의 제1 영역(111) 및 제2 영역(112)은 서로 다른 특성을 가질 수 있다. 여기에서, 상기 특성은 상기 절연층(110)이 가지는 물성을 의미할 수 있으며, 이와 다르게 상기 절연층(110)의 종류에 대응한 고유 특성을 의미할 수도 있다.
즉, 제1 영역(111) 및 제2 영역(112)은 단일 절연층이다. 다만, 상기 제1 영역(111)은 제2 영역(112)과는 다르게, 상기 칩(130)의 실장을 위한 본딩 과정에서 형태 변형이나 연화 및 경화와 같은 상태 변화가 이루어진다.
이에 따라, 상기 제1 영역(111)과 제2 영역(112)은 서로 다른 경도를 가질 수 있다. 예를 들어, 상기 제1 영역(111)은 제2 영역(112)과는 다르게, 연화 및 경화 과정을 한번 더 거침에 따라, 상기 제2 영역(112)보다는 높은 경도를 가질 수 있다.
또한, 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 형성된 경우, 상기 절연층(110)의 내부에는 결이 형성될 수 있다. 바람직하게, 상기 절연층(110)은 네마틱(nematic) 구조를 가질 수 있다. 네마틱 구조는 분자들이 모두 일장한 하나의 동일한 방향성을 가지고 있는 상태를 의미할 수 있다. 이에 따라 절연층(110)은 네마틱 구조에 의해 상기 분자들이 가지는 방향성에 대응하는 결(grain)이 형성될 수 있다.
바람직하게, 상기 절연층(110)은 P-하이드록시 벤조산(파라위치에 OH가 있는 벤조산) 및 단량체 기반의 결정 방향성 폴리에스테르(crystalline aromatic polyesters based on p-hydroxybenzoic acid and related monomers) 카테고리에 속한 폴리머일 수 있다.
바람직하게, 상기 절연층(110)은 벡트론(vectron, vectra를 용융방사한 제품)이나 케블러(kevlar)와 같은 고분자 물질을 포함할 수 있다.
예를 들어, 절연층(110)은 상기 설명한 바와 같이 LCP(Liquid crystal polymer)일 수 있으며, 이와 다르게 HDPE(High density polyethylene)와 같은 이방성 필름(anisotropic film)일 수 있다. 다시 말해서, 절연층(110)은 네마틱 구조를 가짐에 따라 분자들이 하나의 동일한 방향성을 가지고 배열된 고분자 물질이 포함된 다양한 필름 중 어느 하나일 수 있다.
이에 따라, 상기 절연층(110)은 상기 칩(130)이 실장되기 이전에는, 상기 분자들이 하나의 동일한 방향성을 가지고 배치될 수 있다.
이때, 상기 칩(130)이 실장되는 과정에서, 상기 절연층(110)의 제1 영역(111)에 압력이 가해지면, 상기 제1 영역(111)에서의 분자들의 방향성(예를 들어, 결의 방향)에 변화가 발생할 수 있다. 예를 들어, 상기 칩(130)이 실장되기 이전에, 상기 절연층(110)의 제1 영역(111) 및 제2 영역(112)의 결의 방향은 절연층(110)의 상면 또는 하면과 평행한 제1 방향성을 가질 수 있다.
그리고, 상기 칩(130)이 실장된 이후에, 상기 절연층(110)의 제1 영역(111)에 압력이 가해지는 경우, 상기 제1 영역(111)에서의 결의 방향성에 변화가 발생한다. 예를 들어, 상기 제1 영역(111)의 결의 방향은 상기 제1 방향성을 기준으로 일정 경사각을 가지는 제2 방향성을 가질 수 있다.
상기와 같이 실시 예에서는 절연층(110)을 이용하여 상기와 같이 칩(130)이 실장되는 과정에서, 상기 칩(130)의 주위를 감싸는 언더필을 형성할 수 있으며, 이에 따른 상기 언더필을 형성하기 위한 별도의 공정을 생략할 수 있다.
한편, 상기 절연층(110)은 특정 유리 전이 온도(Tg)를 가질 수 있다. 예를 들어, 절연층(110)은 상기 칩(130)의 실장을 위한 본딩 과정에서, 상기 칩(130)이나 상기 절연층(110)에 가해지는 온도에 대응하는 유리 전이 온도(Tg)를 가질 수 있다. 일반적으로, 상기 칩(130)의 실장을 위한 본딩 과정에서, 상기 칩(130)이나 상기 절연층(110)에 가해지는 온도(이하에서는, 이를 본딩 온도라고 함)는 약 260℃이다.
이에 따라, 실시 예에서의 상기 절연층(110)의 유리 전이 온도(Tg)는 상기 260℃와 유사한 값을 가질 수 있다. 예를 들어, 상기 절연층(110)의 유리 전이 온도(Tg)는 240℃ 내지 300℃일 수 있다. 다만, 상기 절연층(110)의 유리 전이 온도(Tg)가 상기 본딩 온도보다 높은 경우, 상기 본딩 과정에서 상기 절연층(110)이 연화되지 않는 상황이 발생할 수 있다. 이에 따라, 실시 예에서는 상기 절연층(110)이 가지는 유리 전이 온도(Tg)가 상기 본딩 온도보다 낮도록 한다. 일 예로, 상기 절연층(110)의 유리 전이 온도(Tg)는 200℃ 내지 259℃일 수 있으나, 이에 한정되지는 않는다. 그리고, 상기와 같이 절연층(110)의 유리 전이 온도(Tg)가 상기 본딩 온도보다 낮은 경우, 추후 열팽창계수가 높은 상기 절연층(110)이 고체화되어 수축되며, 이에 따라 상기 실장된 칩(130)의 범프(140)와 회로 패턴(120) 사이를 안정적으로 고정시킬 수 있다.
절연층(110)의 표면에는 회로 패턴(120)이 배치된다. 예를 들어, 절연층(110)의 상면에는 회로 패턴(120)이 배치된다. 이때, 도면 상에는 절연층(110)의 상면에만 회로 패턴(120)이 배치되는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 절연층(110)의 상면 뿐 아니라, 상기 절연층(110)의 하면에도 회로 패턴이 배치될 수 있을 것이다.
상기 회로 패턴(120)은 칩(130)과 전기적으로 연결되는 패드를 포함한다.
구체적으로 회로 패턴(120)은 상기 절연층(110)의 제2 영역(112) 상에 배치되는 제1 부분(121)을 포함한다. 상기 제1 부분(121)은 상기 절연층(110)의 상면 위에 배치될 수 있다. 예를 들어, 상기 제1 부분(121)은 상기 절연층(110)의 상면과 평행한 방향으로 배치될 수 있다.
회로 패턴(120)은 상기 절연층(110) 내에 매립되는 제2 부분(122)을 포함할 수 있다.
상기 제2 부분(122)은 상기 절연층(110)의 상기 제1 영역(111) 내에 매립될 수 있다. 예를 들어, 상기 제2 부분(122)은 상기 칩(130)의 범프(140)와 접촉하는 패드일 수 있다. 그리고, 상기 제2 부분(122)은 칩(130)의 본딩 전과 본딩 후의 위치가 서로 다를 수 있다. 예를 들어, 상기 제2 부분(122)은 상기 칩(130)이 본딩 되기 전에는 상기 절연층(110)의 상기 제1 영역(111)의 상면 위에 배치될 수 있다. 그리고, 상기 제2 부분(122)은 상기 칩(130)의 본딩 시에 가해지는 압력에 의해, 상기 절연층(110)의 상기 제1 영역(111) 내로 매립될 수 있다.
회로 패턴(120)은 상기 제1 부분(121)과 상기 제2 부분(122)을 연결하는 제3 부분(123)을 포함할 수 있다.
상기 제3 부분(123)은 상기 절연층(110)의 상면 또는 하면에 대해 경사지게 배치될 수 있다. 즉, 상기 제3 부분(123)은 상기 절연층(110) 내에 매립될 수 있다. 구체적으로, 제3 부분(123)은 상기 절연층(110)의 제1 영역(111) 내에 매립될 수 있다. 그리고, 상기 제3 부분(123)은 상기 절연층(110)의 상기 제1 영역(111) 내에서, 상기 회로 패턴(120)의 상기 제1 부분(121)과 상기 제2 부분(122)을 연결할 수 있다. 구체적으로, 상기 제3 부분(123)은 상기 제1 영역(111) 내에서, 상기 회로 패턴(120)의 상기 제1 부분(121)과 상기 제2 부분(122)을 사선으로 연결할 수 있다. 상기 제3 부분(123)은 상기 칩(130)의 본딩 전과 본딩 후의 위치가 서로 다를 수 있다. 예를 들어, 상기 제3 부분(123)은 상기 칩(130)이 본딩 되기 전에는 상기 절연층(110)의 상기 제2 영역(112)의 상면 위에 배치될 수 있다. 그리고, 상기 제3 부분(123)은 상기 칩(130)의 본딩 시에 가해지는 압력에 의해, 상기 절연층(110)의 상기 제1 영역(111) 내로 매립될 수 있다.
도 3에 도시된 바와 같이, 상기 회로 패턴(120)은 복수의 패드부를 포함할 수 있다. 상기 패드부는 상기 절연층(110)의 상면에 배치된 회로 패턴(120) 중 상기 칩(130)과 연결되는 패턴을 의미할 수 있다. 이때, 도 3은 도 2에 도시된 패키지 기판의 평면도이다.
상기 패드부는 제1 내지 제8 패드부(120a, 120b, 120c, 120d, 120e, 120f, 120g, 120h)를 포함할 수 있다. 상기 패드부의 수는 상기 칩(130)에 형성된 범프(140)의 수에 대응될 수 있다. 이와 다르게, 상기 패드부의 수는 상기 칩(130)에 형성된 범프(140)의 수보다 많거나 적을 수 있다. 다만, 도면 상에는 상기 패드부가 제1 내지 제8 패드부(120a, 120b, 120c, 120d, 120e, 120f, 120g, 120h)를 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 패드부는 8개보다 적은 개수를 가질 수 있으며, 이와 다르게 9개보다 많은 개수를 가질 수 있다.
한편, 상기 설명한 바와 같이 회로 패턴(120)의 제1 부분(121)은 상기 절연층(110)의 제2 영역(112) 상에 배치될 수 있다. 예를 들어, 상기 제1 부분(121)은 상기 절연층(110)의 제2 영역(112)과 수직한 방향 내에서 오버랩되어 배치될 수 있다. 예를 들어, 상기 제1 부분(121)은 상기 절연층(110)의 상기 제2 영역(112)의 상면 위에 배치될 수 있다.
상기 회로 패턴(120)의 제2 부분(122)은 상기 절연층(110)의 제1 영역(111) 내에 매립되어 배치될 수 있다. 예를 들어, 상기 제2 부분(122)은 상기 절연층(110)의 절연층(110)의 제1 영역(111)에 둘러싸여 배치될 수 있다.
예를 들어, 회로 패턴(120)의 제3 부분(123)은 상기 절연층(110)의 제1 영역(111) 내에 매립되어 배치될 수 있다. 또한, 회로 패턴(120)의 제3 부분(123)의 적어도 일부분은 상기 제1 부분(121)과 함께 상기 절연층(110)의 제2 영역(112)의 상면 위에 배치될 수 있다.
다만, 실시 예에서의 상기 제3 부분(123)은 특정 방향성을 가지고 배치될 수 있다. 예를 들어, 상기 제3 부분(123)은 상기 칩(130)의 본딩 과정에서 가해지는 압력에 의해 길이가 증가할 수 있다. 예를 들어, 상기 제3 부분(123)은 상기 칩(130)의 본딩 전에는 제1 길이를 가질 수 있으며, 상기 칩(130)의 본딩 후에는 상기 제1 길이보다 긴 제2 길이를 가질 수 있다. 예를 들어, 실시 예의 회로 패턴(120)은 스트레처블 또는 플렉서블 특성을 가진다. 이때, 상기 제3 부분(123)이 가지는 방향성은 상기 칩(130)이 배치되는 영역의 중심으로부터 각 패드부의 제2 부분(122)이 배치된 위치에 대응될 수 있다.
예를 들어, 실시 예에서의 패드부는 칩(130)이 배치되는 영역의 중심으로부터 제1 내지 제4 방향(1D, 2D, 3D, 4D) 중 어느 하나의 방향에 위치할 수 있다.
예를 들어, 제1 패드부(120a)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제1 대각 방향(4D)에 배치될 수 있다. 예를 들어, 제2 패드부(120b)의 제2 부분은 상기 중심으로부터 수직한 방향인 제1 방향(1D)에 배치될 수 있다. 예를 들어, 제3 패드부(120c)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제2 대각 방향(3D)에 배치될 수 있다. 예를 들어, 제4 패드부(120d)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수평한 방향인 제2 방향(2D)에 배치될 수 있다. 예를 들어, 제5 패드부(120e)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제1 대각 방향(4D)에 배치될 수 있다. 예를 들어, 제6 패드부(120f)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수직한 방향인 제1 방향(1D)에 배치될 수 있다. 예를 들어, 제7 패드부(120g)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제2 대각 방향(3D)에 배치될 수 있다. 예를 들어, 제8 패드부(120h)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수평한 방향인 제1 방향(1D)에 배치될 수 있다.
그리고, 각각의 패드부의 제3 부분은 상기 칩 배치 영역의 중심으로부터 제2 부분이 배치된 방향성에 대응하는 방향성을 가지고 배치될 수 있다.
즉, 제1 패드부(120a)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제1 대각 방향(4D)에 배치되며, 이에 따라, 상기 제1 패드부(120a)의 제3 부분은 상기 절연층(110) 상에 상기 제1 대각 방향(4D)으로 배치될 수 있다.
또한, 제2 패드부(120b)의 제2 부분은 상기 중심으로부터 수직한 방향인 제1 방향(1D)에 배치되며, 이에 따라, 상기 제2 패드부(120b)의 제3 부분은 상기 절연층(110) 상에 상기 제1 방향(1D)으로 배치될 수 있다.
또한, 제3 패드부(120c)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제2 대각 방향(3D)에 배치되며, 이에 따라 상기 제3 패드부(120c)의 제3 부분은 상기 절연층(110) 상에 상기 제2 대각 방향(3D)으로 배치될 수 있다.
또한, 제4 패드부(120d)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수평한 방향인 제2 방향(2D)에 배치되며, 이에 따라 상기 제4 패드부(120d)의 제3 부분은 상기 절연층(110) 상에 상기 제2 방향(2D)으로 배치될 수 있다.
또한, 제5 패드부(120e)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제1 대각 방향(4D)에 배치되며, 이에 따라 상기 제5 패드부(120e)의 제3 부분은 상기 절연층(110) 상에 제1 대각 방향(4D)으로 배치될 수 있다.
또한, 제6 패드부(120f)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수직한 방향인 제1 방향(1D)에 배치되며, 이에 따라 상기 제6 패드부(120f)의 제3 부분은 상기 절연층(110) 상에 제1 방향(1D)으로 배치될 수 있다.
또한, 제7 패드부(120g)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 제2 대각 방향(3D)에 배치되며, 이에 따라 상기 제7 패드부(120g)의 제3 부분은 상기 절연층(110) 상에 제2 대각 방향(3D)으로 배치될 수 있다.
또한, 제8 패드부(120h)의 제2 부분은 상기 칩 배치 영역의 중심으로부터 수평한 방향인 제1 방향(1D)에 배치되며, 이에 따라 상기 제8 패드부(120h)의 제3 부부는 상기 절연층(110) 상에 제1 방향(1D)으로 배치될 수 있다.
즉, 상기와 같은 각각의 패드부의 제2 부분은 상기 절연층(110)의 제1 영역(111) 내에서 방사 형태로 배치될 수 있다. 그리고, 각각의 패드부의 제2 부분은 상호 동일 간격으로 이격되어 배치될 수 있다. 이에 따라, 실시 예에서는 상기 패드부의 제2 부분의 이동 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다.
즉, 상기 각각의 패드부의 제2 부분은, 상기 칩(130)의 본딩 과정에서, 특정 방향으로 이동(예를 들어, 탄성 연장)할 수 있다. 이때, 상기 각각의 패드부의 제2 부분의 배치 방향이 상기 이동하는 방향과 다른 경우, 상기 이동하는 과정에서 제2 부분의 끊어짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 각각의 패드부의 제2 부분이 상기 칩(130)의 본딩 과정에서 이동하는 방향에 대응하는 방향으로 배치되도록 함으로써, 상기 칩(130)의 본딩 후에도 상기 제2 부분의 신뢰성이 유지될 수 있도록 한다.
한편, 상기와 같은 회로 패턴(120)은 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로 패턴(120)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 회로 패턴(120) 상에는 칩(130)이 배치된다. 예를 들어, 상기 칩(130)은 범프(140)를 포함한다. 상기 범프(140)는 골드 범프일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 범프(140)는 단면이 사각 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 범프(140)는 단면이 원형 또는 타원 형상을 가질 수도 있을 것이다.
상기 칩(130)은 적어도 일부가 상기 절연층(110) 내에 매립될 수 있다. 예를 들어, 상기 칩(130)의 적어도 일부는 상기 절연층(110)의 제1 영역(111) 내에 매립될 수 있다.
즉, 상기 칩(130)의 하면은 상기 절연층(110)의 일부의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 칩(130)의 하면은 상기 절연층(110)의 제2 영역(112)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 칩(130)의 하면은 상기 절연층(110)의 제1 영역(111)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 칩(130)의 하부 영역은 상기 절연층(110) 내에 매립될 수 있다. 예를 들어, 상기 칩(130)의 하부 영역은 상기 절연층(110)의 제1 영역(111) 내에 매립될 수 있다.
그리고, 상기 칩(130)의 하면, 구체적으로 상기 칩(130)의 하면에 배치된 범프(140)의 사이 영역은 상기 절연층(110)의 제1 영역(111)에 의해 채워질 수 있다. 즉, 상기 칩(130)의 본딩 과정에서, 상기 칩(130)에 압력이 가해짐에 따라, 상기 칩(130)의 하부 영역은 상기 절연층(110)의 제1 영역(111) 내로 함몰될 수 있다. 그리고, 상기 칩(130)이 상기 절연층(110)의 제1 영역(111) 내로 함몰됨에 따라, 상기 절연층(110)의 제1 영역(111)은 상측 방향으로 확장될 수 있다. 예를 들어, 상기 칩(130)이 상기 절연층(110)의 제1 영역(111) 내에 매립됨에 따라, 상기 매립된 부분의 부피만큼, 상기 제1 영역(111)이 상측 방향으로 확장 연장될 수 있다. 예를 들어, 상기 제1 영역(111)은 상기 칩(130)의 매립에 따라 상측 방향으로 볼록한 형상으로 변형될 수 있다. 그리고, 상기 제1 영역(111)은 상기 매립되는 칩(130)의 측면으로 확장되는 언더필(111P)을 형성하게 된다.
상기와 같이 실시 예에서는 별도의 언더필을 형성하는 공정 없이, 상기 칩(130)의 본딩 과정에서, 상기 절연층(110)의 변형이 이루어지도록 하고, 상기 절연층(110)의 변형에 의해 상기 절연층(110)의 일부가 상기 칩(130)의 측면으로 확장되도록 하는 언더필(111P)을 형성할 수 있도록 한다.
한편, 상기 칩(130)은 수동 소자일 수 있다. 예를 들어, 상기 칩(130)은 배선, 저항 및 칩 등의 수동 소자일 수 있다. 상기 칩(130)은 능동 소자일 수 있다. 예를 들어, 상기 칩(130)은 멀티플렉서, ASIC(Application Specific Integrated Circuit), 무선 통신 모듈 등의 능동 소자일 수 있다. 이 이외에도, 상기 칩(130)은 렌즈나 도파관 등의 광 소자, 마그네틱 소자, 배터리나 효소 센서 등의 전기 화학 소자 등을 포함할 수 있다.
상기와 같이 본 실시 예에 의하면, 상기 절연층(110)의 상기 제1 영역(111)은 상기 칩(130)의 하면을 감싸는 제1 부분을 포함할 수 있다. 상기 제1 부분은 칩(130)의 하면과 접촉할 수 있다. 상기 제1 부분은 칩(130)의 범프(140)의 측면과 접촉할 수 있다. 상기 제1 부분은 상기 범프(140)와 연결되는 회로패턴(120)의 측면과 접촉할 수 있다. 즉, 상기 제1 부분은, 칩(130)의 하면, 범프(140)의 측면 및 회로 패턴(120)의 측면을 둘러싸며 형성될 수 있다. 상기 절연층(110)의 제1 영역은 상기 제1 부분으로부터 연장되는 제2 부분(111P)을 포함할 수 있다. 상기 제2 부분(111P)은 칩(130)의 측면을 감싸는 필렛을 형성할 수 있다. 즉, 상기 제1 영역(111)의 제2 부분(111P)은 평면을 유지하다가, 상기 칩(130)이 상기 제1 영역(111) 내로 함몰됨에 따라 상측 방향으로 돌출된 볼록 형상을 가질 수 있다. 그리고, 상기 제1 영역(111)의 제2 부분(111P)은 상기 칩(130)의 측면을 감싸며 형성되어, 상기 실장된 칩(130)의 접합강도를 향상시키는 기능을 한다.
다시 말해서, 실시 예에서의 절연층(110)은 제1 영역(111) 및 제2 영역(112)을 포함한다. 이때, 상기 제1 영역(111)은 상기 칩(130)의 언더필 기능을 한다. 다만, 상기 제1 영역(111)과 제2 영역(112)은 서로 동일한 하나의 단일 절연층을 의미한다. 즉, 실시 예에서는 칩(130)이 실장되는 기판의 절연층을 이용하여, 상기 칩(130)을 실장시킴과 동시에 상기 칩(130)의 주위를 감싸는 언더필을 형성하도록 한다.
또한, 본원의 회로 패턴은 제1 내지 제3부분을 포함하는 복수의 패드부를 포함한다. 이때, 상기 복수의 패드부의 각각의 제2 부분은 상기 절연층(110)의 제1 영역(111) 내에서 방사 형태로 배치될 수 있다. 그리고, 각각의 패드부의 제2 부분은 상호 동일 간격으로 이격되어 배치될 수 있다. 이에 따라, 실시 예에서는 상기 패드부의 제2 부분의 이동 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다.
즉, 상기 각각의 패드부의 제2 부분은, 상기 칩(130)의 본딩 과정에서, 특정 방향으로 이동(예를 들어, 탄성 연장)할 수 있다. 이때, 상기 각각의 패드부의 제2 부분의 배치 방향이 상기 이동하는 방향과 다른 경우, 상기 이동하는 과정에서 제2 부분의 끊어짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 각각의 패드부의 제2 부분이 상기 칩(130)의 본딩 과정에서 이동하는 방향에 대응하는 방향으로 배치되도록 함으로써, 상기 칩(130)의 본딩 후에도 상기 제2 부분의 신뢰성이 유지될 수 있도록 한다.
한편, 제1 실시 예에서의 칩(130)의 범프(140)의 하면은 상기 회로 패턴(120)의 패드부의 제3 부분(123)의 상면과 직접 접촉한다. 즉, 실시 예에서는 상기 절연층(110)의 제1 영역을 연화시키면서, 상기 칩(130)의 본딩 공정을 진행하며, 이에 따라 상기 범프와 패드부 사이에 추가적인 접착층을 배치하지 않아도 된다.
도 4는 도2에 도시된 패키지 기판의 변형 예를 나타낸 것이다.
도 4를 참조하면, 패키지 기판(100A)은 절연층(110), 회로 패턴(120), 칩(130), 범프(140) 및 접착층(150)을 포함한다.
즉, 도 2에서는 상기 칩(130)의 하면에 배치된 범프(140)와 상기 회로 패턴(120)의 제3 부분인 패드가 상호 직접 접촉하였다.
이와 다르게, 상기 회로 패턴(120)의 제2 부분인 패드와 상기 범프(140) 사이에는 접착층(150)이 추가로 배치될 수 있다.
상기 접착층(150)은 Sn층일 수 있으나 이에 한정되지는 않는다. 예를 들어, 상기 접착층(150)은 솔더, 솔더 페이스트 및 솔더 볼 중 어느 하나로도 구성될 수 있을 것이다.
즉, 실시 예에서는 상기 범프(140)의 하면 또는 회로 패턴(120)의 제2 부분의 상면에 접착층(150)을 배치한 상태에서, 상기 칩(130)의 본딩 과정을 진행한다. 그리고, 상기 칩(130)이 본딩 과정에서 가해지는 열에 의해 상기 접착층(150)이 용융될 수 있으며, 이에 따라 상기 범프(140)와 상기 회로 패턴(120) 사이의 접합력을 더욱 향상시킬 수 있다.
도 5 내지 도 9는 실시 예에 따른 패키지 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.
도 5를 참조하면, 실시 예에서는 우선적으로 절연층(110)을 준비한다. 상기 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연 기판을 모두 포함할 수 있다.
이때, 실시 예에서의 절연층(110)은 칩(130)의 실장을 위한 본딩 과정에서 가해지는 열에 의해 연화되거나 상(phase)이 변하는 절연물질로 구성될 수 있다. 예를 들어, 절연층(110)은 형태(또는 위상) 변형(Glass transition phase/beta phase)이 가능한 에폭시로 구성될 수 있다.
예를 들어, 절연층(110)은 일정 온도에서 연화되는(또는 녹는) 열가소성 수지로 구성될 수 있다. 구체적으로, 절연층(110)은 특정 유리 전이 온도(Tg)를 가지는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP), 폴리에텔에텔 케톤(Polyether ether ketone, PEEK), 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene, PTFE), 폴리페닐렌 설파이드(Poly Phenylene Sulfide, PPS), 광등방 폴리메틸메타크릴레이트(PMMA) 중 적어도 하나의 열가소성 수지로 구성될 수 있다.
상기와 같은 열가소성 수지는 일정 온도 이상에서 연화가 시작되어 녹는 특성을 가진다. 따라서, 실시 예에서는 상기 절연층(110)을 열가소성 수지로 구성하고, 그에 따라 상기 칩(130)의 본딩 공정 시에 가해지는 열에 의해 상기 절연층(110)이 연화되도록 하여, 상기 절연층(110) 내부로 상기 칩(130)의 침투가 가능하도록 한다.
한편, 실시 예에는 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성될 수 있도록 한다. 상기 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)는 저유전율 특성을 가지고 있으며, 이에 따라 5G 환경 등과 같은 RF 통신 환경에서 RF 성능을 향상시킬 수 있다. 또한, 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 형성되는 경우, 상기 절연층(110)을 이용하여 언더필을 형성할 때, 상기 언더필로 인한 mm Wave를 사용하는 5G 등의 RF 성능 저하를 최소화할 수 있다.
상기 절연층(110)이 준비되면, 실시 예에서는 상기 절연층(110) 상에 회로 패턴(120)을 형성한다. 상기 회로 패턴(120)은 일반적인 전기 신호 전달을 위한 트레이스를 포함할 수 있다. 또한, 상기 회로 패턴(120)은 칩(130)의 실장을 위한 패드부를 포함할 수 있다. 상기 패드부는 상기 절연층(110)의 상면에 배치되는 제1 부분(121), 제2 부분(122) 및 제3 부분(123)을 포함한다. 이때, 상기에서 형성된 패드부의 제1 부분(121) 제2 부분(122) 및 제3 부분(123)은 서로 동일 평면 상에 위치할 수 있다.
상기와 같은 회로 패턴(120)은 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로 패턴(120)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
다음으로, 도 6에 도시된 바와 같이, 실시 예에서는 상기 회로 패턴(120) 상에 범프(140)가 형성된 칩(130)을 정렬시킨 상태에서, 열(heat)과 압력(pressure)을 가하는 본딩 공정을 진행할 수 있다. 이때, 상기 열은 본딩 장비 헤드에 부착된 히터에 의해 발생할 수 있다. 다만 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 열은 레이저, 본딩 장비 스테이지 히터나 기타 열원을 통해 발생할 수도 있을 것이다.
그리고, 상기 열이 가해진 상태에서, 상기 범프(140)와 상기 회로 패턴(120)의 제2 부분(122)을 정렬시킨 상태에서 상기 칩(130)에 압력을 가할 수 있다. 그리고, 상기 가해지는 열에 의해, 상기 절연층(110)의 제1 영역(111)은 형태가 변형되거나 연화가 될 수 있다. 이때, 상기 가해지는 열의 온도는 상기 절연층(110)의 유리전이온도보다 클 수 있다. 이에 따라, 상기 가해지는 열에 의해, 상기 열과 접촉하는 절연층(110)의 제1 영역(111)은 형태가 변형되거나 연화될 수 있다.
한편, 실시 예에서는 상기 범프(140)와 회로 패턴(120)의 제2 부분(122)의 정렬 시, 상기 범프(140)의 끝단과 상기 제2 부분(122)의 끝단이 서로 수직선상에 정렬되지 않도록 한다. 예를 들어, 상기 정렬 시, 상기 범프(140)의 끝단은 상기 제2 부분(122)의 끝단 대비 외측 방향으로 일정 폭만큼 이격되어 배치될 수 있다. 예를 들어, 제1 패드부의 제2 부분 위에 배치되는 범프의 끝단은 상기 제1 패드부의 제2 부분의 끝단으로부터 외측 방향으로 제1 폭(W1)만큼 이격되어 배치될 수 있다. 예를 들어, 제2 패드부의 제2 부분 위에 배치되는 범프의 끝단은 상기 제2 패드부의 제2 부분의 끝단으로부터 외측 방향으로 제2 폭(W2)만큼 이격되어 배치될 수 있다. 즉, 상기 칩(130)의 하면에 배치된 범프(140)는 상기 칩(130)의 본딩 과정에서 위치가 이동될 수 있다. 이때, 상기 패드부의 제2 부분의 끝단과 범프의 끝단을 동일 수직선상에서 정렬시키는 경우, 상기 본딩 과정에서 상기 제2 부분과 상기 범프(140)의 연결이 정상적으로 이루어지지 않을 수 있다. 따라서, 실시 예에서는 상기와 같이 범프(140)의 끝단이 상기 패드부의 제2 부분의 끝단보다 외측에 위치하도록 정렬시켜, 상기 본딩 과정에서 발생할 수 있는 상기 범프(140)와 상기 패드부의 제2 부분 사이의 연결 신뢰성 문제를 해결할 수 있도록 한다.
다음으로, 도 7에 도시된 바와 같이, 실시 예에서는 상기 가해지는 열에 의해 절연층(110)의 제1 영역(111)의 변형 또는 연화가 시작되고, 이에 따라 상기 칩(130) 압력이 가해짐에 따라 상기 칩(130)이 상기 절연층(110)의 제1 영역(111) 내로 함몰 또는 매립되도록 한다. 즉, 상기에서의 절연층(110)의 제1 영역은 B-스테이지 상태이거나, 연화가 된 상태이므로, 상기 칩(130)에 압력이 가해짐에 따라 상기 칩(130)의 하부 영역은 상기 절연층(110)의 제1 영역(111) 내로 침투하게 된다.
다음으로, 도 8에 도시된 바와 같이, 상기 칩(130)이 상기 절연층(110)의 제1 영역(111) 내로 매립된 경우, 실시 예에서는 상기 절연층(110)의 제1 영역(111)을 경화시켜, 상기 제1 영역(111)에 의해 상기 칩(130)이 안정적으로 고정될 수 있도록 한다.
이에 대해 보다 구체적으로 설명하면, 상기 절연층(110)은 복수의 영역으로 구분될 수 있다. 예를 들어, 절연층(110)은 제1 영역(111) 및 제2 영역(112)을 포함할 수 있다. 상기 제1 영역(111)은 칩(130)이 실장되는 영역에 대응될 수 있다. 예를 들어, 상기 제1 영역(111)은 칩(130)과 수직 방향 내에서 오버랩되는 영역일 수 있다. 예를 들어, 상기 제1 영역(111)은 칩(130)의 본딩 과정 시에 가해지는 열이 전달되는 영역일 수 있다. 예를 들어, 제1 영역(111)은 칩(130)의 본딩 과정 시에 연화되는(또는 녹는) 영역일 수 있다. 상기 제2 영역(112)은 상기 제1 영역(111)을 제외한 나머지 영역일 수 있다. 상기 제1 영역(111)의 상면은 상기 제2 영역(112)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 영역(111)의 상면은 상기 제2 영역(112)의 상면보다 상기 칩(130)의 상면에 가깝게 위치할 수 있다. 예를 들어, 상기 제1 영역(111)의 상면의 높이는 상기 제2 영역(112)의 상면의 높이 대비 상기 칩(130)의 상면의 높이에 가까울 수 있다.
즉, 상기 칩(130)이 실장되기 이전의 상기 제1 영역(111) 및 제2 영역(112)의 상면은 동일 평면 상에 위치할 수 있다. 그리고, 상기 칩(130)이 실장된 이후에는, 상기 칩(130)의 일부가 상기 절연층(110)의 제1 영역(111) 내에 함몰 또는 매립된 상태이다. 이에 따라, 상기 제1 영역(111)은 상기 함몰 또는 매립된 칩(130)의 부피에 대응하는 양만큼이 상측 방향으로 확장될 수 있다. 그리고, 상기 확장된 제1 영역(111)의 일부는 상기 칩(130)의 측면을 감싸는 필렛을 형성할 수 있다.
다시 말해서, 상기 절연층(110)의 상기 제1 영역(111)은 상기 칩(130)의 하면을 감싸는 제1 부분을 포함할 수 있다. 상기 제1 부분은 칩(130)의 하면과 접촉할 수 있다. 상기 제1 부분은 칩(130)의 범프(140)의 측면과 접촉할 수 있다. 상기 제1 부분은 상기 범프(140)와 연결되는 회로패턴(120)의 측면과 접촉할 수 있다. 즉, 상기 제1 부분은, 칩(130)의 하면, 범프(140)의 측면 및 회로 패턴(120)의 측면을 둘러싸며 형성될 수 있다.
상기 절연층(110)의 제1 영역은 상기 제1 부분으로부터 연장되는 제2 부분(111P)을 포함할 수 있다. 상기 제2 부분(111P)은 칩(130)의 측면을 감싸는 필렛을 형성할 수 있다. 즉, 상기 제1 영역(111)의 제2 부분(111P)은 평면을 유지하다가, 상기 칩(130)이 상기 제1 영역(111) 내로 함몰됨에 따라 상측 방향으로 돌출된 볼록 형상을 가질 수 있다. 그리고, 상기 제1 영역(111)의 제2 부분(111P)은 상기 칩(130)의 측면을 감싸며 형성되어, 상기 실장된 칩(130)의 접합강도를 향상시키는 기능을 한다.
다시 말해서, 실시 예에서의 절연층(110)은 제1 영역(111) 및 제2 영역(112)을 포함한다. 이때, 상기 제1 영역(111)은 상기 칩(130)의 언더필 기능을 한다. 다만, 상기 제1 영역(111)과 제2 영역(112)은 서로 동일한 하나의 단일 절연층을 의미한다. 즉, 실시 예에서는 칩(130)이 실장되는 기판의 절연층을 이용하여, 상기 칩(130)을 실장시킴과 동시에 상기 칩(130)의 주위를 감싸는 언더필을 형성하도록 한다.
한편, 상기 절연층(110)의 제1 영역(111) 및 제2 영역(112)은 서로 다른 특성을 가질 수 있다. 여기에서, 상기 특성은 상기 절연층(110)이 가지는 물성을 의미할 수 있으며, 이와 다르게 상기 절연층(110)의 종류에 대응한 고유 특성을 의미할 수도 있다.
즉, 제1 영역(111) 및 제2 영역(112)은 단일 절연층이다. 다만, 상기 제1 영역(111)은 제2 영역(112)과는 다르게, 상기 칩(130)의 실장을 위한 본딩 과정에서 형태 변형이나 연화 및 경화와 같은 상태 변화가 이루어진다.
이에 따라, 상기 제1 영역(111)과 제2 영역(112)은 서로 다른 경도를 가질 수 있다. 예를 들어, 상기 제1 영역(111)은 제2 영역(112)과는 다르게, 연화 및 경화 과정을 한번 더 거침에 따라, 상기 제2 영역(112)보다는 높은 경도를 가질 수 있다.
또한, 상기 절연층(110)이 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 형성된 경우, 상기 절연층(110)의 내부에는 결이 형성될 수 있다. 바람직하게, 상기 절연층(110)은 네마틱(nematic) 구조를 가질 수 있다. 네마틱 구조는 분자들이 모두 일장한 하나의 동일한 방향성을 가지고 있는 상태를 의미할 수 있다. 이에 따라 절연층(110)은 네마틱 구조에 의해 상기 분자들이 가지는 방향성에 대응하는 결(grain)이 형성될 수 있다.
바람직하게, 상기 절연층(110)은 P-하이드록시 벤조산(파라위치에 OH가 있는 벤조산) 및 단량체 기반의 결정 방향성 폴리에스테르(crystalline aromatic polyesters based on p-hydroxybenzoic acid and related monomers) 카테고리에 속한 폴리머일 수 있다.
바람직하게, 상기 절연층(110)은 벡트론(vectron, vectra를 용융방사한 제품)이나 케블러(kevlar)와 같은 고분자 물질을 포함할 수 있다.
예를 들어, 절연층(110)은 상기 설명한 바와 같이 LCP(Liquid crystal polymer)일 수 있으며, 이와 다르게 HDPE(High density polyethylene)와 같은 이방성 필름(anisotropic film)일 수 있다. 다시 말해서, 절연층(110)은 네마틱 구조를 가짐에 따라 분자들이 하나의 동일한 방향성을 가지고 배열된 고분자 물질이 포함된 다양한 필름 중 어느 하나일 수 있다.
이에 따라, 상기 절연층(110)은 상기 칩(130)이 실장되기 이전에는, 상기 분자들이 하나의 동일한 방향성을 가지고 배치될 수 있다.
이때, 상기 칩(130)이 실장되는 과정에서, 상기 절연층(110)의 제1 영역(111)에 압력이 가해지면, 상기 제1 영역(111)에서의 분자들의 방향성(예를 들어, 결의 방향)에 변화가 발생할 수 있다. 예를 들어, 상기 칩(130)이 실장되기 이전에, 상기 절연층(110)의 제1 영역(111) 및 제2 영역(112)의 결의 방향은 절연층(110)의 상면 또는 하면과 평행한 제1 방향성을 가질 수 있다.
그리고, 상기 칩(130)이 실장된 이후에, 상기 절연층(110)의 제1 영역(111)에 압력이 가해지는 경우, 상기 제1 영역(111)에서의 결의 방향성에 변화가 발생한다. 예를 들어, 상기 제1 영역(111)의 결의 방향은 상기 제1 방향성을 기준으로 일정 경사각을 가지는 제2 방향성을 가질 수 있다.
상기와 같이 실시 예에서는 절연층(110)을 이용하여 상기와 같이 칩(130)이 실장되는 과정에서, 상기 칩(130)의 주위를 감싸는 언더필을 형성할 수 있으며, 이에 따른 상기 언더필을 형성하기 위한 별도의 공정을 생략할 수 있다.
한편, 상기 절연층(110)은 특정 유리 전이 온도(Tg)를 가질 수 있다. 예를 들어, 절연층(110)은 상기 칩(130)의 실장을 위한 본딩 과정에서, 상기 칩(130)이나 상기 절연층(110)에 가해지는 온도에 대응하는 유리 전이 온도(Tg)를 가질 수 있다. 일반적으로, 상기 칩(130)의 실장을 위한 본딩 과정에서, 상기 칩(130)이나 상기 절연층(110)에 가해지는 온도(이하에서는, 이를 본딩 온도라고 함)는 약 260℃이다.
이에 따라, 실시 예에서의 상기 절연층(110)의 유리 전이 온도(Tg)는 상기 260℃와 유사한 값을 가질 수 있다. 예를 들어, 상기 절연층(110)의 유리 전이 온도(Tg)는 240℃ 내지 300℃일 수 있다. 다만, 상기 절연층(110)의 유리 전이 온도(Tg)가 상기 본딩 온도보다 높은 경우, 상기 본딩 과정에서 상기 절연층(110)이 연화되지 않는 상황이 발생할 수 있다. 이에 따라, 실시 예에서는 상기 절연층(110)이 가지는 유리 전이 온도(Tg)가 상기 본딩 온도보다 낮도록 한다. 일 예로, 상기 절연층(110)의 유리 전이 온도(Tg)는 200℃ 내지 259℃일 수 있으나, 이에 한정되지는 않는다. 그리고, 상기와 같이 절연층(110)의 유리 전이 온도(Tg)가 상기 본딩 온도보다 낮은 경우, 추후 열팽창계수가 높은 상기 절연층(110)이 고체화되어 수축되며, 이에 따라 상기 실장된 칩(130)의 범프(140)와 회로 패턴(120) 사이를 안정적으로 고정시킬 수 있다.
또한, 회로 패턴(120)은 상기 절연층(110)의 제2 영역(112) 상에 배치되는 제1 부분(121)을 포함한다. 상기 제1 부분(121)은 상기 절연층(110)의 상면 위에 배치될 수 있다. 예를 들어, 상기 제1 부분(121)은 상기 절연층(110)의 상면과 평행한 방향으로 배치될 수 있다. 회로 패턴(120)은 상기 절연층(110) 내에 매립되는 제2 부분(122)을 포함할 수 있다. 상기 제2 부분(122)은 상기 절연층(110)의 상기 제1 영역(111) 내에 매립될 수 있다. 예를 들어, 상기 제2 부분(122)은 상기 칩(130)의 범프(140)와 접촉하는 패드일 수 있다. 그리고, 상기 제2 부분(122)은 칩(130)의 본딩 전과 본딩 후의 위치가 서로 다를 수 있다. 예를 들어, 상기 제2 부분(122)은 상기 칩(130)이 본딩 되기 전에는 상기 절연층(110)의 상기 제1 영역(111)의 상면 위에 배치될 수 있다. 그리고, 상기 제2 부분(122)은 상기 칩(130)의 본딩 시에 가해지는 압력에 의해, 상기 절연층(110)의 상기 제1 영역(111) 내로 매립될 수 있다. 회로 패턴(120)은 상기 제1 부분(121)과 상기 제2 부분(122)을 연결하는 제3 부분(123)을 포함할 수 있다. 상기 제3 부분(123)은 상기 절연층(110)의 상면 또는 하면에 대해 경사지게 배치될 수 있다. 즉, 상기 제3 부분(123)은 상기 절연층(110) 내에 매립될 수 있다. 구체적으로, 제3 부분(123)은 상기 절연층(110)의 제1 영역(111) 내에 매립될 수 있다. 그리고, 상기 제3 부분(123)은 상기 절연층(110)의 상기 제1 영역(111) 내에서, 상기 회로 패턴(120)의 상기 제1 부분(121)과 상기 제2 부분(122)을 연결할 수 있다. 구체적으로, 상기 제3 부분(123)은 상기 제1 영역(111) 내에서, 상기 회로 패턴(120)의 상기 제1 부분(121)과 상기 제2 부분(122)을 사선으로 연결할 수 있다. 상기 제3 부분(123)은 상기 칩(130)의 본딩 전과 본딩 후의 위치가 서로 다를 수 있다. 예를 들어, 상기 제3 부분(123)은 상기 칩(130)이 본딩 되기 전에는 상기 절연층(110)의 상기 제2 영역(112)의 상면 위에 배치될 수 있다. 그리고, 상기 제3 부분(123)은 상기 칩(130)의 본딩 시에 가해지는 압력에 의해, 상기 절연층(110)의 상기 제1 영역(111) 내로 매립될 수 있다.
또한, 실시 예에서의 각각의 패드부의 제3 부분은 상기 칩 배치 영역의 중심으로부터 제2 부분이 배치된 방향성에 대응하는 방향성을 가지고 배치될 수 있다.
즉, 각각의 패드부의 제2 부분은 상기 절연층(110)의 제1 영역(111) 내에서 방사 형태로 배치될 수 있다. 그리고, 각각의 패드부의 제2 부분은 상호 동일 간격으로 이격되어 배치될 수 있다. 이에 따라, 실시 예에서는 상기 패드부의 제2 부분의 이동 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다. 또한, 상기 각각의 패드부의 제2 부분은, 상기 칩(130)의 본딩 과정에서, 특정 방향으로 이동(예를 들어, 탄성 연장)할 수 있다. 이때, 상기 각각의 패드부의 제2 부분의 배치 방향이 상기 이동하는 방향과 다른 경우, 상기 이동하는 과정에서 제2 부분의 끊어짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 각각의 패드부의 제2 부분이 상기 칩(130)의 본딩 과정에서 이동하는 방향에 대응하는 방향으로 배치되도록 함으로써, 상기 칩(130)의 본딩 후에도 상기 제2 부분의 신뢰성이 유지될 수 있도록 한다.
한편, 실시 예에서는 도 9에 도시된 바와 같이, 회로 패턴(120)의 제2 부분(122)과 범프(140) 사이에 접착층(150)을 배치한 상태에서, 본딩 과정을 진행할 수 있다. 그리고, 상기 접착층(150)은 상기 본딩 과정에서 상기 범프(140)와 상기 회로 패턴(120)의 제2 부분(122) 사이의 접합력을 향상시키도록 한다.
이하에서는 실시 예에서의 패키지 기판의 변형 예에 대해 설명하기로 한다.
도 10은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 10을 참조하면, 제2 실시 예에서의 패키지 기판은 다층 구조를 가질 수 있다.
즉, 실시 예에서는 도 2에 도시된 제1 실시 예에 따른 패키지 기판의 제조 공정을 복수 회 진행하여, 서로 다른 층에 각각 서로 다른 또는 동일한 칩이 각각 실장되도록 한다.
이에 따라, 패키지 기판은, 칩이 실장된 복수의 기판(100)을 포함한다. 상기 복수의 기판은 서로 다른 층에 배치될 수 있다. 그리고, 상기 복수의 기판에는 각각 도 2를 통해 설명한 구조를 가지고 칩이 실장될 수 있다.
상기 복수의 기판 사이 영역에는 제1 층간 절연층(160)이 배치될 수 있다. 또한, 상기 복수의 기판 중 상측 기판 상에는 보호층인 제2 층간 절연층(170)이 배치될 수 있다. 또한, 상기 복수의 기판 또는 제1 층간 절연층(160) 내에는 비아(180)가 형성될 수 있다.
상기와 같은 다층 구조의 패키지 기판의 제조 공정에 대해 설명하면, 우선적으로 도 5 내지 도 8에 도시된 바와 같이, 제1층 기판의 제조를 진행할 수 있다.
다음으로, 실시 예에서는 상기 제1층 기판 상에 제1 층간 절연층(160)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 제1 층간 절연층(160) 상에서, 도 5 내지 도 8에 도시된 바와 같은 공정을 재차 진행하여 제2층 기판의 제조를 진행할 수 있다.
이때, 상기 제2층 기판의 제조 시에, 칩 본딩 공정을 진행하여, 그에 따라 2층 기판을 연화시켜 칩을 매립시키는 공정을 진행한다. 이때, 상기 제2층 기판에서의 칩 본딩 공정 중에, 상기 제1층 기판의 연화나 변형이 발생할 수 있다. 이에 따라, 실시 예에서는 제1층 기판을 구성하는 절연층의 유리전이온도가 상기 제2층 기판을 구성하는 절연층의 유리전이온도보다 크도록 한다. 또한, 실시 예에서는 제1층 기판 제조 시의 칩 본딩 온도가 상기 제2층 기판 제조 시의 칩 본딩 온도보다 높도록 한다. 이에 따라, 실시 예에서는 상기 제2층 기판의 본딩 공정 시에 상기 제1층 기판의 연화가 발생하는 문제를 해결할 수 있도록 하고, 이에 따른 신뢰성 문제를 해결할 수 있도록 한다.
한편, 실시 예에서의 다층 패키지 기판에는 비아(180)가 형성될 수 있다. 이때, 상기 비아(180)는 상기 칩 본딩 공정에서 위치 변화가 발생할 수 있다. 따라서, 실시 예에서는 제1층 기판에 배치된 칩과 상기 비아(180) 사이는 제1 거리(L1)만큼 이격될 수 있다. 또한, 실시 예에서는 제2층 기판에 배치된 칩과 상기 비아(180) 사이는 제2 거리(L2)만큼 이격될 수 있다. 이때, 상기 제1 거리(L1) 및 제2 거리(L2) 각각은, 각각의 기판에서의 열확산거리(thermal diffusion distance)의 4배 이상이 되도록 한다.
도 11은 제3 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11을 참조하면, 패키지 기판의 절연층(110)은 복수의 적층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(110b) 및 제2 절연층(110a)을 포함할 수 있다.
이때, 상기 제1 절연층(110b)은 도 2에서 설명한 절연층(110)과 실질적으로 동일한 구성이므로, 이에 대한 상세한 설명은 생략한다.
여기에서, 도 2에서는 절연층(110)이 1층 구조를 가졌다. 이때, 상기 절연층이 1층 구조를 가지는 경우, 상기 칩의 본딩 공정에서, 상기 회로 패턴의 제2 부분(122)이 상기 절연층(110)의 하면을 뚫고 나올 수 있다. 즉, 상기 칩의 본딩 공정에서 가해지는 열이나 압력에 의해, 상기 회로 패턴의 제2 부분의 하면이 상기 절연층의 하면보다 낮게 위치할 수 있다. 그리고 이와 같은 경우, 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예에서는 절연층을 2층 구조로 형성한다.
제2 절연층(110a)은 상기 도2에서의 절연층(110)에 대응된다. 그리고, 제1 절연층(110b)은 제2 절연층(110a) 아래에 배치되는 디포메이션 배리어층일 수 있다.
상기 제2 절연층(110a)은 경화된 에폭시나 폴리이미드일 수 있다. 예를 들어, 상기 제2 절연층(110a)은 형태 변형이 불가능한 경화된 절연층일 수 있다. 예를 들어, 상기 제2 절연층(110a)은 상기 칩의 본딩 과정에서도 연화되지 않는 유리 전이 온도를 가진 절연층일 수 있다. 즉, 상기 제2 절연층(110a)의 유리전이온도는 상기 제1 절연층(110b)의 유리전이온도보다 클 수 있다.
이에 따라, 상기 칩의 본딩 공정에서, 상기 회로 패턴의 제2 부분의 하면이 최대 상기 제2 절연층(110a)의 상면까지 이동될 수 있도록 한다. 즉, 상기 제2 절연층(110a)은 상기 회로 패턴의 제2 부분의 최대 이동 거리를 제한하는 스토퍼기능을 할 수 있다. 따라서, 상기 칩의 본딩 공정에서 회로 패턴의 제2 부분이 최대 이동한 경우, 상기 제2 부분의 하면은 상기 제2 절연층(110a)의 상면 위에 위치하게 된다. 이에 따라, 실시 예에서는 단일 절연층을 사용한 경우에, 상기 회로 패턴의 일부가 상기 절연층의 하면 아래로 노출 또는 돌출되는 상황을 방지할 수 있고, 이에 따른 신뢰성 문제를 해결할 수 있다.
도 12는 실시 예에 따른 패키지 기판에서의 패드부의 제3 부분을 구체적으로 설명하는 도면이다. 도 12의 (A)는 칩의 본딩 전의 패드부를 나타낸 것이고, 도 12의 (B)는 칩의 본딩 후의 패드부를 나타낸 것이다.
도 12를 참조하면, 패드부의 제3 부분(123)은 패드부의 제1 부분(121)과 제2 부분(122) 사이를 연결할 수 있다. 이때, 상기 제3 부분(123)은 상기 칩의 본딩 공정에서 길이가 증가할 수 있다. 이에 따라, 상기 제3 부분(123)의 선폭이나 형상에 의해, 상기 칩의 매립 공정에 제약이 발생할 수 있다.
따라서, 실시 예에서는 상기 제3 부분(123)이 복수의 분기 라인을 가지도록 하고, 이에 따라 상기 제1 부분(121)과 제2 부분(122) 사이를 복수의 분리 라인을 통해 연결하도록 한다.
예를 들어, 상기 제3 부분(123)은 제1 부분(121)과 제2 부분(122) 사이를 연결하고 상호 분리 이격되어 배치된 제1 분리 라인(123A)과, 제2 분기 라인(123B)을 포함한다.
이때 제1 분리 라인(123A)과, 제2 분기 라인(123B)의 각각의 선폭은 상기 제1 부분(121)의 선폭이나 상기 제2 부분(122)의 선폭보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 칩의 본딩 시에 발생하는 상기 제3 부분(123)의 길이 증가가 용이하게 이루어질 수 있도록 한다. 또한, 실시 예에서는 상기와 같이 제3 부분(123)이 다수의 분리 라인을 가지도록 하여, 상기 칩의 본딩 시에 발생할 수 있는 상기 제3 부분의 끊어짐과 같은 신뢰성 문제를 해결하도록 한다.
한편, 상기 제3 부분(123)은 메시(mesh) 형태를 가질 수도 있을 것이다.
도 13은 실시 예에 따른 패드부의 변형 예를 나타낸 것이고, 도 14는 도 13에 도시된 패드부에 의해 나타나는 언더필의 높이 변화를 나타낸 도면이다.
도 13을 참조하면, 실시 예에서는 상기 절연층(110)의 제1 영역(111)에 배치되는 더미 패드(190)를 포함할 수 있다. 더미 패드(190)는 상기 패드부 및 상기 칩(130)과 전기적으로 연결되지 않는 더미 패턴이다.
실시 예에서는 상기 패드부의 사이 영역에, 상기와 같은 더미 패드(190)를 배치한다. 그리고, 상기 더미 패드(190)는 상기 칩의 본딩 과정에서, 상기 칩의 전체 영역이 균일한 깊이를 가지도록 절연층 내에 매립되도록 한다. 또한, 상기 더미 패드(190)는 상기 칩의 본딩 과정에서, 상기 칩(130)의 측면으로 확장되는 언더필 부분의 높이를 증가시키는 기능을 한다.
예를 들어, 도 14의 (a)에서와 같이, 상기 더미 패드(190)가 형성되지 않은 상태에서, 상기 칩(130)의 본딩 과정이 진행되면, 상기 절연층(110)의 언더필(111P`)의 높이는 제1 높이(H1)를 가질 수 있다.
이와 다르게, 도 14의 (b)와 같이, 상기 더미 패드(190)가 배치된 상태에서 상기 칩(130)의 본딩 과정이 진행되면, 상기 칩(130)이 전체 영역에서 균일한 깊이를 가지도록 매립될 수 있다. 또한, 상기 더미 패드(190)가 가지는 면적만큼 상기 절연층(110)의 제1 영역(111)의 상면은 상측 방향으로 더 확장될 수 있다. 예를 들어, 상기 더미 패드(190)가 형성된 상태에서, 상기 칩(130)의 본딩 과정이 진행되면, 상기 절연층(110)의 언더필(111P`)의 높이는 상기 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있다. 그리고, 실시 예에서는 상기 더미 패드(190)에 의해 상기 언더필의 높이를 증가시킬 수 있으며, 이에 따라 상기 칩(130)의 접합력을 더욱 향상시킬 수 있다.

Claims (20)

  1. 제1 기판; 및
    상기 제1 기판에 실장되는 제1 칩을 포함하고,
    상기 제1 기판은,
    상기 제1 칩과 수직 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하는 제1 절연층; 및
    상기 제1 절연층의 제1 영역 및 제2 영역에 배치되는 회로 패턴을 포함하고,
    상기 회로 패턴은,
    상기 제1 절연층의 제2 영역의 상면 위에 배치되는 제1 부분과, 상기 제1 절연층의 제1 영역 내에 매립되는 제2 부분과, 적어도 일부가 상기 제1 절연층의 제1 영역 내에 매립되어 상기 제1 부분과 상기 제2 부분 사이를 연결하는 제3 부분을 포함하는 패드부를 포함하고,
    상기 제1 칩의 하부 영역은 상기 제1 절연층의 제1 영역 내에 매립되고,
    상기 제1 절연층의 제1 영역은, 상기 제1 칩의 하면 및 측면을 둘러싸는 언더필을 형성하고,
    상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역은 동일한 절연물질을 포함하는 단일 절연층인,
    패키지 기판.
  2. 제1항에 있어서,
    상기 패드부의 제3 부분은,
    상기 제1 절연층의 제1 영역 내에서, 상기 제1 절연층의 하면에 대해 일정 경사각을 가지고 배치되는,
    패키지 기판.
  3. 제1항에 있어서,
    상기 패드부의 제3 부분은,
    상기 패드부의 상기 제1 부분과 상기 제3 부분 사이를 연결하고, 상호 이격된 복수의 분기 라인을 포함하는,
    패키지 기판.
  4. 제1항에 있어서,
    상기 패드부의 제3 부분은,
    상기 제1 절연층의 제1 영역의 중심영역을 기준으로 상기 패드부의 제2 부분이 배치된 위치에 대응하는 방향성을 가지고 배치되는,
    패키지 기판.
  5. 제1항에 있어서,
    상기 제1 기판은,
    상기 제1 절연층의 하면 아래에 배치되는 제2 절연층을 포함하고,
    상기 제2 절연층은, 경화된 에폭시 또는 상기 제1 절연보다 높은 유리전이온도를 가진 열가소성 수지로 구성되는,
    패키지 기판.
  6. 제5항에 있어서,
    상기 패드부의 상기 제2 부분은,
    상기 제2 절연층의 상면 위에 배치되는,
    패키지 기판.
  7. 제1항에 있어서,
    상기 패드부는, 복수 개로 구성되고,
    상기 회로 패턴은,
    상기 복수 개의 패드부의 제3 부분 사이에 위치하고, 상기 제1 칩과 전기적으로 절연된 더미 패드를 포함하는,
    패키지 기판.
  8. 제1항에 있어서,
    상기 제1 칩의 하면에 배치되는 범프를 포함하고,
    상기 범프는 상기 제1 절연층의 제1 영역 내에 매립되고, 상기 패드부의 제3 부분의 상면과 직접 접촉하는,
    패키지 기판.
  9. 제1항에 있어서,
    상기 제1 기판 상에 배치되고, 제2 칩이 실장된 제2 기판을 포함하고,
    상기 제2 기판을 구성하는 절연층은, 상기 제1 기판을 구성하는 상기 제1 절연층의 유리전이온도보다 낮은,
    패키지 기판.
  10. 제1항에 있어서,
    상기 제1 절연층은,
    폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP), 폴리에텔에텔 케톤(Polyether ether ketone, PEEK), 폴리테트라 플루오로에틸렌(Polytetrafluoroethylene, PTFE), 폴리페닐렌 설파이드(Poly Phenylene Sulfide, PPS), 광등방 폴리메틸메타크릴레이트(PMMA) 중 적어도 하나의 열가소성 수지로 구성되는,
    패키지 기판.
  11. 제1항에 있어서,
    상기 제1 절연층은,
    특정 방향으로의 결이 형성된 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성되고,
    상기 제1 절연층의 제1 영역에서의 결의 방향은,
    상기 제1 절연층의 제2 영역에서의 결의 방향과 다른,
    패키지 기판.
  12. 제1항에 있어서,
    상기 제1 절연층의 제1 영역의 경도는,
    상기 제1 절연층의 제2 영역의 경도와 다른,
    패키지 기판.
  13. 제1항에 있어서,
    상기 제1 절연층의 제1 영역의 상면은,
    상기 제1 절연층의 제2 영역의 상면보다 높은,
    패키지 기판.
  14. 제1 절연층을 준비하고,
    상기 제1 절연층 상에 회로 패턴을 형성하고,
    상기 회로 패턴 상에 칩을 정렬시킨 상태에서 열과 압력을 가하여 상기 제1 절연층 내에 상기 칩의 적어도 일부가 매립되도록 하는 것을 포함하고,
    상기 제1 절연층은, 상기 정렬된 칩과 수직 방향으로 오버랩되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함하고,
    상기 회로 패턴을 형성하는 것은,
    상기 제1 절연층의 상기 제2 영역의 상면 위에 배치되는 제1 부분과, 상기 제1 절연층의 상기 제2 영역의 상면 위에 배치된 제2 부분과, 상기 제1 절연층의 상기 제2 영역의 상면 위에 배치되어 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 포함하는 패드부를 형성하는 것을 포함하고,
    상기 매립되도록 하는 것은,
    상기 열에 의해 상기 제1 절연층의 제1 영역을 연화시키고,
    상기 연화된 상기 제1 절연층의 제1 영역 내에, 상기 칩의 하부 영역, 상기 패드부의 제2 부분 및 제3 부분이 매립되도록 하고,
    상기 제1 절연층의 제1 영역을 경화시키는 것을 포함하며,
    상기 경화된 이후의 상기 제1 절연층의 제1 영역은,
    상기 칩의 하면 및 측면을 둘러싸는 언더필을 형성하고,
    상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역은 동일한 절연물질을 포함하는 단일 절연층인,
    패키지 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 경화된 이후의 상기 패드부의 제3 부분은,
    상기 제1 절연층의 제1 영역 내에서, 상기 제1 절연층의 하면에 대해 일정 경사각을 가지고 배치되는,
    패키지 기판의 제조 방법.
  16. 제14항에 있어서,
    상기 패드부의 제3 부분은,
    상기 패드부의 상기 제1 부분과 상기 제3 부분 사이를 연결하고, 상호 이격된 복수의 분기 라인을 포함하는,
    패키지 기판의 제조 방법.
  17. 제14항에 있어서,
    상기 패드부의 제3 부분은,
    상기 제1 절연층의 제1 영역의 중심영역을 기준으로 상기 패드부의 제2 부분이 배치된 위치에 대응하는 방향성을 가지고 배치되는,
    패키지 기판의 제조 방법.
  18. 제14항에 있어서,
    상기 칩을 매립하기 전에, 상기 제1 절연층의 하면 아래에 제2 절연층을 형성하는 것을 포함하고,
    상기 제2 절연층은, 경화된 에폭시 또는 상기 제1 절연보다 높은 유리전이온도를 가진 열가소성 수지로 구성되는,
    패키지 기판의 제조 방법.
  19. 제14항에 있어서,
    상기 패드부는, 복수 개로 구성되고,
    상기 회로 패턴을 형성하는 것은,
    상기 복수 개의 패드부의 제3 부분 사이에 위치하고, 상기 제1 칩과 전기적으로 절연된 더미 패드를 형성하는 것을 포함하는,
    패키지 기판의 제조 방법.
  20. 제14항에 있어서,
    상기 제1 절연층은,
    특정 방향으로의 결이 형성된 리퀴드 크리스탈 폴리머(Liquid Crystal Polymer, LCP)로 구성되고,
    상기 경화된 이후의, 상기 제1 절연층의 제1 영역에서의 결의 방향은,
    상기 경화된 이후의 상기 제1 절연층의 제2 영역에서의 결의 방향과 다른,
    패키지 기판의 제조 방법.
KR1020200063020A 2020-05-26 2020-05-26 패키지기판 및 이의 제조 방법 KR20210146038A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200063020A KR20210146038A (ko) 2020-05-26 2020-05-26 패키지기판 및 이의 제조 방법
US17/927,820 US20230223308A1 (en) 2020-05-26 2021-05-26 Package substrate
CN202180059423.9A CN116157919A (zh) 2020-05-26 2021-05-26 封装基板
EP21811834.7A EP4160675A4 (en) 2020-05-26 2021-05-26 PACKAGING SUBSTRATE
PCT/KR2021/006563 WO2021242013A1 (ko) 2020-05-26 2021-05-26 패키지 기판
JP2022573340A JP2023528812A (ja) 2020-05-26 2021-05-26 パッケージ基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200063020A KR20210146038A (ko) 2020-05-26 2020-05-26 패키지기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210146038A true KR20210146038A (ko) 2021-12-03

Family

ID=78744765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200063020A KR20210146038A (ko) 2020-05-26 2020-05-26 패키지기판 및 이의 제조 방법

Country Status (6)

Country Link
US (1) US20230223308A1 (ko)
EP (1) EP4160675A4 (ko)
JP (1) JP2023528812A (ko)
KR (1) KR20210146038A (ko)
CN (1) CN116157919A (ko)
WO (1) WO2021242013A1 (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4200285B2 (ja) * 2003-04-02 2008-12-24 パナソニック株式会社 回路基板の製造方法
WO2005034231A1 (ja) * 2003-10-06 2005-04-14 Nec Corporation 電子デバイスおよびその製造方法
JPWO2006109383A1 (ja) * 2005-04-05 2008-10-09 日本電気株式会社 配線基板を有する電子デバイス、その製造方法、および前記電子デバイスに用いられる配線基板
JP4766050B2 (ja) * 2005-11-02 2011-09-07 パナソニック株式会社 電子回路装置の製造方法
JP5551516B2 (ja) * 2010-05-24 2014-07-16 旭化成エレクトロニクス株式会社 樹脂封止パッケージ
KR20130040639A (ko) * 2011-10-14 2013-04-24 삼성전자주식회사 반도체 패키지
KR102634946B1 (ko) * 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩

Also Published As

Publication number Publication date
CN116157919A (zh) 2023-05-23
JP2023528812A (ja) 2023-07-06
US20230223308A1 (en) 2023-07-13
EP4160675A4 (en) 2024-08-07
WO2021242013A1 (ko) 2021-12-02
EP4160675A1 (en) 2023-04-05

Similar Documents

Publication Publication Date Title
US10276553B2 (en) Chip package structure and manufacturing method thereof
KR100408616B1 (ko) 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말
US5313365A (en) Encapsulated electronic package
US6472749B1 (en) Semiconductor device having a shortened wiring length to reduce the size of a chip
US20100246144A1 (en) Electronic device package, module, and electronic device
US20080128880A1 (en) Die stacking using insulated wire bonds
KR20110032522A (ko) 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
KR101849223B1 (ko) 반도체 패키지 및 그 제조 방법
CN106531636A (zh) 制造半导体芯片封装件的方法和制造半导体封装件的方法
WO2006109383A1 (ja) 配線基板を有する電子デバイス、その製造方法、および前記電子デバイスに用いられる配線基板
US9252095B2 (en) Semiconductor package and method of fabricating the same
US8981543B2 (en) Semiconductor package and method of forming the same
US20020079594A1 (en) Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
CN110943068A (zh) 设备封装
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
EP4160675A1 (en) Package substrate
US8981549B2 (en) Multi chip package
US20030038375A1 (en) Bonded anisotropic conductive film
KR101716882B1 (ko) 접속 영역의 스트레스가 분산되는 연성 패키지, 및 그 제조 방법
CN112701444B (zh) 天线、天线封装方法及终端
JP4635836B2 (ja) シート状電子回路モジュール
KR20210138992A (ko) 인쇄회로기판 및 이의 제조 방법
KR20240141519A (ko) 반도체 패키지 모듈 및 그 제조방법
KR20240100898A (ko) 안테나 기판 및 이를 포함하는 안테나 패키지
KR20240127151A (ko) 회로 기판 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal