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KR20210116773A - 반도체 장치 - Google Patents

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KR20210116773A
KR20210116773A KR1020200031455A KR20200031455A KR20210116773A KR 20210116773 A KR20210116773 A KR 20210116773A KR 1020200031455 A KR1020200031455 A KR 1020200031455A KR 20200031455 A KR20200031455 A KR 20200031455A KR 20210116773 A KR20210116773 A KR 20210116773A
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KR
South Korea
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substrate
region
wiring structure
layer
gate electrodes
Prior art date
Application number
KR1020200031455A
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English (en)
Inventor
권태목
김준형
여차동
우영범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/060,851 priority patent/US11469172B2/en
Priority to CN202110257154.9A priority patent/CN113394197A/zh
Publication of KR20210116773A publication Critical patent/KR20210116773A/ko
Priority to US17/963,062 priority patent/US11862556B2/en

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물, 상기 제1 배선 구조물의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판과 일체를 이루며 상기 제2 기판의 하면으로부터 상기 제1 기판을 향하여 연장된 상부 비아를 포함하는 접지 배선 구조물을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 및 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물을 포함하는 메모리 셀 영역, 및 상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판으로부터 연장되어 상기 제2 기판과 동일한 물질을 포함하는 상부 비아 및 상기 상부 비아의 하부에서 상기 상부 비아와 연결되며 상기 제1 배선 구조물에 대응되는 구조를 갖는 하부 배선 구조물을 포함하는 제3 배선 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물, 상기 제1 배선 구조물의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판과 일체를 이루며 상기 제2 기판의 하면으로부터 상기 제1 기판을 향하여 연장된 상부 비아를 포함하는 접지 배선 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 제1 영역, 상기 제1 기판의 상부에 배치되며 반도체 물질을 포함하는 제2 기판, 상기 제2 기판 상에서 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 및 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물을 포함하는 제2 영역, 및 상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판과 일체로 형성된 상부 비아 및 상기 상부 비아와 연결되는 금속 구조물을 포함하는 제3 배선 구조물을 포함할 수 있다.
접지 배선 구조물이 제2 기판으로부터 연장되는 상부 비아를 포함함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도들이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 2a 및 도 2b에서는 각각 도 1a의 'D' 영역 및 'E' 영역을 확대하여 도시한다.
도 1a 내지 도 2b를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 주변 회로 영역(PERI), 제2 기판(101)을 포함하는 메모리 셀 영역(CELL), 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 전기적으로 연결하는 제1 관통 비아(165)를 포함하는 관통 배선 영역(TR), 및 제1 기판(201)과 제2 기판(101)을 연결하는 접지 배선 구조물(GI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 관통 배선 영역(TR)은 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)으로 연장되도록 배치될 수 있다. 접지 배선 구조물(GI)은 메모리 셀 영역(CELL)의 하부 영역으로부터 주변 회로 영역(PERI)으로 연장되도록 배치될 수 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 주변 영역 절연층(290), 하부 보호층(295), 및 제1 배선 구조물(LI)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 제1 및 제2 주변 영역 절연층들(292, 294)을 포함할 수 있으며, 제1 및 제2 주변 영역 절연층들(292, 294)도 각각 복수의 절연층들을 포함할 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
하부 보호층(295)은 제1 및 제2 주변 영역 절연층들(292, 294)의 사이에서, 제3 하부 배선 라인들(286)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 하부 보호층(295)은 제1 및 제2 하부 배선 라인들(282, 284)의 상면 상에 더 배치될 수 있다. 하부 보호층(295)은 하부에 배치된 하부 배선 라인들(280)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 하부 보호층(295)은 주변 영역 절연층(290)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
제1 배선 구조물(LI)은 회로 소자들(220) 및 소스/드레인 영역들(205)과 전기적으로 연결되는 배선 구조물일 수 있다. 제1 배선 구조물(LI)은 원기둥 형상의 하부 콘택 플러그들(270) 및 라인 형태의 하부 배선 라인들(280)을 포함할 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 제1 하부 콘택 플러그들(272)은 회로 소자들(220) 및 소스/드레인 영역들(205) 상에 배치되고, 제2 하부 콘택 플러그들(274)은 제1 하부 배선 라인들(282) 상에 배치되며, 제3 하부 콘택 플러그들(276)은 제2 하부 배선 라인들(284) 상에 배치될 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다. 제1 하부 배선 라인들(282)은 제1 하부 콘택 플러그들(272) 상에 배치되고, 제2 하부 배선 라인들(284)은 제2 하부 콘택 플러그들(274) 상에 배치되고, 제3 하부 배선 라인들(286)은 제3 하부 콘택 플러그들(276) 상에 배치될 수 있다. 제1 배선 구조물(LI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 제1 배선 구조물(LI)을 구성하는 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
메모리 셀 영역(CELL)은, 제1 영역(A) 및 제2 영역(B)을 갖는 제2 기판(101), 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 및 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 제2 배선 구조물(UI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판 절연층(105), 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)과 연결되는 게이트 콘택들(162), 제2 기판(101)과 연결되는 기판 콘택(164), 게이트 전극들(130)을 덮는 셀 영역 절연층(190), 및 상부 보호층(195)을 더 포함할 수 있다. 메모리 셀 영역(CELL)은 제2 기판(101)의 외측의 제3 영역(C)을 더 가질 수 있으며, 제3 영역(C)에는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 연결하는 제2 관통 비아(167)와 같은 관통 배선 구조물이 배치될 수 있다.
제2 기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다. 제2 기판(101)은 실질적으로 평탄한 상면 및 상부 비아(GV)에 의해 돌출되어 평탄하지 않은 하면을 가질 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 1b의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다.
기판 절연층(105)은 제2 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)의 일부를 제거한 영역에 배치되어, 제2 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)로 둘러싸이도록 배치될 수 있다. 기판 절연층(105)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 일부 실시예들에서, 기판 절연층(105)은 제2 기판(101)만 제거된 영역에 배치될 수도 있다. 이 경우, 기판 절연층(105)은 제2 기판(101)의 상면과 실질적으로 공면인 상면을 가질 수 있으며, 상부에는 제1 및 제2 수평 도전층들(102, 104)로 둘러싸이도록 배치되는 별도의 절연층이 더 배치될 수 있다. 기판 절연층(105)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 제2 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(130)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 게이트 전극들(130)은 상기 스트링 선택 트랜지스터를 이루는 게이트 전극(130)의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 일부 게이트 전극들(130), 예를 들어, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 1a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 일부 실시예들에서, 게이트 전극들(130) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 일부 실시예들에서, 상기 단부들에서, 게이트 전극들(130)은 상향된 두께를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은, 도 1b에 도시된 것과 같이, 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 제1 영역(A) 및 제2 영역(B)을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 제2 영역(B)의 일부까지만 연장되거나, 제1 영역(A) 및 제2 영역(B)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)이 배치될 수 있다. 실시예들에 따라, 분리 절연층(110)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수도 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)의 사이에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(B)의 일부와 제1 영역(A)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 1b에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(107)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부 및 제2 영역(B)에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 더 배치될 수 있다.
도 1b의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(155)과 연결되는 제2 배선 구조물(UI)에 의해 서로 전기적으로 분리될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 제1 및 제2 셀 영역 절연층들(192, 194)을 포함할 수 있으며, 제1 및 제2 셀 영역 절연층들(192, 194)도 각각 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
상부 보호층(195)은 제1 및 제2 셀 영역 절연층들(192, 194)의 사이에서, 제1 상부 배선 라인들(182)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 상부 보호층(195)은 제2 상부 배선 라인들(184)의 상면 상에 더 배치될 수 있다. 상부 보호층(195)은 하부에 배치된 상부 배선 라인들(180)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 상부 보호층(195)은 셀 영역 절연층(190)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
게이트 콘택들(162)은 제2 영역(B)에서 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택들(162)은 제1 셀 영역 절연층(192)의 적어도 일부를 관통하고 상부로 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 기판 콘택(164)은 제2 영역(B)의 단부에서 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은 제1 셀 영역 절연층(192)의 적어도 일부를 관통하고 상부로 노출된 제1 및 제2 수평 도전층들(102, 104)을 관통하여, 제2 기판(101)과 연결될 수 있다. 기판 콘택(164)은, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
제2 배선 구조물(UI)은 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 배선 구조물일 수 있다. 제2 배선 구조물(UI)은 원기둥 형상의 상부 콘택 플러그들(170) 및 라인 형태의 상부 배선 라인들(180)을 포함할 수 있다. 상부 콘택 플러그들(170)은 제1 내지 제3 상부 콘택 플러그들(172, 174, 176)을 포함할 수 있다. 제1 상부 콘택 플러그들(172)은 채널 패드들(155) 및 게이트 콘택들(162) 상에 배치되고, 제2 상부 콘택 플러그들(174)은 제1 상부 콘택 플러그들(172) 상에 배치되며, 제3 상부 콘택 플러그들(176)은 제1 상부 배선 라인들(182) 상에 배치될 수 있다. 상부 배선 라인들(180)은 제1 및 제2 상부 배선 라인들(182, 184)을 포함할 수 있다. 제1 상부 배선 라인들(182)은 제2 상부 콘택 플러그들(174) 상에 배치되고, 제2 상부 배선 라인들(184)은 제3 상부 콘택 플러그들(176) 상에 배치될 수 있다. 제2 배선 구조물(UI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 제2 배선 구조물(UI)을 구성하는 상부 콘택 플러그들(170) 및 상부 배선 라인들(180)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
관통 배선 영역(TR)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 관통 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TR)은, 메모리 셀 영역(CELL)의 상부로부터 제2 기판(101)을 관통하여 z 방향으로 연장되는 제1 관통 비아(165) 및 제1 관통 비아(165)를 둘러싸는 절연 영역을 포함할 수 있다. 상기 절연 영역은 희생 절연층들(118), 희생 절연층들(118)과 수직하게 배치되는 층간 절연층들(120), 및 기판 절연층(105)을 포함할 수 있다. 예시적인 실시예들에서, 관통 배선 영역(TR)의 크기, 배치 형태, 및 형상 등은 다양하게 변경될 수 있다. 도 1a에서, 관통 배선 영역(TR)은 제2 영역(B)에 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 제1 영역(A)에도 소정 간격으로 배치될 수 있다. 관통 배선 영역(TR)은 제1 및 제2 분리 영역들(MS1, MS2)로부터 이격되어 배치될 수 있다. 예를 들어, 관통 배선 영역(TR)은 y 방향을 따라 인접하는 한 쌍의 제1 분리 영역들(MS1)의 중앙에 배치될 수 있다. 이와 같은 배치에 의해, 관통 배선 영역(TR)에는 희생 절연층들(118)이 잔존할 수 있다.
제1 관통 비아(165)는 상부로부터 제1 셀 영역 절연층(192), 상기 절연 영역, 하부 보호층(295), 및 제2 주변 영역 절연층(294)의 일부를 관통하며 제2 기판(101)의 상면에 수직하게 연장될 수 있다. 제1 관통 비아(165)의 상단은 제2 배선 구조물(UI)과 연결되고, 하단은 제1 배선 구조물(LI)과 연결될 수 있다. 예시적인 실시예들에서, 하나의 관통 배선 영역(TR) 내의 제1 관통 비아(165)의 개수, 배치 형태, 및 형상은 다양하게 변경될 수 있다. 제1 관통 비아(165)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
희생 절연층들(118)은, 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 관통 배선 영역(TR)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 교대로 적층되어 상기 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(105)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제2 관통 비아(167)는, 제2 기판(101)의 외측 영역인 메모리 셀 영역(CELL)의 제3 영역(C)에 배치되며, 주변 회로 영역(PERI)으로 연장될 수 있다. 제2 관통 비아(167)는 관통 배선 영역(TR)의 제1 관통 비아(165)와 유사하게 제2 배선 구조물(UI)과 제1 배선 구조물(LI)을 연결하도록 배치될 수 있다. 다만, 제2 관통 비아(167)는 상부로부터 제1 셀 영역 절연층(192) 및 제2 주변 영역 절연층(294)의 일부만을 관통하여 연장될 수 있다. 제2 관통 비아(167)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
접지 배선 구조물(GI)은 제1 기판(201)과 제2 기판(101)을 연결하도록 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)에 걸쳐서 배치될 수 있다. 접지 배선 구조물(GI)은 반도체 장치(100)의 제조 공정 중에, 제2 기판(101)을 접지시키는 기능을 수행할 수 있다. 접지 배선 구조물(GI)은, 제1 배선 구조물(LI)에 대응되는 하부 배선 구조물인 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)을 포함할 수 있으며, 하부 배선 라인들(280) 중 최상부의 제3 하부 배선 라인(286)과 연결되는 상부 비아(GV)를 더 포함할 수 있다. 접지 배선 구조물(GI)은 본 명세서에서 제1 및 제2 배선 구조물들(LI, UI)과 구분되어, 제3 배선 구조물로 지칭될 수도 있다.
도 1a에는 일부만 도시되었으나, 접지 배선 구조물(GI)은 반도체 장치(100) 내에서 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 접지 배선 구조물(GI)은 제2 기판(101)의 제2 영역(B)의 하부에 배치될 수 있다. 또한, 접지 배선 구조물(GI)은 제1 및 제2 수평 도전층들(102, 104)이 게이트 전극들(130)보다 길게 연장된 영역에서, 제1 및 제2 수평 도전층들(102, 104)의 하부에 배치될 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 접지 배선 구조물(GI)은 제2 기판(101)의 제1 영역(A)의 하부에 배치되는 것도 가능할 것이다. 접지 배선 구조물(GI)은 주변 회로 영역(PERI)의 회로 소자들(220)과 이격되어 배치될 수 있다.
상부 비아(GV)는 제2 주변 영역 절연층(294) 및 하부 보호층(295)을 관통하여 제3 하부 배선 라인(286)과 직접 연결될 수 있다. 상부 비아(GV)는 메모리 셀 영역(CELL)의 제2 기판(101)과 일체화된 형태를 가질 수 있다. 도 2a에 도시된 것과 같이, 상부 비아(GV)는 제2 기판(101)이 제1 기판(201)을 향하여 비아홀 내로 연장된 형태를 가질 수 있다. 상부 비아(GV)는 제2 기판(101)과 함께 형성되어 제2 기판(101)과 동일한 물질을 포함할 수 있으며, 제2 기판(101)과의 사이에 계면이 존재하지 않을 수 있다. 상부 비아(GV)는 원기둥 또는 원뿔대의 형상으로 제2 기판(101)의 하면으로부터 돌출될 수 있다.
상부 비아(GV)는 제2 기판(101) 외에, 제2 기판(101)의 하면으로부터 연장된 배리어층(103)을 더 포함할 수 있다. 배리어층(103)은 제2 기판(101)의 하면으로부터 상기 비아홀의 내측벽을 따라 상기 비아홀의 바닥면을 덮도록 연장될 수 있다. 배리어층(103)은 금속 질화물을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수 있다. 상부 비아(GV)에서, 제2 기판(101)으로부터 연장된 영역이 반도체 물질을 포함하고, 제3 하부 배선 라인(286)이 금속 물질을 포함하는 경우, 반도체-금속 계면에서 결함이 발생할 수 있다. 다만, 이 경우에도, 배리어층(103)이 제2 기판(101)과 일체화된 상부 비아(GV)의 반도체층과 하부의 하부 배선 라인들(280)의 사이에 배치됨으로써, 상부 비아(GV)에서의 상기 결함의 발생이 억제될 수 있다.
상부 비아(GV)는 z 방향을 따라 제1 방향을 따라 약 3000 Å 내지 약 5000 Å의 범위의 높이(H)를 가질 수 있다. 상부 비아(GV)는 제3 하부 배선 라인(286)과 연결되도록 형성되므로, 주변 영역 절연층(290)이 두께에 비하여 상대적으로 작은 높이(H)를 가질 수 있어, 상부 비아(GV)의 형성 공정이 용이하게 수행될 수 있다. 상부 비아(GV)는 상부에서의 직경이 하부에서의 직경보다 클 수 있으며, 예를 들어, 상부 및 하부를 포함한 전체에서, 약 200 nm 내지 약 300 nm의 범위의 직경(D1)을 가질 수 있다. 상부 비아(GV)의 직경(D1)은 예를 들어, 게이트 콘택들(162)의 평균 직경(D2) 및 제1 및 제2 관통 비아들(165, 167)의 평균 직경(D3)보다 클 수 있으나, 이에 한정되지는 않는다. 상부 비아(GV)는 제3 하부 배선 라인(286)을 소정 깊이(L)만큼 리세스하도록 배치될 수 있다. 상기 깊이(L)는 예를 들어, 약 30 Å 내지 약 90 Å의 범위일 수 있다.
접지 배선 구조물(GI)을 이루는 상기 하부 배선 구조물은, 제1 배선 구조물(LI)에 대응되는 구성 요소들을 포함할 수 있으나, 제1 배선 구조물(LI)과는 전기적으로 분리될 수 있다. 상기 하부 배선 구조물은, 제1 배선 구조물(LI)과 이격된 제1 내지 제3 하부 콘택 플러그들(272, 274, 276) 및 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다.
도 2b에 도시된 것과 같이, 상기 하부 배선 구조물에서, 최하부의 제1 하부 콘택 플러그(272)는 제1 주변 영역 절연층(292)의 일부, 식각 정지층(291), 및 회로 게이트 유전층(222)을 관통하여 제1 기판(201) 내의 불순물 영역(207)과 연결될 수 있다. 회로 게이트 유전층(222)은 회로 소자들(220)로부터 연장된 층일 수 있으며, 식각 정지층(291)은 회로 게이트 유전층(222) 상에 형성되어 제1 하부 콘택 플러그들(272)의 형성 시에 식각 정지 기능을 수행하는 층일 수 있다. 불순물 영역(207)은 제1 하부 콘택 플러그들(272)과 제1 기판(201)을 전기적으로 연결하기 위하여 제1 하부 콘택 플러그들(272)과 연결되는 영역에 형성되는 도핑층일 수 있다. 상기 하부 배선 구조물에서, 제1 하부 콘택 플러그(272)는 소자 분리층들(210)로 둘러싸인 영역에 배치된 불순물 영역(207)과 연결될 수 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도들이다. 도 3a 내지 도 3c에서는 도 1a의 'D' 영역에 대응되는 영역을 각각 도시한다.
도 3a를 참조하면, 반도체 장치(100a)에서, 접지 배선 구조물(GI)의 상부 비아(GVa)는, 비아홀의 내측벽 및 바닥면을 덮는 배리어층(103a)을 포함할 수 있다. 다만, 배리어층(103a)은 도 2a의 실시예에서와 달리, 상기 비아홀 내에 한정되어 배치되며, 제2 기판(101)의 하면을 따라 연장되지 않을 수 있다. 이 경우, 반도체 장치(100a)의 제조 공정 중에, 배리어층(103a)이 상면을 통해 노출되는 면적을 최소화할 수 있어, 배리어층(103a)으로인한 공정적인 변수들을 최소화할 수 있다.
이와 같은 구조의 배리어층(103a)은, 배리어층(103a)을 이루는 물질을 증착하는 단계, 상기 비아홀을 채우는 희생층을 형성하는 단계, 평탄화 공정을 수행하는 단계, 상기 희생층을 제거하는 단계, 및 제2 기판(101)을 형성하는 단계를 포함하는 제조방법에 의해 형성될 수 있다.
도 3b를 참조하면, 반도체 장치(100b)에서, 접지 배선 구조물(GI)의 상부 비아(GVb)는, 비아홀의 하단에 배치되는 배리어층(103b)을 포함할 수 있다. 배리어층(103b)은, 예를 들어, 질화(nitridation) 공정에 의해 형성될 수 있다. 이 경우, 배리어층(103b)은 하부의 제3 하부 배선 라인(286)을 일부 소모하면서 형성되므로, 상기 비아홀의 하단에서 점선으로 표시된 상기 비아홀의 경계로부터 상부뿐 아니라 하부로도 소정 두께로 확장된 형태를 가질 수 있다.
도 3c를 참조하면, 반도체 장치(100c)에서, 접지 배선 구조물(GI)의 상부 비아(GVc)는, 제2 기판(101) 및 배리어층(103) 외에, 제2 기판(101)과 배리어층(103)의 사이에 배치되는 금속-반도체층(106)을 더 포함할 수 있다. 금속-반도체층(106)은 배리어층(103) 내의 금속 원소와 제2 기판(101) 내의 반도체 원소를 포함하는 층일 수 있다. 예를 들어, 금속-반도체층(106)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 금속-반도체층(106)은 제2 기판(101)의 형성 공정에 따라, 제2 기판(101)의 형성 시에 배리어층(103)과의 계면에 형성될 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4 내지 도 6은 도 1a에 도시된 영역에 대응되는 영역들을 도시한다.
도 4를 참조하면, 반도체 장치(100d)에서, 제2 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)은, 접지 배선 구조물(GI)의 상부에 형성된 함몰부(CR)를 가질 수 있다. 함몰부(CR)는 상부 비아(GV)의 상부에 위치할 수 있으며, 함몰부(CR)의 중심은 상부 비아(GV)의 중심과 z 방향에서 실질적으로 일직선 상에 위치할 수 있다. 일부 실시예들에서, 함몰부(CR)는 제2 기판(101)에만 형성될 수도 있다.
도 5를 참조하면, 반도체 장치(100e)에서, 접지 배선 구조물(GI)은, 나란히 배치된 복수 개의 상부 비아들(GVe), 예를 들어 두 개의 상부 비아들(GVe) 및 상부 비아들(GVe) 각각의 하부에서 상부 비아들(GVe)과 연결되도록 배치되는 복수의 하부 배선 구조물들을 포함할 수 있다. 상기 복수의 하부 배선 구조물들은, 도시된 것과 같이 서로 분리되거나, 또는 서로 연결될 수 있다. 이와 같은 접지 배선 구조물(GI) 내의 상부 비아들(GVe) 및 상기 하부 배선 구조물들의 배치 형태는 다른 실시예들에도 적용될 수 있을 것이다.
도 6을 참조하면, 반도체 장치(100f)에서, 메모리 셀 영역(CELL)은, 제1 수평 도전층(102)이 일부 영역에서 제거되어, 제2 수평 도전층(104)이 제2 기판(101)과 직접 접촉되는 영역을 포함할 수 있다. 제2 수평 도전층(104)은, 상기 영역에서 제1 수평 도전층(102)이 제거된 데에 따른 오목 영역(SR)을 가질 수 있다. 오목 영역(SR)은 접지 배선 구조물(GI) 및/또는 상부 비아(GV)의 적어도 일부와 z 방향에서 중첩되도록 배치될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 7a 및 도 7b은 도 1a에 도시된 영역에 대응되는 영역들을 도시한다.
도 7a를 참조하면, 반도체 장치(100g)에서, 접지 배선 구조물(GI)은, 상부 비아(GVg) 및 하부 배선 구조물로서 제1 및 제2 하부 콘택 플러그들(272, 274) 및 제1 및 제2 하부 배선 라인들(282, 284)을 포함할 수 있다. 즉, 접지 배선 구조물(GI)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276) 및 제1 내지 제3 하부 배선 라인들(282, 284, 286) 중 일부만을 상기 하부 배선 구조물로서 포함할 수 있다. 이에 따라, 상부 비아(GVg)는 도 1a 내지 도 2b의 실시예의 상부 비아(GV)에 비하여 상대적으로 깊게 연장되어, 제2 하부 배선 라인(284)과 연결될 수 있다. 이 경우에도, 상부 비아(GVg)는, 도 2a에 도시된 구조와 같이, 배리어층(103)을 포함할 수 있다. 또한, 상부 비아(GVg)는 도 1a 내지 도 2b의 실시예의 상부 비아(GV)에 비하여 상대적으로 큰 직경을 가질 수 있으나, 이에 한정되지는 않는다.
도 7b를 참조하면, 반도체 장치(100h)에서, 접지 배선 구조물(GI)은, 상부 비아(GVh)만을 포함할 수 있다. 이에 따라, 상부 비아(GVh)는, 하부 배선 구조물과 연결되지 않고, 제2 기판(101)으로부터 하부의 제1 기판(201)까지 직접 연장될 수 있다. 본 실시예의 상부 비아(GVh)는 도 2a에 도시된 구조와 달리, 배리어층(103)을 포함하지 않을 수 있다. 또한, 상부 비아(GVh)는 도 1a 내지 도 2b의 실시예의 상부 비아(GV)에 비하여 상대적으로 큰 직경을 가질 수 있으나, 이에 한정되지는 않는다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8은 도 1b에 도시된 영역에 대응되는 영역을 도시한다.
도 8을 참조하면, 반도체 장치(100i)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들로 이루어지고, 채널 구조물들(CHi)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHi)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHi)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHi)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 상기 하부 적층 구조물의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9h에서는, 도 1a에 도시된 영역에 대응되는 영역들이 도시된다.
도 9a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 제1 배선 구조물(LI)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
제1 배선 구조물(LI) 중 하부 콘택 플러그들(270)은 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 제1 배선 구조물(LI)의 형성 시에, 접지 배선 구조물(GI)(도 1a 참조)의 일부를 이루는 하부 배선 구조물이 함께 형성될 수 있다. 따라서, 상기 하부 배선 구조물은 제1 배선 구조물(LI)과 동일한 적층 구조를 가질 수 있다.
제1 주변 영역 절연층(292)은 복수 개의 절연층들로 이루어질 수 있다. 제1 주변 영역 절연층(292)은 제1 배선 구조물(LI)을 형성하는 각 단계들에서 일부가 될 수 있다. 제1 주변 영역 절연층(292) 상에는 제3 하부 배선 라인(286)의 상면을 덮는 하부 보호층(295)이 형성될 수 있다.
도 9b를 참조하면, 하부 보호층(295) 상에 제2 주변 영역 절연층(294)을 형성하고, 제2 주변 영역 절연층(294)을 일부 제거하여 비아홀(VH)을 형성할 수 있다.
제2 주변 영역 절연층(294)을 형성함으로써, 주변 회로 영역(PERI)이 모두 형성될 수 있다.
비아홀(VH)은 접지 배선 구조물(GI)의 상부 비아(GV)(도 1a 참조)를 형성하기 위한 관통홀일 수 있다. 비아홀(VH)은, 별도의 마스크층을 이용하여, 접지 배선 구조물(GI)을 이루는 상기 하부 배선 구조물의 제3 하부 배선 라인(286)이 노출되도록, 제2 주변 영역 절연층(294) 및 하부 보호층(295)을 제거함으로써 형성될 수 있다. 예시적인 실시예들에서, 비아홀(VH)의 형성 시, 하부 보호층(295)은 식각 정지층으로 기능할 수도 있을 것이다. 비아홀(VH)은 제3 하부 배선 라인(286)을 일부 리세스하도록 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 비아홀(VH)은 제3 하부 배선 라인(286)의 상면이 노출되도록 형성될 수도 있을 것이다.
도 9c를 참조하면, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역의 제2 기판(101) 및 접지 배선 구조물(GI)의 상부 비아(GV)를 형성할 수 있다.
제2 기판(101)의 형성 전에, 도 3a의 배리어층(103)이 먼저 제2 주변 영역 절연층(294) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)의 형성 시에, 제2 기판(101)을 이루는 물질이 비아홀(VH)을 채워 상부 비아(GV)가 형성될 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물들, 예를 들어 n형 불순물들을 포함할 수 있다. 제2 기판(101)은 제2 주변 영역 절연층(294) 전체 상에 형성된 후, 패터닝되어 메모리 셀 영역(CELL)의 제3 영역(C)을 포함한 일부 영역에서 제거될 수 있다. 제2 기판(101)이 제거되는 영역에서는 제2 기판(101) 하부의 배리어층(103)도 함께 제거될 수 있다.
예시적인 실시예들에서, 배리어층(103) 및 제2 기판(101) 각각의 형성 전에, 세정 공정을 수행하여 자연 산화막을 제거하는 공정이 더 수행될 수 있다. 이에 따라, 배리어층(103)의 상부 및 하부에 자연 산화막은 거의 잔존하지 않거나 약 20 Å 이하의 두께로 잔존할 수 있다. 다만, 일부 실시예들에서, 상기 세정 공정이 생략되는 경우, 배리어층(103)의 하면 및/또는 상면 상에 자연 산화막이 존재할 수도 있을 것이다.
또한, 예시적인 실시예들에서, 제2 기판(101)의 형성 후에, 평탄화 공정이 더 수행될 수 있다. 이 경우, 제2 기판(101)은 실질적으로 평탄한 상면을 가질 수 있다. 도 4의 실시예의 경우, 이와 같은 평탄화 공정이 생략되어 제조될 수 있다.
도 9d를 참조하면, 제1 및 제2 소스 희생층들(111, 112) 및 제2 수평 도전층(104)을 형성하고, 기판 절연층(105)을 형성한 후, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
제1 및 제2 소스 희생층들(111, 112)은 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 제2 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 1a의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 소스 희생층들(111, 112) 상에 형성될 수 있다.
기판 절연층(105)은 관통 배선 영역(TR)(도 1a 참조)이 위치하는 영역에서, 제1 및 제2 소스 희생층들(111, 112), 제2 수평 도전층(104), 및 제2 기판(101)을 일부 제거하고, 절연 물질을 채움으로써 형성될 수 있다.
희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 1a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(B)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 덮는 제1 셀 영역 절연층(192)이 형성될 수 있다.
도 9e를 참조하면, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)(도 1b 참조)을 형성할 수 있다. 상부 분리 영역들(SS)은, 별도의 마스크층을 이용하여 상부 분리 영역들(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다.
채널 구조물들(CH)은 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 제2 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9f를 참조하면, 제1 및 제2 분리 영역들(MS1, MS2)(도 1b 참조)에 대응되는 영역들에, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 희생 절연층들(118)의 일부를 제거하여 터널부들(LT)을 형성할 수 있다.
먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(112)을 선택적으로 제거하고, 그 후에 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 희생 절연층들(118)은 관통 배선 영역(TR)(도 1a 참조)의 외측에서 제거될 수 있다. 관통 배선 영역(TR)에서는 희생 절연층들(118)이 잔존하여 층간 절연층들(120)과 함께 관통 배선 영역(TR)의 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(LT)이 형성될 수 있다.
관통 배선 영역(TR)이 형성되는 영역은 상기 개구부들로부터 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(118)이 잔존하는 영역일 수 있다. 따라서, 관통 배선 영역(TR)은 인접하는 제1 및 제2 분리 영역들(MS1, MS2)의 사이에서 제1 및 제2 분리 영역들(MS1, MS2)의 중앙에 형성될 수 있다.
도 9g를 참조하면, 희생 절연층들(118)이 일부 제거된 터널부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(LT)을 채울 수 있다. 게이트 전극들(130)의 측면은 관통 배선 영역(TR)의 희생 절연층들(118)의 측면과 접할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채워 분리 절연층(110)(도 1b 참조)을 형성할 수 있다.
도 9h를 참조하면, 제1 셀 영역 절연층(192)을 관통하는 게이트 콘택들(162), 기판 콘택(164), 및 제1 및 제2 관통 비아들(165, 167)을 형성할 수 있다.
게이트 콘택들(162)은 제2 영역(B)에서 게이트 전극들(130)과 연결되도록 형성되고, 기판 콘택(164)은 제2 영역(B)의 단부에서 제2 기판(101)과 연결되도록 형성될 수 있다. 제1 관통 비아(165)는 관통 배선 영역(TR)에서 주변 회로 영역(PERI)의 제1 배선 구조물(LI)과 연결되도록 형성되고, 제2 관통 비아(167)는 제3 영역(C)에서 주변 회로 영역(PERI)의 제1 배선 구조물(LI)과 연결되도록 형성될 수 있다.
게이트 콘택들(162), 기판 콘택(164), 및 제1 및 제2 관통 비아들(165, 167)은 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성한 후 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 일부 실시예들에서, 게이트 콘택들(162), 기판 콘택(164), 및 제1 및 제2 관통 비아들(165, 167) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
다음으로, 도 1a를 다시 참조하면, 제2 셀 영역 절연층(194), 상부 보호층(195), 및 상부 배선 구조물(UI)이 형성될 수 있다.
상부 배선 구조물(UI) 중 상부 콘택 플러그들(170)은 셀 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 상부 배선 라인들(180)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
이에 의해, 최종적으로 도 1a 내지 도 2b의 반도체 장치(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GI: 접지 배선 구조물
GV: 상부 비아 LI: 제1 배선 구조물
MS1, MS2: 분리 영역 SS: 상부 분리 영역
TR: 관통 배선 영역 UI: 제2 배선 구조물
101: 기판 102: 제1 수평 도전층
103: 배리어층 104: 제2 수평 도전층
105: 기판 절연층 110: 분리 절연층
118: 희생 절연층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 162: 게이트 콘택
164: 기판 콘택 165: 제1 관통 비아
167: 제2 관통 비아 170: 상부 콘택 플러그
180: 상부 배선 라인 190: 셀 영역 절연층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 및 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물을 포함하는 메모리 셀 영역; 및
    상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판으로부터 연장되어 상기 제2 기판과 동일한 물질을 포함하는 상부 비아 및 상기 상부 비아의 하부에서 상기 상부 비아와 연결되며 상기 제1 배선 구조물에 대응되는 구조를 갖는 하부 배선 구조물을 포함하는 제3 배선 구조물을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 비아는 반도체 물질을 포함하고, 상기 하부 배선 구조물에서 상기 상부 비아와 접촉되는 영역은 금속 물질을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 배선 구조물 및 상기 하부 배선 구조물은, 콘택 플러그 및 상기 콘택 플러그 상에 배치되는 배선 라인을 포함하고,
    상기 상부 비아는 상기 배선 라인과 직접 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 상부 비아는,
    비아홀 내의 바닥면을 덮는 배리어층; 및
    상기 배리어층 상에 배치되며, 상기 상기 제2 기판으로부터 연장되어 상기 비아홀을 채우는 반도체층을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 상부 비아는 상기 제1 방향을 따라 약 3000 Å 내지 약 5000 Å의 범위의 높이를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 상부 비아는 약 200 nm 내지 약 300 nm의 범위의 직경을 갖는 반도체 장치.
  7. 제1 기판;
    상기 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물;
    상기 제1 배선 구조물의 상부에 배치되는 제2 기판;
    상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들;
    상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판과 일체를 이루며 상기 제2 기판의 하면으로부터 상기 제1 기판을 향하여 연장된 상부 비아를 포함하는 접지 배선 구조물을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 접지 배선 구조물은, 상기 상부 비아의 하부에서 상기 상부 비아와 연결되며 상기 제1 배선 구조물의 적어도 일부에 대응되는 구조를 갖는 하부 배선 구조물을 더 포함하는 반도체 장치.
  9. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 제1 배선 구조물을 포함하는 제1 영역;
    상기 제1 기판의 상부에 배치되며 반도체 물질을 포함하는 제2 기판, 상기 제2 기판 상에서 상기 제2 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 및 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 제2 배선 구조물을 포함하는 제2 영역; 및
    상기 제1 기판과 상기 제2 기판을 연결하며, 상기 제2 기판과 일체로 형성된 상부 비아 및 상기 상부 비아와 연결되는 금속 구조물을 포함하는 제3 배선 구조물을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 게이트 전극들 및 상기 게이트 전극들 하부의 기판 절연층을 관통하여, 상기 제1 배선 구조물과 상기 제2 배선 구조물을 연결하는 관통 비아를 더 포함하고,
    상기 상부 비아는 반도체층을 포함하고, 상기 관통 비아는 금속층을 포함하는 반도체 장치.
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