KR20210105728A

KR20210105728A - 메모리 장치 및 그 동작 방법

Info

Publication number: KR20210105728A
Application number: KR1020200020558A
Authority: KR
Inventors: 황성현; 윤규섭
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-02-19
Filing date: 2020-02-19
Publication date: 2021-08-27
Also published as: US11244736B2; CN113284540A; US20210257038A1; CN113284540B

Abstract

본 기술은 복수의 메모리 셀들, 제1 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 프로그램 동작을 검증하는 주변 회로 및 중단 커맨드에 응답하여 상기 프로그램 동작을 중단하고, 상기 중단 커맨드 이후에 입력되는 재개 커맨드에 응답하여 제2 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 상기 프로그램 동작을 검증하도록 상기 주변 회로를 제어하는 제어 로직을 포함하고, 상기 제2 검증 전압은 상기 제1 검증 전압보다 낮은 전압 레벨을 갖는 메모리 장치를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분된다.

휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

본 발명의 실시 예는 개선된 문턱 전압 분포를 형성하는 프로그램 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀들, 제1 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 프로그램 동작을 검증하는 주변 회로 및 중단 커맨드에 응답하여 상기 프로그램 동작을 중단하고, 상기 중단 커맨드 이후에 입력되는 재개 커맨드에 응답하여 제2 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 상기 프로그램 동작을 검증하도록 상기 주변 회로를 제어하는 제어 로직을 포함하고, 상기 제2 검증 전압은 상기 제1 검증 전압보다 낮은 전압 레벨을 갖는다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로 및 중단 커맨드에 응답하여 상기 프로그램 동작을 중단하고, 상기 중단 커맨드 이후에 입력되는 재개 커맨드에 응답하여 상기 프로그램 동작이 중단된 동안 상기 복수의 메모리 셀들의 문턱 전압이 변경된 양에 따라 상기 프로그램 동작에 사용되는 적어도 하나 이상의 동작 전압을 변경하는 제어 로직을 포함한다.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 중단 커맨드에 응답하여 상기 복수의 메모리 셀들에 대한 프로그램 동작을 중단하는 단계, 상기 프로그램 동작이 중단되는 동안 상기 복수의 메모리 셀들의 문턱 전압이 쉬프트된 양을 나타내는 쉬프트 정보에 따라 상기 프로그램 동작에 사용되는 적어도 하나의 동작 전압의 전압 레벨을 변경하는 단계 및 재개 커맨드에 응답하여 변경된 전압 레벨의 동작 전압을 사용하여 프로그램 동작을 재개하는 단계를 포함한다.

본 기술에 따른 메모리 장치 및 그 동작 본 발명의 실시 예는 개선된 문턱 전압 분포를 형성하는 프로그램 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.

도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 3은 복수의 프로그램 상태들을 설명하기 위한 도면이다.
도 4는 프로그램 동작을 설명하기 위한 도면이다.
도 5는 프로그램 동작 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.
도 6은 프로그램 동작의 중단 시 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 프로그램 동작이 중단되는 동안 쉬프트되는 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 프로그램 동작의 중단 및 재개 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.
도 9는 프로그램 동작이 재개된 이후 형성되는 문턱 전압 분포를 설명하기 위한 도면이다.
도 10은 최적 검증 전압을 사용한 검증 동작을 설명하기 위한 도면이다.
도 11은 검증 전압을 감소시키는 동작에 의한 문턱 전압 분포를 설명하기 위한 도면이다.
도 12는 실시 예에 따른 제어 로직을 설명하기 위한 도면이다.
도 13은 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 14는 일 실시 예에 따른 문턱 전압이 쉬프트된 양은 판단하는 방법을 설명하기 위한 도면이다.
도 15는 다른 실시 예에 따른 문턱 전압이 쉬프트된 양은 판단하는 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 워드라인에 연결된 메모리 셀들은 물리 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 물리 페이지들을 포함할 수 있다.

행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인(Source Select Line, SSL), 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인(Drain Select Line, DSL)을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.

로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.

로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.

예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 검증 동작 시에, 로우 디코더(1121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.

실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(1130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.

예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.

생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 그라운드 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.

리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.

소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(1123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(1125)와 데이터를 주고받을 수 있다.

입출력 회로(125)는 메모리 컨트롤러(미도시)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation) 시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트 신호(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

실시 예에 따른 제어 로직(130)은 프로그램 동작 제어부(140), 문턱 전압 상태 판단부(150), 검증 전압 관리부(160), 검증 전압 정보 저장부(170)를 포함할 수 있다.

프로그램 동작 제어부(140)는 쓰기 동작 및 검증 동작이 수행되도록 주변 회로(120)를 제어할 수 있다.

프로그램 동작 제어부(140)는 선택된 메모리 셀들에 데이터를 프로그램하는 쓰기 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(140)는 선택된 워드라인에 프로그램 전압이 인가되고, 선택되지 않은 워드라인에 패스 전압이 인가되도록 주변 회로(120)를 제어할 수 있다.

프로그램 동작 제어부(140)는 선택된 메모리 셀들의 프로그램 상태를 검증하는 검증 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(140)는 선택된 워드라인에 검증 전압이 인가되고, 선택되지 않은 워드라인에 패스 전압이 인가되도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(140)는 센싱 회로(126)로부터 패스 또는 페일 신호(PASS 또는 FAIL)를 수신하고, 검증 동작의 패스 여부를 판단할 수 있다.

프로그램 동작 제어부(140)는 중단 커맨드(suspend CMD)를 수신하고, 수행 중인 프로그램 동작이 중단되도록 주변 회로(120)를 제어할 수 있다. 프로그램 제어부(140)는 재개 커맨드(resume CMD)를 수신하고, 중단된 프로그램이 재개되도록 주변 회로(120)를 제어할 수 있다.

문턱 전압 상태 판단부(150)는 프로그램 동작이 중단되는 동안 메모리 셀들의 문턱 전압이 쉬프트된 양을 판단할 수 있다. 일 실시 예에서, 문턱 전압 상태 판단부(150)는 프로그램 동작이 중단되는 시간을 기초로 메모리 셀들의 문턱 전압이 쉬프트된 양을 나타내는 쉬프트 정보를 생성할 수 있다. 다른 실시 예에서, 문턱 전압 상태 판단부(150)는 재개 커맨드에 응답하여 초기 검증 전압을 사용한 검증 동작을 수행하고, 검증 동작 시 페일된 비트의 개수를 기초로 쉬프트 정보를 생성할 수 있다.

검증 전압 관리부(160)는 검증 동작 시 사용되는 검증 전압에 대한 정보를 검증 전압 정보 저장부(170)에 저장할 수 있다. 검증 전압에 대한 정보는 초기 검증 전압에 대한 정보 또는 최적 검증 전압에 대한 정보일 수 있다. 초기 검증 전압에 대한 정보는 메모리 장치(100)가 부팅될 때 검증 전압 정보 저장부(170)에 저장될 수 있다. 검증 전압 관리부(160)는 메모리 장치(100)의 부팅 시, 메모리 셀 어레이(110)에 저장된 초기 검증 전압에 대한 정보를 검증 전압 정보 저장부(170)에 로드할 수 있다. 최적 검증 전압은 프로그램 동작이 중단되는 동안 복수의 메모리 셀들의 문턱 전압이 쉬프트되는 정도에 따라 결정되는 검증 전압일 수 있다. 최적 검증 전압은 초기 검증 전압보다 낮은 전압 레벨을 가질 수 있다. 전압 관리부(160)는 프로그램 동작이 재개되기 전에 검증 전압 정보 저장부(170)에 저장된 초기 검증 전압에 대한 정보를 최적 검증 전압에 대한 정보로 갱신할 수 있다.

도 2는 도 1의 메모리 블록(BLKi)을 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.

하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 3은 복수의 프로그램 상태들을 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀은 문턱 전압에 따라 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7)로 프로그램될 수 있다. 설명의 편의를 위해, 본 발명의 메모리 셀은 1개의 소거 상태 및 7개의 프로그램 상태로 프로그램될 수 있는 트리플 레벨 셀(Triple Level Cell, TLC)로 도시되었으나, 실시 예는 이에 제한되지 않을 수 있다. 예를 들어, 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 싱글 레벨 셀(Single Level Cell, SLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등일 수 있다. 설명의 편의를 위해 소거 상태와 프로그램 상태를 구분하였으나, 소거 상태는 제0 프로그램 상태(P0)로 표현할 수 있다. 따라서, 소거 상태(E)와 7개의 프로그램 상태(P1 내지 P7)는 프로그램 상태들로 표현될 수도 있다.

선택된 워드라인에 연결된 메모리 셀들은 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱 전압을 가질 수 있다. 즉, 메모리 셀들은 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱 전압을 갖도록 프로그램될 수 있다. 프로그램 동작이 수행되기 전에 메모리 셀들은 소거 상태(E)일 수 있다. 프로그램 동작 시, 소거 상태(E)인 메모리 셀들은 선택된 워드라인에 프로그램 전압이 인가됨에 따라 7개의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램될 수 있다.

검증 전압으로 구분될 수 있다. 예를 들어, 소거 상태(E)와 제1 프로그램 상태(P1)는 제1 검증 전압(Vvf1)에 의해 구분될 수 있다. 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)는 제2 검증 전압(Vvf2)에 의해 구분될 수 있다. 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)는 제3 검증 전압(Vvf3)에 의해 구분될 수 있다. 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)는 제4 검증 전압(Vvf4)에 의해 구분될 수 있다. 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)는 제5 검증 전압(Vvf5)에 의해 구분될 수 있다. 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)는 제6 검증 전압(Vvf6)에 의해 구분될 수 있다. 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)는 제7 검증 전압(Vvf7)에 의해 구분될 수 있다.

도 3에 도시된 프로그램 방법은 하나의 소거 상태(E)에서 7개의 프로그램 상태(P1 내지 P7)를 형성할 수 있다. 도 3에 도시된 프로그램 상태들은 도 4에 도시된 제1 내지 제N 프로그램 루프를 포함하는 프로그램 동작이 1회 수행되는 동안에 형성될 수 있다.

도 4는 프로그램 동작을 설명하기 위한 도면이다.

도 4를 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 예를 들어, 프로그램 동작은 제1 프로그램 루프(program loop 1) 내지 제N 프로그램 루프(program loop N)를 포함할 수 있다. 메모리 장치(100)는 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 해당하는 문턱 전압을 갖도록 복수의 프로그램 루프들을 수행할 수 있다.

복수의 프로그램 상태들은 문턱 전압을 기초로 구분될 수 있다. 예를 들어, 선택된 페이지에 포함된 메모리 셀들이 싱글 레벨 셀(single level cell, SLC)로 동작하는 경우, 복수의 프로그램 상태들은 소거 상태 및 프로그램 상태로 구분될 수 있다. 선택된 페이지에 포함된 메모리 셀들이 멀티 레벨 셀(multi level cell, MLC)로 동작하는 경우, 복수의 프로그램 상태들은 1개의 소거 상태 및 7개의 프로그램 상태로 구분될 수 있다.

프로그램 루프는 쓰기 동작 단계(write operation step) 및 검증 동작 단계(verify operation step)을 포함할 수 있다.

쓰기 동작 단계(write operation step)는 선택된 워드라인에 프로그램 전압이 인가되는 단계일 수 있다. 쓰기 동작 단계는 프리차지 구간(precharge period), 프로그램 전압 인가 구간(program pulse period), 디스차지 구간(discharge period)을 포함할 수 있다. 프리차지 구간에서, 선택된 비트라인에 프로그램 허용 전압이 프리차지되고, 비선택 비트라인에 프로그램 금지 전압이 프리차지될 수 있다. 프로그램 전압 인가 구간에서, 선택된 워드라인에 프로그램 전압이 인가되고, 비선택된 워드라인에 패스 전압이 인가될 수 있다. 디스차지 구간에서, 비트라인에 프리차지된 전압과 워드라인에 인가된 전압은 디스차지될 수 있다.

검증 동작 단계(verify operation step)는 선택된 메모리 셀들의 프로그램 상태를 검증하기 위해 선택된 워드라인에 검증 전압이 인가되는 단계일 수 있다. 즉, 도 1에서 설명된 검증 동작이 수행되는 단계일 수 있다. 구체적으로, 메모리 장치(100)는 제1 프로그램 상태를 검증하기 위해 제1 검증 전압(Vvfy1)을 인가하는 제1 프로그램 상태 검증 단계(P1 verify) 내지 제7 프로그램 상태를 검증하기 위해 제7 검증 전압(Vvfy7)을 인가하는 제7 프로그램 상태 검증 단계(P7 verify) 중 적어도 하나의 검증 단계를 수행할 수 있다.

검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들은 목표 프로그램 상태로 프로그램된 것으로 판단되고, 다음 프로그램 루프에서 프로그램 금지 상태가 될 수 있다. 즉, 선택된 워드라인에 검증 전압이 인가되었을 때 오프-셀(off-cell) 판단된 메모리 셀은 다음 프로그램 루프에서 프로그램 금지 상태가 될 수 있다. 프로그램 금지 상태의 메모리 셀을 포함하는 셀 스트링과 연결된 비트라인에는 프로그램 금지 전압이 프리차지될 수 있다.

검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들은 목표 프로그램 상태로 프로그램된 것으로 판단되고, 다음 프로그램 루프에서 프로그램 허용 상태가 될 수 있다. 즉, 선택된 워드라인에 검증 전압이 인가되었을 때 온-셀(on-cell) 판단된 메모리 셀은 다음 프로그램 루프에서 프로그램 허용 상태가 될 수 있다. 프로그램 허용 상태의 메모리 셀을 포함하는 셀 스트링과 연결된 비트라인에는 프로그램 허용 전압이 프리차지될 수 있다.

센싱 회로(126)는 검증 동작의 패스 여부를 판단할 수 있다. 목표 프로그램 상태가 동일한 선택된 메모리 셀들 중, 오프-셀(off-cell)로 판단된 메모리 셀들의 개수가 허용 개수보다 많은 경우 검증 동작이 패스될 수 있다. 허용 개수는 허용 비트 신호(VRYBIT)에 따라 결정될 수 있다. 즉, 목표 검증 전압에 의해 오프-셀(off-cell)로 판단된 메모리 셀들의 개수가 허용 개수보다 많은 경우, 목표 프로그램 상태에 대한 검증 동작은 패스될 수 있다. 목표 프로그램 상태에 대한 검증 동작이 패스되는 경우, 센싱 회로(126)는 패스 신호를 생성할 수 있다. 목표 검증 전압에 의해 오프-셀(off-cell)로 판단된 메모리 셀들의 개수가 허용 개수보다 적은 경우, 목표 프로그램 상태에 대한 검증 동작은 페일될 수 있다. 목표 프로그램 상태에 대한 검증 동작이 페일되는 경우, 센싱 회로(126)는 페일 신호를 생성할 수 있다.

도 4에 도시된 바와 같이, 제1 프로그램 상태에 대한 검증 동작은 제4 프로그램 루프(loop 4)에서 패스될 수 있다. 즉, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들 중에서 검증 패스된 메모리 셀들의 개수는 제4 프로그램 루프에서 허용 개수보다 많아질 수 있다. 동일한 방식으로, 제2 프로그램 상태에 대한 검증 동작, 제3 프로그램 상태에 대한 검증 동작, 제4 프로그램 상태에 대한 검증 동작, 제5 프로그램 상태에 대한 검증 동작, 제6 프로그램 상태에 대한 검증 동작 및 제7 프로그램 상태에 대한 검증 동작은 각각 제6 프로그램 루프, 제8 프로그램 루프, 제10 프로그램 루프, 제N-4 프로그램 루프, 제N-2 프로그램 루프 및 제N 프로그램 루프에서 패스될 수 있다.

도 5는 프로그램 동작 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.

도 5를 참조하면, 도 3의 프로그램 상태를 형성하기 위한 프로그램 동작은 N개의 프로그램 루프를 포함할 수 있다. 각 프로그램 루프는 쓰기 동작 단계(write operation step) 및 검증 동작 단계(verify operation step)를 포함할 수 있다. 쓰기 동작 단계에서 선택된 워드라인에 프로그램 전압이 인가될 수 있다. 검증 동작 단계에서 선택된 워드라인에 검증 전압이 인가될 수 있다. 예를 들어, 제1 프로그램 루프에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1) 및 복수의 검증 전압들(Vvf1 내지 Vvf7)이 인가될 수 있다. 매 프로그램 루프에서 7개의 검증 전압이 인가되는 것으로 도시하였으나, 실시 예에 따른 프로그램 동작 시 일부 검증 전압을 인가하는 동작이 생략될 수 있다.

프로그램 루프가 순차적으로 수행됨에 따라 프로그램 전압은 스텝 전압(ΔVpgm)만큼 상승할 수 있다. 예를 들어, 제2 프로그램 루프에서 선택된 워드라인에 인가되는 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압(ΔVpgm)만큼 클 수 있다. 설명의 편의를 위해, 스텝 전압은 고정적인 것으로 도시하었으나, 스텝 전압은 동적으로 변경될 수 있다.

복수의 프로그램 루프들이 수행되는 도중 목표 프로그램 상태에 도달한 메모리 셀은, 더 이상 프로그램이 진행되지 않도록 프로그램 금지(inhibit) 상태가 될 수 있다. 즉, 오프-셀(off-cell)로 판단된 메모리 셀은 프로그램 금지 상태가 될 수 있다. 따라서, 오프-셀(off-cell)로 판단된 메모리 셀은 다음 프로그램 루프가 수행되더라도 프로그램 금지 상태의 메모리 셀의 문턱 전압은 유지될 수 있다.

도 6은 프로그램 동작의 중단 시 문턱 전압 분포를 설명하기 위한 도면이다.

도 6을 참조하면, 제5 프로그램 상태(P5)에 대한 쓰기 동작이 수행되는 도중 프로그램 동작이 중단될 수 있다. 예를 들어, 도 4에 도시된 제K 프로그램 루프(loop K)가 수행된 이후에 프로그램 동작이 중단될 수 있다. 제K 프로그램 루프(loop K)가 수행되면, 제1 프로그램 상태(P1) 내지 제4 프로그램 상태(P4)에 대한 검증 동작은 패스되고, 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)에 대한 검증 동작은 페일된 상황일 수 있다.

제1 프로그램 상태(P1)는 제1 검증 전압(Vvfy1)보다 문턱 전압들에 의해 형성될 수 있다. 제2 프로그램 상태(P2)는 제2 검증 전압(Vvfy2)보다 높은 문턱 전압들에 의해 형성될 수 있다. 제3 프로그램 상태(P3)는 제3 검증 전압(Vvfy3)보다 높은 문턱 전압들에 의해 형성될 수 있다. 제4 프로그램 상태(P4)는 제4 검증 전압(Vvfy4)보다 높은 문턱 전압들에 의해 형성될 수 있다. 제5 프로그램 상태(P5)는 제5 검증 전압(Vvfy5)보다 높은 문턱 전압들에 의해 형성될 수 있다. 제6 프로그램 상태(P6)는 제6 검증 전압(Vvfy6)보다 높은 문턱 전압들에 의해 형성될 수 있다. 제7 프로그램 상태(P7)는 제7 검증 전압(Vvfy7)보다 높은 문턱 전압들에 의해 형성될 수 있다.

제K 프로그램 루프(loop K)가 수행된 이후 프로그램 동작이 중단되면, 목표 프로그램 상태가 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)인 메모리 셀들 중 일부는 제5 검증 전압(Vvfy5) 내지 제7 검증 전압(Vvfy7)에 의해 온-셀(on-cell)로 판단되고, 일부는 오프-셀(off-cell)로 판단될 수 있다. 각 검증 전압에 대해 온-셀(on-cell)로 판단된 메모리 셀들의 문턱 전압들은 미정 문턱 전압 분포(U)를 형성할 수 있다.

도 7은 프로그램 동작이 중단되는 동안 쉬프트되는 문턱 전압 분포를 설명하기 위한 도면이다.

도 7을 참조하면, 선택된 메모리 셀들의 문턱 전압은 쉬프트될 수 있다. 구체적으로, 프로그램 동작이 중단되는 동안, 메모리 셀에서 전하를 저장하는 공간으로부터 전자가 빠져나오므로, 선택된 메모리 셀들의 문턱 전압은 낮아질 수 있다. 전하를 저장하는 공간은 플로팅 게이트(floating gate) 또는 차지 트랩 레이어(charge trap layer)일 수 있다.

제5 프로그램 상태(P5)를 기준으로, 프로그램 동작이 중단되는 동안 제5 프로그램 상태(P5)의 왼쪽 꼬리(left tail)는 쉬프트 문턱 전압(ΔVth)만큼 왼쪽으로 쉬프트할 수 있다.

도 8은 프로그램 동작의 중단 및 재개 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.

도 8을 참조하면, 제K 프로그램 루프(loop K)에서 제K 프로그램 전압(VpgmK), 제5 검증 전압(Vvfy5), 제6 검증 전압(Vvfy 6) 및 제7 검증 전압(Vvfy 7)이 선택된 워드라인에 순차적으로 인가될 수 있다. 제K+1 프로그램 루프(loop K+1)에서 제K+1 프로그램 전압(VpgmK+1), 제5 검증 전압(Vvfy5), 제6 검증 전압(Vvfy 6) 및 제7 검증 전압(Vvfy 7)이 선택된 워드라인에 순차적으로 인가될 수 있다. 제K+1 프로그램 전압(VpgmK+1)은 제K 프로그램 전압(VpgmK)보다 스텝 전압(ΔVpgm)만큼 클 수 있다.

제K 프로그램 루프(loop K)가 수행된 이후 프로그램 동작은 중단(suspend)될 수 있다. 프로그램 동작이 재개(resume)되면 제K+1 프로그램 루프(loop K+1)가 수행될 수 있다. 도 4에 도시된 바와 같이, 제K 프로그램 루프(loop K)는 제4 프로그램 상태(P4)에 대한 검증 동작이 패스된 상태에서 수행될 수 있다. 따라서, 제K 프로그램 루프(loop K)에서 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)에 대한 검증 동작이 수행될 수 있다. 제K+1 프로그램 루프(loop K+1)가 수행될 때 선택된 메모리 셀들의 문턱 전압은 도 7에 도시된 바와 같이 쉬프트된 상태일 수 있다. 따라서, 제K+1 프로그램 루프(loop K+1)에서 제5 검증 전압(Vvfy5) 내지 제7 검증 전압(Vvfy 7)을 사용하여 검증 동작을 수행하는 경우, 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)의 분포 폭은 넓어질 수 있다.

도 9는 프로그램 동작이 재개된 이후 형성되는 문턱 전압 분포를 설명하기 위한 도면이다.

도 9를 참조하면, 중단(suspend)-재개(resume) 동작이 수행되면, 중단-재개 동작이 수행되지 않을 때보다 소거 상태(E) 내지 제7 프로그램 상태(P7)에 대응하는 분포 폭은 넓어질 수 있다.

구체적으로, 프로그램 동작이 재개되면, 왼쪽으로 쉬프트된 문턱 전압 분포에 제5 검증 전압(Vvfy5) 내지 제7 검증 전압(Vvfy7)을 사용한 문턱 전압 분포가 더해지므로 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)에 대응하는 분포 폭은 넓어질 수 있다.

한편, 왼쪽으로 쉬프트된 소거 상태(E) 내지 제4 프로그램 상태(P4)는 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)와의 거리가 멀어질 수 있다. 따라서, 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)의 영향을 받아 분포 폭이 우측으로 넓어질 수 있다.

결과적으로, 제K 프로그램 루프(loop K)에서 사용된 검증 전압과 동일한 전압 레벨을 사용하여 제K+1 프로그램 루프(loop K+1)의 검증 동작을 수행하면, 선택된 메모리 셀들의 문턱 전압 분포 폭은 넓어질 수 있다.

도 10은 최적 검증 전압을 사용한 검증 동작을 설명하기 위한 도면이다.

도 10을 참조하면, 실시 예에 따른 메모리 장치(100)는 프로그램 동작이 재개(resume)되면 최적 검증 전압을 사용한 검증 동작을 수행할 수 있다. 구체적으로, 제K+1 프로그램 루프(loop K+1)에서 최적 검증 전압들(t_Vvfy5 내지 t_Vvfy7)을 사용한 검증 동작이 수행될 수 있다.

최적 검증 전압 최적 검증 전압들(t_Vvfy5 내지 t_Vvfy7)의 전압 레벨은 프로그램 동작이 중단되는 동안 선택된 메모리 셀의 문턱 전압이 쉬프트된 양에 따라 결정될 수 있다. 최적 검증 전압들(t_Vvfy5 내지 t_Vvfy7)은 제5 검증 전압(Vvfy5) 내지 제7 검증 전압(Vvfy7)보다 낮은 전압 레벨을 가질 수 있다.

선택된 메모리 셀들의 문턱 전압이 쉬프트된 양만큼 검증 전압의 전압 레벨을 낮추면 선택된 메모리 셀들의 문턱 전압 분포 폭은 넓어지지 않을 수 있다. 즉, 제K+1 프로그램 루프(loop K+1)의 검증 동작에서 사용되는 검증 전압의 전압 레벨을 낮추면, 프로그램 동작이 중단되지 않았을 때의 문턱 전압 분포과 동일한 분포 폭이 유지될 수 있다.

도 11은 검증 전압을 감소시키는 동작에 의한 문턱 전압 분포를 설명하기 위한 도면이다.

도 11을 참조하면, 프로그램 동작의 중단 및 재개가 수행되더라도, 문턱 전압 분포의 분포 폭은 넓어지지 않을 수 있다. 구체적으로, 프로그램 동작이 재개된 이후에 최적 검증 전압(t_Vvfy5 내지 t_Vvfy 7)을 사용하여 검증 동작을 수행하는 경우, 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)에 대응하는 분포 폭은 넓어지지 않을 수 있다.

또한, 왼쪽으로 쉬프트된 소거 상태(E) 내지 제4 프로그램 상태(P4)는 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)와의 거리가 멀어지지 않으므로 우측으로 분포 폭이 넓어지지 않을 수 있다.

따라서, 소거 상태(E) 내지 제7 프로그램 상태(P7)의 분포 폭은 프로그램 동작의 중단-재개 동작이 수행되지 않을 때의 분포 폭과 동일할 수 있다.

도 12는 실시 예에 따른 제어 로직을 설명하기 위한 도면이다.

도 12를 참조하면, 제어 로직(130)은 프로그램 동작 제어부(140), 문턱 전압 상태 판단부(150), 검증 전압 관리부(160) 및 검증 전압 정보 저장부(170)를 포함할 수 있다.

프로그램 동작 제어부(140)는 프로그램 전압, 검증 전압, 패스 전압, 비트라인 프리차지 전압과 같은 동작 전압이 워드라인 또는 비트라인에 인가되도록 동작 전압 제어 신호(Vop_ctrl)를 생성할 수 있다.

검증 전압 관리부(160)는 프로그램 동작 제어부(140)에 검증 전압에 대한 정보(Vvfy_info)를 전달할 수 있다. 검증 전압에 대한 정보(Vvfy_info)는 초기 검증 전압에 대한 정보 또는 최적 검증 전압에 대한 정보일 수 있다.

검증 전압 관리부(160)는 메모리 장치(100)가 부팅되면, 메모리 셀 어레이(110)에 저장된 초기 검증 전압에 대한 정보를 검증 전압 정보 저장부(170)에 로드할 수 있다. 초기 검증 전압에 대한 정보는 제1 검증 전압(Vvfy1) 내지 제7 검증 전압(Vvfy7)에 대한 정보일 수 있다.

검증 전압 관리부(160)는 재개 커맨드(resume CMD)가 수신되기 전까지 초기 검증 전압에 대한 정보를 프로그램 동작 제어부(140)에 전달할 수 있다.

검증 전압 관리부(160)는 재개 커맨드(resume CMD)가 수신되면 최적 검증 전압에 대한 정보를 생성하고, 최적 검증 전압에 대한 정보를 프로그램 동작 제어부(140)에 전달할 수 있다. 최적 검증 전압은 초기 검증 전압보다 낮은 전압 레벨을 가질 수 있다. 검증 전압 관리부(160)는 문턱 전압 상태 판단부(150)로부터 쉬프트 정보(shift_info)를 수신하고, 쉬프트 정보(shift_info)에 따라 최적 검증 전압의 전압 레벨을 조절할 수 있다. 검증 전압 관리부(160)는 검증 전압 정보 저장부(170)에 저장된 초기 검증 전압에 대한 정보를 최적 검증 전압에 대한 정보로 갱신할 수 있다.

문턱 전압 상태 판단부(150)는 중단 커맨드(suspend CMD)가 수신될 때부터 재개 커맨드(resume CMD)가 수신될 때까지 선택된 메모리 셀들의 문턱 전압이 쉬프트된 양을 나타내는 쉬프트 정보(shift_info)를 생성할 수 있다.

일 실시 예에서, 문턱 전압 상태 판단부(150)는 중단 커맨드(suspend CMD)가 수신될 때부터 재개 커맨드(resume CMD)가 수신될 때까지의 시간에 따라 쉬프트 정보(shift_info)를 생성할 수 있다. 즉, 쉬프트 정보(shift_info)는 중단 커맨드(suspend CMD)가 수신될 때부터 재개 커맨드(resume CMD)가 수신될 때까지의 시간에 대한 정보일 수 있다. 검증 전압 관리부(160)는 프로그램 동작의 중단(suspend)이 계속되는 시간이 길어질수록 최적 검증 전압의 전압 레벨을 낮출 수 있다.

다른 실시 예에서, 문턱 전압 상태 판단부(150)는 재개 커맨드(resume CMD)에 응답하여 초기 검증 전압을 사용한 예비 검증 동작이 수행되도록 주변 회로(120)를 제어하고, 예비 검증 동작에서 획득되는 온-셀(on-cell)로 판정된 메모리 셀의 개수에 따라 쉬프트 정보(shift_info)를 생성할 수 있다. 즉, 쉬프트 정보(shift_info)는 예비 검증 동작에서 획득되는 온-셀(on-cell)로 판정된 메모리 셀의 개수에 대한 정보일 수 있다. 검증 전압 관리부(160)는 페일 비트의 개수가 많아질수록 최적 검증 전압의 전압 레벨을 낮출 수 있다.

도 13은 일 실시 예에 따른 제어 로직을 설명하기 위한 도면이다.

도 13에 따르면, 일 실시 예에 따른 문턱 전압 상태 판단부(150_1)는 중단 커맨드(suspend CMD)가 수신될 때부터 재개 커맨드(resume CMD)가 수신될 때까지의 시간에 대한 정보인 중단 시간 정보 (suspend_time_info)를 생성하고, 중단 시간 정보(suspend_time_info)를 검증 전압 관리부(160)에 전달할 수 있다. 예를 들어, 문턱 전압 상태 판단부(150)는 중단 커맨드(suspend CMD)가 수신될 때부터 재개 커맨드(resume CMD)가 수신될 때까지 클럭의 엣지를 카운트할 수 있다. 클럭의 엣지는 상승 엣지 또는 하강 엣지 중 적어도 하나를 포함할 수 있다. 문턱 전압 상태 판단부(150_1)는 카운트된 엣지의 개수를 중단 시간 정보(suspend_time_info)로 결정할 수 있다. 일 실시 예에서, 중단 시간 정보(suspend_time_info)는 도 12에서 설명한 쉬프트 정보(shift_info)일 수 있다.

프로그램 동작 제어부(140)는 중단 커맨드(suspend CMD)를 수신하고, 프로그램 동작이 중단되기 전에 수행된 중단 프로그램 루프에 대한 정보(suspend_loop_info)를 페일 상태 판단부(162)에 전달할 수 있다.

검증 전압 관리부(160)는 검증 전압 변경부(161), 페일 상태 판단부(162) 및 검증 전압 변경 테이블 저장부(163)를 포함할 수 있다.

페일 상태 판단부(162)는 중단 프로그램 루프에 대한 정보(suspend_loop_info)를 수신하고, 해당 프로그램 루프에서 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 생성할 수 있다. 페일 상태 판단부(162)는 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 검증 전압 변경부(161)에 전달할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제K 프로그램 루프(loop K)가 수행된 이후 프로그램 동작이 중단된 경우, 페일 상태 판단부(162)는 제5 프로그램 상태(P5) 내지 제7 프로그램 상태(P7)에 대한 정보를 검증 전압 변경부(161)에 전달할 수 있다.

검증 전압 변경부(161)는 페일 상태 판단부(162)로부터 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 획득하고, 검증 전압 변경 테이블 저장부(163)로부터 검증이 페일된 프로그램 상태에 대응하는 최적 검증 전압의 전압 레벨을 획득할 수 있다. 예를 들어, 제K 프로그램 루프(loop K)가 수행된 이후 프로그램 동작이 중단된 경우, 검증 전압 변경부(161)는 검증 전압 변경 테이블(164_1)을 참조하여 제5 최적 검증 전압(t_Vvfy5) 내지 제7 최적 검증 전압(t_Vvfy7)의 전압 레벨을 획득할 수 있다.

검증 전압 변경부(161)는 문턱 전압 상태 판단부(150)로부터 중단 시간 정보(suspend_time_info)를 수신하고, 중단 시간을 기초로 최적 검증 전압의 전압 레벨을 결정할 수 있다. 구체적으로, 검증 전압 변경부(161)는 검증 전압 변경 테이블 저장부(163)에 저장된 검증 전압 변경 테이블(164_1)를 참조하여 중단 시간에 따른 검증 전압의 전압 레벨을 획득할 수 있다. 검증 전압 변경 테이블(164_1)는 중단 시간(suspend time)과 제1 최적 검증 전압(t_Vvfy1) 내지 제7 최적 검증 전압(t_Vvfy7) 간의 관계에 대한 테이블일 수 있다. 예를 들어, 제K 프로그램 루프(loop K)에서 프로그램 동작이 중단되고, 중단 시간이 T1인 경우, 검증 전압 변경부(161)는 검증 전압 변경 테이블 저장부(163)로부터 제 5-1 전압 레벨(t_Vvfy5_1) 내지 제7-1 전압 레벨(t_Vvfy7_1)을 획득할 수 있다.

즉, 검증 전압 변경부(161)는 문턱 전압 상태 판단부(150_1)로부터 수신된 중단 시간 정보(suspend_time_info) 및 페일 상태 판단부(162)로부터 수신된 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 기반으로 검증 전압의 전압 레벨을 획득할 수 있다.

도 14는 다른 실시 예에 따른 제어 로직을 설명하기 위한 도면이다.

도 14에 따르면, 다른 실시 예에 따른 문턱 전압 상태 판단부(150_2)는 재개 커맨드(resume CMD)에 응답하여 검증 전압 정보 저장부(170)로부터 초기 검증 전압에 대한 정보(old_Vvfy_info)를 획득할 수 있다. 문턱 전압 상태 판단부(150_2)는 초기 검증 전압을 이용하는 예비 검증 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 문턱 전압 상태 판단부(150_2)는 주변 회로(120)로부터 예비 검증 동작에서 획득되는 온-셀(on-cell)로 판정된 메모리 셀들의 개수인 온-셀 정보(on_cell_info)를 전달받을 수 있다. 온-셀 정보(on_cell_info)는 초기 검증 전압의 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀의 개수일 수 있다.

문턱 전압 상태 판단부(150_2)는 페일 상태 판단부(162)로부터 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 수신할 수 있다. 문턱 전압 상태 판단부(150_2)는 검증이 패스된 프로그램 상태에 대한 예비 검증 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 예를 들어, 제K 프로그램 루프(loop K)에서 프로그램 동작이 중단된 경우, 문턱 전압 상태 판단부(150_2)는 재개 커맨드(resume CMD)에 응답하여 검증 전압 정보 저장부(170)로부터 제1 프로그램 상태(P1) 내지 제4 프로그램 상태(P4) 중 어느 하나의 프로그램 상태에 대한 초기 검증 전압을 획득할 수 있다. 문턱 전압 상태 판단부(150_2)를 온-셀 정보(on_cell_info)를 검증 전압 변경부(161)에 전달할 수 있다. 다른 실시 예에서, 온-셀 정보(on_cell_info)는 도 12에서 설명한 쉬프트 정보(shift_info)일 수 있다.

검증 전압 변경부(161)는 페일 상태 판단부(162)로부터 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 획득하고, 검증 전압 변경 테이블 저장부(163)로부터 검증이 페일된 프로그램 상태에 대응하는 최적 검증 전압의 전압 레벨을 획득할 수 있다. 예를 들어, 제K 프로그램 루프(loop K)가 수행된 이후 프로그램 동작이 중단된 경우, 검증 전압 변경부(161)는 검증 전압 변경 테이블(164)을 참조하여 제5 최적 검증 전압(t_Vvfy5) 내지 제7 최적 검증 전압(t_Vvfy7)의 전압 레벨을 획득할 수 있다.

검증 전압 변경부(161)는 문턱 전압 상태 판단부(150)로부터 온-셀 정보(on_cell_info)를 수신하고, 온-셀의 개수를 기초로 최적 검증 전압의 전압 레벨을 결정할 수 있다. 구체적으로, 검증 전압 변경부(161)는 검증 전압 변경 테이블 저장부(163)에 저장된 검증 전압 변경 테이블(164)를 참조하여 온-셀의 개수에 따른 검증 전압의 전압 레벨을 획득할 수 있다. 검증 전압 변경 테이블(164)는 온-셀의 개수와 제1 최적 검증 전압(t_Vvfy1) 내지 제7 최적 검증 전압(t_Vvfy7) 간의 관계에 대한 테이블일 수 있다. 예를 들어, 제K 프로그램 루프(loop K)에서 프로그램 동작이 중단되고, 온-셀의 개수가 N1인 경우, 검증 전압 변경부(161)는 검증 전압 변경 테이블 저장부(163)로부터 제 5-1 전압 레벨(t_Vvfy5_1) 내지 제7-1 전압 레벨(t_Vvfy7_1)을 획득할 수 있다.

즉, 검증 전압 변경부(161)는 문턱 전압 상태 판단부(150)로부터 수신된 온-셀 정보(on_cell_info) 및 페일 상태 판단부(162)로부터 수신된 검증이 페일된 프로그램 상태에 대한 정보(failed_PV_info)를 기반으로 검증 전압의 전압 레벨을 획득할 수 있다.

도 15는 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

도 15를 참조하면, S1501 단계에서 메모리 장치(100)는 중단 커맨드에 응답하여 선택된 메모리 셀들에 수행 중이던 프로그램 동작을 중단할 수 있다. 구체적으로, 도 4 내지 도 11에서 설명된 바와 같이, 메모리 장치(100)는 중단 커맨드를 수신하고 재개 커맨드를 수신할 때까지 프로그램 동작을 중단할 수 있다. 프로그램 동작이 중단되는 동안 메모리 장치(100)는 다른 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 프로그램 동작이 중단되는 동안 리드 동작을 수행할 수 있다. 또는, 메모리 장치(100)는 프로그램 동작이 중단되는 동안 소거 동작을 수행할 수 있다. 프로그램 동작이 중단되는 동안 선택된 메모리 셀들의 문턱 전압은 쉬프트될 수 있다.

S1503 단계에서, 메모리 장치(100)는 프로그램 동작이 중단되는 동안 선택된 메모리 셀들의 문턱 전압이 쉬프트된 양에 따라 동작 전압의 전압 레벨을 변경할 수 있다. 예를 들어, 메모리 장치(100)는 프로그램 동작이 재개된 이후에 선택된 워드라인에 인가되는 검증 전압의 전압 레벨을 낮출 수 있다.

S1505 단계에서, 메모리 장치(100)는 수신된 재개 커맨드에 응답하여 변경된 전압 레벨을 갖는 동작 전압을 사용하여 프로그램 동작을 재개할 수 있다. 구체적으로, 메모리 장치(100)는 변경된 전압 레벨의 검증 전압을 사용하여 프로그램 동작을 재개할 수 있다. 도 9 및 도 11에 도시된 바와 같이, 변경 전 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료될 때와 비교하여, 변경된 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료되면, 문턱 전압 분포들의 분포 폭이 좁아질 수 있다. 또한, 문턱 전압 분포들 간의 마진이 증가할 수 있다.

도 16은 일 실시 예에 따른 문턱 전압이 쉬프트된 양은 판단하는 방법을 설명하기 위한 도면이다.

도 16은 도 15의 S1503 단계에 대한 일 실시 예를 설명하는 도면일 수 있다. 도 16을 참조하면, S1601 단계에서, 메모리 장치(100)는 재개 커맨드에 응답하여 변경 전 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수에 대한 정보를 획득할 수 있다. 구체적으로, 메모리 장치(100)는 선택된 메모리 셀들 중 변경 전 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트할 수 있다. 메모리 장치(100)는 메모리 셀들의 개수를 카운트하기 위하여 메모리 장치(100)는 재개 커맨드가 수신되면 변경 전 전압 레벨을 갖는 검증 전압을 선택된 워드라인에 인가할 수 있다. 메모리 장치(100)는 변경 전 전압 레벨을 갖는 검증 전압을 선택된 워드라인에 인가했을 때 온-셀(on-cell)로 판정된 메모리 셀들의 개수를 카운트할 수 있다. 즉, 메모리 장치(100)는 변경 전 전압 레벨을 갖는 검증 전압을 사용하여 프로그램 동작이 중단된 동안 선택된 메모리 셀들의 문턱 전압이 쉬프트된 양을 판단할 수 있다.

S1603 단계에서, 메모리 장치(100)는 카운트된 메모리 셀들의 개수를 기반으로 검증 전압의 전압 레벨을 감소시킬 수 있다. 메모리 장치(100)는 카운트된 메모리 셀의 개수가 많을수록 검증 전압의 전압 레벨을 더 낮게 감소시킬 수 있다. 변경 전 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료될 때와 비교하여, 변경된 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료되면, 문턱 전압 분포들의 분포 폭이 좁아질 수 있다. 또한, 문턱 전압 분포들 간의 마진이 증가할 수 있다.

도 17은 다른 실시 예에 따른 문턱 전압이 쉬프트된 양은 판단하는 방법을 설명하기 위한 도면이다.

도 17은 도 15의 S1503 단계에 대한 다른 실시 예를 설명하는 도면일 수 있다. 도 17을 참조하면, S1701 단계에서, 메모리 장치(100)는 재개 커맨드에 응답하여 중단 커맨드를 수신할 때부터 재개 커맨드를 수신할 때까지 카운트되는 중단 시간에 대한 정보를 획득할 수 있다. 구체적으로, 메모리 장치(100)는 중단 커맨드를 수신할 때부터 재개 커맨드를 수신할 때까지 카운트되는 클럭 신호의 엣지를 카운트할 수 있다. 예를 들어, 메모리 장치(100)는 클럭 신호의 상승 또는 하강 엣지를 카운트할 수 있다. 즉, 메모리 장치(100)는 중단 커맨드가 수신될 때부터 재개 커맨드가 수신될 때까지 카운트되는 시간을 기초로, 프로그램 동작이 중단된 동안 선택된 메모리 셀들의 문턱 전압이 쉬프트된 양을 판단할 수 있다.

S1703 단계에서, 메모리 장치(100)는 카운트된 중단 시간을 기반으로 검증 전압의 전압 레벨을 감소시킬 수 있다. 메모리 장치(100)는 카운트된 중단 시간이 길수록 검증 전압의 전압 레벨을 더 낮게 감소시킬 수 있다. 변경 전 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료될 때와 비교하여, 변경된 전압 레벨의 검증 전압을 사용한 프로그램 동작이 완료되면, 문턱 전압 분포들의 분포 폭이 좁아질 수 있다. 또한, 문턱 전압 분포들 간의 마진이 증가할 수 있다.

도 18은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.

도 18을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.

스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.

스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 도 1을 통해 설명한 메모리 장치(100)일 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110)를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 액세스한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

실시 예에서, 메모리 장치(100)는 도 12를 통해 설명한 프로그램 동작 제어부(140), 문턱 전압 상태 판단부(150), 검증 전압 관리부(160) 및 검증 전압 정보 저장부(170)를 포함할 수 있다.

프로그램 동작 제어부(140)는 선택된 메모리 셀들에 데이터를 프로그램하는 쓰기 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(140)는 쓰기 동작을 검증하는 검증 동작이 수행되도록 주변 회로(120)를 제어할 수 있다.

문턱 전압 상태 판단부(150)는 프로그램 동작이 중단된 동안 선택된 메모리 셀들의 문턱 전압이 쉬프트되는 양을 판단할 수 있다. 일 실시 예에서, 문턱 전압 상태 판단부(150)는 변경 전 전압 레벨을 갖는 검증 전압을 사용하여 검증 동작을 수행하고, 온-셀(on-cell)로 판정된 메모리 셀들의 개수를 카운트함으로써 선택된 메모리 셀들의 문턱 전압이 쉬프트되는 양을 판단할 수 있다. 다른 실시 예에서, 문턱 전압 상태 판단부(150)는 중단 커맨드가 수신될 때부터 재개 커맨드가 수신될 때까지의 중단 시간을 카운트함으로써 선택된 메모리 셀들의 문턱 전압이 쉬프트되는 양을 판단할 수 있다.

검증 전압 관리부(160)는 프로그램 동작이 중단된 동안 선택된 메모리 셀들의 문턱 전압이 쉬프트된 양에 따라 검증 전압의 전압 레벨을 변경할 수 있다. 구체적으로, 검증 전압 관리부(160)는 메모리 장치(100)가 부팅되면, 메모리 장치(100)의 일부 영역에 저장되어 있는 초기 검증 전압에 대한 정보를 검증 전압 정보 저장부(170)에 로드할 수 있다. 검증 전압 관리부(160)는 중단된 프로그램 동작이 재개되면, 최적 검증 전압에 대한 정보를 생성하고 검증 전압 정보 저장부(170)에 저장할 수 있다. 예를 들어, 검증 전압 관리부(160)는 검증 전압 정보 저장부(170)에 로드된 초기 검증 전압에 대한 정보를 최적 검증 전압에 대한 정보로 갱신할 수 있다.

스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.

메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.

도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC micro, eMMC), SD 카드(SD, mini SD, micro SD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.

도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

실시 예에서, SSD 컨트롤러(3210)는 도 18을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 도 16을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

50: 스토리지 장치
100: 메모리 장치
140: 프로그램 동작 제어부
150: 문턱 전압 상태 판단부
160: 검증 전압 관리부
170: 검증 전압 정보 저장부
200: 메모리 컨트롤러
300: 호스트

Claims

복수의 메모리 셀들;
제1 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 프로그램 동작을 검증하는 주변 회로; 및
중단 커맨드에 응답하여 상기 프로그램 동작을 중단하고, 상기 중단 커맨드 이후에 입력되는 재개 커맨드에 응답하여 제2 검증 전압을 이용하여 상기 복수의 메모리 셀들에 대한 상기 프로그램 동작을 검증하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고,
상기 제2 검증 전압은 상기 제1 검증 전압보다 낮은 전압 레벨을 갖는 메모리 장치.
제1항에 있어서, 상기 제어 로직은,
상기 복수의 메모리 셀들에 대한 프로그램 동작을 검증하도록 상기 주변 회로를 제어하는 프로그램 동작 동작 제어부;
상기 프로그램 동작이 중단되는 동안 상기 복수의 메모리 셀들의 문턱 전압의 쉬프트 정보를 생성하는 문턱 전압 상태 판단부; 및
상기 쉬프트 정보를 기초로 상기 제2 검증 전압의 전압 레벨을 변경하는 검증 전압 관리부;를 포함하는 메모리 장치.
제2항에 있어서,
상기 제1 검증 전압 또는 상기 제2 검증 전압에 대한 정보를 저장하는 검증 전압 정보 저장부;를 더 포함하고,
상기 검증 전압 관리부는,
초기에 상기 제1 검증 전압에 대한 정보를 상기 검증 전압 정보 저장부에 저장하고, 상기 프로그램 동작이 재개되면 상기 제1 검증 전압에 대한 정보를 상기 제2 검증 전압에 대한 정보로 갱신하는 메모리 장치.
제2항에 있어서, 상기 프로그램 동작 제어부는,
상기 제2 검증 전압을 이용한 검증 시, 상기 제1 검증 전압을 이용한 검증 시에 검증되는 프로그램 상태와 동일한 프로그램 상태가 검증되도록 상기 주변 회로를 제어하는 메모리 장치.
제2항에 있어서, 상기 쉬프트 정보는,
상기 제1 검증 전압의 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀인 온-셀(on-cell)의 개수에 대한 정보인 메모리 장치.
제5항에 있어서, 상기 검증 전압 관리부는,
메모리 셀의 개수와 전압 레벨의 관계를 나타내는 검증 전압 변경 테이블을 저장하는 검증 전압 변경 테이블 저장부; 및
상기 검증 전압 변경 테이블을 참조하여 상기 온-셀의 개수에 대응하는 상기 제2 검증 전압의 전압 레벨을 획득하는 검증 전압 변경부;를 포함하는 메모리 장치.
제2항에 있어서, 상기 쉬프트 정보는,
상기 중단 커맨드를 수신할 때부터 상기 재개 커맨드를 수신할 때까지의 중단 시간에 대한 정보인 메모리 장치.
제7항에 있어서, 상기 문턱 전압 상태 판단부는,
상기 중단 커맨드가 수신될 때부터 상기 재개 커맨드가 수신될 때까지 카운트되는 클럭 신호를 기초로 상기 중단 시간에 대한 정보를 생성하는 메모리 장치.
제8항에 있어서, 상기 검증 전압 관리부는,
시간과 전압 레벨의 관계를 나타내는 검증 전압 변경 테이블을 저장하는 검증 전압 변경 테이블 저장부; 및
상기 검증 전압 변경 테이블을 참조하여 상기 중단 시간에 대응하는 상기 제2 검증 전압의 전압 레벨을 획득하는 검증 전압 변경부;를 포함하는 메모리 장치.
복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로; 및
중단 커맨드에 응답하여 상기 프로그램 동작을 중단하고, 상기 중단 커맨드 이후에 입력되는 재개 커맨드에 응답하여 상기 프로그램 동작이 중단된 동안 상기 복수의 메모리 셀들의 문턱 전압이 변경된 양에 따라 상기 프로그램 동작에 사용되는 적어도 하나 이상의 동작 전압을 변경하는 제어 로직;을 포함하는 메모리 장치.
제10항에 있어서, 상기 동작 전압은,
상기 프로그램 동작의 검증 시에 사용되는 검증 전압을 포함하는 메모리 장치.
제11항에 있어서, 상기 제어 로직은,
상기 복수의 메모리 셀들에 대한 프로그램 동작을 검증하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;
상기 프로그램 동작이 중단되는 동안 상기 복수의 메모리 셀들의 문턱 전압이 쉬프트된 정도를 나타내는 쉬프트 정보를 생성하는 문턱 전압 상태 판단부; 및
상기 쉬프트 정보를 기초로 상기 검증 전압의 전압 레벨을 변경하는 검증 전압 관리부;를 포함하는 메모리 장치.
제12항에 있어서, 상기 쉬프트 정보는,
변경 전 검증 전압의 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀인 온-셀(on-cell)의 개수에 대한 정보인 메모리 장치.
제12항에 있어서, 상기 쉬프트 정보는,
상기 중단 커맨드를 수신할 때부터 상기 재개 커맨드를 수신할 때까지의 중단 시간에 대한 정보인 메모리 장치.
복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
중단 커맨드에 응답하여 상기 복수의 메모리 셀들에 대한 프로그램 동작을 중단하는 단계;
상기 프로그램 동작이 중단되는 동안 상기 복수의 메모리 셀들의 문턱 전압이 쉬프트된 정도를 나타내는 쉬프트 정보에 따라 상기 프로그램 동작의 검증 시에 사용되는 검증 전압의 전압 레벨을 변경하는 단계; 및
재개 커맨드에 응답하여, 변경된 전압 레벨의 검증 전압을 사용하여 프로그램 동작을 재개하는 단계;를 포함하는 메모리 장치의 동작 방법.
제15항에 있어서, 상기 검증 전압의 전압 레벨을 변경하는 단계는,
재개 커맨드에 응답하여, 변경되기 전의 전압 레벨보다 낮은 문턱 전압을 갖는 메모리 셀인 온-셀(on-cell)의 개수에 대한 정보를 획득하는 단계; 및
상기 온-셀(on-cell)의 개수를 기반으로 상기 검증 전압의 전압 레벨을 감소시키는 단계;를 포함하는 메모리 장치의 동작 방법.
제16항에 있어서, 상기 검증 전압의 전압 레벨을 감소시키는 단계는,
메모리 셀의 개수와 전압 레벨 간의 관계를 나타내는 검증 전압 변경 테이블을 참조하여 상기 온-셀(cell)의 개수에 대응하는 전압 레벨을 획득하는 단계; 및
상기 검증 전압의 전압 레벨을 상기 획득된 전압 레벨로 변경하는 단계;를 포함하는 메모리 장치의 동작 방법.
제15항에 있어서, 상기 검증 전압의 전압 레벨을 변경하는 단계는,
상기 중단 커맨드를 수신할 때부터 상기 재개 커맨드를 수신할 때까지의는 중단 시간에 대한 정보를 획득하는 단계; 및
상기 중단 시간을 기반으로 상기 검증 전압의 전압 레벨을 감소시키는 단계;를 포함하는 메모리 장치의 동작 방법.
제18항에 있어서, 상기 중단 시간에 대한 정보를 획득하는 단계는,
상기 중단 커맨드가 수신될 때부터 상기 재개 커맨드가 수신될 때까지 카운트되는 클럭 신호를 기초로 상기 중단 시간에 대한 정보를 생성하는 메모리 장치의 동작 방법.
제19항에 있어서, 상기 검증 전압의 전압 레벨을 감소시키는 단계는,
시간과 전압 레벨 간의 관계를 나타내는 검증 전압 변경 테이블을 참조하여 상기 중단 시간에 대응하는 전압 레벨을 획득하는 단계; 및
상기 검증 전압의 전압 레벨을 상기 획득된 전압 레벨로 변경하는 단계;를 포함하는 메모리 장치의 동작 방법.