KR20210093360A - 가변적인 물리 치수들, 메모리 포맷들, 및 동작 능력들을 가진 메모리 디바이스들, 모듈들 및 메모리 디바이스들을 가진 시스템들 - Google Patents
가변적인 물리 치수들, 메모리 포맷들, 및 동작 능력들을 가진 메모리 디바이스들, 모듈들 및 메모리 디바이스들을 가진 시스템들 Download PDFInfo
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Abstract
복수의 메모리 디바이스들, 다양한 물리 치수들 및 메모리 포맷들을 가진 메모리 디바이스들이 산업-표준 메모리 모듈 포맷에서 사용되도록 허용하는 버퍼링 디바이스를 포함한 장치가 제공된다. 버퍼링 디바이스는 메모리 인터페이스 회로부 및 적어도 하나의 선입 선출(FIFO) 또는 다중화기 회로를 포함한다. 장치는 버퍼링 디바이스를 복수의 메모리 디바이스들에 연결하는 병렬 버스를 추가로 포함한다. 병렬 버스는, 각각이 복수의 메모리 디바이스들의 복수의 제 1 서브셋들 중 대응 서브셋에 메모리 인터페이스 회로부를 결합하는, 복수의 개별 제어 라인들을 포함한다. 병렬 버스는, 각각이 복수의 메모리 디바이스들의 복수의 제 2 서브셋들 중 대응 서브셋에 적어도 하나의 FIFO 회로 또는 다중화기 회로를 결합하는, 복수의 개별 데이터 채널들을 추가로 포함한다.
Description
관련 출원(들)에 대한 상호-참조
본 출원은, 2018년 12월 19일에 출원된, 미국 가 출원 번호 제62/782,276호의 이익을 주장하며; 이는 본 출원에서 전체적으로 참조로서 통합된다.
기술 분야
본 개시는 일반적으로 메모리 디바이스들, 모듈들 및 시스템들에 관한 것이며, 보다 특히 가변적인 물리 치수들, 메모리 포맷들, 및 동작 능력들을 가진 메모리 디바이스들, 모듈들 및 시스템들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에 관련된 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 셀의 상이한 상태들을 프로그래밍함으로써 저장된다. 자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 및 기타를 포함한, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비-휘발성일 수 있다. 메모리 디바이스들을 개선하는 것은, 일반적으로, 다른 메트릭들 중에서, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도들을 증가시키거나 또는 그 외 동작 대기시간을 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 보존성을 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용들을 감소시키는 것을 포함할 수 있다.
도 1은 본 기술의 실시예에 따른 메모리 디바이스를 개략적으로 예시한 단순화된 블록도이다.
도 2는 본 기술의 실시예에 따른 메모리 시스템을 개략적으로 예시한 단순화된 블록도이다.
도 3은 본 기술의 실시예에 따른 메모리 디바이스를 개략적으로 예시한 단순화된 블록도이다.
도 4는 본 기술의 실시예에 따른 장치를 동작시키는 방법을 예시한 흐름도이다.
도 2는 본 기술의 실시예에 따른 메모리 시스템을 개략적으로 예시한 단순화된 블록도이다.
도 3은 본 기술의 실시예에 따른 메모리 디바이스를 개략적으로 예시한 단순화된 블록도이다.
도 4는 본 기술의 실시예에 따른 장치를 동작시키는 방법을 예시한 흐름도이다.
높은 데이터 신뢰성, 고속의 메모리 액세스, 및 감소된 칩 크기는 반도체 메모리로부터 요구되는 특징들이다. 반도체 메모리는 이중 인-라인 메모리 모듈들(DIMM)과 같은, 산업 표준들에 대응하는 메모리 모듈들에서 빈번하게 제공된다. 산업 표준들은 특정 모듈 치수들(예컨대, 최대 높이들 및 두께들)뿐만 아니라 특정 커넥터 레이아웃들을 빈번하게 요구한다. 이들 제약들은 메모리 디바이스들을 제공하기 위해 엄격하게 제한되는 총 공간으로서, 고-밀도, 혼합-미디어, 및 다른 고-성능 메모리 모듈들을 제공하는데 도전들을 할 수 있다.
따라서, 본 기술의 여러 실시예들은 동적 밀도들이 가능하게 되는 메모리 디바이스들, 메모리 시스템들 및 메모리 모듈들에 관한 것이다. 이점에 관해서, 메모리 모듈은 다양한 물리적 치수들(예컨대, 칩-스케일 패키징) 및 메모리 포맷들(예컨대, 휘발성 및 비-휘발성)을 가진 메모리 디바이스들이 산업-표준 포맷에서 사용되도록 허용하는 버퍼링 디바이스를 모듈 커넥터와 메모리 디바이스들 사이에서 제공받을 수 있다. 버퍼링 디바이스는 더 적은 탑재 피처들(예컨대, "덤(dumb)" 메모리 어레이들, 여기에서 논리 함수들은 버퍼링 디바이스로 오프로딩된다)을 가진 메모리 디바이스들을 지원하도록 구성될 수 있다. 버퍼링 디바이스는 또한 원자 메모리-내 동작들, 메모리-내 프로세싱 등을 지원하도록 구성될 수 있다. 버퍼링 디바이스는 기능들을 수행하며, 그러므로 레지스터링 클록 드라이버들(RCD들) 및 버퍼들(예컨대, LRDIMM 버퍼들)과 같은 다른 모듈 구성요소들을 물리적으로 대체할 수 있다.
도 1은 본 기술의 실시예에 따른 메모리 디바이스(100)를 개략적으로 예시한 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은, 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크들(예컨대, 도 1의 예에서 뱅크 0 내지 뱅크 15)을 포함할 수 있으며, 각각의 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 및 워드 라인들과 비트 라인들의 교차점들에 배열된 복수의 메모리 셀들을 포함할 수 있다. 워드 라인(WL)의 선택은 행 디코더(140)에 의해 수행될 수 있으며, 비트 라인(BL)의 선택은 열 디코더(145)에 의해 수행될 수 있다. 감지 증폭기들(SAMP)은 대응하는 비트 라인들(BL)을 위해 제공되며, 스위치들로서 기능할 수 있는, 전달 게이트들(TG)을 통해, 결과적으로 적어도 각각의 하나의 메인 I/O 라인 쌍(MIOT/B)에 결합될 수 있는, 적어도 하나의 각각의 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있다.
메모리 디바이스(100)는 각각 명령 신호들(CMD) 및 어드레스 신호들(ADDR)을 수신하기 위해 명령 버스 및 어드레스 버스에 결합된 명령 및 어드레스 단자들을 포함하는 복수의 외부 단자들을 이용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하기 위한 칩 선택 단자, 클록 신호들(CK 및 CKF)을 수신하기 위한 클록 단자들, 데이터 클록 신호들(WCK 및 WCKF)을 수신하기 위한 데이터 클록 단자들, 데이터 단자들(DQ, RDQS, DBI, 및 DMI), 전력 공급 단자들(VDD, VSS, VDDQ, 및 VSSQ), 및 온-다이 종단 단자(들)(ODT)을 추가로 포함할 수 있다.
명령 단자들 및 어드레스 단자들은 밖으로부터 어드레스 신호 및 뱅크 어드레스 신호를 공급받을 수 있다. 어드레스 단자들로 공급된 어드레스 신호 및 뱅크 어드레스 신호는, 명령/어드레스 입력 회로(105)를 통해, 어드레스 디코더(110)로 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호들을 수신하며 디코딩된 행 어드레스 신호(XADD)를 행 디코더(140)로, 및 디코딩된 열 어드레스 신호(YADD)를 열 디코더(145)로 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하며 뱅크 어드레스 신호를 행 디코더(140) 및 열 디코더(145) 양쪽 모두로 공급할 수 있다.
명령 및 어드레스 단자들은 메모리 제어기로부터, 명령 신호들(CMD), 어드레스 신호들(ADDR), 및 칩 선택 신호들(CS)을 공급받을 수 있다. 명령 신호들은 메모리 제어기로부터 다양한 메모리 명령들(예컨대, 판독 명령들 및 기록 명령들을 포함할 수 있는, 액세스 명령들을 포함한)을 나타낼 수 있다. 선택 신호(CS)는 명령 및 어드레스 단자들로 제공된 명령들 및 어드레스들에 응답할 메모리 디바이스(100)를 선택하기 위해 사용될 수 있다. 활성 CS 신호가 메모리 디바이스(100)로 제공될 때, 명령들 및 어드레스들은 디코딩될 수 있으며 메모리 동작들이 수행될 수 있다. 명령 신호들(CMD)은 내부 명령 신호들(ICMD)로서 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)로 제공될 수 있다. 명령 디코더(115)는 메모리 동작들을 수행하기 위한 다양한 내부 신호들 및 명령들, 예를 들어 워드 라인을 선택하기 위한 행 명령 신호 및 비트 라인을 선택하기 위한 열 명령 신호를 생성하도록 내부 명령 신호들(ICMD)을 디코딩하기 위한 회로들을 포함할 수 있다. 내부 명령 신호들은 또한 클로킹 명령(CMDCK)과 같은, 출력 및 입력 활성화 명령들을 포함할 수 있다.
판독 명령이 발행되며 행 어드레스 및 열 어드레스가 적시에 판독 명령을 공급받을 때, 판독 데이터는 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(150)에서의 메모리 셀들로부터 판독될 수 있다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는 판독 데이터가 RDQS 클록 신호들에 따라 판독/기록 증폭기들(155) 및 입력/출력 회로(160)를 통해 데이터 단자들(DQ, RDQS, DBI, 및 DMI)로부터 출력될 수 있도록 내부 명령들을 입력/출력 회로(160)로 제공할 수 있다. 판독 데이터는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있는 판독 대기시간 정보(RL)에 의해 정의된 시간에 제공될 수 있다. 판독 대기시간 정보(RL)는 CK 클록 신호의 클록 사이클들에 대하여 정의될 수 있다. 예를 들어, 판독 대기시간 정보(RL)는 연관된 판독 데이터가 제공될 때 판독 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클들의 수일 수 있다.
기록 명령이 발행되고 행 어드레스 및 열 어드레스가 적시에 명령을 공급받을 때, 기록 데이터는 WCK 및 WCKF 클록 신호들에 따라 데이터 단자들(DQ, DBI, 및 DMI)로 공급될 수 있다. 기록 명령은, 기록 데이터가 입력/출력 회로(160)에서 데이터 수신기들에 의해 수신될 수 있도록 내부 명령들을 입력/출력 회로(160)로 제공할 수 있는, 명령 디코더(115)에 의해 수신되며, 입력/출력 회로(160) 및 판독/기록 증폭기들(155)을 통해 메모리 어레이(150)로 공급될 수 있다. 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록될 수 있다. 기록 데이터는 기록 대기시간(WL) 정보에 의해 정의되는 시간에 데이터 단자들로 제공될 수 있다. 기록 대기시간(WL) 정보는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있다. 기록 대기시간(WL) 정보는 CK 클록 신호의 클록 사이클들에 대하여 정의될 수 있다. 예를 들어, 기록 대기시간 정보(WL)는 연관된 기록 데이터가 수신될 때 기록 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클들의 수일 수 있다.
전력 공급 단자들은 전력 공급 전위들(VDD 및 VSS)을 공급받을 수 있다. 이들 전력 공급 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(170)로 공급될 수 있다. 내부 전압 생성기 회로(170)는 전력 공급 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI 등)을 발생시킬 수 있다. 내부 전위(VPP)는 행 디코더(140)에서 사용될 수 있고, 내부 전위들(VOD 및 VARY)은 메모리 어레이(150)에 포함된 감지 증폭기들에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 다른 회로 블록들에서 사용될 수 있다.
전력 공급 단자는 또한 전력 공급 전위(VDDQ)를 공급받을 수 있다. 전력 공급 전위(VDDQ)는 전력 공급 전위(VSS)와 함께 입력/출력 회로(160)로 공급될 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 실시예에서 전력 공급 전위(VDD)와 동일한 전위일 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 또 다른 실시예에서 전력 공급 전위(VDD)와 상이한 전위일 수 있다. 그러나, 전용 전력 공급 전위(VDDQ)는 입력/출력 회로(160)에 의해 생성된 전력 공급 잡음이 다른 회로 블록들로 전파되지 않도록 입력/출력 회로(160)를 위해 사용될 수 있다.
온-다이 종단 단자(들)는 온-다이 종단 신호(ODT)를 공급받을 수 있다. 온-다이 종단 신호(ODT)는 온-다이 종단 모드에 들어오도록(예컨대, 메모리 디바이스(100)의 다른 단자들 중 하나 이상에서 미리 결정된 수의 임피던스 레벨들 중 하나를 제공하도록) 메모리 디바이스(100)에 지시하기 위해 입력/출력 회로(160)로 공급될 수 있다.
클록 단자들 및 데이터 클록 단자들은 외부 클록 신호들 및 상보적 외부 클록 신호들을 공급받을 수 있다. 외부 클록 신호들(CK, CKF, WCK, WCKF)은 클록 입력 회로(120)로 공급될 수 있다. CK 및 CKF 신호들은 상보적일 수 있으며, WCK 및 WCKF 신호들이 또한 상보적일 수 있다. 상보적 클록 신호들은 반대 클록 레벨들을 가지며 반대 클록 레벨들 사이에서 동시에 전이될 수 있다. 예를 들어, 클록 신호가 로우 클록 레벨에 있을 때, 상보적 클록 신호는 하이 레벨에 있으며, 클록 신호가 하이 클록 레벨에 있을 때, 상보적 클록 신호는 로우 클록 레벨에 있다. 게다가, 클록 신호가 로우 클록 레벨에서 하이 클록 레벨로 전이될 때, 상보적 클록 신호는 하이 클록 레벨에서 로우 클록 레벨로 전이되며, 클록 신호가 하이 클록 레벨에서 로우 클록 레벨로 전이될 , 상보적 클록 신호는 로우 클록 레벨에서 하이 클록 레벨로 전이된다.
클록 입력 회로(120)에 포함된 입력 버퍼들은 외부 클록 신호들을 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터 CKE 신호에 의해 가능하게 될 때, 입력 버퍼는 CK 및 CKF 신호들과 WCK 및 WCKF 신호들을 수신할 수 있다. 클록 입력 회로(120)는 내부 클록 신호들(ICLK)을 생성하기 위해 외부 클록 신호들을 수신할 수 있다. 내부 클록 신호들(ICLK)은 내부 클록 회로(130)로 공급될 수 있다. 내부 클록 회로(130)는 명령/어드레스 입력 회로(105)로부터의 수신된 내부 클록 신호들(ICLK) 및 클록 가능화 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어된 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호(ICLK)를 수신하며 다양한 클록 신호들을 명령 디코더(115)로 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 또한 입력/출력(IO) 클록 신호들을 제공할 수 있다. IO 클록 신호들은 입력/출력 회로(160)로 공급될 수 있으며 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. IO 클록 신호들은 데이터가 상이한 데이터 전송율들로 메모리 디바이스(100)로부터 출력되고 그에 입력될 수 있도록 다수의 클록 주파수들에서 제공될 수 있다. 더 높은 클록 주파수는 높은 메모리 속도가 요구될 때 바람직할 수 있다. 낮은 클록 주파수는 더 낮은 전력 소비가 요구될 때 바람직할 수 있다. 내부 클록 신호들(ICLK)은 또한 타이밍 생성기(135)로 공급될 수 있으며 따라서 다양한 내부 클록 신호들이 생성될 수 있다.
도 1에 예시된 메모리 디바이스(100)와 같은 메모리 디바이스들은 메모리 모듈에서 제공될 수 있으며, 여기에서 다수의 메모리 디바이스들은 표준 에지 커넥터(예컨대, DIMM 에지 커넥터) 및 표준 호스트-사이드 인터페이스를 가진 패키지로 통합된다(예컨대, 인쇄 회로 보드 상에 장착된다). 예를 들어, 도 2는 본 기술의 실시예에 따른 메모리 시스템(200)을 개략적으로 예시한 단순화된 블록도이다. 메모리 시스템(200)은 메모리 모듈(220)(예컨대, 이중 인-라인 메모리 모듈(DIMM))에 동작 가능하게 결합된 호스트 디바이스(210)를 포함한다. 메모리 모듈(220)은 버스(240)에 의해 복수의 메모리 디바이스들(250)에 동작 가능하게 연결된 버퍼링 디바이스(230)를 포함할 수 있다. 본 개시의 일 양상에 따르면, 버퍼링 디바이스(230)는 다양한 상이한 포맷들, 물리 치수들(예컨대, 밀도들) 및 기능적 능력들을 가진 메모리 디바이스들이 버스(240)를 통해 연결되도록 허용하면서 표준-준수 호스트-사이드 인터페이스를 호스트(210)에 제공할 수 있다.
일 예에 따르면, 메모리 모듈(220)의 메모리 디바이스들(250)은 다른 패키징 접근법들에서보다 메모리 모듈(220)의 인쇄 회로 보드 상에서 더 적은 실제 자산을 소비하는, 하나 이상의 칩-스케일 패키징된 메모리 디바이스들을 포함할 수 있으며, 여러 개의 상이한 버스 솔루션들(예컨대, 다중화 및/또는 선입, 선출(FIFO)) 중 하나를 통해 메모리 디바이스들(250)과 통신하기 위한 개별 데이터 채널들과 연결될 수 있다. 게다가, 버퍼링 디바이스(230)는 프로세싱 인 메모리(PIM), 원자 동작들 등을 포함한, 다양한 기능들을 메모리 디바이스들(250)에서 수행하도록 구성된 로직을 포함할 수 있다. 버퍼링 디바이스(230)는 메모리 디바이스들(250)로부터 '오프로딩된' 로직을 추가로 포함하여, '덤' 메모리 어레이들의 사용(예컨대, 표준 DRAM 모듈들의 에러 정정 코드(ECC)가 없는)을 허용할 수 있다.
본 개시의 일 양상에 따르면, 버퍼링 디바이스(230)는 메모리 디바이스들(250) 모두를 관리하며(예컨대, 대기시간 및 전력을 감소시키기 위해 트래픽을 최적화하는), 확장된 메모리 기능(예컨대, 원자 동작들 및 프로세싱 인 메모리와 같은 메모리-내 동작들)을 통해 호스트-사이드 인터페이스로 강화들을 제공하도록 구성된다. 유추에 의해, 버퍼링 디바이스(230)는 호스트로의 개별 인터페이스를 가진 "블랙 박스" 메모리 제어기로서 기능할 수 있다. 블랙 박스 접근법은 임의의 메모리 기술 또는 기술들(예컨대, 다양한 휘발성 및 비-휘발성 메모리 혼합들)의 사용을 허용한다.
예를 들어, 본 기술의 일 실시예에서, 버퍼링 디바이스(230)는 메모리 디바이스들(250) 중 하나 이상에 의해 요구된 바와 같이 리프레시 사이클들을 관리하도록 구성될 수 있다(예컨대, 호스트(210)로부터의 리프레시 명령들의 부재 시, 그 외 그들을 발행하도록 호스트(210)에 요구할 DDR5 구현들에 대해서도). 또 다른 실시예에서, 버퍼링 디바이스(230)는 예측에 기초하여 리프레시 위치들을 최적화하고, 어레이들을 사전-조절하거나 또는 다른 최적화들을 수행하기 위해 다음 메모리 액세스의 위치를 예측하도록 구성될 수 있다(예컨대, 스누핑(snooping) 명령들, 메모리 액세스 이력, 및 다른 예측적 지능 접근법들을 사용하여).
본 기술의 일 양상에 따르면, 버퍼링 디바이스(230)는 메모리 디바이스들(250)의 전력 소비를 최적화하도록 구성된 회로부를 포함할 수 있다(그들을 다양하게 셧 다운하고, 그들의 동작 전압들을 변경하고, 그들의 클록 레이트들을 변경하는 것 등에 의해). 게다가, 버퍼링 디바이스는 메모리 디바이스들의 물리적 미디어를 관리하도록 구성될 수 있다(예컨대, 불량 비트들, 행들, 섹션들 등을 맵 아웃하며, 그의 콘텐트들을 알려진 양호한 면적들로, 투명하게는 호스트로 전달하는 것).
본 기술의 또 다른 양상에 따르면, 버퍼링 디바이스(230)는 종래의 메모리 I/O 드라이버들, 종단 회로부, DLL들, ECC/CRC 인코딩/디코딩 회로부, 및 메모리 디바이스들(250)의 각각으로부터의 명령 디코딩 로직(예컨대, 그 외 종래의 DRAM 다이에 존재할 이들 및 다른 논리 회로들의 메모리 디바이스들(250)로부터의 생략을 허용하는) 대신에 사용될 수 있다. 본 개시의 또 다른 실시예에서, 버퍼링 디바이스(230)는 레벨 시프트된 것으로 구성될 수 있으며, 따라서 메모리 디바이스들(250)이 패키징된 DRAM 다이들인 실시예들에서, DRAM I/O 전압 및/또는 전력은 감소될 수 있다.
본 개시의 또 다른 실시예에서, 버퍼링 디바이스(230)는 더 낮은 대기시간을 촉진시키기 위해 메모리 디바이스들(250)로의 병렬 채널들을 지원하도록 구성될 수 있다. 따라서, 일부 실시예들에서, 데이터 버스를 통해 전달된 데이터는 비-결정론적일 수 있다. 또 다른 양상에 따르면, 버퍼링 디바이스(230)와 메모리 디바이스들(250) 간의 시그널링은, 더 높은 내부 대역폭을 달성하기 위해(예컨대, 일부 실시예에서, 외부 대역폭보다 높거나 또는 훨씬 높은 것으로), 비-제로-복귀(non-return-to-zero; NRZ) 또는 다른 이진 로직보다 더 개선될 수 있다.
버퍼링 디바이스(230)의 앞서 말한 능력들을 고려하여, 메모리 디바이스들(250)은 다양한 포맷들, 능력들로, 및 포함되거나 또는 생략된 다양한 기능을 갖고 제공될 수 있다. 예를 들어, 대기시간이 어드레스 위치에 대응하는, 티어드 메모리가 버퍼링 디바이스(230) 뒤에서 제공될 수 있으며, 호스트 디바이스(210)는 그러므로 더 낮은 대기시간 어드레스들에서 "핫" 데이터(예컨대, 다른 데이터보다 기록 후 더 빨리, 또는 더 빈번하게 다시 판독될 것으로 예상되는 데이터)를 향하도록 구성될 수 있다. 이에 대해서, 핫 어드레스 위치들은 또한 임의의 다른 데이터 요청에 대한 우선권을 갖도록 구성될 수 있다(예컨대, 핫 위치들을 액세스하기 위한 요청들은 요청 큐의 앞으로 재순서화되며, 및/또는 프로세스에서의 임의의 다른 액세스를 연기할 인터럽트로서 제공될 수 있다).
게다가, 앞서 말한 능력들은 또한 전력을 절약하고 효율을 개선하기 위해 상이한 버스 폭들 또는 페이지 크기들(예컨대, 어드레스 0x0 = 16비트 폭, 0x5 = 32비트 폭, 0xA = 64비트 폭 등)을 가진 메모리 어레이들에 대응하는 어드레싱 기법을 이용함으로써 이용될 수 있다. 단지 128비트 패킷만을 지원하는 채널들을 가진 종래의 시스템에서, 64비트의 데이터가 요청되는 상황에서, 시스템은 전체 128비트의 대역폭을 액세스해야 할 것이다. 본 개시의 실시예에서, 상이한 어레이들, 또는 어레이들의 섹션들은 상이한 버스 폭들 및 페이지 크기들을 갖고 구성될 수 있다(예컨대, 데이터를 절단하지만, 데이터를 액세스하기 위해 이용된 타이밍 또는 전력을 변경하기 위해 본 접근법의 능력을 제공하지 않는, DDR에 잘라낸 버스트와 완전히 다르지 않은 접근법에서).
도 2에서의 메모리 시스템은 메모리 모듈에 대하여 설명되고 예시되었지만, 본 기술의 다른 실시예들에서, 다른 메모리 패키지들 또는 시스템들이 이용될 수 있다(예컨대, 표면-마운트 패키지들, 플립-칩 패키지들, 볼 그리드 어레이 패키지들 등). 게다가, 앞서 말한 실시예들은 산업-표준 준수 커넥터들, 인터페이스들 및 프로토콜들을 참조하여 설명되었지만, 다른 실시예들에서, 버퍼링 디바이스를 이용하는 메모리 시스템들, 모듈들 및 디바이스들은 독점 또는 맞춤 포맷들로 제공될 수 있다.
도 3은 본 기술의 실시예에 따른 메모리 디바이스를 개략적으로 예시한 단순화된 블록도이다. 도 3을 참조하여 알 수 있는 바와 같이, 메모리 디바이스(300)는 버퍼링 디바이스(330) 및, 메모리 디바이스들(351 및 352)과 같은, 복수의 메모리 디바이스들을 포함할 수 있다. 본 개시의 일 실시예에 따르면, 복수의 메모리 디바이스들은 상이한 메모리 디바이스들을 가진 메모리 디바이스들을 포함할 수 있다. 예를 들어, 이러한 실시예에서, 메모리 디바이스들(351)은 비-휘발성 메모리 디바이스들(예컨대, NAND, PCM, NOR, MRAM, FeRAM 등)일 수 있으며 메모리 디바이스들은 휘발성 메모리 디바이스들(예컨대, DRAM, SRAM 등)일 수 있다. 버퍼링 디바이스(330)는 채널 인터페이스(예컨대, DDR5 등과 같은, 표준 메모리 프로토콜을 사용하여 연결된 호스트 디바이스와의 명령/어드레스 및 데이터 통신을 위한), 메모리 인터페이스(예컨대, 명령/어드레스 버스(341)를 통해 버퍼링 디바이스(330) 및 메모리 디바이스들 사이에서의 명령/어드레스 통신을 위한, 및 ECC, 프로세싱-인-메모리 및/또는 그 안에서의 원자 동작들과 같은, 논리 함수들을 수행하기 위한), 및 FIFO 회로 및/또는 하나 이상의 다중화기들(예컨대, 데이터 버스(342)를 통해 버퍼링 디바이스(330)와 메모리 디바이스들 간의 데이터 통신을 위한)을 포함한, 연결된 호스트 디바이스(예시되지 않음) 및 다양한 메모리 디바이스(351 및 352) 사이에서의 통신을 허용하도록 구성된 다양한 회로부를 포함할 수 있다.
본 개시의 일 양상에 따르면, 명령/어드레스 버스(341)는, 각각이 복수의 메모리 디바이스들의 대응 서브셋(예컨대, 행으로서 예시됨)에 메모리 인터페이스를 동작 가능하게 결합하는, 복수의 개별 제어 라인들을 포함할 수 있다. 유사하게, 데이터 버스(342)는 각각이, 복수의 메모리 디바이스들의 대응 서브셋(예컨대, 열로서 예시됨)에 FIFO 및/또는 다중화기(들)를 동작 가능하게 결합하는, 복수의 개별 데이터 채널들을 포함할 수 있다. 도 3을 참조하여 알 수 있는 바와 같이, 각각의 개별 데이터 채널이 연결되는 메모리 디바이스들의 서브셋(예컨대, 열)는 하나보다 많은 유형의 메모리 디바이스들(예컨대, 하나의 비-휘발성 메모리 디바이스(351) 및 두 개의 휘발성 메모리 디바이스들(352))을 포함할 수 있는 반면, 각각의 개별 제어 라인이 연결되는 메모리 디바이스들의 서브셋(예컨대, 행)는 단일 유형의 메모리 디바이스들(예컨대, 모두 비-휘발성 메모리 디바이스들(351) 또는 모두 두 개의 휘발성 메모리 디바이스들(352))을 포함한다.
도 4는 본 기술의 실시예에 따른 장치를 동작시키는 방법을 예시한 흐름도이다. 방법은 장치의 버퍼링 디바이스에서 복수의 신호들을 수신하는 단계를 포함하며, 복수의 신호들은 명령/어드레스 신호들 및 데이터 신호들을 포함한다(박스 410). 본 개시의 일 양상에 따르면, 박스(410)의 수신하는 단계의 특징들은 상기 도 3에서 더 상세하게 예시된 바와 같이, 버퍼링 디바이스(330)에 의해 구현될 수 있다. 방법은 버퍼링 디바이스의 메모리 인터페이스 회로부에 의해, 명령/어드레스 신호들을 복수의 개별 제어 라인들을 통해 장치의 복수의 메모리 디바이스들의 제 1 서브셋으로 보내는 단계를 추가로 포함한다(박스 420). 본 개시의 일 양상에 따르면, 박스(420)의 보내는 단계의 특징들은 상기 도 3에서 더 상세하게 예시된 바와 같이, 버퍼링 디바이스(330)의 메모리 인터페이스 회로부에 의해 구현될 수 있다. 방법은, 버퍼링 디바이스의 적어도 하나의 선입 선출(FIFO) 회로 또는 다중화기 회로에 의해, 데이터 신호들을 복수의 개별 데이터 채널들을 통해 복수의 메모리 디바이스들의 제 2 서브셋으로 보내는 단계를 추가로 포함한다(박스 430). 본 개시의 일 양상에 따르면, 박스(430)의 보내는 단계의 특징들은 상기 도 3에서 더 상세하게 예시된 바와 같이, 버퍼링 디바이스(330)의 FIFO 회로 및/또는 다중화기 회로에 의해 구현될 수 있다.
상기 설명된 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들은 재배열되거나 또는 그 외 수정될 수 있으며, 다른 구현들이 가능하다는 것에 주의해야 한다. 더욱이, 방법들 중 둘 이상으로부터의 실시예들은 조합될 수 있다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야에서의 통상의 숙련자에 의해 이해될 것이다.
메모리 디바이스를 포함하여, 본 출원에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨 질화물 등과 같은, 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 도전성은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 기능들을 구현한 특징들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에 물리적으로 위치될 수 있다.
청구항들을 포함하여, 본 출원에서 사용된 바와 같이, 아이템들의 리스트(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구절에 의해 선행된 아이템들의 리스트)에서 사용된 바와 같이 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 조건들의 폐쇄된 세트에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건 A에 기초한"으로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 구절 "~에 적어도 부분적으로 기초한"과 동일한 방식으로 해석될 것이다.
앞서 말한 것으로부터, 본 발명의 특정 실시예들은 본 출원에서 예시의 목적들을 위해 설명되었지만, 다양한 수정들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 오히려, 앞서 말한 설명에서, 다수의 특정 세부사항들은 본 기술의 실시예들에 대한 철저하고 실시 가능한 설명을 제공하기 위해 논의된다. 관련 기술에서의 숙련자는, 그러나, 본 개시가 특정 세부사항들 중 하나 이상 없이 실시될 수 있다는 것을 인식할 것이다. 다른 인스턴스들에서, 종종 메모리 시스템들 및 디바이스들과 연관된 잘-알려진 구조들 또는 동작들이, 기술의 다른 양상들을 모호하게 하는 것을 피하기 위해 도시되지 않거나, 또는 상세하게 설명되지 않는다. 일반적으로, 본 출원에서 개시된 이들 특정 실시예들 외에 다양한 다른 디바이스들, 시스템들, 및 방법들이 본 기술의 범위 내에 있을 수 있다는 것이 이해되어야 한다.
Claims (23)
- 장치에 있어서,
복수의 메모리 디바이스들;
버퍼링 디바이스로서,
메모리 인터페이스 회로부; 및
적어도 하나의 선입 선출(FIFO) 회로 또는 다중화기 회로를 포함하는, 상기 버퍼링 디바이스; 및
상기 버퍼링 디바이스를 상기 복수의 메모리 디바이스들에 동작 가능하게 연결하는 병렬 버스로서, 상기 병렬 버스는,
복수의 개별 제어 라인들로서, 상기 복수의 개별 제어 라인들의 각각은 상기 복수의 메모리 디바이스들의 복수의 제 1 서브셋들 중 대응 서브셋에 상기 메모리 인터페이스 회로부를 동작 가능하게 결합하는, 상기 복수의 개별 제어 라인들, 및
복수의 개별 데이터 채널들로서, 상기 복수의 개별 데이터 채널들의 각각은 상기 복수의 메모리 디바이스들의 복수의 제 2 서브셋들 중 대응 서브셋에 상기 적어도 하나의 FIFO 회로 또는 다중화기 회로를 동작 가능하게 결합하는, 상기 복수의 개별 데이터 채널들을 포함하는, 상기 병렬 버스를 포함하는, 장치. - 청구항 1에 있어서, 상기 복수의 메모리 디바이스들의 상기 제 1 서브셋들의 각각은 단일 메모리 유형의 메모리 디바이스들을 포함하는, 장치.
- 청구항 1에 있어서, 상기 복수의 메모리 디바이스들의 상기 제 2 서브셋들의 각각은 상이한 메모리 유형들을 가진 메모리 디바이스들을 포함하는, 장치.
- 청구항 3에 있어서, 상기 상이한 메모리 유형들은 NAND, NOR, 상 변화 메모리(PCM), 자기저항성 메모리(MRAM), DRAM, SRAM, 및 강유전성 메모리 중 하나 이상을 포함하는, 장치.
- 청구항 1에 있어서, 상기 버퍼링 디바이스는 DDR5 프로토콜을 사용하여 연결된 호스트 디바이스와 통신하도록 구성된 채널 인터페이스를 포함하는, 장치.
- 청구항 1에 있어서, 상기 메모리 인터페이스 회로부는 상기 복수의 메모리 디바이스들 중 하나 이상에서 프로세싱 인 메모리 기능들을 수행하도록 구성되는, 장치.
- 청구항 1에 있어서, 상기 메모리 인터페이스 회로부는 상기 복수의 메모리 디바이스들 중 하나 이상에서 원자 메모리 기능들을 수행하도록 구성되는, 장치.
- 청구항 1에 있어서, 상기 복수의 메모리 디바이스들은 칩 스케일 패키징 메모리 디바이스들을 포함하는, 장치.
- 청구항 1에 있어서, 상기 복수의 메모리 디바이스들은 에러 정정 코드(ECC) 회로부가 없는 하나 이상의 메모리 디바이스들을 포함하며, 추가로 상기 메모리 인터페이스 회로부는 상기 하나 이상의 메모리 디바이스들에서 에러 정정을 수행하는, 장치.
- 청구항 1에 있어서, 상기 버퍼링 디바이스는 상기 복수의 메모리 디바이스들의 물리 어드레스들을 논리 어드레스들에 매핑하도록 구성되는, 장치.
- 청구항 1에 있어서, 상기 버퍼링 디바이스는 상기 복수의 메모리 디바이스들 중 하나 이상에서 불량 비트의 검출에 응답하여 상기 복수의 메모리 디바이스들의 물리 어드레스들을 재매핑하도록 구성되는, 장치.
- 방법에 있어서,
장치의 버퍼링 디바이스에서 복수의 신호들을 수신하는 단계로서, 상기 복수의 신호들은 명령/어드레스 신호들 및 데이터 신호들을 포함하는, 상기 수신하는 단계;
상기 버퍼링 디바이스의 메모리 인터페이스 회로부에 의해, 상기 명령/어드레스 신호들을 복수의 개별 제어 라인들을 통해 상기 장치의 복수의 메모리 디바이스들의 제 1 서브셋으로 보내는 단계;
상기 버퍼링 디바이스의 적어도 하나의 선입 선출(FIFO) 회로 또는 다중화기 회로에 의해, 상기 데이터 신호들을 복수의 개별 데이터 채널들을 통해 상기 복수의 메모리 디바이스들의 제 2 서브셋으로 보내는 단계를 포함하는, 방법. - 청구항 12에 있어서, 상기 복수의 메모리 디바이스들의 상기 제 1 서브셋은 단일 메모리 유형의 메모리 디바이스들을 포함하는, 방법.
- 청구항 12에 있어서, 상기 복수의 메모리 디바이스들의 상기 제 2 서브셋은 상이한 메모리 유형들을 가진 메모리 디바이스들을 포함하는, 방법.
- 청구항 14에 있어서, 상기 상이한 메모리 유형들은 NAND, NOR, 상 변화 메모리(PCM), 자기저항성 메모리(MRAM), DRAM, SRAM, 및 강유전성 메모리 중 하나 이상을 포함하는, 방법.
- 청구항 12에 있어서, 상기 복수의 신호들은 DDR5 프로토콜을 사용하여 연결된 호스트 디바이스로부터 전달되는, 방법.
- 청구항 12에 있어서, 상기 메모리 인터페이스 회로부에 의해, 상기 복수의 메모리 디바이스들 중 하나 이상에서 프로세싱-인-메모리 기능들을 수행하는 단계를 더 포함하는, 방법.
- 청구항 12에 있어서, 상기 메모리 인터페이스 회로부에 의해, 상기 복수의 메모리 디바이스들 중 하나 이상에서 원자 메모리 기능들을 수행하는 단계를 더 포함하는, 방법.
- 청구항 13에 있어서, 상기 복수의 메모리 디바이스들은 칩 스케일 패키징 메모리 디바이스들을 포함하는, 방법.
- 청구항 13에 있어서, 상기 복수의 메모리 디바이스들은 에러 정정 코드(ECC) 회로부가 없는 하나 이상의 메모리 디바이스들을 포함하며, 상기 메모리 인터페이스 회로부에 의해, 상기 하나 이상의 메모리 디바이스들에서 에러 정정 기능들을 수행하는 단계를 더 포함하는, 방법.
- 청구항 12에 있어서, 상기 버퍼링 디바이스를 갖고, 상기 복수의 메모리 디바이스들의 물리 어드레스들을 논리 어드레스들에 매핑하는 단계를 더 포함하는, 방법.
- 청구항 12에 있어서, 상기 버퍼링 디바이스에 의해, 상기 복수의 메모리 디바이스들 중 하나 이상에서 불량 비트의 검출에 응답하여 상기 복수의 메모리 디바이스들의 물리 어드레스들을 재매핑하는 단계를 더 포함하는, 방법.
- 장치에 있어서,
제 1 채널 및 제 2 채널로 배열된 복수의 메모리 디바이스들;
상기 제 1 및 제 2 채널들에 대응하는 제 1 및 제 2 버퍼링 디바이스들로서, 각 버퍼링 디바이스는, 각각,
메모리 인터페이스 회로부, 및
적어도 하나의 선입 선출(FIFO) 회로 또는 다중화기 회로를 포함하는, 상기 제 1 및 제 2 버퍼링 디바이스들; 및
상기 제 1 및 제 2 버퍼링 디바이스를 각각, 상기 제 1 및 제 2 채널들의 메모리 디바이스들에 동작 가능하게 연결하는 병렬 버스로서, 상기 병렬 버스는,
복수의 개별 제어 라인들로서, 상기 복수의 개별 제어 라인들의 각각은 상기 복수의 메모리 디바이스들의 복수의 제 1 서브셋 중 대응 서브셋에 상기 제 1 및 제 2 버퍼링 디바이스들 중 하나의 메모리 인터페이스 회로부를 동작 가능하게 결합하는, 상기 복수의 개별 제어 라인들, 및
복수의 개별 데이터 채널들로서, 상기 복수의 개별 데이터 채널들의 각각은 상기 복수의 메모리 디바이스들의 복수의 제 2 서브셋들 중 대응 서브셋에 상기 제 1 및 제 2 버퍼링 디바이스들 중 하나의 적어도 하나의 FIFO 회로 또는 다중화기 회로를 동작 가능하게 결합하는, 상기 복수의 개별 데이터 채널들을 포함하는, 상기 병렬 버스를 포함하는, 상기 제 1 및 제 2 버퍼링 디바이스들을 포함하는, 장치.
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