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KR20210085523A - 표시장치 - Google Patents

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KR20210085523A
KR20210085523A KR1020190178635A KR20190178635A KR20210085523A KR 20210085523 A KR20210085523 A KR 20210085523A KR 1020190178635 A KR1020190178635 A KR 1020190178635A KR 20190178635 A KR20190178635 A KR 20190178635A KR 20210085523 A KR20210085523 A KR 20210085523A
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KR
South Korea
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electrode
light emitting
hole
disposed
region
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KR1020190178635A
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English (en)
Inventor
김현진
고선욱
오금미
고승효
Original Assignee
엘지디스플레이 주식회사
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Publication date
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Priority to CN202080090716.9A priority patent/CN114902409A/zh
Priority to PCT/KR2020/014706 priority patent/WO2021137404A1/ko
Priority to US17/789,765 priority patent/US20230045618A1/en
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Abstract

본 발명의 일 실시예에 따른 표시장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.

Description

표시장치{Display device}
본 출원은 표시장치에 관한 것으로, 특히 높은 해상도 구현이 가능한 구조를 포함하는 표시장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
다양한 표시장치 중, 발광 표시장치는 자체 발광형 표시장치로서, 액정 표시장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 발광 표시장치는 저전압 구동에 의해 소비 전력 측부에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
발광 표시장치로 LED(Light Emitting Diode)를 박막 트랜지스터 어레이 기판에 전사하여 제조된 표시장치가 사용되고 있다. LED는 점등 속도가 빠를 뿐만 아니라, 소비 전력이 적고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있기 때문에 주목 받고 있는 발광소자다.
표시장치는 미니 LED와 같은 소형 LED나, 마이크로 LED와 같은 초소형 LED 등이 사용된다. 마이크로 LED(μLED)는 그 크기가 100 마이크로미터(㎛) 이하인 초소형 LED로써, 최근 마이크로 LED를 이용하여 고해상도 표시장치를 개발하기 위한 연구가 활발히 진행되고 있다.
표시장치는 가상현실(VR, Virtual Reality)이나 증강현실(AR, Augumented Reality) 기기에도 적용될 수 있는데, 이에 따라 고해상도에 대한 관심이 더욱 커지고 있다. 하지만, 현재의 표시장치 구조는 급변하는 시장의 요구를 충족시키는데 한계가 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 발명자들은 고해상도가 가능한 표시장치를 발명하였다.
전술한 바와 같이 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시 장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시장치는 기판, 기판 상에 배치된 발광소자 및 트랜지스터, 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극, 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극, 및 제 1 전극 및 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고, 연결전극은 트랜지스터의 액티브 전극과 전기적으로 접속되며, 연결전극은 액티브 전극의 적어도 일부분을 관통할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 발광소자 및 구동회로의 연결구조를 새롭게 제시함으로써 해상도를 더욱 향상시킬 수 있다.
또한, 본 발명은 구동회로를 발광소자와 중첩하여 배치함으로써 화소 배치 효율을 향상시킬 수 있다.
또한 본 발명은 수직 관통홀을 통해 발광소자와 구동회로간의 전기적인 접속을 가능하게 함으로써 불필요한 공간을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면 개략도이다.
도 2는 도 1에 도시된 화소의 단면도이다.
도 3은 도 2에 도시된 화소의 부분 확대 단면도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 표시장치의 공정도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 LED의 공정도이다.
도 6은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~측면에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면 개략도이다.
표시장치(100)는 기판(110), 게이트 구동부(GC), 데이터 구동부(DC) 및 타이밍 컨트롤러(TC)를 포함한다.
표시 장치(100)는 기판(110) 상에 배치된 다양한 회로, 배선 및 발광소자를 포함할 수 있다. 기판(110)은 복수의 화소(P)를 포함하며, 화소(P)는 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)에 의해 구분될 수 있다. 기판(110)은 복수의 화소(P)를 포함하는 표시 영역과 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역으로 구분될 수 있다. 각각의 화소(P)는 발광소자로서 발광 다이오드(도 2의 120, 이하 LED, Light emitting diode)를 포함할 수 있으며, 예를 들어, 크기가 100 μm 이하인 마이크로 LED(μLED) 가 사용될 수 있다. 도 1에 도시된 화소(P)는 복수의 서브화소를 포함할 수 있다. 복수의 서브화소 각각은 LED(120)를 포함할 수 있고, 하나의 화소(P)에 포함된 복수의 LED(140)는 각기 다른 색으로 발광될 수 있다. 표시 장치(100)가 표시할 수 있는 모든 색을 구현할 수 있는 최소 단위의 화소(P)를 단위 화소라 하며, 이 때, 단위 화소는 도 1에 도시된 화소(P)에 대응될 수 있다.
화소(P)는 화소 구동회로를 포함할 수 있다. 화소 구동회로는 적어도 하나의 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다. 표시장치(100)의 발광소자인 LED(120)는 화소 구동회로와 전기적으로 연결되어 데이터 전압(Vdata)에 따라 발광될 수 있다. 본 발명의 명세서는 설명의 편의를 위해, 구동회로로서 하나의 트랜지스터를 포함하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
타이밍 컨트롤러(TC)는 호스트 시스템에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TC)는 입력된 타이밍 신호를 기준으로 데이터 구동부(DC)와 게이트 구동부(GC)를 제어하기 위한 타이밍 제어 신호들을 발생시킨다.
데이터 구동부(DC)는 표시 장치(100)의 복수의 데이터 라인(DL)과 연결되며, 복수의 화소(P)에 데이터 전압(Vdata)을 공급한다. 데이터 구동부(DC)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함할 수 있다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어 신호(DDC)를 공급받을 수 있다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마 전압으로 변환하여 데이터 전압(Vdata)을 생성하고, 데이터 전압(Vdata)을 표시 장치(100)의 복수의 데이터 라인(DL)을 통해 공급할 수 있다. 복수의 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시 장치(100)의 복수의 데이터 라인(DL)에 접속될 수 있다. 또한, 복수의 소스 드라이브 IC들은 기판(110)의 상면 또는 기판(110)의 하면에 형성되거나, 별도의 PCB 기판에 형성되어 기판(110)과 전기적으로 접속되는 구조일 수도 있다.
게이트 구동부(GC)는 기판(110) 상의 복수의 게이트 라인(GL)과 연결되며, 복수의 화소(P)에 게이트 신호를 공급한다. 게이트 구동부(GC)는 레벨 시프터 및 시프트 레지스터를 포함할 수 있다. 레벨 시프터는 타이밍 컨트롤러(TC)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호(CLK)의 레벨을 시프팅한 후 시프트 레지스터에 공급할 수 있다. 시프트 레지스터는 GIP 방식에 의해 기판(110)의 비표시 영역에 형성될 수 있으나, 이에 제한되는 것은 아니다. 시프트 레지스터는 클럭 신호 및 구동 신호에 대응하여 게이트 신호를 시프트하여 출력하는 복수의 스테이지로 구성될 수 있다. 시프트 레지스터에 포함된 복수의 스테이지는 복수의 출력단을 통해 게이트 신호를 순차적으로 출력할 수 있다.
한편, 게이트 구동부(GC), 데이터 구동부(DC) 및 타이밍 컨트롤러(TC)는 기판(110)의 하부에 배치되고, 게이트 배선(GL) 및 데이터 배선(DL)과 같은 복수의 배선은 기판(110)의 측면에 배치될 수 있다. 이에 따라, 본 발명의 표시장치(100)를 이용하여 베젤이 시인되지 않는 타일링 표시장치의 구현이 가능하며, 고해상도의 디스플레이 크기를 원하는 만큼 확장할 수 있다.
도 2는 도 1에 도시된 화소의 단면도이며, 도 3은 도 2에 도시된 화소의 부분 확대 단면도이다. 설명을 용이하게 하기 위해 화소(P)에 포함된 복수의 LED(120) 중 하나의 LED(120) 및 하나의 트랜지스터(130)만을 도시하였다. 도 2에 도시된 트랜지스터(130)는 구동 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치(100)는 기판(110)을 포함한다. 기판(110)은 절연성 투명 물질일 수 있으며, 예를 들어 유리일 수 있다. 기판(110)은 오목부(110p)를 포함할 수 있다. 오목부(110p)는 기판(110) 상에 레이져를 조사하여 형성할 수 있으며, LED(120)가 오목부(110p) 내부면에 접촉하지 않도록 오목부(110p)의 깊이는 LED(120)의 두께보다 두껍게 형성하는 것이 바람직하다.
기판(110)은 LED(120)가 배치되는 발광영역(EA)과 발광영역(EA)를 둘러싸는 비발광영역(NEA)을 포함한다. 오목부(110p)는 발광영역(EA)과 중첩하도록 형성되며 비발광영역(NEA)의 일부와 중첩될 수 있다.
기판(110)의 오목부(110p) 상에 LED(120)가 배치된다. 도 2를 참조하면, LED(120)는 오목부(110p) 내부에 배치될 수 있다. LED(120)는 버퍼층(121), 제 1 반도체층(123), 활성층(125), 제 2 반도체층(127), 전극(129)을 포함한다.
도 2에 도시된 LED(120)의 상부에 있는 버퍼층(121)은 도핑되지 않은 GaN 계 반도체 물질로 이루어질 수 있다.
버퍼층(121) 하부로 제 1 반도체층(123)이 배치된다. 제 1 반도체층(123)은 활성층(125)에 전자를 제공하는 역할을 하게 되는데, 제 1 반도체층(123)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 1 반도체층(123)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
제 1 반도체층(123) 하부로 활성층(125)이 배치된다. 활성층(125)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 가질 수 있다. 활성층(125)은 제 1 반도체층(123) 및 제 2 반도체층(127)에 전압이 인가되거나 전류가 공급되는 경우에 발광할 수 있다.
활성층(125) 하부로 제 2 반도체층(127)이 배치된다. 제 2 반도체층(127)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 2 반도체층(127)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.
LED(120) 외곽에는 전극층(129)이 배치된다. 전극층(129)은 제 1 전극패드(129a), 제 2 전극패드(129b), 제 1 전극(129c), 및 제 2 전극(129d)을 포함한다. 제 1 및 제 2 전극패드(129a, 129b)는 LED(120) 상부의 서로 동일한 높이에 배치될 수 있다. 제 1 및 제 2 전극패드(129a, 129b)는 기판(110)의 발광영역(EA) 및 비발광영역(NEA)에 중첩하도록 배치되고, 제 1 및 제 2 전극(129c, 129d)은 기판(110)의 발광영역(EA)에 중첩하도록 배치될 수 있다. 도 2를 참조하면, 제 1 및 제 2 전극패드(129a, 129b)는 오목부(110p)의 가장자리와 중첩할 수 있다.
전극층(129)은 반사도가 높은 금속으로 이루어질 수 있으며, 예를들어, Ag, Al, Au, Cr, Ir, Mg, Nd, Ni, Pd, Pt, Rh, Ti, W 중 하나를 포함할 수 있다. 또한, 전극층(129)은 반사도가 높은 금속 중 둘 이상의 합금으로 형성되거나 이종 금속의 적층구조로 형성될 수도 있고, ITO, IZO, ZnO 또는 In2O3막과 반사도가 높은 금속의 적층구조로 형성될 수도 있다. 몇몇 실시예에서, 제 1 및 제 2 전극패드(129a, 129b)는 반사도가 높은 금속으로 이루어질 수 있고, 제 1 및 제 2 전극(129c, 129d)은 투명도가 높은 금속으로 이루어질 수 있다. 이에 따라, LED(120)의 활성층(125)에서 발광된 광 중 기판(110) 상부로 향한 광은 제 1 및 제 2 전극패드(129a, 129b)에 의해 기판(110) 하부를 향하도록 반사될 수 있고, LED(120)의 활성층(125)에서 발광된 광 중 기판(110)을 향한 광은 제 1 및 제 2 전극(129c, 129d)를 통과하여 기판(110) 하부로 출광될 수 있다.
제 1 전극패드(129a)는 제 1 연결전극(141)과 전기적으로 연결되고, 제 2 전극패드(129b)는 제 2 연결전극(142)과 전기적으로 연결된다. 제 1 전극(129c)은 LED(120)의 일 측면 및 제 2 반도체층(127)의 일면과 중첩하도록 배치되며, 제 1 전극패드(129a)와 제 2 반도체층(127)을 전기적으로 연결시킨다. 제 2 전극(129d)은 LED(120)의 타 측면 및 제 1 반도체층(123)의 일면과 중첩하도록 배치되며, 제 2 전극패드(129b)와 제 1 반도체층(123)을 전기적으로 연결시킨다.
제 1 반도체층(123)과 제 2 반도체층(127)이 전기적으로 쇼트되지 않도록, 전극층(129)은 제 1 반도체층(123)의 측면 및 버퍼층(121)과 전기적으로 절연될 수 있다. 즉, LED(120)는 패시베이션층을 더 포함할 수 있는데, 상기 패시베이션층은 제 1 및 제 2 전극패드(129a, 129b)와 버퍼층(121) 사이에 배치될 수 있고, 또한 상기 패시베이션층은 제 1 전극(129c)과 버퍼층(121) 및 제 1 반도체층(123) 사이에 배치될 수 있다.
LED(120) 상부에 정렬키(128)가 배치된다. 정렬키(128)는 제 1 및 제 2 전극패드(129a, 129b)와 동일한 높이에 배치될 수 있으며, LED(120)가 기판(110)의 오목부(110p)에 자동 정렬되어 배치되도록 자성체 성질을 갖는 물질일 수 있다. 예를 들어, 정렬키(128)는 알루미늄, 백금, 금, 망간, 창연, 은, 구리, 철, 니켈, 코발트 중 하나일 수 있다. 한편, 정렬키(128)는 제 1 절연층(153)이 형성되기 전에 제거될 수 있다.
오목부(110p) 내부는 충진제(151)로 채워질 수 있다. 즉, LED(120)가 기판(110)과 단단히 고정될 수 있도록 기판(110)과 LED(120) 사이에는 충진제(151)가 배치될 수 있다. 충진제(151)은 투명한 절연물질로 이루어지며, 예를 들어 레진일 수 있다. 충진제(151)의 굴절율은 기판(110)의 굴절률과 다를 수 있으며, 이에 따라, LED(120)로부터 발광된 광은 기판(110) 하부로 집광될 수 있다. 즉, LED(120)의 활성층(125)에서 발광된 광은 충진제(151) 및 오목부(110p)의 표면을 통과하면서 LED(120)의 중심부로 집광되어 기판(110) 하부로 출광될 수 있다. 따라서, LED(120)에서 발광된 광의 대부분은 발광영역(EA)으로 집중되어 출광될 수 있다.
기판(110) 상부로 제 1 절연층(153)이 배치된다. 제 1 절연층(153)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 제 1 절연층(153)은 제 1 절연층(153) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단할 수 있다.
제 1 절연층(153) 상에 트랜지스터(130)가 배치된다. 트랜지스터(130)는 폴리 실리콘으로 이루어지는 액티브 전극(131) 및 게이트 전극(135)을 포함한다. 도 2에 도시된 트랜지스터(130)는 구동 트랜지스터일 수 있고, 게이트 전극(135)이 액티브 전극(131) 상에 배치되는 탑 게이트 구조이나 이에 제한되는 것은 아니다.
제 1 절연층(153) 상에 트랜지스터(130)의 액티브 전극(131)이 배치된다. 트랜지스터(130)의 액티브 전극(131)은 트랜지스터(130) 구동 시 채널이 형성되는 제 3 영역(131C), 제 3 영역(131C) 양 측의 제 1 영역(131A) 및 제 2 영역(131B)을 포함한다. 제 1 영역(131A)은 소스 영역이고, 제 2 영역(131B)은 드레인 영역일 수 있지만, 이에 한정되는 것은 아니다. 제 3 영역(131C), 제 1 영역(131A) 및 제 2 영역(131B)은 이온 도핑(불순물 도핑)에 의해 정의된다.
트랜지스터(130)의 액티브 전극(131)은 폴리 실리콘(poly-Si)을 포함한다. 이에, 제 1 절연층(153) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘 물질층이 형성되고, 폴리 실리콘 물질층을 패터닝하여 액티브 전극(131)이 형성된다.
제 1 절연층(153) 및 트랜지스터(130)의 액티브 전극(131) 상에 제 2 절연층(155)이 배치된다. 제 2 절연층(155)은 제 1 절연층(153)과 동일한 물질로 이루어지거나, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.
제 2 절연층(155) 상에 트랜지스터(130)의 게이트 전극(135)이 배치된다. 게이트 전극(135)은 몰리브덴(Mo)일 수 있으며, 트랜지스터(130)의 액티브 전극(131)의 제 3 영역(131C)과 중첩하도록 배치될 수 있다.
제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135) 상에 제 3 절연층(157)이 배치된다. 제 3 절연층(157)은 제 1 절연층(153) 또는 제 2 절연층(155)과 동일한 물질로 이루어지거나, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.
제 3 절연층(157) 상에 제 1 및 제 2 연결전극(141, 142)이 배치된다. 제 1 및 제 2 연결전극(141, 142)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있다. 제 1 및 제 2 연결전극(141, 142)은 제 1 내지 제 3 절연층(153, 155, 157)에 포함된 제 1 및 제 2 컨택홀(141h, 142h)을 통해 제 1 및 제 2 전극패드(129a, 129b)에 각각 전기적으로 연결된다. 제 3 절연층(157) 상에 배치된 제 1 연결전극(141)은 제 1 전극패드(129a)의 적어도 일부와 중첩하도록 배치된다. 한편, 제 2 연결전극(142)은 제 1 절연층(153) 및 제 2 절연층(155) 사이에 배치되거나 제 2 절연층(155) 및 제 3 절연층(157) 사이에 배치될 수도 있다.
도 3은 도 2의 A1 영역(A1)의 부분 확대도이다. 도 2 및 도 3을 참조하면, 제 1 및 제 2 절연층(153, 155)은 제 1 컨택홀(도 4h의 141h)을 포함하며, 제 1 컨택홀(141h) 내부에는 제 1 연결전극(141)이 배치된다. 제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(131A)의 적어도 일부를 관통할 수 있다. 액티브 전극(131)의 제 1 영역(131A)은 제 1 컨택홀(141h) 내부로 돌출된 돌출부를 포함하며, 상기 돌출부는 제 1 컨택홀(141h) 내부에 돌출된 제 1 돌출면(131Aa) 및 제 2 돌출면(131Ab)을 포함한다. 도 3의 단면 확대도에서는 제 1 및 제 2 돌출면(131Aa, 131Ab)이 제 1 컨택홀(141h) 내부의 좌측 및 우측에 배치되는 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제 1 및 제 2 돌출면(131Aa, 131Ab)은 수직 단면도에서 제 1 컨택홀(141h) 내부의 좌측 및 우측 중 적어도 하나의 측에 배치될 수 있다.
제 1 영역(131A)의 돌출부는 제 1 및 제 2 돌출면(131Aa, 131Ab)과 연결되는 제 3 돌출면(131Ac)을 더 포함할 수 있다. 제 3 돌출면(131Ac)은 제 1 컨택홀(141h)의 내부 측면과 동일한 방향으로 연장되거나, 제 1 컨택홀(141h)의 내부 측면과 평행할 수 있다. 몇몇 실시예에서, 제 1 영역(131A)의 돌출부는 제 1 및 제 2 돌출면(131Aa, 131Ab)만 포함될 수 있다. 이 경우, 제 1 및 제 2 돌출면(131Aa, 131Ab)은 각각의 일단이 서로와 접촉하도록 경사지게 배치되어 제 3 돌출면(131Ac)이 없는 모양일 수 있다.
제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(131A)을 관통하는 제 1 홀 및 제 1 절연층(153)을 관통하는 제 2 홀을 포함할 수 있다. 제 1 홀의 직경은 서로 마주보는 제 3 돌출면(131Ac) 간의 거리일 수 있고, 또는 서로 마주보는 제 1 돌출면(131Aa) 간의 거리일 수 있고, 또는 서로 마주보는 제 2 돌출면(131Ab) 간의 거리일 수 있다. 이 때, 제 1 홀의 내부 및 제 2 홀의 내부는 서로 연결되며, 제 1 홀은 제 2 홀과 완전히 중첩될 수 있다.
제 1 컨택홀(141h)은 제 2 절연층(155)을 관통하는 제 3 홀을 포함한다. 이 때, 제 1 내지 제 3 홀의 내부는 서로 연결된다. 또한, 제 1 내지 제 3홀의 중심부를 잇는 가상의 선은 기판(110)과 수직하는 방향일 수 있다. 제 1 홀의 최대 직경은 제 2 홀의 최대 직경보다 작고, 제 1 홀의 최대 직경은 제 3 홀의 최대 직경보다 작을 수 있다. 액티브 전극(131)의 제 1 영역(131A)에 포함된 제 1 돌출면(131Aa)은 제 3 홀에 노출되고, 제 2 돌출면(131Ab)은 제 2 홀에 노출될 수 있다.
제 1 연결전극(141)은 제 1 컨택홀(141h)을 통해 액티브 전극(131)의 제 1 영역(131A) 및 LED(120)의 제 1 전극패드(129a)와 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 제 1 영역(131A)의 돌출부와 직접 접촉될 수 있고, 제 1 내지 제 3 돌출면(131Aa, 131Ab, 131Ac) 중 적어도 하나와 직접 접촉될 수 있다.
본 발명의 명세서에서는 제 1 전극패드(129a)가 트랜지스터(130)와 전기적으로 접속된 예를 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, LED(120)의 제 2 전극패드(129b)가 트랜지스터(130)와 전기적으로 접속될 수 있다. 이와 마찬가지로, 제 1 연결전극(141) 및 제 2 연결전극(142)은 예를 들어, 고전압배선 및 공통전압배선 중 하나에 각각 연결될 수 있고, 이는 화소회로의 구조에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 표시장치(100)에 포함된 트랜지스터(130) 및 LED(120)의 적어도 일부가 중첩하도록 설계될 수 있다. 따라서, 화소(P)를 설계함에 있어서 불필요한 공간을 최소화할 수 있으므로 해상도를 더욱 향상시킬 수 있다.도 2를 참조하면, 제 3 절연층(157) 및 제 1 및 제 2 연결전극(141, 142) 상에 제 4 절연층(159)이 배치될 수 있다. 제 4 절연층(159)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 또한, 제 4 절연층(159)은 유기 물질로 이루어질 수 있고, 기판(110) 상의 단차를 보상할 수 있다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 표시장치의 공정도이다.
도 4a 내지 도 4i에 도시된 표시장치(100)는 도 2 및 도 3에 도시된 표시장치(100)와 실질적으로 동일하므로, 구조 등에 대한 중복 설명은 생략하고 공정을 중심으로 설명한다.
도 4a를 참조하면, 기판(110)에 복수의 오목부(110p)를 형성한다. 각각의 오목부(110p)는 하나의 LED(120)를 수용하기에 충분한 공간으로 형성하며, 특히 기판(110) 상부면에 형성되는 오목부(110p)의 직경은 전극부(129)를 포함한 LED(120)의 최대 너비보다 작도록 형성한다.
도 4b를 참조하면, 기판(110) 상에 복수의 LED(120)가 포함된 충진물질(151m)을 형성한다. 충진물질(151m)이 복수의 오목부(151p) 내부로 잘 채워지도록 하기 위해 기판(110) 상부에서 일정 압력을 인가할 수 있다. 한편, 기판(110) 상에 형성된 충진물질(151m)은 기판(110)에 형성된 오목부(151p)의 개수보다 많은 LED(120)를 포함하도록 하는 것이 바람직하다.
도 4c를 참조하면, 기판(110)의 오목부(151p) 각각의 내부에 하나의 LED(120)가 배치된다. 기판(110) 하부에 자성체를 포함하는 별도의 조립장치를 배치하면, 자성체와 LED(120)의 정렬키(128)가 서로 반응하게 되고, 이에 따라 LED(120)가 오목부(151p)에 배치될 수 있다.
도 4d를 참조하면, 기판(110) 상의 충진물질(151m)을 제거한다. 즉, 오목부(151p)의 내부 공간에만 충진제(151)가 배치되도록 기판(110) 및 LED(120) 상부의 충진물질(151m)을 제거한다. 도면의 간결함을 위해, 도 4d 내지 도 4i에서는 단일 LED(120) 및 단일 트랜지스터(130)만을 도시하여 설명한다. 한편, 기판(110) 상의 충진물질(151m)을 제거한 후에 LED(120)의 정렬키(128)를 제거하는 공정을 더 수행할 수 있다.
도 4e를 참조하면, 오목부(110p)에 안착된 LED(120)를 포함한 기판(110) 상에 제 1 절연층(153)을 형성한다. 이어서, 제 1 절연층(153) 상에 아몰퍼스 실리콘층을 형성한 뒤, 아몰퍼스 실리콘층을 결정화하여 폴리 실리콘층을 형성한 뒤, 폴리 실리콘 층을 패터닝하여 액티브 전극(131')을 형성한다. 아몰퍼스 실리콘 층의 결정화 공정은 ELA(excimer laser annealing) 공정 등을 통해 수행될 수 있다.
이어서, 제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135)을 순차적으로 형성한다.
이어서, 트랜지스터(130)의 액티브 전극(131')에 대한 도핑 공정을 수행한다. 도 4f를 참조하면, 트랜지스터(130)의 게이트 전극(135)을 마스크로 하여 하부에 배치된 트랜지스터(130)의 액티브 전극(131')에 불순물을 주입하여, 액티브 전극(131)의 제 1 영역(131A) 및 제 2 영역(131B), 즉, 도핑 영역이 정의될 수 있다. 도핑 영역의 정의 과정은 P-MOS 박막 트랜지스터, N-MOS 박막 트랜지스터 또는 C-MOS 박막 트랜지스터에 따라 상이할 수 있다. 예를 들어, N-MOS 박막 트랜지스터의 경우, 고 농도 도핑 영역을 먼저 형성하고 난 후, 저 농도 도핑 영역을 나중에 형성할 수 있다. 구체적으로 트랜지스터(130)의 게이트 전극(135)보다 더 큰 크기를 갖는 포토레지스트를 이용하여 고농도 도핑 영역을 정의한 후, 포토레지스트를 제거하고 트랜지스터(130)의 게이트 전극(135)을 마스크로 하여, 저농도 도핑 영역(Low Density Doping area; LDD)을 정의할 수도 있다.
몇몇 실시예에서, 제 1 영역(131A) 및 제 2 영역(131B)을 포함하는 도핑 영역은 제 2 절연층(155)을 형성하기 이전에 정의될 수도 있다. 트랜지스터(130)의 액티브 전극(131)을 형성한 직후, 포토레지스트를 이용하여 불순물이 도핑될 수도 있다.
이어서, 제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135) 상에 제 3 절연층(157)을 형성한다.
제 3 절연층(157)은 후속 공정으로 이루어지는 트랜지스터(130)의 액티브 전극(131)에 대한 수소화 공정 시에 트랜지스터(130)의 액티브 전극(131)에 수소를 공급하기 위해 질화 실리콘(SiNx)으로 이루어질 수 있다.
이어서, 트랜지스터(130)의 액티브 전극(131)에 대한 활성화 공정을 수행하고, 트랜지스터(130)의 액티브 전극(131)에 대한 수소화 공정을 수행한다. 활성화 공정은 액티브 전극(131)의 불순물을 실리콘(Si) 격자에 위치하게 하며, 트랜지스터(130)의 액티브 전극(131)에 대한 활성화 공정을 수행하여 실리콘(Si)의 손상을 큐어링(curing)할 수 있다. 수소화 공정은 폴리 실리콘의 공극을 수소로 채워주는 공정으로써, 열처리 공정을 통해 제 3 절연층(157)에 포함된 수소를 확산시키는 방식으로 수행되며, 예를 들어, 약 350℃ 내지 380℃ 에서의 열처리 공정을 통해 수행할 수 있다. 상기 수소화 공정에 의해 트랜지스터(130)의 액티브 전극(131)은 안정화될 수 있다.
이어서, 제 1 내지 제 3 절연층(153, 155, 157)의 특정 영역에 1차 식각을 진행하여 제 1' 및 제 2' 컨택홀(141h', 142h')을 형성한다.
도 4g를 참조하면, 제 1' 컨택홀(141h')은 제 1 전극패드(129a)와 평면상 중첩하도록 형성되며, 1차 식각은 건식 식각일 수 있다. 이 때, 제 1' 컨택홀(141h')은 제 1 내지 제 3 절연층(153, 155, 157)에 모두 형성된다. 또한, 제 1' 컨택홀(141h')은 트랜지스터(130)의 제 1 영역(131A)의 적어도 일부와 중첩될 수 있다. 제 2' 컨택홀(142h')은 제 2 전극패드(129b)와 평면상 중첩하도록 형성된다. 제 2' 컨택홀(142h')은 건식 식각으로 형성될 수 있으며, 제 1 컨택홀(141h')과 동시에 형성될 수 있다. 이 때, 제 2' 컨택홀(142h')은 제 1 내지 제 3 절연층(153, 155, 157)에 모두 형성된다.
이어서 도 4h를 참조하면, 제 1' 및 제 2' 컨택홀(141h', 142h') 영역에 2차 식각을 진행한다. 이에 따라, 제 1' 내지 제 3 절연층(153, 155, 157)에는 제 1 및 제 2 컨택홀(141h, 142h)이 형성된다. 2차 식각은 습식 식각일 수 있다.
제 1 및 제 2 컨택홀(141h, 142h)의 너비는 제 1' 및 제 2' 컨택홀(141h', 142h')의 너비보다 클 수 있다. 한편, 제 1 컨택홀(141h)을 형성하는 경우에만 2차 식각을 진행할 수도 있다. 즉, 도 4g에 도시된 제 2' 컨택홀(142h')에는 2차 식각을 진행하지 않고, 제 1' 컨택홀(141h')에만 2차 식각을 진행하여 제 1 컨택홀(141h)을 형성할 수도 있다. 이 경우, 도 4h의 제 1 컨택홀(141h)의 너비는 도 4g의 제 1' 컨택홀(141h')의 너비보다 클 수 있고, 도 4h의 제 2 컨택홀(142h)의 너비는 도 4g의 제 2' 컨택홀(142h')의 너비와 동일할 수 있다.
제 1 컨택홀(141h)을 형성하는 2차 식각의 식각액은 BOE(Buffered Oxide Etchant)가 사용될 수 있다. 제 1 컨택홀(141h)이 형성되는 과정에서 트랜지스터(130)의 제 1 영역(131A)의 일부가 제 1 컨택홀(141h) 내부로 돌출될 수 있다. 즉, 트랜지스터(130)의 제 1 영역(131A)은 제 1 및 제 2 돌출면(131Aa, 131Ab)을 포함할 수 있다. 제 1 및 제 2 돌출면(131Aa, 131Ab)은 제 1 내지 제 3 절연층(153, 155, 157)을 구성하는 무기 물질 및 트랜지스터(130)의 제 1 영역(131A) 물질의 식각 속도(Etch rate)의 차이로 인해 형성될 수 있다.
이어서 도 4i를 참조하면, 제 3 절연층(157) 상에 제 1 및 제 2 연결전극(141, 142)을 형성한다.
제 1 연결전극(141)은 제 1 컨택홀(141h) 내부에 형성되어 트랜지스터(130)의 제 1 영역(131A) 및 LED(120)의 제 1 전극패드(129a)와 직접 접촉하여 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 액티브 전극(131)의 제 1 영역(131A)의 제 1 및 제 2 돌출면(131Aa, 131Ab)과 직접 접촉될 수 있다.
이어서, 트랜지스터(130)의 제 3 절연층(150) 상에 제 4 절연층(159)을 형성한다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 LED의 공정도이다.
도 5a 내지 도 5f에 도시된 LED(120)는 도 2에 도시된 LED(120)와 실질적으로 동일하므로, 구조 등에 대한 중복 설명은 생략하고 공정을 중심으로 설명한다.
도 5a를 참조하면, 성장기판(120m) 상에 제 1 전극패턴층(129m)을 형성한다. 성장기판(120m)은 Ⅲ족 질화물이 에피(epi) 성장 가능한 기판이다. 성장기판(120m)은 사파이어(Al2O3), 실리콘카바이드 또는 실리콘으로 이루어질 수 있다.
이어서 도 5b를 참조하면, 성장기판(120m) 및 제 1 전극패턴층(129m) 상에 버퍼물질층(121m), 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)을 순차적으로 형성한다.
버퍼물질층(121m)은 격자 부정합 및 열 팽창 계수 차이를 완화시키기 위해 성장기판(120m) 상에 형성한다. 한편, 버퍼물질층(121m)을 형성하기 이전에, 발광영역(EA)과 중첩되는 영역의 제 1 전극패턴층(129m) 상에 절연층을 더 형성할 수 있다.
버퍼물질층(121m), 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)은 성장기판(120m) 상에 상에 금속유기화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정을 통해 형성할 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, MBE(Molecular Beam Epitaxy), PECVD(Plasma Enhanced Chemical Vapor Deposition), VPE(Vapor Phase Epitaxy)등의 방법으로 형성할 수 있다.
이어서 도 5c를 참조하면, 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)의 일부를 식각하여 LED(120)의 활성층(125) 및 제 2 반도체층(127)을 형성한다.
이어서 도 5d를 참조하면, 버퍼물질층(121m) 및 제 1 반도체물질층(123m)의 일부를 식각하여 버퍼층(121) 및 제 1 반도체층(123)을 형성한다.
이어서 도 5e를 참조하면, 성장기판(120m) 상에 제 2 전극물질층(129m')을 형성한다. 한편, 제 2 전극물질층(129m')을 형성하기 이전에, 버퍼층(121), 제 1 반도체층(123), 활성층(125), 및 제 2 반도체층(127) 각각의 측면 및 제 2 전극물질층(129m') 사이에 패시베이션층을 더 형성할 수 있다.
이어서 도 5f를 참조하면, 제 1 전극물질층(129m)의 일부를 식각하고, 성장기판(120m)을 제거하여 LED(120)을 완성한다. LED(120)의 제 1 전극(129c)은 제 2 반도체층(127)의 상부면과 직접 접촉하여 전기적으로 연결되고, 제 2 전극(129d)은 제 1 반도체층(123)의 상부면과 직접 접촉하여 전기적으로 연결될 수 있다. 또한, 제 1 및 제 2 전극패드(129a, 129b)는 제 1 및 제 2 전극(129c, 129d)을 통해 제 2 반도체층(127) 및 제 1 반도체층(121) 각각과 전기적으로 연결될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 6에 도시된 표시장치(600)는 도 2, 도 3, 및 도 4a 내지 도 4i에 도시된 표시장치(100), 그리고 도 5a 내지 도 5f에 도시된 LED(120)와 비교하여, 트랜지스터(630)의 위치만 다를 뿐, 그 외의 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
본 발명의 다른 실시예에 따른 표시장치(600)는 발광영역(EA)에 중첩하도록 배치된 트랜지스터(630)를 포함한다. 트랜지스터(630)는 액티브 전극(631) 및 게이트 전극(635)을 포함하며, 액티브 전극(631)은 제 1 영역(631A), 제 2 영역(631B), 및 제 3 영역(631C)를 포함한다. 제 1 내지 제 3 영역(631A, 631B, 631C)은 각각 소스 영역, 드레인 영역, 채널 영역일 수 있지만, 이에 제한되는 것은 아니다.
도 6에 도시된 표시장치(600)는 도 2에 도시된 표시장치(100)와 비교하여, LED(120)와 트랜지스터(130)가 중첩하는 면적이 더 클 수 있다. 즉, 도 6에 도시된 트랜지스터(630)의 제 2 및 제 3 영역(631B, 631C)은 기판(110)의 발광영역(EA)과 중첩될 수 있다. 또한, 트랜지스터(630)의 제 1 영역(631A)의 적어도 일부는 제 1 전극패드(129a)와 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 트랜지스터(630)의 상당 부분은 기판(110)의 발광 영역(EA)과 중첩할 수 있고, 트랜지스터(630)는 기판(110)의 오목부(110p)와 완전히 중첩할 수 있다.
도 6을 참조하면, 트랜지스터(630)의 상당 영역이 LED(120)와 평면상 중첩할 수 있다. 따라서, 복수의 화소(P) 간 간격이 가까워질 수 있고, 표시장치 해상도를 더욱 향상시킬 수 있다. 이에 따라, 본 발명의 표시장치(100, 600)는 초고해상도를 요하는 제품군에 매우 유리할 수 있다.
도 4h 및 도 6을 참조하면, 제 1 및 제 2 절연층(153, 155)은 제 1 컨택홀(141h)을 포함하며, 제 1 컨택홀(141h) 내부에는 제 1 연결전극(141)이 배치된다. 제 1 컨택홀(141h)은 액티브 전극(631)의 제 1 영역(631A)의 적어도 일부를 관통할 수 있다. 액티브 전극(131)의 제 1 영역(131A)은 제 1 컨택홀(141h) 내부로 돌출된 돌출부를 포함하며, 상기 돌출부는 제 1 컨택홀(141h) 내부에 돌출된 제 1 돌출면(631Aa) 및 제 2 돌출면(631Ab)을 포함한다. 도 6에서는 제 1 및 제 2 돌출면(631Aa, 631Ab)이 제 1 컨택홀(141h) 내부의 좌측 및 우측에 배치되는 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제 1 및 제 2 돌출면(631Aa, 631Ab)은 수직 단면도에서 제 1 컨택홀(141h) 내부의 좌측 및 우측 중 적어도 하나의 측에 배치될 수 있다.
제 1 영역(631A)의 돌출부는 제 1 및 제 2 돌출면(631Aa, 631Ab)과 연결되는 제 3 돌출면(631Ac)을 더 포함할 수 있다. 제 3 돌출면(631Ac)은 제 1 컨택홀(141h)의 내부 측면과 동일한 방향으로 연장되거나, 제 1 컨택홀(141h)의 내부 측면과 평행할 수 있다. 몇몇 실시예에서, 제 1 영역(631A)의 돌출부는 제 1 및 제 2 돌출면(631Aa, 631Ab)만 포함될 수 있다. 이 경우, 제 1 및 제 2 돌출면(631Aa, 631Ab)은 각각의 일단이 서로와 접촉하도록 경사지게 배치되어 제 3 돌출면(631Ac)이 없는 모양일 수 있다.
제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(631A)을 관통하는 제 1 홀 및 제 1 절연층(153)을 관통하는 제 2 홀을 포함할 수 있다. 제 1 홀의 직경은 서로 마주보는 제 3 돌출면(631Ac) 간의 거리일 수 있고, 또는 서로 마주보는 제 1 돌출면(631Aa) 간의 거리일 수 있고, 또는 서로 마주보는 제 2 돌출면(631Ab) 간의 거리일 수 있다. 이 때, 제 1 홀의 내부 및 제 2 홀의 내부는 서로 연결되며, 제 1 홀은 제 2 홀과 완전히 중첩될 수 있다.
제 1 컨택홀(141h)은 제 2 절연층(155)을 관통하는 제 3 홀을 포함한다. 이 때, 제 1 내지 제 3 홀의 내부는 서로 연결된다. 또한, 제 1 내지 제 3홀의 중심부를 잇는 가상의 선은 기판(110)과 수직하는 방향일 수 있다. 제 1 홀의 최대 직경은 제 2 홀의 최대 직경보다 작고, 제 1 홀의 최대 직경은 제 3 홀의 최대 직경보다 작을 수 있다. 액티브 전극(631)의 제 1 영역(631A)에 포함된 제 1 돌출면(631Aa)은 제 3 홀에 노출되고, 제 2 돌출면(631Ab)은 제 2 홀에 노출될 수 있다.
제 1 연결전극(141)은 제 1 컨택홀(141h)을 통해 액티브 전극(631)의 제 1 영역(631A) 및 LED(120)의 제 1 전극패드(129a)와 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 제 1 영역(631A)의 돌출부와 직접 접촉될 수 있고, 제 1 내지 제 3 돌출면(631Aa, 631Ab, 631Ac) 중 적어도 하나와 직접 접촉될 수 있다.
본 발명의 명세서에서는 제 1 전극패드(129a)가 트랜지스터(630)와 전기적으로 접속된 예를 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, LED(120)의 제 2 전극패드(129b)가 트랜지스터(630)와 전기적으로 접속될 수 있다. 이와 마찬가지로, 제 1 연결전극(141) 및 제 2 연결전극(142)은 예를 들어, 고전압배선 및 공통전압배선 중 하나에 각각 연결될 수 있고, 이는 화소회로의 구조에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 표시장치(600)에 포함된 트랜지스터(630) 및 LED(120)는 서로 중첩하도록 배치될 수 있다. 따라서, 화소(P)를 설계함에 있어서 불필요한 공간을 최소화할 수 있고, 이에 따라, 표시장치(600)의 해상도를 더욱 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시장치(600)는 트랜지스터(630)와 LED(120)를 전기적으로 연결하는 연결배선(141)을 포함하고, 연결배선(141)이 트랜지스터(630)의 액티브 전극(613)의 측면과 직접 접촉하여 전기적으로 연결되는 구조를 가짐으로써, LED(120) 및 구동회로의 연결을 위한 공간을 최소화할 수 있다. 이에 따라, 화소(P) 내부에 불필요한 공간을 최소화할 수 있고, 이에 따라, 표시장치(600)의 해상도를 더욱 향상시킬 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제 1 홀은 제 2 홀과 완전히 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극은 제 1 홀 내부로 돌출된 돌출부를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 돌출부와 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 돌출부의 상면, 측면, 및 하면 중 적어도 하나와 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극의 적어도 일부는 발광소자와 평면상 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 전극은 발광소자와 평면상 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극은 폴리 실리콘 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 발광소자는 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하며, 액티브 전극은 연결전극에 의해 제 1 반도체층 및 제 2 반도체층 중 하나와 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 오목부 및 발광소자 사이에 배치된 제 2 절연층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 발광소자는 제 1 반도체층과 전기적으로 접속된 제 1 전극 및 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하고, 연결전극, 제 1 홀, 및 제 2 홀은 제 1 전극 또는 제 2 전극과 중첩할 수 있다.
본 발명의 다른 실시예에 따른 표시장치는, 기판, 기판 상에 배치된 발광소자 및 트랜지스터, 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극, 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극, 및 제 1 전극 및 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고, 연결전극은 트랜지스터의 액티브 전극과 전기적으로 접속되며, 연결전극은 액티브 전극의 적어도 일부분을 관통할 수 있다.
본 발명의 다른 특징에 따르면, 트랜지스터는 게이트 전극 및 액티브 전극을 포함하고, 액티브 전극은 게이트 전극과 중첩하는 제 1 영역, 제 1 영역을 사이에 두고 액티브 전극의 양단에 각각 배치된 제 2 영역, 및 제 3 영역을 포함하고, 연결전극은 제 1 영역의 적어도 일부를 관통할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 액티브 전극의 제 1 영역의 측면과 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 액티브 전극 및 발광소자 사이에 배치된 절연층을 더 포함하고, 절연층은 적어도 하나의 컨택홀을 포함하고, 적어도 하나의 컨택홀은 제 1 전극 및 제 1 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 컨택홀은 제 1 전극 및 제 1 영역과 수직일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 오목부를 포함하고, 발광소자는 오목부에 배치되며, 제 1 전극 및 제 2 전극은 오목부의 가장자리와 중첩할 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 오목부 및 발광소자 사이에 배치된 절연물질을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 600 : 표시장치,
110 : 기판,
110p : 오목부,
120 : 발광 다이오드 소자(LED),
121 : 버퍼층,
123 : 제 1 반도체층,
125 : 활성층,
127 : 제 2 반도체층,
128 : 정렬키,
129 : 전극층
129a, 129b : 제 1 및 제 2 전극패드,
129c, 129d : 제 1 및 제 2 전극,
141, 142 : 제 1 및 제 2 연결전극

Claims (18)

  1. 복수의 오목부를 포함하는 기판;
    상기 복수의 오목부에 배치된 발광소자;
    상기 기판 및 상기 발광소자 상에 배치된 제 1 절연층;
    상기 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터;
    상기 액티브 전극에 포함된 제 1 홀;
    상기 제 1 절연층에 포함된 제 2 홀; 및
    상기 제 1 홀 및 상기 제 2 홀의 내부에 배치된 연결전극을 포함하고,
    상기 발광소자는 상기 연결전극에 의해 상기 액티브 전극과 전기적으로 연결된 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 홀은 상기 제 2 홀과 완전히 중첩하는 표시장치.
  3. 제 1 항에 있어서,
    상기 액티브 전극은 상기 제 1 홀 내부로 돌출된 돌출부를 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 연결전극은 상기 돌출부와 직접 접촉된 표시장치.
  5. 제 4 항에 있어서,
    상기 연결전극은 상기 돌출부의 상면, 측면, 및 하면 중 적어도 하나와 직접 접촉하는 표시장치.
  6. 제 1 항에 있어서,
    상기 액티브 전극의 적어도 일부는 상기 발광소자와 평면상 중첩된 표시장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 상기 발광소자와 평면상 중첩된 표시 장치.
  8. 제 1 항에 있어서,
    상기 액티브 전극은 폴리 실리콘 물질로 이루어진 표시장치.
  9. 제 1 항에 있어서,
    상기 발광소자는 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하며,
    상기 액티브 전극은 상기 연결전극에 의해 상기 제 1 반도체층 및 상기 제 2 반도체층 중 하나와 전기적으로 연결된 표시 장치.
  10. 제 1 항에 있어서,
    상기 오목부 및 상기 발광소자 사이에 배치된 제 2 절연층을 더 포함하는 표시장치.
  11. 제 9 항에 있어서,
    상기 발광소자는 상기 제 1 반도체층과 전기적으로 접속된 제 1 전극 및 상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하고,
    상기 연결전극, 상기 제 1 홀, 및 상기 제 2 홀은 상기 제 1 전극 또는 상기 제 2 전극과 중첩하는 표시장치.
  12. 기판;
    상기 기판 상에 배치된 발광소자 및 트랜지스터;
    상기 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극;
    상기 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극; 및
    상기 제 1 전극 및 상기 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고,
    상기 연결전극은 상기 트랜지스터의 액티브 전극과 전기적으로 접속되며, 상기 연결전극은 상기 액티브 전극의 적어도 일부분을 관통하는 표시장치.
  13. 제 12 항에 있어서,
    상기 트랜지스터는 게이트 전극 및 상기 액티브 전극을 포함하고,
    상기 액티브 전극은 상기 게이트 전극과 중첩하는 제 1 영역, 상기 제 1 영역을 사이에 두고 상기 액티브 전극의 양단에 각각 배치된 제 2 영역, 및 제 3 영역을 포함하고,
    상기 연결전극은 상기 제 1 영역의 적어도 일부를 관통하는 표시장치.
  14. 제 13 항에 있어서,
    상기 연결전극은 상기 액티브 전극의 상기 제 1 영역의 측면과 직접 접촉하는 표시장치.
  15. 제 13 항에 있어서,
    상기 액티브 전극 및 상기 발광소자 사이에 배치된 절연층을 더 포함하고,
    상기 절연층은 적어도 하나의 컨택홀을 포함하고,
    상기 적어도 하나의 컨택홀은 상기 제 1 전극 및 상기 제 1 영역과 중첩하는 표시장치.
  16. 제 15 항에 있어서,
    상기 컨택홀은 상기 제 1 전극 및 상기 제 1 영역과 수직인 표시장치.
  17. 제 12 항에 있어서,
    상기 기판은 오목부를 포함하고,
    상기 발광소자는 상기 오목부에 배치되며,
    상기 제 1 전극 및 상기 제 2 전극은 상기 오목부의 가장자리와 중첩하는 표시장치.
  18. 제 17 항에 있어서,
    상기 오목부 및 상기 발광소자 사이에 배치된 절연물질을 더 포함하는 표시장치.
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