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KR20210081679A - 반도체 장치 - Google Patents

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KR20210081679A
KR20210081679A KR1020190173878A KR20190173878A KR20210081679A KR 20210081679 A KR20210081679 A KR 20210081679A KR 1020190173878 A KR1020190173878 A KR 1020190173878A KR 20190173878 A KR20190173878 A KR 20190173878A KR 20210081679 A KR20210081679 A KR 20210081679A
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KR
South Korea
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gate structure
layer
source
disposed
semiconductor layer
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Pending
Application number
KR1020190173878A
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English (en)
Inventor
윤승찬
한동환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/038,020 priority patent/US11769830B2/en
Publication of KR20210081679A publication Critical patent/KR20210081679A/ko
Priority to US18/239,677 priority patent/US12278285B2/en
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판의 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물, 상기 제1 게이트 구조물의 양측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 제1 소스/드레인 영역들, 상기 제1 게이트 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 연장되는 수직 영역을 갖고, 제2 소스/드레인 영역들을 포함하는 반도체층, 및 상기 반도체층의 측면의 일부를 둘러싸도록 배치되는 제2 게이트 구조물을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 다양한 회로를 이루는 패턴들을 고밀도로 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 트랜지스터를 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 고집적화된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물, 상기 제1 게이트 구조물의 양측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 제1 소스/드레인 영역들, 상기 제1 게이트 구조물의 상부에 배치되는 소자 분리층, 상기 소자 분리층 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 연장되는 수직 영역을 갖고, 제2 소스/드레인 영역들을 포함하는 반도체층, 상기 수직 영역의 일부를 둘러싸도록 배치되는 제2 게이트 구조물, 상기 제1 소스/드레인 영역들에 각각 연결되는 제1 콘택 플러그들, 상기 제1 게이트 구조물에 연결되는 제2 콘택 플러그, 상기 제2 소스/드레인 영역들에 각각 연결되는 제3 콘택 플러그들, 및 상기 제2 게이트 구조물에 연결되는 제4 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물, 상기 제1 게이트 구조물의 양측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 제1 소스/드레인 영역들, 상기 제1 게이트 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 연장되는 수직 영역을 갖고, 제2 소스/드레인 영역들을 포함하는 반도체층, 및 상기 반도체층의 측면의 일부를 둘러싸도록 배치되는 제2 게이트 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직한 제1 방향을 따라 서로 이격되어 배치되는 복수의 채널층들 및 상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물을 포함하는 제1 트랜지스터, 및 상기 제1 방향을 따라 상기 제1 게이트 구조물과 이격되어 배치되며, 상기 제1 방향을 따라 연장되는 수직 영역을 갖는 반도체층 및 상기 수직 영역의 일부를 둘러싸도록 배치되는 제2 게이트 구조물을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 채널은 상기 복수의 채널층들을 따라 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제2 트랜지스터의 채널은 상기 수직 영역을 따라 상기 제1 방향으로 연장될 수 있다.
복수의 채널층들을 포함하는 반도체 소자와 수직 영역을 포함하는 반도체 소자를 수직으로 적층함으로써, 고집적화된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 회로도이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 12a 내지 도 20d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a 및 도 2b는 도 1의 반도체 장치를 각각 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2b에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 활성 영역들(105)을 포함하는 기판(101), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 복수의 채널층들(141, 142, 143)과 접촉되는 제1 소스/드레인 영역들(150A), 활성 영역들(105)과 교차하여 연장되며 복수의 채널층들(141, 142, 143)을 둘러싸는 제1 게이트 구조물(160A), 제1 게이트 구조물(160A)의 상부의 소자 분리층(125), 소자 분리층(125) 상에 배치되며 수직 영역(VR)을 갖는 반도체층(107), 및 수직 영역(VR)의 일부를 둘러싸는 제2 게이트 구조물(160B)을 포함할 수 있다. 반도체 장치(100)는, 기판 절연층(191), 제1 스페이서층들(110), 중간 반도체층(120), 제2 스페이서층(130), 층간 절연층(190), 제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)를 더 포함할 수 있다.
반도체 장치(100)는, 채널 구조물(140), 제1 소스/드레인 영역들(150A), 및 제1 게이트 구조물(160A)을 포함하는 제1 트랜지스터, 및 제2 소스/드레인 영역들(150B)을 포함하는 반도체층(107) 및 제2 게이트 구조물(160B)을 포함하는 제2 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들은 기판(101)의 상면에 수직한 방향인 z 방향을 따라 상하로 적층되어 배치될 수 있으며, 소자 분리층(125)에 의해 이격되어 배치될 수 있다.
상기 제1 트랜지스터는, 제1 게이트 구조물(160A)이 활성 영역(105)과 채널 구조물(140)의 사이 및 채널 구조물(140)의 복수의 채널층들(141, 142, 143)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조를 가질 수 있으며, MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터일 수 있다. 상기 제2 트랜지스터에서는, 반도체층(107)의 수직 영역(VR)을 둘러싸도록 제2 게이트 구조물(160B)이 배치된 수직형 전계 효과 트랜지스터(vertical FET)일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 영역(105)은 기판(101) 내에서 기판 절연층(191)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되는 형태를 갖도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 활성 핀(fin)의 구조를 가질 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 설명 방식에 따라서, 기판(101)이 활성 영역(105)을 포함하는 것으로 표현하거나, 기판(101) 상에 활성 영역(105)이 배치되는 것으로 표현할 수 있다. 실시예들에 따라, 활성 영역(105)은 제1 게이트 구조물(160A)의 양측에서 일부 리세스되며, 리세스된 활성 영역(105) 상에 제1 소스/드레인 영역들(150A)이 배치될 수 있다. 실시예들에 따라, 활성 영역(105)은 불순물들을 포함할 수 있으며, 핀 형태로 돌출된 구조가 아닌 평탄한 상면을 갖는 구조를 가질 수도 있을 것이다.
기판 절연층(191)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 기판 절연층(191)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 기판 절연층(191)은 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 기판 절연층(191)의 상면의 높이 및 형상은 도면에 도시된 형태에 한정되지는 않으며, 실시예들에서 다양하게 변경될 수 있다. 기판 절연층(191)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 제1 소스/드레인 영역들(150A)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 제1 게이트 구조물(160A)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 제1 게이트 구조물(160A)의 하부에 측면들이 위치하도록 상대적으로 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 제1 소스/드레인 영역들(150A)과 인접하는 영역에 위치하는 불순물 영역을 더 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
제1 소스/드레인 영역들(150A)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 제1 소스/드레인 영역들(150A)은 제1 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 제1 소스/드레인 영역들(150A)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면을 덮도록 배치될 수 있다. 제1 소스/드레인 영역들(150A)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다.
제1 소스/드레인 영역들(150A)은 반도체 물질로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역들(150A)은 실리콘 게르마늄(SiGe), 실리콘(Si), 실리콘 비소(SiAs), 실리콘 포스파이드(SiP), 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 제1 소스/드레인 영역들(150A)은 에피택셜층으로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역들(150A)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 제1 소스/드레인 영역들(150A)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 또한, 예시적인 실시예들에서, 제1 소스/드레인 영역들(150A)은 y 방향을 따라 인접하여 배치되는 두 개 이상의 활성 영역들(105) 상에서 서로 연결되거나 또는 합쳐진(merged) 형태를 가질 수도 있다.
제1 게이트 구조물(160A)은 활성 영역(105) 및 채널 구조물(140)의 상부에서 활성 영역(105) 및 채널 구조물(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장된 형태를 갖도록 배치될 수 있다. 제1 게이트 구조물(160A)과 교차되는 활성 영역(105) 및/또는 채널 구조물(140)에는 제1 트랜지스터의 채널이 형성될 수 있다. 제1 게이트 구조물(160A)은 복수의 채널층들(141, 142, 143) 사이에서보다 채널 구조물(140) 상에서 상대적으로 두꺼운 두께를 가질 수 있으나, 이에 한정되지는 않는다. 또한, 실시예들에 따라, 제1 게이트 구조물(160A)은 복수의 채널층들(141, 142, 143) 사이에서와 채널 구조물(140) 상에서 서로 다른 구조를 가질 수도 있을 것이다. 제1 게이트 구조물(160A)은 게이트 전극(165) 및 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 다중층으로 구성될 수도 있다.
제1 스페이서층들(110)은 채널 구조물(140)의 사이 및 채널 구조물(140) 상에서 게이트 전극(165)과 나란하게 배치될 수 있다. 게이트 전극(165)은 제1 스페이서층들(110)에 의해 제1 소스/드레인 영역들(150A)과 이격되어, 전기적으로 분리될 수 있다. 제1 스페이서층들(110)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 제1 스페이서층들(110)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 예를 들어, 제1 스페이서층들(110)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
중간 반도체층(120)은 제1 게이트 구조물(160A) 상에 배치되며, 하부의 채널 구조물(140) 및 상부의 반도체층(107)의 측면들과 실질적으로 공면인 측면들을 가질 수 있다. 중간 반도체층(120)은 반도체 물질, 예를 들어 실리콘(Si)을 포함할 수 있다. 중간 반도체층(120)은 에피택셜층일 수 있다. 다만, 실시예들에 따라, 중간 반도체층(120)은 생략될 수도 있다.
소자 분리층(125)은 제1 게이트 구조물(160A)의 상부에서 중간 반도체층(120) 상에 배치되며, 채널 구조물(140), 중간 반도체층(120), 및 반도체층(107)의 측면들과 실질적으로 공면인 측면들을 가질 수 있다. 소자 분리층(125)은 하부의 제1 트랜지스터와 상부의 제2 트랜지스터를 전기적 및 물리적으로 분리하는 층일 수 있다. 소자 분리층(125)은 절연 물질, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
반도체층(107)은 소자 분리층(125) 상에 배치되며, 상단 및 하단에 각각 위치하는 제2 소스/드레인 영역들(150B)을 포함할 수 있다. 제2 소스/드레인 영역들(150B)은 반도체층(107) 내의 불순물 영역으로 이루어질 수 있다. 따라서, 제2 소스/드레인 영역들(150B)의 경계는 도 2a 및 도 2b에서 점선으로 표시하였으나 이에 한정되지는 않는다. 또한, 반도체층(107)은 평탄한 하부 영역으로부터 상부로 돌출된 수직 영역(VR)을 가질 수 있다. 수직 영역(VR)은 핀 형태로 상부로 연장될 수 있다. 상부의 제2 소스/드레인 영역(150B)은 수직 영역(VR)의 상단에 위치할 수 있다. 하부의 제2 소스/드레인 영역(150B)에서, 상기 하부 영역은, 채널 구조물(140), 중간 반도체층(120), 및 소자 분리층(125)의 측면들과 실질적으로 공면인 측면들을 가질 수 있다.
반도체층(107)은 반도체 물질로 이루어질 수 있다. 예를 들어, 반도체층(107)은 실리콘 게르마늄(SiGe), 실리콘(Si), 실리콘 비소(SiAs), 실리콘 포스파이드(SiP), 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 반도체층(107)은 에피택셜층으로 이루어질 수 있다. 예를 들어, 반도체층(107)은 제1 도전형의 불순물들을 포함할 수 있으며, 제2 소스/드레인 영역들(150B)에서는 제2 도전형의 불순물들을 포함할 수 있다. 제2 소스/드레인 영역들(150B) 내의 불순물들은 제1 소스/드레인 영역들(150A) 내의 불순물들과 동일하거나 다른 도전형을 가질 수 있다.
제2 게이트 구조물(160B)은 반도체층(107)의 수직 영역(VR)의 일부를 둘러싸도록 배치될 수 있다. 제2 게이트 구조물(160B)은 수직 영역(VR)을 소정 높이의 범위에서 둘러쌀 수 있다. 도 1에 도시된 것과 같이, 제2 게이트 구조물(160B)은 평면도 상에서 전체가 제1 게이트 구조물(160A)과 중첩되도록 배치될 수 있다. 제2 게이트 구조물(160B)은 평면 상에서 제1 게이트 구조물(160A)보다 작은 면적을 가지며 제1 게이트 구조물(160A)의 상부에 배치될 수 있다. 또한, 제2 게이트 구조물(160B)은 소자 분리층(125)의 일부가 노출되도록, 평면 상에서 반도체층(107)의 일부 및 소자 분리층(125)의 일부와 중첩되도록 배치될 수 있다. 제2 게이트 구조물(160B)은 일 방향에서 제2 스페이서층(130)의 상면을 따라 연장되는 수평 연장부(HR)를 가질 수 있으며, 수평 연장부(HR)에서 제4 콘택 플러그(185)와 연결될 수 있다.
제2 게이트 구조물(160B)은 게이트 전극(167) 및 게이트 전극(167)과 반도체층(107) 사이의 게이트 유전층(164)을 포함할 수 있다. 게이트 유전층(164)은 게이트 전극(167)의 내측면 및 하면을 덮도록, 반도체층(107)의 측면으로부터 제2 스페이서층(130) 상으로 연장될 수 있다. 게이트 유전층(164) 및 게이트 전극(167)의 물질에 대해서는, 상술한 게이트 유전층(162) 및 게이트 전극(165)에 대한 설명이 동일하게 적용될 수 있다.
제2 스페이서층(130)은 제2 게이트 구조물(160B)과 반도체층(107)의 사이에 배치되어 제2 게이트 구조물(160B)을 반도체층(107)과 이격시킬 수 있다. 게이트 전극(167)은 제2 스페이서층들(130)에 의해 하부의 제2 소스/드레인 영역들(150B)과 이격되어, 전기적으로 분리될 수 있다. 제2 스페이서층(130)은 서로 다른 물질을 포함하는 제1 및 제2 층(132, 134)을 포함할 수 있다. 다만, 실시예들에 따라, 제2 스페이서층(130)은 하나의 층으로 이루어질 수도 있을 것이다. 제2 스페이서층(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 예를 들어, 제1 층(132)은 질화물층이고, 제2 층(134)은 산화물층일 수 있다.
제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)는, 층간 절연층(190)을 관통하여 하부로 연장될 수 있다. 제1 콘택 플러그들(170A, 170B)은 제1 소스/드레인 영역들(150A)과 연결되고, 제2 콘택 플러그(175)는 제1 게이트 구조물(160A)과 연결될 수 있다. 제3 콘택 플러그들(180A, 180B)은 제2 소스/드레인 영역들(150B)과 연결되고, 제4 콘택 플러그(185)는 제2 게이트 구조물(160B)과 연결될 수 있다.
제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)는, 서로 다른 높이를 가질 수 있으며, 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)의 크기는 실시예들에서 다양하게 변경될 수 있다.
제1 콘택 플러그들(170A, 170B)은 층간 절연층(190)을 관통하며, 제1 소스/드레인 영역들(150A)을 소정 깊이로 리세스하여 배치될 수 있으나, 이에 한정되지는 않는다. 제2 콘택 플러그(175)는 채널 구조물(140) 및 반도체층(107)의 외측에서, y 방향을 따른 제1 게이트 구조물(160A)의 일 측에 배치될 수 있다. 제2 콘택 플러그(175)는 층간 절연층(190)을 관통하며, 게이트 전극(165)을 소정 깊이로 리세스하여 배치될 수 있으나, 이에 한정되지는 않는다. 제3 콘택 플러그들(180A, 180B)은 층간 절연층(190)을 관통하고 각각 제2 소스/드레인 영역들(150B)에 연결될 수 있다. 상부의 제2 소스/드레인 영역(150B)과 연결되는 제3 콘택 플러크(180B)는 평면 상에서 제2 소스/드레인 영역(150B)보다 작은 크기를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 제3 콘택 플러크(180B)는 제2 소스/드레인 영역(150B)보다 y 방향을 따라 확장된 형태를 가질 수도 있다. 하부의 제2 소스/드레인 영역(150B)과 연결되는 제3 콘택 플러크(180A)는, 제2 게이트 구조물(160B)이 배치되지 않은 영역에서, 제2 스페이서층(130)을 관통하여 반도체층(107)의 하부 영역과 연결될 수 있다. 제4 콘택 플러그(185)는 제2 게이트 구조물(160B)의 수평 연장부(HR)에서 게이트 전극(167)과 연결될 수 있다.
제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)는, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 또한, 실시예들에 따라, 제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)는, 최외곽의 베리어층 및/또는 단부에 배치된 실리사이드층과 같은 금속-반도체층을 포함할 수 있다.
층간 절연층(190)은 기판 절연층(191), 제1 소스/드레인 영역들(150A), 및 제2 게이트 구조물(160B) 등을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다. 층간 절연층(190)은 제1 층간 절연층(192) 및 제2 게이트 구조물(160B) 상부의 제2 층간 절연층(194)을 포함할 수 있다. 제1 및 제2 층간 절연층들(192, 194)은 동일하거나 다른 물질을 포함할 수 있다. 다만, 반도체 장치(100)의 제조 공정에 따라, 실시예들에서 층간 절연층(190)은 다양한 형태로 배치되는 복수의 층들을 포함할 수 있다.
반도체 장치(100)에서, 하부의 제1 트랜지스터에서는, 제1 소스/드레인 영역들(150A)이 x 방향을 따라 서로 이격되어 배치되며, 제1 트랜지스터의 채널이 활성 영역(105) 및 복수의 채널층들(141, 142, 143)을 따라 x 방향으로 연장되도록 형성될 수 있다. 상부의 제2 트랜지스터에서는, 제2 소스/드레인 영역들(150B)이 y 방향을 따라 서로 이격되어 배치되며, 채널이 반도체층(107)의 수직 영역(VR)을 따라 y 방향으로 연장되도록 형성될 수 있다. 이와 같이, 반도체 장치(100)에서는 채널의 방향이 서로 수직한 트랜지스터들이 기판(101) 상에 상하로 중첩되어 배치됨으로써, 고집적화된 반도체 장치(100)가 구현될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다. 도 3a는 전면 사시도이고, 도 3b는 후면 사시도이며, 도 3a 및 도 3b에서는 이해를 돕기 위하여 제2 스페이서층(130) 및 층간 절연층(190)과 같은 일부 구성은 생략하고 도시하였다.
도 3a 및 도 3b를 참조하면, 반도체 장치(100a)에서는, 하부의 제2 소스/드레인 영역(150B)과 연결되는 제3 콘택 플러그(180Aa) 및 제2 게이트 구조물(160B)과 연결되는 제4 콘택 플러그(185a)의 배치가 도 1 내지 도 2b의 실시예에서와 다를 수 있다. 제3 콘택 플러그(180Aa) 및 제4 콘택 플러그(185a)는 제2 게이트 구조물(160B)의 x 방향을 따른 일측에서, y 방향을 따라 나란히 배치될 수 있다. 따라서, 제2 게이트 구조물(160B)은 제3 콘택 플러그(180Aa)가 연장되는 하부에는 배치되지 않도록 패터닝될 수 있다. 이러한 제3 콘택 플러그(180Aa) 및 제4 콘택 플러그(185a)의 배치에 의해, 반도체 장치(100a)의 x 방향에서의 폭을 최소화할 수 있다. 본 실시예에서는 상부의 제2 소스/드레인 영역(150B)과 연결되는 제3 콘택 플러그(180B)가 제2 소스/드레인 영역(150B)의 상면보다 큰 크기를 가질 수 있으나, 이에 한정되지는 않는다.
본 실시예에서, 제1 게이트 구조물(160A)은 채널 구조물(140)의 사이 및 채널 구조물(140)의 상부에서 실질적으로 동일한 두께를 가질 수 있다. 또한, 제1 소스/드레인 영역들(150A)의 상면은 제1 게이트 구조물(160A)의 최상면과 실질적으로 공면을 이룰 수 있다.
또한, 반도체 장치(100a)는 중간 반도체층(120)을 포함하지 않을 수 있다. 이에 따라, 최상부의 제1 게이트 구조물(160A) 상에는 제1 게이트 구조물(160A)의 최상면과 접하도록 소자 분리층(125)이 배치될 수 있다. 또한, 제1 스페이서층(110)은 제1 게이트 구조물(160A)과 접하는 내측면이 굴곡지지 않은 형상을 가질 수 있다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
도 4 및 도 5를 참조하면, 반도체 장치(100b)에서, 반도체층(107b)은 서로 이격되어 배치되는 복수의 수직 영역들(VR)을 가질 수 있다. 예를 들어, 반도체층(107b)은 x 방향을 따라 이격되어 배치되는 복수의 수직 영역들(VR)을 가질 수 있으며, 이에 따라 반도체층(107b)의 상부에 위치한 복수의 제2 소스/드레인 영역들(150B1, 150B2, 150B3)를 가질 수 있다. 제3 콘택 플러그(180Bb)는 상부의 복수의 제2 소스/드레인 영역들(150B1, 150B2, 150B3)의 상면들에 공통으로 접하여 복수의 제2 소스/드레인 영역들(150B1, 150B2, 150B3)에 공통으로 연결될 수 있다. 이와 같이, 반도체 장치(100b)에서는 복수의 수직 영역들(VR)의 개수를 조절함으로써, 제2 트랜지스터의 전류량을 최적화할 수 있다. 또한, 예시적인 실시예들에서, 수직 영역들(VR)의 높이를 조절함으로써, 전압 특성과 같은 제2 트랜지스터의 전기적 특성을 최적화할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 회로도이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도 및 단면도이다.
먼저, 도 6을 참조하면, 인버터는 구동 트랜지스터(TN) 및 부하 트랜지스터(TP)를 포함할 수 있다. 구동 트랜지스터(TN) 및 부하 트랜지스터(TP)의 게이트는 입력 전압 라인(Vin)에 연결되고, 부하 트랜지스터(TP)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다. 구동 트랜지스터(TN)의 소스는 접지 전압 라인(Vss)에 연결되며, 구동 트랜지스터(TN) 및 부하 트랜지스터(TP)의 드레인들은 출력 전압 라인(Vout)에 연결될 수 있다.
도 7 및 도 8을 참조하면, 반도체 장치(100c)는 도 6의 인버터를 포함하며, 도 1 내지 도 2b의 실시예에서와 달리, 제1 게이트 구조물(160A)의 게이트 전극(165) 및 제2 게이트 구조물(160Bc)의 게이트 전극(167)이 서로 연결될 수 있다. 또한, 제1 콘택 플러그들(170B), 콘택 구조물들(170c), 제2 콘택 플러그(175), 및 제3 콘택 플러그들(180B)의 네 개의 콘택 플러그들을 포함할 수 있다.
도 7에 도시된 것과 같이, 제1 게이트 구조물(160A)의 게이트 전극(165)은 제2 게이트 구조물(160Bc)의 게이트 전극(167)과 연결될 수 있다. 구체적으로, 제2 게이트 구조물(160Bc)은 y 방향을 따라 일측으로 연장되어 반도체층(107)의 외측에서 제1 게이트 구조물(160A)과 연결될 수 있다. 따라서, 제1 게이트 구조물(160A)의 게이트 전극(165)과 제2 게이트 구조물(160Bc)의 게이트 전극(167)이 제2 콘택 플러그(175)에 의해 공통으로 입력 전압 라인(Vin)에 연결될 수 있다.
도 8에서, 좌측의 제1 소스/드레인 영역(150A) 및 하부의 제2 소스/드레인 영역(150B)은 하나의 콘택 플러그 구조물(170c)에 의해 공통으로 출력 전압 라인(Vout)에 연결될 수 있다. 콘택 플러그 구조물(170c)은 상부에서 반도체층(107)과 연결되고 절곡되어 하부에서 좌측의 제1 소스/드레인 영역(150A)과 연결되도록 배치될 수 있다. 다만, 실시예들에 따라, 좌측의 제1 소스/드레인 영역(150A) 및 하부의 제2 소스/드레인 영역(150B)은 각각 콘택 플러그에 연결된 후, 상부의 배선 라인에 의해 서로 전기적으로 연결될 수도 있을 것이다.
반도체 장치(100c)에서, 예를 들어, 채널 구조물(140) 및 제1 게이트 구조물(160A)을 포함하는 하부의 제1 트랜지스터는 PMOS 트랜지스터이고, 반도체층(107) 및 제2 게이트 구조물(160Bc)을 포함하는 상부의 제2 트랜지스터는 NMOS 트랜지스터일 수 있다. 이 경우, 상기 제1 트랜지스터에서는 제1 소스/드레인 영역들(150A)이 실리콘 게르마늄(SiGe)을 포함하게 형성함으로써, 제1 트랜지스터의 채널에 응력을 가하여 정공의 이동도(mobility)를 향상시킬 수 있다. 반도체 장치(100c)는 이와 같이 트랜지스터의 전기적 특성을 확보하면서도, 인버터를 구성하는 두 개의 트랜지스터들을 수직하게 적층하여 배치함으로써, 면적을 최소화할 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다. 도 9a는 전면 사시도이고, 도 9b는 후면 사시도이며, 도 9a 및 도 9b에서는 이해를 돕기 위하여 제2 스페이서층(130) 및 층간 절연층(190)과 같은 일부 구성은 생략하고 도시하였다.
도 9a 및 도 9b를 참조하면, 반도체 장치(100d)에서는, 도 7 및 도 8의 실시예에서와 달리, 인버터를 이루는 제1 게이트 구조물(160A)은 채널 구조물(140)의 사이 및 채널 구조물(140)의 상부에서 실질적으로 동일한 두께를 가질 수 있다. 또한, 제1 소스/드레인 영역들(150A)의 상면은 제1 게이트 구조물(160A)의 최상면과 실질적으로 공면을 이룰 수 있다. 반도체 장치(100d)는 중간 반도체층(120)을 포함하지 않을 수 있다. 이에 따라, 최상부의 제1 게이트 구조물(160A) 상에는 제1 게이트 구조물(160A)의 최상면과 접하도록 소자 분리층(125)이 배치될 수 있다. 제1 스페이서층(110)은 제1 게이트 구조물(160A)과 접하는 내측면이 굴곡지지 않은 형상을 가질 수 있다.
제2 게이트 구조물(160Bc)의 게이트 전극(167)은 y 방향을 따른 일측에서 절곡되어 연장되어 제1 게이트 구조물(160A)의 게이트 전극(165)과 연결될 수 있다. 다만, 예시적인 실시예에서, 게이트 전극(167)은 절곡되지 않고, 상대적으로 y 방향에서 넓은 폭으로 형성되어 게이트 전극(165)과 연결될 수도 있을 것이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 10을 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. 상기 제1 및 제2 인버터들 중 적어도 하나는 도 7 내지 도 9b를 참조하여 상술한 실시예들에 따른 구조를 가질 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 11을 참조하면, 반도체 장치(100e)는 도 10의 SRAM 소자에서 제1 및 제2 인버터들을 포함하는 영역을 도시한다. 반도체 장치(100e)는 도 7의 반도체 장치(100c)와 실질적으로 동일한 장치 두 개가 서로 대칭적으로 인접하게 배치된 구조를 가질 수 있다. 반도체 장치(100e)는 제1 내지 제3 배선 라인들(210, 220, 230)을 더 포함할 수 있다. 하나의 인버터의 콘택 구조물(170c)은 다른 인버터의 제2 콘택 플러그(175)와 제1 배선 라인(210)에 의해 연결될 수 있다. 제2 배선 라인(220)은 두 개의 인버터들의 제1 콘택 플러그들(170B)을 서로 연결할 수 있다. 제3 배선 라인(230)은 두 개의 인버터들의 제3 콘택 플러그들(180B)을 서로 연결할 수 있다. 다만, 실시예들에서, 제1 내지 제3 배선 라인들(210, 220, 230)의 형상 및 구조는 다양하게 변경될 수 있으며, 이에 따라, 제1 콘택 플러그들(170B), 콘택 구조물들(170c), 제2 콘택 플러그(175), 및 제3 콘택 플러그들(180B)의 형상 및 위치도 변경될 수 있다.
도 12a 내지 도 20d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 12a 내지 도 20d에서는 도 1 내지 도 2b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 평면도 및 평면도의 A-A', B-B', 및 C-C'를 따른 단면들을 도시한다.
도 12a 내지 도 12d를 참조하면, 기판(101) 상에 제1 희생층들(GS1) 및 채널층들(141, 142, 143)을 교대로 적층하고, 중간 반도체층(120), 분리 희생층(IS), 및 반도체층(107)을 형성하여 반도체 구조물을 형성한 후, 상기 반도체 구조물을 패터닝할 수 있다.
제1 희생층들(GS1)은 후속 공정을 통해 도 2a 및 도 2b와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 분리 희생층(IS)은 후속 공정을 통해 도 2a 및 도 2b와 같이 소자 분리층(125)으로 교체되는 층일 수 있다. 제1 희생층들(GS1), 채널층들(141, 142, 143), 중간 반도체층(120), 분리 희생층(IS), 및 반도체층(107)은 모두 반도체 물질을 포함하는 반도체 구조물일 수 있으며, 예를 들어, 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다.
제1 희생층들(GS1)은, 채널층들(141, 142, 143), 중간 반도체층(120), 및 반도체층(107)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 분리 희생층(IS)은 중간 반도체층(120) 및 반도체층(107)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 상기 반도체 구조물은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 제1 희생층들(GS1) 및 분리 희생층(IS)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143), 중간 반도체층(120), 및 반도체층(107)은 실리콘(Si)을 포함할 수 있다.
상기 반도체 구조물은 기판(101)의 상면에 성장될 수 있다. 상기 반도체 구조물의 형성 후, 반도체층(107)을 패터닝하여 수직 영역(VR)을 형성할 수 있다. 또한, 상부에 형성한 제1 층(132)을 마스크로 이용하여 상기 반도체 구조물 전체도 패터닝될 수 있다. 반도체층(107)은 상부 및 하부 영역에 불순물들을 포함할 수 있으며, 상기 불순물들에 의해 제2 소스/드레인 영역들(150B)이 형성될 수 있다. 상기 불순물들은 반도체층(107)의 형성 공정 중에 인-시추(in-situ)로 도핑되거나, 후속에서 이온 주입 공정을 이용하여 반도체층(107)에 주입될 수 있다.
도 13a 내지 도 13d를 참조하면, 기판 절연층(191)을 형성한 후, 분리 희생층(IS)을 제거하여 제1 터널부(LT1)를 형성할 수 있다.
기판 절연층(191)은 x 방향에서는 상기 반도체 구조물의 양측을 채우도록 형성되고, y 방향에서는 상기 반도체 구조물의 측면을 상부로부터 일부 노출시키도록 상기 반도체 구조물의 측면으로부터 수평하게 연장된 영역을 갖도록 형성될 수 있다. 상기 수평 연장 영역에서, 기판 절연층(191)은 중간 반도체층(120)의 하면보다 높은 상면을 갖도록 형성될 수 있다.
기판 절연층(191)에 의해 노출된 분리 희생층(IS)은 반도체층(107) 및 중간 반도체층(120)에 대하여 선택적으로 제거되어 제1 터널부(LT1)를 형성할 수 있다.
도 14a 내지 도 14d를 참조하면, 제1 터널부(LT1)에 소자 분리층(125)을 형성하고, 제2 스페이서층(130)을 형성할 수 있다.
소자 분리층(125)은 산화(oxidation) 공정 또는 절연 물질의 증착 공정에 의해 형성할 수 있다. 소자 분리층(125)은 제1 터널부(LT1)를 채우도록 형성될 수 있다. 실시예들에 따라, 본 단계에서 제1 터널부(LT1) 상하의 반도체층(107) 및 중간 반도체층(120)의 일부가 산화되어 두께가 감소될 수도 있으며, 중간 반도체층(120)이 완전히 산화될 수도 있다.
제2 스페이서층(130)은 제1 층(132) 상에 제2 층(134)을 형성함으로써 형성될 수 있다. 제2 층(134)은 상술한 소자 분리층(125)의 형성 공정에 의해 형성될 수 있다. 또는, 제2 층(134)은 별도의 증착 공정에 의해 형성될 수 있다. 제1 층(132)은 수직 영역(VR) 상에 잔존하여 마스크층(132M)으로 이용될 수 있다. 실시예들에 따라, 마스크층(132M) 상에도 제2 층(134)이 형성될 수 있으며, 마스크층(132M) 상의 제2 층(134)은 평탄화 공정 등에 의해 제거되거나, 잔존할 수 있다. 기판 절연층(191)은 활성 영역(105)의 상면의 높이와 유사한 상면 높이를 갖도록 상부 영역이 제거될 수 있다.
도 15a 내지 도 15d를 참조하면, 제2 희생층(SG2)을 형성하여 반도체 구조믈을 일부 제거하여 리세스 영역(RC)을 형성할 수 있다.
제2 희생층(SG2)은 마스크층으로 기능할 수 있으며, 도 15a에 도시된 것과 같이, 평면도 상에서 도 1 내지 도 2b의 제1 게이트 구조물(160A)에 대응되는 위치에 형성되도록 패터닝될 수 있다. 제2 희생층(SG2)을 이용하여 반도체 구조물 및 활성 영역(105)의 일부를 제거함으로써 리세스 영역(RC)을 형성할 수 있다. 실시예들에서, 리세스 영역(RC)의 깊이는 최하부의 제1 채널층(141)의 측면들이 노출되는 범위내에서 다양하게 변경될 수 있다. 본 단계에 의해, 채널 구조물(140)의 x 방향에서의 길이가 한정되며, 하부에 형성되는 제1 트랜지스터의 채널의 길이가 결정될 수 있다.
도 16a 내지 도 16d를 참조하면, 노출된 제1 희생층들(SG1)을 측면으로부터 일부 제거하여 제1 스페이서층들(110)을 형성하고, 제1 소스/드레인 영역들(150A)을 형성할 수 있다.
제1 희생층들(SG1)은 예를 들어, 습식 식각 공정에 의해 채널 구조물(140), 중간 반도체층(120), 및 반도체층(107)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 제1 희생층들(SG1)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 제1 희생층들(SG1)의 측면의 형상은 도시된 것에 한정되지 않는다. 제1 스페이서층들(110)은 제1 희생층들(SG1)이 제거된 영역에 절연 물질을 채우고, 채널 구조물(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다.
제1 소스/드레인 영역들(150A)은 활성 영역(105) 및 채널 구조물(140)을 시드로 이용하는 선택적 에피텍셜 성장 공정을 수행하여 형성할 수 있다. 제1 소스/드레인 영역들(150A)은 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)과 측면을 통해 연결될 수 있으며, 채널층들(141, 142, 143)의 사이에서는 제1 스페이서층들(110)과 접할 수 있다.
제1 소스/드레인 영역들(150A)은, 도 16d와 같이, y 방향을 따른 단면에서는, 에피텍셜 성장 과정에서 결정면에 따른 패시트를 갖고 성장할 수 있다. 이에 의해, 제1 소스/드레인 영역들(150A)은 오각형 또는 육각형 등의 형상을 가질 수 있다. 다만, 제1 소스/드레인 영역들(150A)의 형상은 도 16d에 도시된 형태에 한정되지 않는다.
도 17a 내지 도 17d를 참조하면, 제1 층간 절연층(192)을 형성하고, 제1 희생층들(SG1) 및 제2 희생층(SG2)을 제거할 수 있다.
제1 층간 절연층(192)은 제2 희생층(SG2) 및 제1 소스/드레인 영역들(150A)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
제1 희생층들(SG1) 및 제2 희생층(SG2)은 채널 구조물(140), 제1 스페이서층들(110), 중간 반도체층(120), 반도체층(107), 및 제1 층간 절연층(192)에 대하여 선택적으로 제거될 수 있다. 이에 의해 제1 희생층들(SG1)이 제거된 영역에서 제2 터널부들(LT2)이 형성될 수 있다.
도 18a 내지 도 18d를 참조하면, 제2 터널부들(LT2) 내에 제1 게이트 구조물(160A)을 형성하고, 반도체층(107) 상에 예비 제2 게이트 구조물(160BP)을 형성할 수 있다.
제1 게이트 구조물(160A)에서, 게이트 유전층들(162)은 제2 터널부들(LT2)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 제2 터널부들(LT2)을 완전히 매립하도록 형성될 수 있다.
예비 제2 게이트 구조물(160BP)에서, 게이트 유전층들(164) 및 게이트 전극(167)은 순차적으로 제1 게이트 구조물(160A), 반도체층(107), 및 마스크층(132M)의 상부에 형성될 수 있다. 예시적인 실시예들에서, 제1 게이트 구조물(160A) 및 예비 제2 게이트 구조물(160BP)의 형성 공정은 적어도 일부가 동시에 수행될 수도 있을 것이다.
도 19a 내지 도 19d를 참조하면, 예비 제2 게이트 구조물(160BP)을 패터닝하고 상부로부터 일부 제거하여 제2 게이트 구조물(160B)을 형성할 수 있다.
먼저, 예비 제2 게이트 구조물(160BP)이 반도체층(107)의 상부에만 배치되도록 예비 제2 게이트 구조물(160BP)을 패터닝할 수 있다. 다음으로, 예비 제2 게이트 구조물(160BP)의 상단이 노출되도록 제1 층간 절연층(192)을 형성할 수 있다. 제1 층간 절연층(192)은 절연 물질을 추가적으로 증착하여 평탄화함으로써 예비 제2 게이트 구조물(160BP)의 상단 및 마스크층(130M)만 노출되도록 형성될 수 있다.
다음으로, 반도체층(107)의 상부의 제2 소스/드레인 영역(150B)이 노출되도록, 예비 제2 게이트 구조물(160BP)을 상단으로부터 소정 깊이로 제거하여 최종적으로 제2 소스/드레인 영역(150B)을 형성할 수 있다.
도 20a 내지 도 20d를 참조하면, 제2 층간 절연층(194)을 형성하고, 층간 절연층(190)을 일부 제거하여 콘택 홀들(PH)을 형성할 수 있다.
제2 층간 절연층(194)은 제2 소스/드레인 영역(150B)의 상단을 덮도록 형성할 수 있다. 이에 의해, 층간 절연층(190)이 형성될 수 있다.
콘택 홀들(PH)은 도 1 내지 도 2b의 제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)를 형성하기 위하여, 층간 절연층(190)을 상면으로부터 일부 제거하여 형성할 수 있다.
다음으로, 도 1 내지 도 2b를 함께 참조하면, 콘택 홀들(PH)에 도전성 물질을 채워, 제1 콘택 플러그들(170A, 170B), 제2 콘택 플러그(175), 제3 콘택 플러그들(180A, 180B), 및 제4 콘택 플러그(185)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
107: 반도체층 110: 제1 스페이서층
120: 중간 반도체층 125: 소자 분리층
130: 제2 스페이서층 140: 채널 구조물
141, 142, 143: 채널층 150A: 제1 소스/드레인 영역
150B: 제2 소스/드레인 영역 160A: 제1 게이트 구조물
160B: 제2 게이트 구조물 162, 164: 게이트 절연층
165, 167: 게이트 전극층 170A, 170B: 제1 콘택 플러그
175: 제2 콘택 플러그 180A, 180B: 제3 콘택 플러그
185: 제4 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 기판의 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물;
    상기 제1 게이트 구조물의 양측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 제1 소스/드레인 영역들;
    상기 제1 게이트 구조물의 상부에 배치되는 소자 분리층;
    상기 소자 분리층 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 연장되는 수직 영역을 갖고, 제2 소스/드레인 영역들을 포함하는 반도체층;
    상기 수직 영역의 일부를 둘러싸도록 배치되는 제2 게이트 구조물;
    상기 제1 소스/드레인 영역들에 각각 연결되는 제1 콘택 플러그들;
    상기 제1 게이트 구조물에 연결되는 제2 콘택 플러그;
    상기 제2 소스/드레인 영역들에 각각 연결되는 제3 콘택 플러그들; 및
    상기 제2 게이트 구조물에 연결되는 제4 콘택 플러그를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 게이트 구조물은, 평면 상에서 상기 제1 게이트 구조물보다 작은 면적을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 복수의 채널층들, 상기 소자 분리층, 및 상기 반도체층은 서로 실질적으로 공면(coplanar)인 측면들을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 복수의 채널층들의 상면 및 하면 상에서 상기 제1 게이트 구조물의 양측에 배치되는 제1 스페이서층; 및
    상기 반도체층과 상기 제2 게이트 구조물의 사이에 배치되는 제2 스페이서층을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 구조물과 상기 소자 분리층의 사이에 배치되는 중간 반도체층을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 수직 영역은, 서로 이격되어 배치되는 복수의 수직 영역들을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 일측에서 서로 연결되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 콘택 플러그 및 상기 제3 콘택 플러그는 서로 결합되어 하나의 콘택 구조물을 이루는 반도체 장치.
  9. 기판의 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물;
    상기 제1 게이트 구조물의 양측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 제1 소스/드레인 영역들;
    상기 제1 게이트 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 연장되는 수직 영역을 갖고, 제2 소스/드레인 영역들을 포함하는 반도체층; 및
    상기 반도체층의 측면의 일부를 둘러싸도록 배치되는 제2 게이트 구조물을 포함하는 반도체 장치.
  10. 기판 상에 수직한 제1 방향을 따라 서로 이격되어 배치되는 복수의 채널층들 및 상기 복수의 채널층들을 둘러싸는 제1 게이트 구조물을 포함하는 제1 트랜지스터; 및
    상기 제1 방향을 따라 상기 제1 게이트 구조물과 이격되어 배치되며, 상기 제1 방향을 따라 연장되는 수직 영역을 갖는 반도체층 및 상기 수직 영역의 일부를 둘러싸도록 배치되는 제2 게이트 구조물을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 채널은 상기 복수의 채널층들을 따라 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제2 트랜지스터의 채널은 상기 수직 영역을 따라 상기 제1 방향으로 연장되는 반도체 장치.
KR1020190173878A 2019-12-24 2019-12-24 반도체 장치 Pending KR20210081679A (ko)

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