KR20210081636A - 우선 순위 결정 회로 및 그 동작 방법 - Google Patents
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Abstract
본 기술은 전자 장치에 관한 것으로, 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로에 있어서, 상기 우선 순위 결정 회로는, 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하고, 미리 설정된 우선 순위에 따라 상기 요청 신호들에 대응하는 응답 신호들을 출력하는 것을 특징으로 한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 우선 순위 결정 회로 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 복수의 플레인들 간 동작 순서를 결정할 수 있는 우선 순위 결정 회로 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 우선 순위 결정 회로는, 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로에 있어서, 상기 우선 순위 결정 회로는, 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하고, 미리 설정된 우선 순위에 따라 상기 요청 신호들에 대응하는 응답 신호들을 출력하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 우선 순위 결정 회로는, 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로에 있어서, 상기 우선 순위 결정 회로는, 상기 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하고, 상기 요청 신호들을 지연시킨 지연된 요청 신호들을 출력하는 요청 신호 지연부, 상기 요청 신호들 및 상기 지연된 요청 신호들을 기초로 쓰기 포인터 및 읽기 포인터를 생성하는 쓰기 읽기 포인터 출력부, 상기 쓰기 포인터를 기초로 데이터를 저장하고, 상기 쓰기 포인터에 따라 생성된 쓰기 인에이블 신호를 기초로 상기 저장된 데이터를 출력하는 선입선출 레지스터, 상기 선입선출 레지스터로부터 출력된 레지스터 데이터 및 상기 읽기 포인터에 따라 생성된 읽기 인에이블 신호를 기초로 선입선출 데이터를 출력하는 멀티 플렉서 및 상기 선입선출 데이터 및 상기 지연된 요청 신호들을 기초로 상기 복수의 마이크로 컨트롤러들 중 어느 하나의 동작의 개시 또는 종료를 지시하는 응답 신호들을 출력하는 응답 신호 생성부를 포함할 수 있다.
본 발명의 실시 예에 따른 우선 순위 결정 회로의 동작 방법은, 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로의 동작 방법에 있어서, 상기 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하는 단계 및 미리 설정된 우선 순위에 따라 상기 요청 신호들에 대응하는 응답 신호들을 출력하는 단계를 포함할 수 있다.
본 기술에 따르면, 마이크로 컨트롤러로부터 수신된 요청을 기초로 쓰기 포인터 및 읽기 포인터를 설정하고, 설정된 쓰기 포인터 및 읽기 포인터를 기초로 마이크로 컨트롤러가 동작을 개시하기 위한 응답을 출력함으로써 복수의 플레인들간 중첩되지 않고 동작이 수행될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 복수의 플레인들에 각각 대응하는 마이크로 컨트롤러들 및 우선 순위 결정 회로를 설명하기 위한 도면이다.
도 5는 도 4의 우선 순위 결정 회로의 구성을 설명하기 위한 도면이다.
도 6은 도 5의 요청 신호 지연부 및 쓰기 읽기 포인터 생성부를 설명하기 위한 도면이다.
도 7은 도 5의 요청 신호 지연부에 입력되는 마스킹 신호를 설명하기 위한 도면이다.
도 8은 도 5의 선입선출 레지스터, 멀티 플렉서 및 응답 신호 생성부를 설명하기 위한 도면이다.
도 9는 복수의 마이크로 컨트롤러로부터 다른 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 10은 도 9의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 11은 복수의 마이크로 컨트롤러로부터 동일한 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 12는 도 11의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 13은 우선 순위 결정 회로로 입력되는 요청 신호 및 우선 순위 결정 회로로부터 출력되는 응답 신호를 설명하기 위한 도면이다.
도 14는 요청 신호 및 응답 신호를 기초로 설정되는 쓰기 인에이블 신호와 읽기 인에이블 신호 및 선입선출 레지스터에 저장되는 데이터를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 복수의 플레인들에 각각 대응하는 마이크로 컨트롤러들 및 우선 순위 결정 회로를 설명하기 위한 도면이다.
도 5는 도 4의 우선 순위 결정 회로의 구성을 설명하기 위한 도면이다.
도 6은 도 5의 요청 신호 지연부 및 쓰기 읽기 포인터 생성부를 설명하기 위한 도면이다.
도 7은 도 5의 요청 신호 지연부에 입력되는 마스킹 신호를 설명하기 위한 도면이다.
도 8은 도 5의 선입선출 레지스터, 멀티 플렉서 및 응답 신호 생성부를 설명하기 위한 도면이다.
도 9는 복수의 마이크로 컨트롤러로부터 다른 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 10은 도 9의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 11은 복수의 마이크로 컨트롤러로부터 동일한 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 12는 도 11의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 13은 우선 순위 결정 회로로 입력되는 요청 신호 및 우선 순위 결정 회로로부터 출력되는 응답 신호를 설명하기 위한 도면이다.
도 14는 요청 신호 및 응답 신호를 기초로 설정되는 쓰기 인에이블 신호와 읽기 인에이블 신호 및 선입선출 레지스터에 저장되는 데이터를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 마이크로 컨트롤러 회로(150)를 포함할 수 있다. 마이크로 컨트롤러 회로(150)는 적어도 하나 이상의 마이크로 컨트롤러를 포함할 수 있다. 마이크로 컨트롤러 회로(150)에 포함된 각각의 마이크로 컨트롤러는 메모리 장치(100)에 포함된 각 플레인에 대응한다. 예를 들면, 마이크로 컨트롤러 회로(150)에 포함된 제1 마이크로 컨트롤러는 메모리 장치(100)에 포함된 제1 플레인에 대응하고, 마이크로 컨트롤러 회로(150)에 포함된 제2 마이크로 컨트롤러는 메모리 장치(100)에 포함된 제2 플레인에 대응할 수 있다. 즉, 제1 마이크로 컨트롤러는 제1 플레인에 동작이 수행되도록 제1 플레인을 제어하고, 제2 마이크로 컨트롤러는 제2 플레인에 동작이 수행되도록 제2 플레인을 제어할 수 있다.
따라서, 마이크로 컨트롤러 회로(150)는 메모리 장치(100)에 포함된 플레인들에 각각 대응하는 마이크로 컨트롤러들로 구성될 수 있다. 즉, 마이크로 컨트롤러 회로(150)에 포함된 마이크로 컨트롤러들의 수는 메모리 장치(100)에 포함된 복수의 플레인들의 수와 동일할 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 외부로부터 커맨드를 수신할 수 있다. 외부로부터 수신된 커맨드는 복수의 플레인들 중 어느 하나에 동작을 수행할 것을 지시하는 커맨드일 수 있다.
이 때, 마이크로 컨트롤러 회로(150)가 하나의 커맨드만 수신한 경우, 마이크로 컨트롤러 회로(150)에 포함된 복수의 마이크로 컨트롤러들 간 동작이 중첩될 우려가 없다.
그러나, 마이크로 컨트롤러 회로(150)가 복수의 플레인들에 수행될 둘 이상의 커맨드들을 수신한 경우, 마이크로 컨트롤러 회로(150)에 포함된 복수의 마이크로 컨트롤러들 간 동작이 중첩될 우려가 있다. 즉, 어느 하나의 플레인에서 수행되는 동작에 의해 다른 플레인에서 수행 중인 동작이 영향을 받을 수 있다.
종래에는 마이크로 컨트롤러들 간 동작의 중첩과 관계없이, 외부로부터 커맨드를 수신하면, 해당 커맨드에 대응하는 동작이 바로 플레인에 수행되도록 마이크로 컨트롤러가 동작하였다.
그러나, 플레인들이 동시에 동작함으로써 각 플레인들의 동작이 다른 플레인의 동작에 영향을 미칠 수 있기 때문에, 플레인들의 동작에 우선 순위를 결정할 필요가 있었다.
따라서, 본 발명에서, 마이크로 컨트롤러 회로(150)에 포함된 마이크로 컨트롤러들이 동작하기 전 마이크로 컨트롤러들 간 우선 순위를 결정하는 우선 순위 결정 회로(170)가 메모리 장치(100)에 포함될 수 있다.
실시 예에서, 메모리 장치(100)는 우선 순위 결정 회로(170)를 포함할 수 있다. 우선 순위 결정 회로(170)는 마이크로 컨트롤러 회로(150)에 포함된 마이크로 컨트롤러들 간 우선 순위를 결정할 수 있다. 즉, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들 사이에서 어느 하나의 마이크로 컨트롤러의 동작이 종료되면 다른 마이크로 컨트롤러가 동작할 수 있도록 제어할 수 있다.
예를 들면, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러, 제2 마이크로 컨트롤러, 제3 마이크로 컨트롤러, 제4 마이크로 컨트롤러 순으로 동작할 것으로 마이크로 컨트롤러들을 제어할 수 있다. 즉, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러 및 제2 마이크로 컨트롤러의 동작이 중첩되면, 제1 마이크로 컨트롤러가 우선적으로 동작하도록 마이크로 컨트롤러들을 제어하고, 제2 마이크로 컨트롤러 및 제3 마이크로 컨트롤러의 동작이 중첩되면, 제2 마이크로 컨트롤러가 우선적으로 동작하도록 마이크로 컨트롤러들을 제어하고, 제3 마이크로 컨트롤러 및 제4 마이크로 컨트롤러의 동작이 중첩되면, 제3 마이크로 컨트롤러가 우선적으로 동작하도록 마이크로 컨트롤러들을 제어할 수 있다.
그러나, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들 간 동작이 중첩되지 않으면, 마이크로 컨트롤러로부터 요청 받은 순서대로 동작하도록 제어할 수 있다. 즉, 제1 내지 제4 마이크로 컨트롤러 중 어느 하나의 동작이 종료된 이후 다음 마이크로 컨트롤러에 대한 요청을 수신하면, 우선 순위 결정 회로(170)는 요청 받은 순서대로 마이크로 컨트롤러가 동작하도록 제어할 수 있다.
실시 예에서, 마이크로 컨트롤러들간 동작이 중첩될 때, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들간 우선 순위를 결정하고, 결정된 우선 순위에 따라 응답 신호를 출력할 수 있다. 제1 내지 제4 마이크로 컨트롤러 중 응답 신호에 대응하는 마이크로 컨트롤러부터 우선적으로 동작할 수 있다. 응답 신호는 위에서 설명된 바와 같이 제1 마이크로 컨트롤러, 제2 마이크로 컨트롤러, 제3 마이크로 컨트롤러, 제4 마이크로 컨트롤러 순으로 출력될 수 있다.
실시 예에서, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들간 우선 순위를 결정하기 위해, 쓰기 포인터 및 읽기 포인터를 설정할 수 있다. 쓰기 포인터 및 읽기 포인터는 요청 신호 및 지연된 요청 신호를 기초로 결정될 수 있다. 또, 쓰기 포인터 및 읽기 포인터에 따라 선입선출 레지스터에 저장되는 비트 및 멀티 플렉서로부터 출력되는 값이 설정되고, 이를 기초로 우선 순위 결정 회로(170)로부터 응답 신호가 출력될 수 있다. 즉, 결정된 우선 순위에 따라, 우선 순위 결정 회로(170)로부터 응답 신호가 출력될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 프로그램 동작 시, 전압 생성부(122)는 프로그램 전압 및 프로그램 패스 전압을 생성한 후 모든 워드 라인들에 인가될 프로그램 패스 전압을 생성할 수 있다. 그러나, 패스 전압 유지 기간으로 인해 프로그램 동작 시간이 길어질 수 있기 때문에, 본 발명에서, 프로그램 동작 시간을 단축시키기 위한 전압 생성부(122)의 동작이 개시된다.
예를 들면, 전압 생성부(122)는 패스 전압 유지 기간이 시작됨과 동시에 또는 패스 전압 유지 기간에, 각 라인들에 인가될 채널 초기화 전압 및 드레인 소스 라인 전압을 생성할 수 있다. 채널 초기화 전압은 채널 초기화 동작을 개시하기 위한 전압으로 워드 라인들에 인가될 전압이고, 드레인 소스 라인 전압은 채널 초기화 동작 시 모든 드레인 선택 라인들 및 모든 소스 선택 라인들에 인가될 전압일 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 복수의 플레인들에 각각 대응하는 마이크로 컨트롤러들 및 우선 순위 결정 회로를 설명하기 위한 도면이다.
도 4를 참조하면, 도 4는 도 1의 메모리 장치(도 1의 100)에 포함된 구성들 중 일부를 도시한다. 도 4에서, 메모리 장치는 4개의 복수의 플레인들(PLANE1~4)을 포함하는 것으로 가정한다. 제1 내지 제4 플레인(PLANE1~4)은 제1 내지 제z 메모리 블록(BLK1~BLKz)을 포함할 수 있다. 각 플레인에 포함된 제1 내지 제z 메모리 블록(BLK1~BLKz)에는 데이터가 저장될 수 있다.
다른 실시 예에서, 메모리 장치는 더 많은 수의 플레인들 또는 더 적은 수의 플레인들을 포함할 수 있다.
도 4의 마이크로 컨트롤러 회로(150)는 제1 내지 제4 마이크로 컨트롤러(150_1~4)를 포함할 수 있다. 제1 마이크로 컨트롤러(150_1)는 제1 플레인(PLANE1), 제2 마이크로 컨트롤러(150_2)는 제2 플레인(PLANE2), 제3 마이크로 컨트롤러(150_3)는 제3 플레인(PLANE3), 제4 마이크로 컨트롤러(150_4)는 제4 플레인(PLANE4)에 대응할 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 외부로부터 커맨드(CMD)를 수신할 수 있다. 외부로부터 수신된 커맨드(CMD)는 제1 내지 제4 플레인(PLANE1~4) 중 어느 하나에 동작을 수행할 것을 지시하는 커맨드일 수 있다.
따라서, 제1 내지 제4 마이크로 컨트롤러(150_1~4) 중 수신된 커맨드(CMD)에 대응하는 마이크로 컨트롤러는 플레인에 동작이 수행되기 위한 설정 신호를 출력할 수 있다. 설정 신호를 기초로 프로그램 전압, 리드 전압, 패스 전압 등의 전압들이 설정되거나, 디스차지 또는 프리차지 동작이 수행될 수 있다.
예를 들면, 외부로부터 수신된 커맨드(CMD)가 제1 플레인(PLANE1)에 프로그램 동작의 수행을 지시하는 커맨드이면, 해당 커맨드(CMD)는 마이크로 컨트롤러 회로(150)에 포함된 마이크로 컨트롤러들 중 제1 마이크로 컨트롤러(150_1)에 전달될 수 있다. 또, 수신된 커맨드(CMD)에 대응하는 동작이 제1 플레인(PLANE1)에 수행되도록, 제1 마이크로 컨트롤러(150_1)는 프로그램 전압, 패스 전압 및 비트 라인 전압 등을 설정하기 위한 제1 설정 신호(SET_SIG1)를 출력할 수 있다.
만약, 외부로부터 수신된 커맨드(CMD)가 제2 플레인(PLANE2)에 동작의 수행을 지시하는 커맨드면, 해당 커맨드(CMD)는 제2 마이크로 컨트롤러(150_2)에 전달되고, 제2 마이크로 컨트롤러(150_2)는 해당 커맨드(CMD)에 대응하는 동작이 수행되기 위한 제2 설정 신호(SET_SIG2)를 출력할 수 있다. 외부로부터 수신된 커맨드(CMD)가 제3 플레인(PLANE3)에 동작의 수행을 지시하는 커맨드면, 해당 커맨드(CMD)는 제3 마이크로 컨트롤러(150_3)에 전달되고, 제3 마이크로 컨트롤러(150_3)는 해당 커맨드(CMD)에 대응하는 동작이 수행되기 위한 제3 설정 신호(SET_SIG3)를 출력할 수 있다. 외부로부터 수신된 커맨드(CMD)가 제4 플레인(PLANE4)에 동작의 수행을 지시하는 커맨드면, 해당 커맨드(CMD)는 제4 마이크로 컨트롤러(150_4)에 전달되고, 제4 마이크로 컨트롤러(150_4)는 해당 커맨드(CMD)에 대응하는 동작이 수행되기 위한 제4 설정 신호(SET_SIG4)를 출력할 수 있다.
실시 예에서, 제1 내지 제4 마이크로 컨트롤러(150_1~4)가 제1 내지 제4 설정 신호(SET_SIG1~4)를 출력하기 전, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 우선 순위 결정 회로(170)로 제1 내지 제4 요청 신호(REQ_1~4)를 출력할 수 있다. 즉, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 커맨드(CMD)에 대응하는 동작을 수행하기 전, 동작이 우선적으로 수행되는 마이크로 컨트롤러를 결정하기 위해, 우선 순위 결정 회로(170)로 요청 신호(REQ_1~4)를 출력할 수 있다. 요청 신호(REQ_1~4)는 하이 상태 또는 로우 상태의 신호일 수 있다. 또, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 외부로부터 커맨드(CMD)를 수신한 순서대로 요청 신호를 출력할 수 있다.
실시 예에서, 제1 내지 제4 마이크로 컨트롤러(150_1~4)가 동작을 수행하기 전인 경우, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 각각 하이 상태의 요청 신호(REQ_1~4)를 출력할 수 있다. 반대로 제1 내지 제4 마이크로 컨트롤러(150_1~4)가 동작의 수행을 완료한 경우, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 각각 로우 상태의 요청 신호(REQ_1~4)를 출력할 수 있다. 우선 순위 결정 회로(170)는 하이 상태 또는 로우 상태의 요청 신호(REQ_1~4)를 기초로 동작의 우선 순위를 결정할 수 있다.
나아가, 우선 순위 결정 회로(170)는 하이 상태의 요청 신호에 응답하여 하이 상태의 응답 신호를 출력하고, 로우 상태의 요청 신호에 응답하여 로우 상태의 응답 신호를 출력할 수 있다.
실시 예에서, 우선 순위 결정 회로(170)는 제1 내지 제4 마이크로 컨트롤러(150_1~4)로부터 하이 상태 또는 로우 상태의 제1 내지 제4 요청 신호(REQ_1~4)를 수신할 수 있다. 우선 순위 결정 회로(170)는 수신된 제1 내지 제4 요청 신호(REQ_1~4)를 기초로 제1 내지 제4 마이크로 컨트롤러(150_1~4) 중 동작을 우선적으로 수행할 마이크로 컨트롤러를 결정할 수 있다.
예를 들면, 우선 순위 결정 회로(170)는 제1 내지 제4 요청 신호(REQ_1~4) 중 어느 하나의 하이 상태의 신호를 수신하거나 또는 제1 내지 제4 요청 신호(REQ_1~4) 중 둘 이상의 하이 상태의 신호를 동시에 수신할 수 있다.
우선 순위 결정 회로(170)가 제1 내지 제4 요청 신호(REQ_1~4) 중 하나의 하이 상태의 요청 신호만 수신하면, 우선 순위 결정 회로(170)는 우선 순위를 결정할 필요가 없으므로, 수신한 요청 신호에 응답하여 하이 상태의 응답 신호를 출력할 수 있다. 이 때, 하이 상태의 제1 응답 신호(ACK_1)는 제1 마이크로 컨트롤러(150_1), 하이 상태의 제2 응답 신호(ACK_2)는 제2 마이크로 컨트롤러(150_2), 하이 상태의 제3 응답 신호(ACK_3)는 제3 마이크로 컨트롤러(150_3), 하이 상태의 제4 응답 신호(ACK_4)는 제4 마이크로 컨트롤러(150_4)의 동작의 개시를 지시하는 신호일 수 있다.
즉, 하나의 하이 상태의 요청 신호만 수신하면, 우선 순위 결정 회로(170)는 우선 순위를 결정하지 않고, 외부로부터 수신된 커맨드(CMD)에 대응하는 동작이 바로 수행되기 위한 응답 신호를 출력할 수 있다. 우선 순위 결정 회로(170)로로부터 응답 신호를 수신하면, 마이크로 컨트롤러는 커맨드(CMD)에 대응하는 동작을 수행하기 위한 설정 신호를 출력할 수 있다.
우선 순위 결정 회로(170)가 제1 내지 제4 요청 신호(REQ_1~4) 중 둘 이상의 하이 상태의 요청 신호들을 동시에 수신하면, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들 사이의 우선 순위를 결정할 필요가 있다. 즉, 복수의 플레인들에 동시에 동작이 수행되지 않도록, 우선 순위 결정 회로(170)는 동작이 우선적으로 수행될 마이크로 컨트롤러를 선정할 수 있다. 이 때, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1), 제2 마이크로 컨트롤러(150_2), 제3 마이크로 컨트롤러(150_3), 제4 마이크로 컨트롤러(150_4) 순으로 우선 순위를 결정할 수 있다. 우선 순위 결정 회로(170)는 결정된 우선 순위에 따라 하이 상태의 응답 신호를 출력할 수 있다.
실시 예에서, 제1 내지 제4 마이크로 컨트롤러(150_1~4)가 동작을 완료하면, 제1 내지 제4 마이크로 컨트롤러(150_1~4)는 각각 로우 상태의 제1 내지 제4 요청 신호(REQ_1~4)를 출력할 수 있다. 우선 순위 결정 회로(170)는 로우 상태의 제1 내지 제4 요청 신호(REQ_1~4)에 응답하여 로우 상태의 응답 신호를 출력할 수 있다. 이 때, 우선 순위 결정 회로(170)는 동작이 완료된 마이크로 컨트롤러에 대응하는 로우 상태의 응답 신호의 출력과 함께, 다음으로 동작이 수행될 마이크로 컨트롤러에 대응하는 하이 상태의 응답 신호를 출력할 수 있다. 즉, 로우 상태 및 하이 상태의 응답 신호가 동시에 출력됨으로써, 복수의 플레인들간 동작은 중첩되지 않도록 하면서, 복수의 플레인들에서 연속적으로 동작이 수행될 수 있다.
도 5는 도 4의 우선 순위 결정 회로의 구성을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5의 우선 순위 결정 회로(170)는 요청 신호 지연부(171), 쓰기 읽기 포인터 생성부(173), 선입선출 레지스터(175), 멀티 플렉서(177) 및 응답 신호 생성부(179)를 포함할 수 있다. 우선 순위 결정 회로(170)에 포함된 각 구성은 도 6 및 도 8을 통해 보다 상세히 설명하도록 한다.
실시 예에서, 요청 신호 지연부(171)는 제1 내지 제4 요청 신호(REQ_1~4)를 수신하고, 수신된 요청 신호들(REQ_1~4)을 지연 시킨 제1 내지 제4 지연된 요청 신호(DREQ_1~4)를 출력할 수 있다. 제1 내지 제4 요청 신호(REQ_1~4)는 각각 제1 내지 제4 마이크로 컨트롤러(150_1~4)로부터 수신될 수 있다. 제1 내지 제4 요청 신호(REQ_1~4)는 하이 상태 또는 로우 상태일 수 있다.
실시 예에서, 요청 신호 지연부(171)는 제1 내지 제4 요청 신호(REQ_1~4)와 함께 마스킹 신호들(MASKING_SIG_2~4)도 수신할 수 있다. 마스킹 신호들(MASKING_SIG_2~4)은 마이크로 컨트롤러들이 동시에 동작을 수행하지 않도록 하는 신호일 수 있다.
예를 들면, 요청 신호 지연부(171)는 제1 및 제2 마이크로 컨트롤러(150_1, 150_2)로부터 각각 하이 상태의 제1 및 제2 요청 신호(REQ_1, REQ_2)를 동시에 수신할 수 있다. 즉, 요청 신호 지연부(171)는 제1 및 제2 플레인에 동작을 지시하는 요청 신호들을 동시에 수신할 수 있다. 이 경우, 동작이 수행되지 않는 마이크로 컨트롤러에 대응하는 마스킹 신호들(MASKING_SIG_2~4)은 디폴트 값인 '1'일 수 있다. 여기서, 제1 마이크로 컨트롤러(150_1)는 다른 마이크로 컨트롤러들보다 우선적으로 동작을 수행하므로, 제1 마이크로 컨트롤러(150_1)에 대응하는 마스킹 신호는 존재하지 않을 수 있다.
제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)가 '1'이면, 지연된 요청 신호(DREQ_2~DREQ_4)는 로우 상태로 출력될 수 있다.
예를 들면, 요청 신호 지연부(171)가 제1 및 제2 마이크로 컨트롤러(150_1, 150_2)로부터 각각 하이 상태의 제1 및 제2 요청 신호(REQ_1, REQ_2)를 동시에 수신할 때, 제2 요청 신호(REQ_2)에 대응하는 제2 마스킹 신호(MASKING_SIG_2)가 하이 상태일 수 있다. 즉, 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작하도록, 제2 요청 신호(REQ_2)에 대응하는 제2 마스킹 신호(MASKING_SIG_2)가 하이 상태일 수 있다. 따라서, 제1 요청 신호(REQ_1)에 대응하는 제1 지연된 요청 신호(DREQ_1)는 하이 상태로 지연되어 출력되나, 제2 요청 신호(REQ_2)에 대응하는 제2 지연된 요청 신호(DREQ_2)는 로우 상태로 지연되어 출력될 수 있다.
결과적으로, 요청 신호 지연부(171)가 복수의 마이크로 컨트롤러들로부터 각각 하이 상태의 요청 신호들을 동시에 수신할 때, 제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)에 따라 지연된 요청 신호들이 설정되기 때문에, 마이크로 컨트롤러들 간 동작의 우선 순위가 결정될 수 있다.
실시 예에서, 쓰기 읽기 포인터 생성부(173)는 제1 내지 제4 요청 신호(REQ_1~4) 및 제1 내지 제4 요청 신호(REQ_1~4)를 각각 지연 시킨 제1 내지 제4 지연된 요청 신호(DREQ_1~4)를 수신할 수 있다. 쓰기 읽기 포인터 생성부(173)는 제1 내지 제4 요청 신호(REQ_1~4) 및 제1 내지 제4 지연된 요청 신호(DREQ_1~4)를 기초로 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4) 및 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)를 생성할 수 있다. 쓰기 읽기 포인터 생성부(173)는 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 선입선출 레지스터(175)에, 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)를 멀티 플렉서(177)로 출력할 수 있다.
실시 예에서, 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 기초로 선입선출 레지스터(175)에 데이터가 저장되고, 저장된 데이터를 기초로 제1 내지 제4 응답 신호(ACK_1~4)의 상태가 결정될 수 있다. 나아가, 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)에 의해 제1 내지 제4 응답 신호(ACK_1~4)의 상태가 결정되더라도, 추가적으로, 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)를 기초로 제1 내지 제4 응답 신호(ACK_1~4)의 상태가 결정될 수 있다.
실시 예에서, 선입선출 레지스터(175)는 쓰기 읽기 포인터 생성부(173)로부터 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 수신할 수 있다. 또, 선입선출 레지스터(175)는 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 기초로 생성된 쓰기 인에이블 신호(WT_EN)를 수신할 수 있다. 쓰기 인에이블 신호(WT_EN)는 쓰기 읽기 포인터 생성부(173) 또는 우선 순위 결정 회로(170) 내 다른 구성 요소에 의해 생성될 수 있다(미도시). 쓰기 인에이블 신호(WT_EN)의 디폴트 데이터 값은 '00'일 수 있다.
선입선출 레지스터(175)는 하이 상태에서 로우 상태로 변경되는 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4) 중 어느 하나를 수신할 때마다 제1 내지 제4 레지스터 데이터(REG_DATA1~4) 중 어느 하나를 저장할 수 있다. 저장된 제1 내지 제4 레지스터 데이터(REG_DATA1~4)는 멀티 플렉서(177)로 출력될 수 있다. 이 때, 선입선출 레지스터(175)는 쓰기 인에이블 신호(WT_EN)에 따라 멀티 플렉서(177)로 출력할 레지스터 데이터를 결정할 수 있다.
실시 예에서, 멀티 플렉서(177)는 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)를 기초로 생성된 읽기 인에이블 신호(RD_EN), 선입선출 레지스터(175)로부터 제1 내지 제4 레지스터 데이터(REG_DATA1~4)를 수신할 수 있다. 읽기 인에이블 신호(RD_EN)는 쓰기 읽기 포인터 생성부(173) 또는 우선 순위 결정 회로(170) 내 다른 구성 요소에 의해 생성될 수 있다(미도시). 읽기 인에이블 신호(RD_EN)의 디폴트 데이터 값은 '00'일 수 있다.
멀티 플렉서(177)는 읽기 인에이블 신호(RD_EN)를 기초로 제1 내지 제4 레지스터 데이터(REG_DATA1~4)를 선입선출 데이터(FIFO_OUT)로써 응답 신호 생성부(179)로 출력할 수 있다.
실시 예에서, 응답 신호 생성부(179)는 요청 신호 지연부(171)로부터 제1 내지 제4 지연된 요청 신호(DREQ_1~4), 멀티 플렉서(177)로부터 선입선출 데이터(FIFO_OUT)를 수신할 수 있다. 따라서, 응답 신호 생성부(179)는 제1 내지 제4 지연된 요청 신호(DREQ_1~4) 및 선입선출 데이터(FIFO_OUT)를 기초로 제1 내지 제4 응답 신호(ACK_1~4)를 생성하여 마이크로 컨트롤러 회로(150)로 출력할 수 있다. 이 때, 응답 신호 생성부(179)가 출력하는 제1 내지 제4 응답 신호(ACK_1~4)를 기초로, 마이크로 컨트롤러들 사이의 우선 순위가 결정될 수 있다.
도 6은 도 5의 요청 신호 지연부 및 쓰기 읽기 포인터 생성부를 설명하기 위한 도면이다.
도 6을 참조하면, 도 6의 요청 신호 지연부(171)는 도 4의 마이크로 컨트롤러 회로(도 4의 150)에 포함된 제1 내지 제4 마이크로 컨트롤러(150_1~4)에 대응하는 D 플립플롭 및 논리 게이트들을 포함할 수 있다. 또, 도 6의 쓰기 읽기 포인터 생성부(173)는 도 4의 마이크로 컨트롤러 회로(도 4의 150)에 포함된 제1 내지 제4 마이크로 컨트롤러(150_1~4)에 각각 대응하는 논리 게이트들을 포함할 수 있다. 요청 신호 지연부(171)에 포함된 제2 내지 제4 논리 게이트(171_G2~171_G4) 및 쓰기 읽기 포인터 생성부(173)에 포함된 제11 내지 제18 논리 게이트(173_G11~173_G18)는 논리곱을 구현하는 기본 디지털 논리 게이트일 수 있다.
실시 예에서, 요청 신호 지연부(171)는 도 4의 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 플립플롭(171_D1), 도 4의 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제2 플립플롭(171_D2) 및 제2 논리 게이트(171_G2), 도 4의 제3 마이크로 컨트롤러(도 4의 150_3)에 대응하는 제3 플립플롭(171_D3) 및 제3 논리 게이트(171_G3), 도 4의 제4 마이크로 컨트롤러(도 4의 150_4)에 대응하는 제4 플립플롭(171_D4) 및 제4 논리 게이트(171_G4)를 포함할 수 있다.
실시 예에서, 제2 내지 제4 논리 게이트(171_G2~171_G4)에는 반전된 마스킹 신호가 입력될 수 있다. 또, 제2 논리 게이트(171_G2)의 출력단은 제2 플립플롭(171_D2)의 입력단과 연결되고, 제3 논리 게이트(171_G3)의 출력단은 제3 플립플롭(171_D3)의 입력단과 연결되고, 제4 논리 게이트(171_G4)의 출력단은 제4 플립플롭(171_D4)의 입력단과 연결될 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 마스킹 신호가 존재하지 않기 때문에, 요청 신호 지연부(171)는 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 논리 게이트를 포함하지 않을 수 있다.
실시 예에서, 요청 신호 지연부(171) 및 쓰기 읽기 포인터 생성부(173)는 도 4의 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~4)로부터 제1 내지 제4 요청 신호(REQ_1~4)를 수신할 수 있다. 제1 내지 제4 요청 신호(REQ_1~4)는 하이 상태 또는 로우 상태일 수 있다.
제1 내지 제4 요청 신호(REQ_1~4)가 하이 상태인 경우, 제1 내지 제4 요청 신호(REQ_1~4)는 각각 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~4)의 동작의 개시를 요청하는 신호이고, 제1 내지 제4 요청 신호(REQ_1~4)가 로우 상태인 경우, 제1 내지 제4 요청 신호(REQ_1~4)는 각각 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~4)의 동작의 종료를 요청하는 신호일 수 있다.
먼저, 요청 신호 지연부(171)가 제1 내지 제4 요청 신호(REQ_1~4)를 수신하면, 요청 신호 지연부(171)는 제1 내지 제4 요청 신호(REQ_1~4)를 각각 지연시킨 제1 내지 제4 지연된 요청 신호(DREQ_1~4)를 출력할 수 있다. 이 때, 요청 신호 지연부(171)는 제1 내지 제4 요청 신호(REQ_1~4) 뿐만 아니라 마스킹 신호를 기초로 지연된 요청 신호를 출력할 수 있다.
구체적으로, 제1 마이크로 컨트롤러(도 4의 150_1)로부터 출력된 제1 요청 신호(REQ_1)는 제1 플립플롭(171_D1)에 입력되고, 제1 플립플롭(171_D1)은 제1 요청 신호(REQ_1)를 지연시킨 제1 지연된 요청 신호(DREQ_1)를 출력할 수 있다. 제1 마이크로 컨트롤러(도 4의 150_1)는 다른 마이크로 컨트롤러보다 우선적으로 동작이 수행되므로, 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 마스킹 신호는 존재하지 않을 수 있다.
또, 제2 마이크로 컨트롤러(도 4의 150_2)로부터 출력된 제2 요청 신호(REQ_2)와 함께 제2 마스킹 신호(MASKING_SIG_2)를 반전시킨 신호가 제2 논리 게이트(171_G2)에 입력될 수 있다. 이 후, 제2 논리 게이트(171_G2)로부터 제2 요청 신호(REQ_2)와 제2 마스킹 신호(MASKING_SIG_2)를 반전시킨 신호를 논리곱 연산한 신호가 출력되고, 제2 논리 게이트(171_G2)로부터 출력된 신호는 제2 플립플롭(171_D2)에 입력될 수 있다. 제2 플립플롭(171_D2)은 제2 요청 신호(REQ_2)를 지연시킨 제2 지연된 요청 신호(DREQ_2)를 출력할 수 있다.
나아가, 제3 마이크로 컨트롤러(도 4의 150_3)로부터 출력된 제3 요청 신호(REQ_3)와 함께 제3 마스킹 신호(MASKING_SIG_3)를 반전시킨 신호가 제3 논리 게이트(171_G3)에 입력될 수 있다. 이 후, 제3 논리 게이트(171_G3)로부터 제3 요청 신호(REQ_3)와 제3 마스킹 신호(MASKING_SIG_3)를 반전시킨 신호를 논리곱 연산한 신호가 출력되고, 제3 논리 게이트(171_G3)로부터 출력된 신호는 제3 플립플롭(171_D3)에 입력될 수 있다. 제3 플립플롭(171_D3)은 제3 요청 신호(REQ_3)를 지연시킨 제3 지연된 요청 신호(DREQ_3)를 출력할 수 있다.
제4 마이크로 컨트롤러(도 4의 150_4)로부터 출력된 제4 요청 신호(REQ_4)와 함께 제4 마스킹 신호(MASKING_SIG_4)를 반전시킨 신호가 제4 논리 게이트(171_G4)에 입력될 수 있다. 이 후, 제4 논리 게이트(171_G4)로부터 제4 요청 신호(REQ_4)와 제4 마스킹 신호(MASKING_SIG_4)를 반전시킨 신호를 논리곱 연산한 신호가 출력되고, 제4 논리 게이트(171_G4)로부터 출력된 신호는 제4 플립플롭(171_D4)에 입력될 수 있다. 제4 플립플롭(171_D4)은 제4 요청 신호(REQ_4)를 지연시킨 제4 지연된 요청 신호(DREQ_4)를 출력할 수 있다.
실시 예에서, 제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)는 하이 상태 또는 로우 상태일 수 있다. 제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)는 마이크로 컨트롤러들 사이의 동작의 우선 순위를 결정할 수 있다. 또, 제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)는 쓰기 읽기 포인터 생성부(173)로부터 출력되는 쓰기 포인터(WT_POINTER_1~4)에 따라 결정될 수 있다.
예를 들면, 제2 마이크로 컨트롤러(도 4의 150_2)가 동작을 수행하는 것으로 결정된 경우, 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제2 마스킹 신호(MASKING_SIG_2)는 하이 상태에서 로우 상태로 변경될 수 있다. 즉, 마스킹 신호가 하이 상태면 논리 게이트로부터 출력되는 신호는 로우 상태이기 때문에, 하이 상태의 지연된 요청 신호가 출력되지 않을 수 있다.
따라서, 마스킹 신호가 하이 상태를 계속 유지하면, 해당 마스킹 신호에 대응하는 마이크로 컨트롤러는 동작을 개시할 수 없다.
제2 내지 제4 마스킹 신호(MASKING_SIG_2~4)에 대해서는 도 7을 통해 보다 상세히 설명하도록 한다.
실시 예에서, 쓰기 읽기 포인터 생성부(173)는 도 4의 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제11 및 제12 논리 게이트(173_G11, 173_G12), 도 4의 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제13 및 제14 논리 게이트(173_G13, 173_G14), 도 4의 제3 마이크로 컨트롤러(도 4의 150_3)에 대응하는 제15 및 제16 논리 게이트(173_G15, 173_G16), 도 4의 제4 마이크로 컨트롤러(도 4의 150_4)에 대응하는 제17 및 제18 논리 게이트(173_G17, 173_G18)를 포함할 수 있다.
실시 예에서, 도 4의 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제11 논리 게이트(173_G11)에는 제1 요청 신호(REQ_1) 및 제1 지연된 요청 신호(DREQ_1)를 반전시킨 신호가 입력될 수 있다. 또, 도 4의 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제12 논리 게이트(173_G12)에는 제1 지연된 요청 신호(DREQ_1) 및 제1 요청 신호(REQ_1)를 반전시킨 신호가 입력될 수 있다. 즉, 제11 및 제12 논리 게이트(173_G11, 173_G12)에 각각 입력되는 반전 신호는 서로 다를 수 있다.
도 4의 제1 마이크로 컨트롤러(도 4의 150_1)를 제외한 제2 내지 제4 마이크로 컨트롤러(도 4의 150_2~150_4)에 각각 대응하는 논리 게이트들(173_G13~173_G18)에도 요청 신호 및 요청 신호를 지연시킨 지연된 요청 신호가 입력될 수 있다.
예를 들면, 제13 논리 게이트(173_G13)에는 제2 요청 신호(REQ_2) 및 제2 지연된 요청 신호(DREQ_2)를 반전시킨 신호, 제14 논리 게이트(173_G14)에는 제2 지연된 요청 신호(DREQ_2) 및 제2 요청 신호(REQ_2)를 반전시킨 신호가 입력되고, 제15 논리 게이트(173_G15)에는 제3 요청 신호(REQ_3) 및 제3 지연된 요청 신호(DREQ_3)를 반전시킨 신호, 제16 논리 게이트(173_G16)에는 제3 지연된 요청 신호(DREQ_3) 및 제3 요청 신호(REQ_3)를 반전시킨 신호가 입력되고, 제17 논리 게이트(173_G17)에는 제4 요청 신호(REQ_4) 및 제4 지연된 요청 신호(DREQ_4)를 반전시킨 신호, 제18 논리 게이트(173_G18)에는 제4 지연된 요청 신호(DREQ_4) 및 제4 요청 신호(REQ_4)를 반전시킨 신호가 입력될 수 있다.
실시 예에서, 제11 게이트(173_G11)로부터 제1 쓰기 포인터(WT_POINTER_1), 제13 게이트(173_G13)로부터 제2 쓰기 포인터(WT_POINTER_2), 제15 게이트(173_G15)로부터 제3 쓰기 포인터(WT_POINTER_3), 제17 게이트(173_G17)로부터 제4 쓰기 포인터(WT_POINTER_4)가 출력될 수 있다.
또, 제12 게이트(173_G12)로부터 제1 읽기 포인터(RD_POINTER_1), 제14 게이트(173_G14)로부터 제2 읽기 포인터(RD_POINTER_2), 제16 게이트(173_G16)로부터 제3 읽기 포인터(RD_POINTER_3), 제18 게이트(173_G18)로부터 제4 읽기 포인터(RD_POINTER_4)가 출력될 수 있다.
실시 예에서, 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)가 하이 상태에서 로우 상태로 변경되면, 각 쓰기 포인터에 대응하는 비트가 선입선출 레지스터(도 5의 175)에 저장될 수 있다. 나아가, 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)에 의해 결정되는 쓰기 인에이블 신호(도 5의 WT_EN)를 기초로 선입선출 레지스터(도 5의 175)에 저장된 데이터가 출력될 수 있다.
실시 예에서, 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)가 하이 상태에서 로우 상태로 변경될 때, 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~4)로부터 출력되는 응답 신호의 상태가 결정될 수 있다. 응답 신호에 따라, 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~4)는 동작을 개시 또는 종료할 수 있다.
도 7은 도 5의 요청 신호 지연부에 입력되는 마스킹 신호를 설명하기 위한 도면이다.
도 7을 참조하면, 도 7은 도 6의 요청 신호 지연부(도 6의 171)에 입력되는 제2 내지 제4 마스킹 신호(MASKING_SIG_2~MASKING_SIG_4)를 시간순으로 도시한다. 제2 마스킹 신호(MASKING_SIG_2)는 도 6의 제2 논리 게이트(도 6의 171_G2)에 반전되어 입력되고, 제3 마스킹 신호(MASKING_SIG_3)는 도 6의 제3 논리 게이트(도 6의 171_G3)에 반전되어 입력되고, 제4 마스킹 신호(MASKING_SIG_4)는 도 6의 제4 논리 게이트(도 6의 171_G4)에 반전되어 입력될 수 있다.
도 7에서, 요청 신호 지연부(도 6의 171)는 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 요청 신호(REQ_1)부터 제4 마이크로 컨트롤러(도 4의 150_4)에 대응하는 제4 요청 신호(REQ_4)까지 순차적으로 요청 신호를 수신한 것으로 가정한다. 또, 복수의 마이크로 컨트롤러들은 제1 마이크로 컨트롤러(도 4의 150_1), 제2 마이크로 컨트롤러(도 4의 150_2), 제3 마이크로 컨트롤러(도 4의 150_3), 제4 마이크로 컨트롤러(도 4의 150_4) 순으로 동작하는 것으로 가정한다.
실시 예에서, 요청 신호 지연부(도 6의 171)는 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 요청 신호(REQ_1)를 수신할 수 있다. 이 때, 제1 요청 신호(REQ_1)는 하이 상태일 수 있다. 하이 상태의 제1 요청 신호(REQ_1)는 제1 플립플롭(도 6의 171_D1)을 통해 지연되어 출력될 수 있다.
하이 상태의 제1 요청 신호(REQ_1)가 수신되면, 요청 신호 지연부(도 6의 171)는 제1 마이크로 컨트롤러(도 4의 150_1)로부터 우선적으로 동작하도록 마스킹 신호를 생성할 수 있다. 예를 들면, 도 7의 제1 열을 참조하면, 제1 마이크로 컨트롤러(도 4의 150_1)가 우선적으로 동작하기 위해, 제2 내지 제4 논리 게이트(도 6의 171_G2~171_G4)에 각각 입력되는 제2 내지 제4 마스킹 신호(MASKING_SIG_2~MASKING_SIG_4)는 하이 상태(1)로 설정될 수 있다.
도 6을 참조하면, 하이 상태의 제2 내지 제4 마스킹 신호(MASKING_SIG_2~MASKING_SIG_4)가 반전되어 로우 상태로 변경되고, 로우 상태의 신호가 제2 내지 제4 논리 게이트(도 6의 171_G2~171_G4)로 입력되면, 논리곱 연산에 따라 로우 상태의 신호가 각각 제2 내지 제4 플립플롭(도 6의 171_D2~171_D4)에 입력될 수 있다. 따라서, 제2 내지 제4 플립플롭(도 6의 171_D2~171_D4)으로부터 로우 상태의 지연된 요청 신호가 출력될 수 있다.
결과적으로, 제1 마이크로 컨트롤러(도 4의 150_1)가 우선적으로 동작하기 위해, 제2 내지 제4 마스킹 신호(MASKING_SIG_2~MASKING_SIG_4)는 하이 상태(1)로 설정될 수 있다.
이 후, 요청 신호 지연부(도 6의 171)는 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제2 요청 신호(REQ_2)를 수신할 수 있다. 이 때, 제2 요청 신호(REQ_2)는 하이 상태일 수 있다. 하이 상태의 제2 요청 신호(REQ_2)는 제2 플립플롭(도 6의 171_D2)을 통해 지연되어 출력될 수 있다.
실시 예에서, 요청 신호 지연부(도 6의 171)는 하이 상태의 제1 요청 신호(REQ_1) 또는 다른 신호와 함께 하이 상태의 제2 요청 신호(REQ_2)를 수신하거나, 또는 하이 상태의 제2 요청 신호(REQ_2)만 수신할 수 있다. 따라서, 마이크로 컨트롤러간 동작의 우선 순위를 결정하기 위해, 제2 요청 신호(REQ_2)에 대응하는 제2 마스킹 신호(MASKING_SIG_2)는 쓰기 포인터를 참조하여 설정될 수 있다.
예를 들면, 요청 신호 지연부(도 6의 171)가 하이 상태의 제2 요청 신호(REQ_2)를 수신하면, 제1 쓰기 포인터(WT_POINTER_1)에 따라 제2 마스킹 신호(MASKING_SIG_2)의 상태 결정될 수 있다. 즉, 제2 요청 신호(REQ_2)에 대응하는 제2 마이크로 컨트롤러(도 4의 150_2)보다 우선적으로 동작이 수행되어야 하는 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 쓰기 포인터(WT_POINTER_1)를 참조하여, 제2 마스킹 신호(MASKING_SIG_2)의 상태가 결정될 수 있다.
만약, 하이 상태의 제3 요청 신호(REQ_3)를 수신한 경우라면, 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 쓰기 포인터(WT_POINTER_1) 및 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제2 쓰기 포인터(WT_POINTER_2)를 참조하여 제3 마스킹 신호(MASKING_SIG_3)의 상태가 결정될 수 있다. 또, 하이 상태의 제4 요청 신호(REQ_4)를 수신한 경우라면, 제1 마이크로 컨트롤러(도 4의 150_1)에 대응하는 제1 쓰기 포인터(WT_POINTER_1), 제2 마이크로 컨트롤러(도 4의 150_2)에 대응하는 제2 쓰기 포인터(WT_POINTER_2) 및 제3 마이크로 컨트롤러(도 4의 150_3)에 대응하는 제3 쓰기 포인터(WT_POINTER_3)를 참조하여 제4 마스킹 신호(MASKING_SIG_2)의 상태가 결정될 수 있다.
실시 예에서, 요청 신호 지연부(도 6의 171)가 하이 상태의 제2 요청 신호(REQ_2)를 수신하면, 제1 쓰기 포인터(WT_POINTER_1)가 참조될 수 있다. 도 7의 제 2열을 참조하면, 제1 쓰기 포인터(WT_POINTER_1)가 로우 상태인 경우, 로우 상태의 제2 마스킹 신호(MASKING_SIG_2)가 제2 논리 게이트(도 6의 171_G2)에 입력될 수 있다. 그러나, 제1 쓰기 포인터(WT_POINTER_1)가 하이 상태인 경우, 제1 쓰기 포인터(WT_POINTER_1)가 로우 상태로 변경된 이후 로우 상태의 제2 마스킹 신호(MASKING_SIG_2)가 제2 논리 게이트(도 6의 171_G2)에 입력될 수 있다. 이 때, 제3 및 제4 마이크로 컨트롤러(도 4의 150_3, 150_4)는 동작하지 않으므로, 제3 및 제4 마스킹 신호(MASKING_SIG_3, 4)는 하이 상태일 수 있다.
이 후, 요청 신호 지연부(도 6의 171)는 하이 상태의 제3 요청 신호(REQ_3)를 수신할 수 있다. 하이 상태의 제3 요청 신호(REQ_3)가 수신되면, 제1 및 제2 쓰기 포인터(WT_POINTER_1, 2)가 참조될 수 있다. 도 7의 제 3열을 참조하면, 제1 및 제2 쓰기 포인터(WT_POINTER_1, 2)가 모두 로우 상태인 경우, 로우 상태의 제3 마스킹 신호(MASKING_SIG_3)가 제3 논리 게이트(도 6의 171_G3)에 입력될 수 있다. 이 때, 제2 마스킹 신호(MASKING_SIG_2)는 로우 상태로 변경되었으므로, 변경된 상태를 유지할 수 있다.
그러나, 제1 및 제2 쓰기 포인터(WT_POINTER_1, 2) 중 적어도 하나가 하이 상태인 경우, 하이 상태인 쓰기 포인터가 모두 로우 상태로 변경된 이후 로우 상태의 제3 마스킹 신호(MASKING_SIG_3)가 제3 논리 게이트(도 6의 171_G3)에 입력될 수 있다. 이 때, 제4 마이크로 컨트롤러(도 4의 150_4)는 동작하지 않으므로, 제4 마스킹 신호(MASKING_SIG_4)는 하이 상태일 수 있다.
도 8은 도 5의 선입선출 레지스터, 멀티 플렉서 및 응답 신호 생성부를 설명하기 위한 도면이다.
도 8을 참조하면, 도 8은 도 5의 우선 순위 결정 회로(170)에 포함된 구성 요소들 중 선입선출 레지스터(175), 멀티 플렉서(177), 응답 신호 생성부(179)를 도시한다. 선입선출 레지스터(175)는 제1 내지 제4 레지스터(REG1~4)를 포함하고, 응답 신호 생성부(179)는 제21 내지 제24 논리 게이트(179_G21~179_G24)를 포함할 수 있다.
실시 예에서, 선입선출 레지스터(175)는 쓰기 읽기 포인터 생성부(도 6의 173)로부터 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4) 및 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 기초로 생성된 쓰기 인에이블 신호(WT_EN)를 수신할 수 있다. 선입선출 레지스터(175)는 수신된 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 기초로 제1 내지 제4 레지스터(REG1~4)에 데이터를 저장하고, 쓰기 인에이블 신호(WT_EN)를 기초로 제1 내지 제4 레지스터(REG1~4)에 저장된 데이터 중 어느 하나를 출력할 수 있다. 초기에 디폴트 값으로 제1 내지 제4 레지스터(REG1~4)에 저장된 논리 데이터 값은 '0000'일 수 있다.
예를 들면, 선입선출 레지스터(175)는 하이 상태의 제1 쓰기 포인터(WT_POINTER_1)를 수신하면, 제1 레지스터(REG1)에 논리 데이터 '0001', 하이 상태의 제2 쓰기 포인터(WT_POINTER_2)를 수신하면, 제2 레지스터(REG2)에 논리 데이터 '0010', 하이 상태의 제3 쓰기 포인터(WT_POINTER_3)를 수신하면, 제3 레지스터(REG3)에 논리 데이터 '0100', 하이 상태의 제4 쓰기 포인터(WT_POINTER_4)를 수신하면, 제4 레지스터(REG4)에 논리 데이터 '1000'을 저장할 수 있다.
다른 실시 예에서, 선입선출 레지스터(175)는 쓰기 포인터를 수신한 순서대로 데이터를 저장할 수 있다. 예를 들면, 하이 상태의 제1 쓰기 포인터(WT_POINTER_1)를 수신한 후, 하이 상태의 제3 쓰기 포인터(WT_POINTER_3)를 수신한 경우라면, 제1 레지스터(REG1)에 논리 데이터 '0001', 제2 레지스터(REG2)에 논리 데이터 '0100'이 저장될 수 있다.
선입선출 레지스터(175)에 데이터가 저장되면, 쓰기 인에이블 신호(WT_EN)를 기초로 데이터가 출력될 수 있다. 실시 예에서, 제1 레지스터(REG1)로부터 출력되는 데이터는 제1 레지스터 데이터(REG_DATA1), 제2 레지스터(REG2)로부터 출력되는 데이터는 제2 레지스터 데이터(REG_DATA2), 제3 레지스터(REG3)로부터 출력되는 데이터는 제3 레지스터 데이터(REG_DATA3), 제4 레지스터(REG4)로부터 출력되는 데이터는 제4 레지스터 데이터(REG_DATA4)일 수 있다.
실시 예에서, 쓰기 인에이블 신호(WT_EN)는 디폴트값으로 논리 데이터 '00'일 수 있다. 이 후, 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4) 중 하이 상태의 어느 하나의 쓰기 포인터를 수신할 때마다, 쓰기 인에이블 신호(WT_EN)는 '00'에서 '01'로, '01'에서 '10'으로, '10'에서 '11'로 변경된 데이터값을 가질 수 있다. 선입선출 레지스터(175)는 변경된 쓰기 인에이블 신호(WT_EN)를 수신할 때마다, 제1 레지스터(REG1)부터 제4 레지스터(REG4)까지 순차적으로 저장된 데이터를 출력할 수 있다.
예를 들면, 선입선출 레지스터(175)가 '00'에서 '01'로 변경된 데이터 값을 가지는 쓰기 인에이블 신호(WT_EN)를 수신하면, 선입선출 레지스터(175)는 제1 레지스터(REG1)에 저장된 제1 레지스터 데이터(REG_DATA1)를 출력할 수 있다. 다음으로, 선입선출 레지스터(175)가 '01'에서 '10'으로 변경된 데이터 값을 가지는 쓰기 인에이블 신호(WT_EN)를 수신하면, 선입선출 레지스터(175)는 제2 레지스터(REG2)에 저장된 제2 레지스터 데이터(REG_DATA2)를 출력할 수 있다.
이 후, 선입선출 레지스터(175)가 '10'에서 '11'로 변경된 데이터 값을 가지는 쓰기 인에이블 신호(WT_EN)를 수신하면, 선입선출 레지스터(175)는 제3 레지스터(REG3)에 저장된 제3 레지스터 데이터(REG_DATA3)를 출력하고, 선입선출 레지스터(175)가 '11'에서 다시 '00'으로 변경된 데이터 값을 가지는 쓰기 인에이블 신호(WT_EN)를 수신하면, 선입선출 레지스터(175)는 제4 레지스터(REG4)에 저장된 제4 레지스터 데이터(REG_DATA4)를 출력할 수 있다.
실시 예에서, 제1 내지 제4 레지스터(REG1~4)에 저장된 데이터들이 모두 출력되면, 선입선출 레지스터(175)는 리셋될 수 있다. 선입선출 레지스터(175)가 리셋되면, 선입선출 레지스터(175)는 제1 내지 제4 쓰기 포인터(WT_POINTER_1~4)를 수신하고, 수신된 데이터를 기초로 새로운 데이터를 저장할 수 있다. 이 후, 다시 변경된 쓰기 인에이블 신호(WT_EN)를 수신할 때마다, 제1 레지스터(REG1)부터 제4 레지스터(REG4)까지 순차적으로 저장된 데이터를 출력할 수 있다.
실시 예에서, 멀티 플렉서(177)는 제1 내지 제4 레지스터(REG1~4)로부터 제1 내지 제4 레지스터 데이터(REG_DATA1~4) 중 어느 하나 및 읽기 인에이블 신호(RD_EN)를 수신할 수 있다. 읽기 인에이블 신호(RD_EN)는 제1 내지 제4 읽기 포인터(RD_POINTER_1~4)를 기초로 생성될 수 있다. 읽기 인에이블 신호(RD_EN)를 기초로 제1 내지 제4 레지스터 데이터(REG_DATA1~4)를 선입선출 데이터(FIFO_OUT)로써 응답 신호 생성부(179)로 출력할 수 있다.
실시 예에서, 읽기 인에이블 신호(RD_EN)는 디폴트값으로 논리 데이터 '00'일 수 있다. 이 후, 제1 내지 제4 읽기 포인터(RD_POINTER_1~4) 중 하이 상태의 어느 하나의 읽기 포인터를 수신할 때마다, 읽기 인에이블 신호(RD_EN)는 '00'에서 '01'로, '01'에서 '10'으로, '10'에서 '11'로 변경된 데이터값을 가질 수 있다. 멀티 플렉서(177)는 변경된 읽기 인에이블 신호(RD_EN)를 수신할 때마다, 선입선출 레지스터(175)로부터 수신된 레지스터 데이터를 선입선출 데이터(FIFO_OUT)로 출력할 수 있다. 이 때, 멀티 플렉서(177)가 처음으로 선입선출 레지스터(175)로부터 레지스터 데이터를 수신한 경우라면, 읽기 인에이블 신호(RD_EN)의 변경 유무와 관계없이 수신된 레지스터 데이터를 선입선출 데이터(FIFO_OUT)로 출력할 수 있다.
예를 들면, 멀티 플렉서(177)가 처음으로 선입선출 레지스터(175)로부터 제1 레지스터 데이터(REG_DATA1)를 수신하면, 멀티 플렉서(177)는 읽기 인에이블 신호(RD_EN)의 변경 유무와 관계없이 제1 레지스터 데이터(REG_DATA1)인 논리 데이터 '0001'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다. 이 후, 멀티 플렉서(177)는 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하기 전까지, 선입선출 레지스터(175)로부터 수신된 데이터와 관계없이 이전에 출력되었던 제1 레지스터 데이터(REG_DATA1)인 논리 데이터 '0001'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다.
멀티 플렉서(177)가 '00'에서 '01'로 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하면, 멀티 플렉서(177)는 선입선출 레지스터(175)로부터 수신된 제2 레지스터 데이터(REG_DATA2)인 논리 데이터 '0010'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다. 위에서 설명된 바와 같이, 이 후, 멀티 플렉서(177)는 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하기 전까지, 선입선출 레지스터(175)로부터 수신된 데이터와 관계없이 이전에 출력되었던 제1 레지스터 데이터(REG_DATA1)인 논리 데이터 '0001'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다.
다음으로, 멀티 플렉서(177)가 '01'에서 '10'으로 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하면, 멀티 플렉서(177)는 선입선출 레지스터(175)로부터 수신된 제3 레지스터 데이터(REG_DATA3)인 논리 데이터 '0100'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다. 이 경우도 마찬가지로, 멀티 플렉서(177)는 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하기 전까지, 선입선출 레지스터(175)로부터 수신된 데이터와 관계없이 이전에 출력되었던 제2 레지스터 데이터(REG_DATA2)인 논리 데이터 '0010'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다.
이 후, 멀티 플렉서(177)가 '10'에서 '11'로 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하면, 멀티 플렉서(177)는 선입선출 레지스터(175)로부터 수신된 제4 레지스터 데이터(REG_DATA4)인 논리 데이터 '1000'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다. 이 경우도 마찬가지로, 멀티 플렉서(177)는 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)를 수신하기 전까지, 선입선출 레지스터(175)로부터 수신된 데이터와 관계없이 이전에 출력되었던 제3 레지스터 데이터(REG_DATA3)인 논리 데이터 '0100'을 선입선출 데이터(FIFO_OUT)로 출력할 수 있다.
실시 예에서, 멀티 플렉서(177)로부터 출력된 선입선출 데이터(FIFO_OUT)는 응답 신호 생성부(179)에 포함된 제21 내지 제24 논리 게이트(179_G21~24)에 입력될 수 있다.
예를 들면, 선입선출 데이터(FIFO_OUT)가 '0001이면, 제21 내지 제23 논리 게이트(179_G21~23)에는 로우 상태(0)의 신호, 제24 논리 게이트(179_G24)에는 하이 상태(1)의 신호가 입력될 수 있다. 만약, 선입선출 데이터(FIFO_OUT)가 '0010'이면, 제21, 제22 및 제24 논리 게이트(179_G21, 179_G22, 179_G24)에는 로우 상태(0)의 신호, 제23 논리 게이트(179_G23)에는 하이 상태(1)의 신호가 입력될 수 있다.
응답 신호 생성부(179)는 선입선출 데이터(FIFO_OUT) 뿐만 아니라, 도 6의 요청 신호 지연부(도 6의 171)로부터 제1 내지 제4 지연된 요청 신호(DREQ_1~4)를 수신할 수 있다. 실시 예에서, 제1 내지 제4 지연된 요청 신호(DREQ_1~4)는 각각 제21 내지 제24 논리 게이트(179_G21~24)에 입력될 수 있다.
실시 예에서, 응답 신호 생성부(179)에 선입선출 데이터(FIFO_OUT) 및 제1 내지 제4 지연된 요청 신호(DREQ_1~4)가 입력되면, 논리곱 연산하여 생성된 제1 내지 제4 응답 신호(ACK_1~ACK_4)가 제21 내지 제24 논리 게이트(179_G21~24)로부터 출력될 수 있다.
예를 들면, 선입선출 데이터(FIFO_OUT)와 제1 지연된 요청 신호(DREQ_1)를 논리곱 연산한 제1 응답 신호(ACK_1)가 제21 논리 게이트(179_G21)로부터 출력되고, 선입선출 데이터(FIFO_OUT)와 제2 지연된 요청 신호(DREQ_2)를 논리곱 연산한 제2 응답 신호(ACK_2)가 제22 논리 게이트(179_G22)로부터 출력되고, 선입선출 데이터(FIFO_OUT)와 제3 지연된 요청 신호(DREQ_3)를 논리곱 연산한 제3 응답 신호(ACK_3)가 제23 논리 게이트(179_G23)로부터 출력되고, 선입선출 데이터(FIFO_OUT)와 제4 지연된 요청 신호(DREQ_4)를 논리곱 연산한 제4 응답 신호(ACK_4)가 제24 논리 게이트(179_G24)로부터 출력될 수 있다.
응답 신호 생성부(179)로부터 제1 내지 제4 응답 신호(ACK_1~4)가 출력되고, 제1 내지 제4 응답 신호(ACK_1~4)는 각각 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~150_4)로 출력될 수 있다. 제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~150_4)는 각각 제1 내지 제4 응답 신호(ACK_1~4)가 하이 상태 또는 로우 상태인지에 따라 동작을 개시 또는 종료할 수 있다.
제1 내지 제4 마이크로 컨트롤러(도 4의 150_1~150_4)가 제1 내지 제4 응답 신호(ACK_1~4)를 기초로 동작을 개시 또는 종료하는 방법은 도 9 이하를 통해 보다 상세히 설명하도록 한다.
도 9는 복수의 마이크로 컨트롤러로부터 다른 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 9를 참조하면, 도 9는 마이크로 컨트롤러 회로(150) 및 우선 순위 결정 회로(170)를 도시한다. 마이크로 컨트롤러 회로(150)는 제1 내지 제4 마이크로 컨트롤러(150_1~4)를 포함할 수 있다. 도 9에서, 제1 마이크로 컨트롤러(150_1), 제2 마이크로 컨트롤러(150_2), 제3 마이크로 컨트롤러(150_3), 제4 마이크로 컨트롤러(150_4) 순으로 동작의 우선 순위가 결정되는 것으로 가정한다. 다른 실시 예에서, 다른 순으로 동작의 우선 순위가 결정될 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 외부로부터 커맨드를 수신할 수 있다. 외부로부터 수신된 커맨드는 도 4의 제1 내지 제4 플레인(PLANE1~4) 중 적어도 어느 하나에 동작을 지시하는 커맨드일 수 있다.
도 9에서, 외부로부터 수신된 제1 및 제2 커맨드(CMD1, CMD2)는 각각 도 4의 제1 및 제2 플레인(PLANE1, 2)에 동작을 지시하는 커맨드인 것으로 가정한다. 따라서, 외부로부터 수신된 제1 커맨드(CMD1)는 제1 플레인(PLANE1)에 수행되는 동작을 제어하는 제1 마이크로 컨트롤러(150_1)에 제공되고, 제2 커맨드(CMD2)는 제2 플레인(PLANE2)에 수행되는 동작을 제어하는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 외부로부터 제1 커맨드(CMD1)를 가장 먼저 수신할 수 있다. 즉, 마이크로 컨트롤러 회로(150)는 제1 플레인(PLANE1)에 동작을 지시하는 커맨드를 가장 먼저 수신할 수 있다. 제1 커맨드(CMD1)는 제1 플레인(PLANE1)에 대응하는 제1 마이크로 컨트롤러(150_1)에 제공될 수 있다. 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 응답하여 하이 상태(1)의 제1 요청 신호(REQ_1)를 출력할 수 있다(①).
마이크로 컨트롤러 회로(150)가 제1 커맨드(CMD1)를 수신하기 전에 다른 커맨드를 수신하지 않았기 때문에, 또, 제1 마이크로 컨트롤러(150_1)가 가장 우선 순위로 동작하는 것으로 설정되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작을 수행할 것으로 결정할 수 있다. 따라서, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 우선으로 동작을 수행할 수 있도록, 하이 상태(1)의 제1 응답 신호(ACK_1)를 출력할 수 있다(②). 하이 상태의 제1 응답 신호(ACK_1)는 제1 마이크로 컨트롤러(150_1)의 동작의 개시를 지시하는 신호일 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)가 우선 순위 결정 회로(170)로부터 하이 상태(1)의 제1 응답 신호(ACK_1)를 수신하면, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 대응하는 동작이 제1 플레인(PLANE1)에 수행되도록 제1 플레인(PLANE1)을 제어할 수 있다. 즉, 제1 마이크로 컨트롤러(150_1)는 제1 응답 신호(ACK_1)에 응답하여 동작을 개시할 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)가 동작을 수행하는 중에, 마이크로 컨트롤러 회로(150)는 외부로부터 제2 커맨드(CMD2)를 수신할 수 있다. 즉, 제1 마이크로 컨트롤러(150_1)가 동작 중에, 마이크로 컨트롤러 회로(150)는 제2 플레인(PLANE2)에 동작을 지시하는 커맨드를 수신할 수 있다. 제2 커맨드(CMD2)는 제2 플레인(PLANE2)에 대응하는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다. 제2 마이크로 컨트롤러(150_2)는 제2 커맨드(CMD2)에 응답하여 하이 상태(1)의 제2 요청 신호(REQ_2)를 출력할 수 있다(③).
제2 마이크로 컨트롤러(150_2)가 제2 커맨드(CMD2)를 수신한 시점에 제1 마이크로 컨트롤러(150_1)가 동작 중이고, 제2 커맨드(CMD2)와 동시에 수신된 커맨드가 없기 때문에, 우선 순위 결정 회로(170)는 우선 순위를 결정하지 않을 수 있다. 즉, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 동작을 종료한 후 바로 제2 마이크로 컨트롤러(150_2)가 동작을 수행하도록 제어할 수 있다.
실시 예에서, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 동작 중에 제2 마이크로 컨트롤러(150_2)로부터 하이 상태(1)의 제2 요청 신호(REQ_2)를 수신하였으므로, 제1 마이크로 컨트롤러(150_1)로부터 로우 상태(0)의 제1 요청 신호(REQ_1)를 수신하기 전까지, 제2 마이크로 컨트롤러(150_2)에 하이 상태(1)의 제2 응답 신호(ACK_2)를 출력하지 않을 수 있다. 로우 상태(0)의 제1 요청 신호(REQ_1)는 제1 마이크로 컨트롤러(150_1)의 동작의 완료를 알리는 신호이고, 하이 상태(1)의 제2 응답 신호(ACK_2)는 제2 마이크로 컨트롤러(150_2)의 동작의 개시를 지시하는 신호일 수 일 수 있다.
실시 예에서, 우선 순위 결정 회로(170)가 제2 마이크로 컨트롤러(150_2)로부터 하이 상태(1)의 제2 요청 신호(REQ_2)를 수신하고 일정 시간이 경과한 후, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 대응하는 동작을 모두 완료할 수 있다. 제1 마이크로 컨트롤러(150_1)가 동작을 완료하면, 제1 마이크로 컨트롤러(150_1)는 동작이 완료되었음을 알리는 로우 상태(0)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력할 수 있다(④). 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 요청 신호(REQ_1)에 응답하여 로우 상태(0)의 제1 응답 신호(ACK_1)를 출력할 수 있다(⑤).
이 때, 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 응답 신호(ACK_1)와 함께 하이 상태(1)의 제2 응답 신호(ACK_2)도 출력할 수 있다(⑤). 즉, 제1 마이크로 컨트롤러(150_1)의 동작이 완료되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)의 동작을 종료시키는 로우 상태(0)의 제1 응답 신호(ACK_1)와 함께, 제2 마이크로 컨트롤러(150_2)의 동작을 개시하는 하이 상태(1)의 제2 응답 신호(ACK_2)를 출력할 수 있다. 로우 상태(0)의 제1 응답 신호(ACK_1)는 제1 마이크로 컨트롤러(150_1)에, 하이 상태(1)의 제2 응답 신호(ACK_2)는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다.
실시 예에서, 로우 상태(0)의 제1 응답 신호(ACK_1)가 제1 마이크로 컨트롤러(150_1)에 제공되면, 제1 마이크로 컨트롤러(150_1)는 동작을 종료할 수 있다. 또, 하이 상태(1)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(150_2)에 제공되면, 제2 마이크로 컨트롤러(150_2)는 동작을 개시할 수 있다.
이 후, 제2 마이크로 컨트롤러(150_2)가 제2 커맨드(CMD2)에 대응하는 동작을 모두 완료할 수 있다. 제2 마이크로 컨트롤러(150_2)가 동작을 완료하면, 제2 마이크로 컨트롤러(150_2)는 동작이 완료되었음을 알리는 로우 상태(0)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(⑥). 우선 순위 결정 회로(170)는 로우 상태(0)의 제2 요청 신호(REQ_2)에 응답하여 로우 상태(0)의 제2 응답 신호(ACK_2)를 출력할 수 있다(⑦). 로우 상태(0)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(150_2)에 제공되면, 제2 마이크로 컨트롤러(150_2)는 동작을 종료할 수 있다.
도 10은 도 9의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 도 10은 도 9의 마이크로 컨트롤러 회로(도 9의 150)에 포함된 제1 마이크로 컨트롤러 회로(도 9의 150_1, MC1) 및 제2 마이크로 컨트롤러 회로(도 9의 150_2, MC2)로부터 출력되는 요청 신호 및 우선 순위 결정 회로(도 9의 170)로부터 출력되는 응답 신호를 도시한다. MC3은 도 9의 제3 마이크로 컨트롤러(도 9의 150_3), MC4는 도 9의 제4 마이크로 컨트롤러(도 9의 150_4)일 수 있다.
도 10에서도 도 9와 마찬가지로, 제1 마이크로 컨트롤러(MC1), 제2 마이크로 컨트롤러(MC2), 제3 마이크로 컨트롤러(MC3), 제4 마이크로 컨트롤러(MC4) 순으로 우선 순위가 결정되는 것으로 가정한다.
나아가, 도 10은 우선 순위 결정 회로(170)에서 생성되는 쓰기 인에이블 신호(WT_EN) 및 읽기 인에이블 신호(RD_EN)와 도 8의 선입선출 레지스터(도 8의 175)에 포함된 제1 및 제2 레지스터(REG1, REG2)에 저장되는 데이터, 또, 도 8의 멀티 플렉서(도 8의 177)로부터 출력되는 선입선출 데이터(FIFO_OUT)를 도시한다. 도 10에서, 쓰기 인에이블 신호(WT_EN) 및 읽기 인에이블 신호(RD_EN)의 디폴트 데이터 값은 '00', 초기에 제1 및 제2 레지스터(REG1, REG2)에 저장된 디폴트 데이터값은 '0000'일 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(MC1)가 외부로부터 제1 커맨드(CMD1)를 가장 먼저 수신하고, 제1 커맨드(CMD1)에 응답하여 하이 상태(1)의 제1 요청 신호(REQ_1)를 출력할 수 있다(REQ_1 = '1').
외부로부터 처음으로 커맨드를 수신하였고, 또, 제1 마이크로 컨트롤러(MC1)가 가장 우선적으로 동작을 수행하는 것으로 설정되었기 때문에, 하이 상태의 제1 요청 신호(REQ_1 = '1')가 수신되면, 쓰기 인에이블 신호(WT_EN)는 디폴트 데이터 값인 '00'에서 '01'로 변경되고, 제1 레지스터(REG1)에 논리 데이터 '0001'이 저장될 수 있다.
또, 변경된 쓰기 인에이블 신호(WT_EN)가 선입선출 레지스터(도 5의 175)에 입력되므로, 제1 레지스터(REG1)에 저장된 제1 레지스터 데이터(REG_DATA1)가 출력될 수 있다. 나아가, 제1 레지스터 데이터(REG_DATA1) 및 읽기 인에이블 신호(RD_EN)가 도 8의 멀티 플렉서(도 8의 177)로 입력되고, 읽기 인에이블 신호(RD_EN)가 디폴트 데이터 값인 '00'이기 때문에 선입선출 데이터(FIFO_OUT)는 제1 레지스터 데이터(REG_DATA1)인 '0001'일 수 있다.
따라서, 선입선출 데이터(FIFO_OUT)를 기초로, 하이 상태의 제1 요청 신호(REQ_1 = '1')에 대응하는 하이 상태(1)의 제1 응답 신호(ACK_1)가 우선 순위 결정 회로(도 9의 170)로부터 출력되어 제1 마이크로 컨트롤러(MC1)에 제공될 수 있다(ACK_1 = '1'). 제1 마이크로 컨트롤러(MC1)가 하이 상태의 제1 응답 신호(ACK_1 = '1')를 수신하면, 제1 마이크로 컨트롤러(MC1)는 동작을 개시할 수 있다.
이 후, 제1 마이크로 컨트롤러(MC1)가 동작을 수행하는 중에, 제2 마이크로 컨트롤러(MC2)가 외부로부터 제2 커맨드(CMD2)를 수신하고, 제2 커맨드(CMD2)에 응답하여 하이 상태(1)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_2 = '1'). 우선 순위 결정 회로(170)가 하이 상태의 제1 요청 신호(REQ_1 = '1')를 수신하면, 쓰기 인에이블 신호(WT_EN)는 '01'에서 '10'로 변경되고, 제2 레지스터(REG2)에 논리 데이터 '0010'이 저장되고, 제2 레지스터(REG2)로부터 논리 데이터 '0010'이 출력될 수 있다.
변경된 쓰기 인에이블 신호(WT_EN)가 선입선출 레지스터(도 5의 175)에 입력되므로, 제2 레지스터(REG2)에 저장된 제2 레지스터 데이터(REG_DATA2)가 출력될 수 있다. 그러나, 읽기 인에이블 신호(RD_EN)가 변경된 데이터 값이 아닌 디폴트 데이터 값인 '00'이기 때문에, 선입선출 데이터(FIFO_OUT)는 여전히 제1 레지스터 데이터(REG_DATA1)인 '0001'일 수 있다.
제1 마이크로 컨트롤러(MC1)가 동작을 수행하는 중에, 외부로부터 하나의 커맨드만 수신하였으므로, 우선 순위 결정 회로(170)는 마이크로 컨트롤러들 간 동작의 우선 순위를 결정하는 단계를 생략할 수 있다. 즉, 우선 순위 결정 회로(170)는 우선 순위를 결정하지 않고, 제1 마이크로 컨트롤러(MC1)가 동작을 완료하면 제2 마이크로 컨트롤러(MC2)가 동작하도록 제어할 수 있다.
실시 예에서, 우선 순위 결정 회로(170)가 제2 마이크로 컨트롤러(MC2)로부터 하이 상태(1)의 제2 요청 신호(REQ_2)를 수신하고 일정 시간이 경과한 후, 제1 마이크로 컨트롤러(MC1)는 제1 커맨드(CMD1)에 대응하는 동작을 모두 완료할 수 있다. 제1 마이크로 컨트롤러(MC1)가 동작을 완료하면, 제1 마이크로 컨트롤러(150_1)는 동작이 완료되었음을 알리는 로우 상태(0)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_1 = '0').
로우 상태(0)의 제1 요청 신호(REQ_1)가 수신되면, 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 응답 신호(ACK_1)를 제1 마이크로 컨트롤러(MC1)에 출력하고(ACK_1 = '0'), 하이 상태(1)의 제2 응답 신호(ACK_2)를 제2 마이크로 컨트롤러(MC2)에 출력할 수 있다(ACK_2 = '1')에 출력할 수 있다. 즉, 로우 상태(0)의 제1 응답 신호(ACK_1) 및 하이 상태(1)의 제2 응답 신호(ACK_2)가 동시에 우선 순위 결정 회로(170)로 출력될 수 있다. 왜냐하면, 제1 마이크로 컨트롤러(MC1)의 동작이 완료되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(MC1)의 동작을 종료시킴과 동시에 제2 마이크로 컨트롤러(150_2)의 동작을 개시하도록 제어할 수 있기 때문이다. 위 우선 순위 결정 회로(170)의 동작에 의해, 마이크로 컨트롤러들 간 동작이 중첩되지 않고, 순차적으로 동작이 수행될 수 있다.
또, 로우 상태(0)의 제1 요청 신호(REQ_1)가 수신되면, 읽기 인에이블 신호(RD_EN)가 디폴트 데이터 값인 '00'에서 '01'로 변경되고, 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 따라서, 읽기 인에이블 신호(RD_EN)가 변경된 데이터 값인 '01'이기 때문에, 선입선출 데이터(FIFO_OUT)는 제2 레지스터 데이터(REG_DATA2)인 '0010'일 수 있다.
이 후, 제2 마이크로 컨트롤러(150_2)가 제2 커맨드(CMD2)에 대응하는 동작을 모두 완료하고, 동작이 완료되었음을 알리는 로우 상태(0)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_2 = '0'). 우선 순위 결정 회로(170)가 로우 상태(0)의 제2 요청 신호(REQ_2)를 수신하면, 읽기 인에이블 신호(RD_EN)가 '01'에서 '10'로 변경되고, 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 그러나, 아직 제3 레지스터(REG3)에 데이터가 저장되지 않았기 때문에, 선입선출 데이터(FIFO_OUT)는 제2 레지스터 데이터(REG_DATA2)인 '0010'일 수 있다.
실시 예에서, 우선 순위 결정 회로(170)는 로우 상태(0)의 제2 요청 신호(REQ_2)에 응답하여 로우 상태(0)의 제2 응답 신호(ACK_2)를 출력할 수 있다. 로우 상태(0)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(MC2)에 제공되면, 제2 마이크로 컨트롤러(MC2)는 동작을 종료할 수 있다.
도 11은 복수의 마이크로 컨트롤러로부터 동일한 시점에 요청을 수신한 경우 우선 순위 결정 회로가 출력하는 응답을 설명하기 위한 도면이다.
도 9 및 도 11을 참조하면, 도 11은 도 9와 마찬가지로 마이크로 컨트롤러 회로(150) 및 우선 순위 결정 회로(170)를 도시한다. 그러나, 도 9와 달리, 도 11은 외부로부터 제1 및 제2 커맨드(CMD1, CMD2)를 동일한 시점에 수신할 수 있다.
도 9와 동일하게 도 11에서, 마이크로 컨트롤러 회로(150)는 제1 내지 제4 마이크로 컨트롤러(150_1~4)를 포함하고, 제1 마이크로 컨트롤러(150_1), 제2 마이크로 컨트롤러(150_2), 제3 마이크로 컨트롤러(150_3), 제4 마이크로 컨트롤러(150_4) 순으로 동작의 우선 순위가 결정될 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 외부로부터 커맨드를 수신할 수 있다. 외부로부터 수신된 커맨드는 도 4의 제1 내지 제4 플레인(PLANE1~4) 중 적어도 어느 하나에 동작을 지시하는 커맨드일 수 있다.
예를 들면, 마이크로 컨트롤러 회로(150)는 외부로부터 제1 및 제2 커맨드(CMD1, CMD2)를 수신할 수 있다. 제1 커맨드(CMD1)는 제1 플레인(PLANE1), 제2 커맨드(CMD2)는 제2 플레인(PLANE2)에 동작을 지시하는 커맨드일 수 있다. 따라서, 외부로부터 수신된 제1 커맨드(CMD1)는 제1 플레인(PLANE1)에 수행되는 동작을 제어하는 제1 마이크로 컨트롤러(150_1), 외부로부터 수신된 제2 커맨드(CMD2)는 제2 플레인(PLANE2)에 수행되는 동작을 제어하는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다.
실시 예에서, 마이크로 컨트롤러 회로(150)는 서로 다른 플레인들에 동작을 지시하는 복수의 커맨드들을 외부로부터 동시에 수신할 수 있다. 외부로부터 수신된 복수의 커맨드들은 서로 다른 플레인들에 각각 대응하는 마이크로 컨트롤러에 제공될 수 있다.
예를 들면, 외부로부터 동시에 수신된 커맨드들이 제1 플레인(PLANE1)에 동작을 지시하는 제1 커맨드(CMD1) 및 제2 플레인(PLANE2)에 동작을 지시하는 제2 커맨드(CMD2)인 경우, 제1 커맨드(CMD1)는 제1 플레인(PLANE1)에 대응하는 제1 마이크로 컨트롤러(150_1)에, 제2 커맨드(CMD2)는 제2 플레인(PLANE2)에 대응하는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 응답하여 하이 상태(1)의 제1 요청 신호(REQ_1)를 출력하고, 제2 마이크로 컨트롤러(150_2)는 제2 커맨드(CMD2)에 응답하여 하이 상태(1)의 제2 요청 신호(REQ_2)를 출력할 수 있다(①
우선 순위 결정 회로(170)는 하이 상태(1)의 제1 요청 신호(REQ_1) 및 하이 상태(1)의 제2 요청 신호(REQ_2)를 동시에 수신하기 때문에, 우선 순위 결정 회로(170)는 제1 및 제2 마이크로 컨트롤러(150_1, 2) 간 우선 순위를 결정할 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)가 가장 우선 순위로 동작하는 것으로 설정되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작을 수행할 것으로 결정할 수 있다. 따라서, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작을 수행할 수 있도록, 하이 상태(1)의 제1 응답 신호(ACK_1)를 출력하고(②) 하이 상태(1)의 제2 응답 신호(ACK_2)는 출력하지 않을 수 있다. 하이 상태의 제1 응답 신호(ACK_1)는 제1 마이크로 컨트롤러(150_1)의 동작의 개시를 지시하는 신호일 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)가 우선 순위 결정 회로(170)로부터 하이 상태(1)의 제1 응답 신호(ACK_1)를 수신하면, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 대응하는 동작이 제1 플레인(PLANE1)에 수행되도록 제1 플레인(PLANE1)을 제어할 수 있다. 즉, 제1 마이크로 컨트롤러(150_1)는 제1 응답 신호(ACK_1)에 응답하여 동작을 개시할 수 있다.
이 후, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 대응하는 동작을 모두 완료할 수 있다. 제1 마이크로 컨트롤러(150_1)가 동작을 완료하면, 제1 마이크로 컨트롤러(150_1)는 동작이 완료되었음을 알리는 로우 상태(0)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력할 수 있다(③). 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 요청 신호(REQ_1)에 응답하여 로우 상태(0)의 제1 응답 신호(ACK_1)를 출력할 수 있다(④).
이 때, 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 응답 신호(ACK_1)와 함께 하이 상태(1)의 제2 응답 신호(ACK_2)도 출력할 수 있다(④). 즉, 제1 마이크로 컨트롤러(150_1)의 동작이 완료되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)의 동작을 종료시키는 로우 상태(0)의 제1 응답 신호(ACK_1)와 함께, 제2 마이크로 컨트롤러(150_2)의 동작을 개시하는 하이 상태(1)의 제2 응답 신호(ACK_2)를 출력할 수 있다. 로우 상태(0)의 제1 응답 신호(ACK_1)는 제1 마이크로 컨트롤러(150_1)에, 하이 상태(1)의 제2 응답 신호(ACK_2)는 제2 마이크로 컨트롤러(150_2)에 제공될 수 있다.
실시 예에서, 로우 상태(0)의 제1 응답 신호(ACK_1)가 제1 마이크로 컨트롤러(150_1)에 제공되면, 제1 마이크로 컨트롤러(150_1)는 동작을 종료할 수 있다. 또, 하이 상태(1)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(150_2)에 제공되면, 제2 마이크로 컨트롤러(150_2)는 동작을 개시할 수 있다.
이 후, 제2 마이크로 컨트롤러(150_2)가 제2 커맨드(CMD2)에 대응하는 동작을 모두 완료할 수 있다. 제2 마이크로 컨트롤러(150_2)가 동작을 완료하면, 제2 마이크로 컨트롤러(150_2)는 동작이 완료되었음을 알리는 로우 상태(0)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(⑤). 우선 순위 결정 회로(170)는 로우 상태(0)의 제2 요청 신호(REQ_2)에 응답하여 로우 상태(0)의 제2 응답 신호(ACK_2)를 출력할 수 있다(⑥). 로우 상태(0)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(150_2)에 제공되면, 제2 마이크로 컨트롤러(150_2)는 동작을 종료할 수 있다.
도 12는 도 11의 마이크로 컨트롤러 회로 및 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 10 및 도 12를 참조하면, 도 12는 도 10과 마찬가지로, 도 9의 마이크로 컨트롤러 회로(도 9의 150)에 포함된 제1 마이크로 컨트롤러 회로(도 9의 150_1, MC1) 및 제2 마이크로 컨트롤러 회로(도 9의 150_2, MC2)로부터 출력되는 요청 신호 및 우선 순위 결정 회로(도 9의 170)로부터 출력되는 응답 신호를 도시한다. 도 10에서처럼, MC3은 도 9의 제3 마이크로 컨트롤러(도 9의 150_3), MC4는 도 9의 제4 마이크로 컨트롤러(도 9의 150_4)일 수 있다.
도 12에서도 도 10과 마찬가지로, 제1 마이크로 컨트롤러(MC1), 제2 마이크로 컨트롤러(MC2), 제3 마이크로 컨트롤러(MC3), 제4 마이크로 컨트롤러(MC4) 순으로 우선 순위가 결정되는 것으로 가정한다.
나아가, 도 12는 우선 순위 결정 회로(170)에서 생성되는 쓰기 인에이블 신호(WT_EN) 및 읽기 인에이블 신호(RD_EN)와 도 8의 선입선출 레지스터(도 8의 175)에 포함된 제1 및 제2 레지스터(REG1, REG2)에 저장되는 데이터, 또, 도 8의 멀티 플렉서(도 8의 177)로부터 출력되는 선입선출 데이터(FIFO_OUT)를 도시한다. 도 10과 마찬가지로, 도 12에서, 쓰기 인에이블 신호(WT_EN) 및 읽기 인에이블 신호(RD_EN)의 디폴트 데이터 값은 '00', 초기에 제1 및 제2 레지스터(REG1, REG2)에 저장된 디폴트 데이터값은 '0000'일 수 있다.
실시 예에서, 제1 및 제2 마이크로 컨트롤러(MC1, MC2)가 각각 외부로부터 제1 및 제2 커맨드(CMD1, CMD2)를 동시에 수신할 수 있다. 또, 제1 마이크로 컨트롤러(MC1)는 제1 커맨드(CMD1)에 응답하여 하이 상태(1)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력하고(REQ_1 = '1'), 동시에, 제2 마이크로 컨트롤러(MC2)는 제2 커맨드(CMD2)에 응답하여 하이 상태(1)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_2 = '1').
실시 예에서, 제1 마이크로 컨트롤러(MC1)가 가장 우선적으로 동작을 수행하는 것으로 설정되었기 때문에, 하이 상태(1)의 제1 요청 신호(REQ_1)와 하이 상태(1)의 제2 요청 신호(REQ_2)가 동시에 수신되더라도, 하이 상태(1)의 제1 요청 신호(REQ_1)에 대응하는 동작이 우선적으로 수행될 수 있다. 따라서, 하이 상태(1)의 제1 요청 신호(REQ_1)에 응답하여, 쓰기 인에이블 신호(WT_EN)는 디폴트 데이터 값인 '00'에서 '01'로 변경되고, 제1 레지스터(REG1)에 논리 데이터 '0001'이 저장될 수 있다.
또, 변경된 쓰기 인에이블 신호(WT_EN)가 선입선출 레지스터(도 5의 175)에 입력되므로, 제1 레지스터(REG1)에 저장된 제1 레지스터 데이터(REG_DATA1)가 출력될 수 있다. 나아가, 제1 레지스터 데이터(REG_DATA1) 및 읽기 인에이블 신호(RD_EN)가 도 8의 멀티 플렉서(도 8의 177)로 입력되고, 읽기 인에이블 신호(RD_EN)가 디폴트 데이터 값인 '00'이기 때문에 선입선출 데이터(FIFO_OUT)는 제1 레지스터 데이터(REG_DATA1)인 '0001'일 수 있다.
따라서, 선입선출 데이터(FIFO_OUT)를 기초로, 하이 상태의 제1 요청 신호(REQ_1 = '1')에 대응하는 하이 상태(1)의 제1 응답 신호(ACK_1)가 우선 순위 결정 회로(도 9의 170)로부터 출력되어 제1 마이크로 컨트롤러(MC1)에 제공될 수 있다(ACK_1 = '1'). 제1 마이크로 컨트롤러(MC1)가 하이 상태의 제1 응답 신호(ACK_1 = '1')를 수신하면, 제1 마이크로 컨트롤러(MC1)는 동작을 개시할 수 있다.
실시 예에서, 쓰기 인에이블 신호(WT_EN)가 변경되고, 제1 레지스터(REG1)에 논리 데이터가 저장되면, 하이 상태(1)의 제2 요청 신호(REQ_2)에 대응하는 동작이 수행될 수 있다. 따라서, 하이 상태(1)의 제2 요청 신호(REQ_2)에 응답하여, 쓰기 인에이블 신호(WT_EN)는 '01'에서 '10'으로 변경되고, 제2 레지스터(REG2)에 논리 데이터 '0010'이 저장되고, 제2 레지스터(REG2)로부터 논리 데이터 '0010'이 출력될 수 있다.
변경된 쓰기 인에이블 신호(WT_EN)가 선입선출 레지스터(도 5의 175)에 입력되므로, 제2 레지스터(REG2)에 저장된 제2 레지스터 데이터(REG_DATA2)가 출력될 수 있다. 그러나, 읽기 인에이블 신호(RD_EN)가 변경된 데이터 값이 아닌 디폴트 데이터 값인 '00'이기 때문에, 선입선출 데이터(FIFO_OUT)는 여전히 제1 레지스터 데이터(REG_DATA1)인 '0001'일 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(MC1)가 우선 순위 결정 회로(170)로부터 하이 상태(1)의 제1 응답 신호(ACK_1)를 수신하고 일정 시간이 경과한 후, 제1 마이크로 컨트롤러(MC1)는 제1 커맨드(CMD1)에 대응하는 동작을 모두 완료할 수 있다. 제1 마이크로 컨트롤러(MC1)가 동작을 완료하면, 제1 마이크로 컨트롤러(150_1)는 동작이 완료되었음을 알리는 로우 상태(0)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_1 = '0').
로우 상태(0)의 제1 요청 신호(REQ_1)가 수신되면, 우선 순위 결정 회로(170)는 로우 상태(0)의 제1 응답 신호(ACK_1)를 제1 마이크로 컨트롤러(MC1)에 출력하고(ACK_1 = '0'), 하이 상태(1)의 제2 응답 신호(ACK_2)를 제2 마이크로 컨트롤러(MC2)에 출력할 수 있다(ACK_2 = '1')에 출력할 수 있다. 즉, 로우 상태(0)의 제1 응답 신호(ACK_1) 및 하이 상태(1)의 제2 응답 신호(ACK_2)가 동시에 우선 순위 결정 회로(170)로 출력될 수 있다. 왜냐하면, 제1 마이크로 컨트롤러(MC1)의 동작이 완료되었기 때문에, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(MC1)의 동작을 종료시킴과 동시에 제2 마이크로 컨트롤러(150_2)의 동작을 개시하도록 제어할 수 있기 때문이다. 위 우선 순위 결정 회로(170)의 동작에 의해, 마이크로 컨트롤러들 간 동작이 중첩되지 않고, 순차적으로 동작이 수행될 수 있다.
또, 로우 상태(0)의 제1 요청 신호(REQ_1)가 수신되면, 읽기 인에이블 신호(RD_EN)가 디폴트 데이터 값인 '00'에서 '01'로 변경되고, 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 따라서, 읽기 인에이블 신호(RD_EN)가 변경된 데이터 값인 '01'이기 때문에, 선입선출 데이터(FIFO_OUT)는 제2 레지스터 데이터(REG_DATA2)인 '0010'일 수 있다.
이 후, 제2 마이크로 컨트롤러(150_2)가 제2 커맨드(CMD2)에 대응하는 동작을 모두 완료하고, 동작이 완료되었음을 알리는 로우 상태(0)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다(REQ_2 = '0'). 우선 순위 결정 회로(170)가 로우 상태(0)의 제2 요청 신호(REQ_2)를 수신하면, 읽기 인에이블 신호(RD_EN)가 '01'에서 '10'로 변경되고, 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 그러나, 아직 제3 레지스터(REG3)에 데이터가 저장되지 않았기 때문에, 선입선출 데이터(FIFO_OUT)는 제2 레지스터 데이터(REG_DATA2)인 '0010'일 수 있다.
실시 예에서, 우선 순위 결정 회로(170)는 로우 상태(0)의 제2 요청 신호(REQ_2)에 응답하여 로우 상태(0)의 제2 응답 신호(ACK_2)를 출력할 수 있다. 로우 상태(0)의 제2 응답 신호(ACK_2)가 제2 마이크로 컨트롤러(MC2)에 제공되면, 제2 마이크로 컨트롤러(MC2)는 동작을 종료할 수 있다.
도 13은 우선 순위 결정 회로로 입력되는 요청 신호 및 우선 순위 결정 회로로부터 출력되는 응답 신호를 설명하기 위한 도면이다.
도 11 내지 도 13을 참조하면, 도 13은 외부로부터 제1 및 제2 커맨드(CMD1, CMD2)를 동일한 시점에 수신했을 때, 시간 순서에 따라 생성되는 우선 순위 결정 회로로 입력되는 요청 신호 및 우선 순위 결정 회로로부터 출력되는 응답 신호를 도시한다. 즉, 도 13은 도 11 및 도 12를 시간 순서에 따라 도식화한 도면이다.
실시 예에서, 도 13에 표현된 신호들은 클럭(CLK)이 로우 상태에서 하이 상태로 변경될 때, 하이 상태에서 로우 상태 또는 로우 상태에서 하이 상태로 변경될 수 있다.
실시 예에서, 클럭(CLK)이 로우 상태에서 하이 상태로 변경되는 t1에서, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 응답하여 하이 상태(1)의 제1 요청 신호(REQ_1)를 출력하고, 제2 마이크로 컨트롤러(150_2)는 제2 커맨드(CMD2)에 응답하여 하이 상태(1)의 제2 요청 신호(REQ_2)를 출력할 수 있다.
또, 도 6을 참조하면, 하이 상태(1)의 제1 요청 신호(REQ_1)는 제1 플립플롭(도 6의 171_D1), 하이 상태(1)의 제2 요청 신호(REQ_2)는 제2 플립플롭(도 6의 171_D2)에 입력될 수 있다. 이 때, 제2 마스킹 신호(MASKING_SIG_2)는 하이 상태(1)일 수 있다. 즉, 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작하도록, 하이 상태(1)의 제2 요청 신호(REQ_2)에 대응하는 제2 마스킹 신호(MASKING_SIG_2)가 하이 상태일 수 있다.
t2에서, 제1 플립플롭(도 6의 171_D1)에 입력된 하이 상태(1)의 제1 요청 신호(REQ_1)가 지연되어, 하이 상태(1)의 제1 지연된 요청 신호(DREQ_1)가 출력될 수 있다.
또, 제1 요청 신호(REQ_1)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제1 쓰기 포인터(WT_POINTER_1)도 함께 로우 상태(0)에서 하이 상태(1)로 변경되었다가, 제1 지연된 요청 신호(DREQ_1)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제1 쓰기 포인터(WT_POINTER_1)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 결과적으로, 제1 쓰기 포인터(WT_POINTER_1)는 t1~t2에서 하이 상태(1)고, 제1 쓰기 포인터(WT_POINTER_1)를 기초로 도 8의 제1 레지스터(도 8의 REG1)에 논리 데이터 '0001'이 저장될 수 있다. 즉, 제1 쓰기 포인터(WT_POINTER_1)는 제1 요청 신호(REQ_1)가 하이 상태(1)로 변경된 때부터 제1 지연된 요청 신호(DREQ_1)가 하이 상태(1)로 변경될 때까지 하이 상태(1)고, 하이 상태(1)의 제1 쓰기 포인터(WT_POINTER_1)를 기초로 도 8의 제1 레지스터(도 8의 REG1)에 논리 데이터 '0001'이 저장될 수 있다.
하이 상태(1)의 제2 요청 신호(REQ_2)에 대응하는 제2 지연된 요청 신호(DREQ_2)의 경우, 도 8의 제1 레지스터(도 8의 REG1)에 논리 데이터가 저장된 후, t3에서 로우 상태(0)에서 하이 상태(1)로 변경될 수 있다. 따라서, 제2 요청 신호(REQ_2)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제2 쓰기 포인터(WT_POINTER_2)도 함께 로우 상태(0)에서 하이 상태(1)로 변경되었다가, 제2 지연된 요청 신호(DREQ_2)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제2 쓰기 포인터(WT_POINTER_2)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 결과적으로, 제2 쓰기 포인터(WT_POINTER_2)는 t1~t3에서 하이 상태(1)고, 제2 쓰기 포인터(WT_POINTER_2)를 기초로 도 8의 제2 레지스터(도 8의 REG2)에 논리 데이터 '0010'이 저장될 수 있다. 즉, 제2 쓰기 포인터(WT_POINTER_2)는 제2 요청 신호(REQ_2)가 하이 상태(1)로 변경된 때부터 제2 지연된 요청 신호(DREQ_2)가 하이 상태(1)로 변경될 때까지 하이 상태(1)고, 하이 상태(1)의 제2 쓰기 포인터(WT_POINTER_2)를 기초로 도 8의 제2 레지스터(도 8의 REG2)에 논리 데이터 '0010'이 저장될 수 있다.
실시 예에서, 하이 상태(1)로 변경된 제1 쓰기 포인터(WT_POINTER_1)가 출력된 이후, t2에서 하이 상태(1)의 제1 응답 신호(ACK_1)가 출력될 수 있다. 즉, 우선 순위 결정 회로(170)는 제1 마이크로 컨트롤러(150_1)가 우선적으로 동작을 수행할 수 있도록, 제1 마이크로 컨트롤러(150_1)의 동작의 개시를 지시하는 하이 상태(1)의 제1 응답 신호(ACK_1)를 출력할 수 있다. 제1 마이크로 컨트롤러(150_1)가 하이 상태(1)의 제1 응답 신호(ACK_1)를 수신하면, 제1 마이크로 컨트롤러(150_1)는 동작을 개시할 수 있다.
실시 예에서, 제1 마이크로 컨트롤러(150_1)가 동작 중에, 마이크로 컨트롤러 회로(150)는 외부로부터 제3 플레인(PLANE3)에 동작을 수행할 것을 지시하는 제3 커맨드(CMD3)를 수신할 수 있다. 제3 커맨드(CMD3)가 제3 마이크로 컨트롤러(150_3)에 제공되면, 제3 마이크로 컨트롤러(150_3)는 하이 상태(1)의 제3 요청 신호(REQ_3)를 수신할 수 있다.
이 경우, 도 8의 제1 레지스터(도 8의 REG1)에 논리 데이터 '0001', 제2 레지스터(도 8의 REG2)에 논리 데이터 '0010'이 저장된 이후이므로, 하이 상태(1)의 제3 요청 신호(REQ_3)가 제3 플립플롭(도 6의 171_D3)에 입력되면, t5에서, 하이 상태(1)의 제3 지연된 요청 신호(DREQ_3)가 출력될 수 있다.
이 때, 제3 마스킹 신호(MASKING_SIG_3)는 하이 상태(1)일 수 있다. 즉, 제1 및 제2 마이크로 컨트롤러(150_1, 2)가 우선적으로 동작하도록, 하이 상태(1)의 제3 요청 신호(REQ_3)에 대응하는 제3 마스킹 신호(MASKING_SIG_3)가 하이 상태일 수 있다.
실시 예에서, 제3 요청 신호(REQ_3)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제3 쓰기 포인터(WT_POINTER_3)도 함께 로우 상태(0)에서 하이 상태(1)로 변경되었다가, 제3 지연된 요청 신호(DREQ_3)가 로우 상태(0)에서 하이 상태(1)로 변경될 때 제3 쓰기 포인터(WT_POINTER_3)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 결과적으로, 제3 쓰기 포인터(WT_POINTER_3)는 t4~t5에서 하이 상태(1)고, 제3 쓰기 포인터(WT_POINTER_3)를 기초로 도 8의 제3 레지스터(도 8의 REG3)에 논리 데이터 '0100'이 저장될 수 있다. 즉, 제3 쓰기 포인터(WT_POINTER_3)는 제3 요청 신호(REQ_3)가 하이 상태(1)로 변경된 때부터 제3 지연된 요청 신호(DREQ_3)가 하이 상태(1)로 변경될 때까지 하이 상태(1)고, 하이 상태(1)의 제3 쓰기 포인터(WT_POINTER_3)를 기초로 도 8의 제3 레지스터(도 8의 REG3)에 논리 데이터 '0100'이 저장될 수 있다.
이 후, 제1 마이크로 컨트롤러(150_1)는 제1 커맨드(CMD1)에 대응하는 동작을 모두 완료할 수 있다. 따라서, t6, 즉 제1 마이크로 컨트롤러(150_1)가 동작을 완료한 시점에, 제1 마이크로 컨트롤러(150_1)는 동작이 완료되었음을 알리는 로우 상태(0)의 제1 요청 신호(REQ_1)를 우선 순위 결정 회로(170)로 출력할 수 있다. 로우 상태(0)의 제1 요청 신호(REQ_1)가 출력됨에 따라, t7에서, 로우 상태(0)의 제1 지연된 요청 신호(DREQ_1)가 출력될 수 있다.
나아가, 제1 요청 신호(REQ_1)가 하이 상태(1)에서 로우 상태(0)로 변경될 때 제1 읽기 포인터(RD_POINTER_1)는 로우 상태(0)에서 하이 상태(1)로 변경되었다가, 제1 지연된 요청 신호(DREQ_1)가 하이 상태(1)에서 로우 상태(0)로 변경될 때 제1 읽기 포인터(RD_POINTER_1)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 즉, 제1 읽기 포인터(RD_POINTER_1)는 제1 요청 신호(REQ_1)가 로우 상태(0)로 변경된 때부터 제1 지연된 요청 신호(DREQ_1)가 로우 상태(0)로 변경될 때까지 하이 상태(1)일 수 있다.
결과적으로, 제1 읽기 포인터(RD_POINTER_1)는 t6~t7에서 하이 상태(1)고, 변경된 제1 읽기 포인터(RD_POINTER_1)를 기초로 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)가 출력될 수 있다. 또, 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)가 출력됨에 따라, 제1 응답 신호(ACK_1)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 즉, 제1 응답 신호(ACK_1)는 제1 쓰기 포인터(WT_POINTER_1)가 로우 상태(0)로 변경된 때부터, 제1 읽기 포인터(RD_POINTER_1)가 로우 상태(0)로 변경될 때까지 하이 상태(1)일 수 있다.
로우 상태(0)의 제1 응답 신호(ACK_1)가 출력됨에 따라, 제1 마이크로 컨트롤러(150_1)의 동작이 종료되므로, 제2 마이크로 컨트롤러(150_2)의 동작이 개시될 수 있다. 즉, t7에서, 로우 상태(0)의 제1 응답 신호(ACK_1)가 출력됨과 동시에 하이 상태(1)의 제2 응답 신호(ACK_2)가 출력되고, 하이 상태(1)의 제2 응답 신호(ACK_2)를 수신한 제2 마이크로 컨트롤러(150_2)는 동작을 개시할 수 있다.
이 후, 제2 마이크로 컨트롤러(150_2)는 제2 커맨드(CMD2)에 대응하는 동작을 모두 완료할 수 있다. 따라서, t8, 즉 제2 마이크로 컨트롤러(150_2)가 동작을 완료한 시점에, 제2 마이크로 컨트롤러(150_2)는 동작이 완료되었음을 알리는 로우 상태(0)의 제2 요청 신호(REQ_2)를 우선 순위 결정 회로(170)로 출력할 수 있다. 로우 상태(0)의 제2 요청 신호(REQ_2)가 출력됨에 따라, t9에서, 로우 상태(0)의 제2 지연된 요청 신호(DREQ_2)가 출력될 수 있다.
나아가, 제2 요청 신호(REQ_2)가 하이 상태(1)에서 로우 상태(0)로 변경될 때 제2 읽기 포인터(RD_POINTER_2)는 로우 상태(0)에서 하이 상태(1)로 변경되었다가, 제2 지연된 요청 신호(DREQ_2)가 하이 상태(1)에서 로우 상태(0)로 변경될 때 제2 읽기 포인터(RD_POINTER_2)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 즉, 제2 읽기 포인터(RD_POINTER_2)는 제2 요청 신호(REQ_2)가 로우 상태(0)로 변경된 때부터 제2 지연된 요청 신호(DREQ_2)가 로우 상태(0)로 변경될 때까지 하이 상태(1)일 수 있다.
결과적으로, 제2 읽기 포인터(RD_POINTER_2)는 t8~t9에서 하이 상태(1)고, 변경된 제2 읽기 포인터(RD_POINTER_2)를 기초로 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)가 출력될 수 있다. 또, 변경된 데이터 값을 가지는 읽기 인에이블 신호(RD_EN)가 출력됨에 따라, 제2 응답 신호(ACK_2)는 하이 상태(1)에서 로우 상태(0)로 변경될 수 있다. 즉, 제2 응답 신호(ACK_2)는 제2 쓰기 포인터(WT_POINTER_2)가 로우 상태(0)로 변경된 때부터, 제2 읽기 포인터(RD_POINTER_2)가 로우 상태(0)로 변경될 때까지 하이 상태(1)일 수 있다.
로우 상태(0)의 제2 응답 신호(ACK_2)가 출력됨에 따라, 제2 마이크로 컨트롤러(150_2)의 동작이 종료되므로, 제3 마이크로 컨트롤러(150_3)의 동작이 개시될 수 있다. 즉, t9에서, 로우 상태(0)의 제2 응답 신호(ACK_2)가 출력됨과 동시에 하이 상태(1)의 제3 응답 신호(ACK_3)가 출력되고, 하이 상태(1)의 제3 응답 신호(ACK_3)를 수신한 제3 마이크로 컨트롤러(150_3)는 동작을 개시할 수 있다.
도 14는 요청 신호 및 응답 신호를 기초로 설정되는 쓰기 인에이블 신호와 읽기 인에이블 신호 및 선입선출 레지스터에 저장되는 데이터를 설명하기 위한 도면이다.
도 11 내지 도 14를 참조하면, 도 14는 도 13과 마찬가지로, 외부로부터 제1 및 제2 커맨드(CMD1, CMD2)를 동일한 시점에 수신했을 때, 쓰기 인에이블 신호(WT_EN)와 읽기 인에이블 신호(RD_EN) 및 선입선출 레지스터(도 8의 175)에 저장되는 데이터를 도시한다. 즉, 도 14는 도 11 및 도 12를 시간 순서에 따라 도식화한 도면이다.
도 14에서, 제1 내지 제3 요청 신호(REQ_1~3), 제1 내지 제3 지연된 요청 신호(DREQ_1~3), 제1 내지 제3 쓰기 포인터(WT_POINTER_1~3), 제1 및 제2 읽기 포인터(RD_POINTER_1, 2)는 도 13과 동일하므로, 도 13과 중첩되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 쓰기 인에이블 신호(WT_EN) 및 읽기 인에이블 신호(RD_EN)의 초기 데이터값은 디폴트 값인 '00'일 수 있다. 또, 도 8의 선입선출 레지스터(도 8의 175)에 포함된 제1 내지 제4 레지스터(도 8의 REG1~4)에 초기 저장된 데이터값은 '0000'일 수 있다.
도 8의 선입선출 레지스터(도 8의 175)가 t1~t2에서 하이 상태(1)의 제1 쓰기 포인터(WT_POINTER_1)를 수신한 후, t2에서, 쓰기 인에이블 신호(WT_EN)는 디폴트 데이터 값인 '00'에서 '01'로 변경되고, 제1 레지스터(도 8의 REG1)에 논리 데이터 '0001'이 저장될 수 있다. 제1 레지스터(도 8의 REG1)에 저장된 논리 데이터 '0001'는 변경된 쓰기 인에이블 신호(WT_EN)를 기초로 멀티 플렉서(도 8의 177)로 출력될 수 있다.
이 후, 도 8의 선입선출 레지스터(도 8의 175)가 t1~t3에서 하이 상태(1)의 제2 쓰기 포인터(WT_POINTER_2)를 수신한 후, t3에서, 쓰기 인에이블 신호(WT_EN)는 '01'에서 '10'으로 변경되고, 제2 레지스터(도 8의 REG2)에 논리 데이터 '0010'이 저장될 수 있다. 제2 레지스터(도 8의 REG2)에 저장된 논리 데이터 '0010'는 변경된 쓰기 인에이블 신호(WT_EN)를 기초로 멀티 플렉서(도 8의 177)로 출력될 수 있다.
다음으로, 도 8의 선입선출 레지스터(도 8의 175)가 t4~t5에서 하이 상태(1)의 제3 쓰기 포인터(WT_POINTER_3)를 수신한 후, t5에서, 쓰기 인에이블 신호(WT_EN)는 '10'에서 '11'으로 변경되고, 제3 레지스터(도 8의 REG3)에 논리 데이터 '0100'이 저장될 수 있다. 제3 레지스터(도 8의 REG3)에 저장된 논리 데이터 '0100'는 변경된 쓰기 인에이블 신호(WT_EN)를 기초로 멀티 플렉서(도 8의 177)로 출력될 수 있다.
본 도면에는 도시되지 않았으나, 도 8의 선입선출 레지스터(도 8의 175)가 하이 상태(1)의 제4 쓰기 포인터(WT_POINTER_4)를 수신하면, 위에서 설명된 것과 같이, 쓰기 인에이블 신호(WT_EN)는 '11'에서 '00'으로 변경되고, 제4 레지스터(도 8의 REG4)에 논리 데이터 '1000'이 저장될 수 있다.
실시 예에서, t6~t7에서 출력되는 하이 상태(1)의 제1 읽기 포인터(RD_POINTER_1)를 기초로, t7에서, '00'에서 '01'로 변경된 읽기 인에이블 신호(RD_EN)가 생성될 수 있다. 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 변경된 읽기 인에이블 신호(RD_EN)가 도 8의 멀티 플렉서(도 8의 177)로 입력되면, 도 8의 멀티 플렉서(도 8의 177)는 다음 레지스터인 제2 레지스터(REG2)에 저장된 제2 레지스터 데이터(REG_DATA2)를 수신하여 출력할 수 있다.
이 후, t8~t9에서 출력되는 하이 상태(1)의 제2 읽기 포인터(RD_POINTER_2)를 기초로, t9에서, '01'에서 '10'으로 변경된 읽기 인에이블 신호(RD_EN)가 생성될 수 있다. 변경된 읽기 인에이블 신호(RD_EN)는 도 8의 멀티 플렉서(도 8의 177)로 입력될 수 있다. 변경된 읽기 인에이블 신호(RD_EN)가 도 8의 멀티 플렉서(도 8의 177)로 입력되면, 도 8의 멀티 플렉서(도 8의 177)는 다음 레지스터인 제3 레지스터(REG3)에 저장된 제3 레지스터 데이터(REG_DATA3)를 수신하여 출력할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 15를 참조하면, S1501 단계에서, 우선 순위 결정 회로는 마이크로 컨트롤러 회로로부터 하이 상태의 요청 신호를 수신할 수 있다.
구체적으로, 마이크로 컨트롤러는 외부로부터 커맨드를 수신할 수 있다. 외부로부터 수신된 커맨드는 메모리 장치에 포함된 복수의 플레인들 중 적어도 하나에 동작을 지시하는 커맨드일 수 있다. 따라서, 마이크로 컨트롤러 회로는 외부로부터 수신된 커맨드에 대응하는 마이크로 컨트롤러에 해당 커맨드를 제공하고, 마이크로 컨트롤러는 해당 커맨드에 대응하는 동작을 수행하기 위해, 하이 상태의 요청 신호를 출력할 수 있다. 하이 상태의 요청 신호는 동작의 개시를 요청하는 신호일 수 있다.
실시 예에서, 외부로부터 복수의 플레인들 중 적어도 2개 이상에 동작을 지시하는 커맨드들을 수신한 경우, 복수의 마이크로 컨트롤러들은 각각 커맨드들에 대응하는 동작을 수행하기 위해, 하이 상태의 요청 신호들을 출력할 수 있다.
S1503 단계에서, 우선 순위 결정 회로는 마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 적어도 2개 이상인지를 판단할 수 있다. 즉, 우선 순위 결정 회로가 하이 상태의 요청 신호를 여러 개 수신하여, 마이크로 컨트롤러들 간 동작의 우선 순위를 결정할 필요가 있는지를 판단할 수 있다. 수신된 하이 상태의 요청이 적어도 2개 이상이면(Y) S1507 단계로 진행하고, 수신된 하이 상태의 요청이 적어도 2개 이상이 아니면(N) S1505 단계로 진행할 수 있다.
마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 2개 이상이 아니면(N), 즉 1개의 하이 상태의 요청 신호를 수신한 경우라면, 우선 순위 결정 회로는 마이크로 컨트롤러들 간 우선 순위를 결정할 필요가 없다. 따라서, 우선 순위 결정 회로는 하이 상태의 요청 신호에 대응하는 하이 상태의 응답 신호를 출력할 수 있다(S1505). 그러나, 만약 다른 마이크로 컨트롤러가 동작 중인 경우라면, 우선 순위 결정 회로는 해당 마이크로 컨트롤러의 동작이 종료된 후, 하이 상태의 응답 신호를 출력할 수 있다.
마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 2개 이상이면(Y), 우선 순위 결정 회로는 하이 상태의 요청 신호들에 대응하는 마이크로 컨트롤러들 간 우선 순위를 결정할 수 있다(S1507). 즉, 마이크로 컨트롤러들의 동작이 중첩되지 않도록, 마이크로 컨트롤러들 간 우선 순위가 결정될 수 있다.
예를 들면, 마이크로 컨트롤러에 제1 내지 제4 마이크로 컨트롤러가 포함된 경우, 제1 마이크로 컨트롤러부터 제4 마이크로 컨트롤러까지 순차적으로 동작이 수행되도록 우선 순위가 결정될 수 있다. 이 경우, 제1 마이크로 컨트롤러가 가장 먼저 동작을 수행할 것으로 결정될 수 있다.
마이크로 컨트롤러들 간 우선 순위가 결정되면, 결정된 우선 순위에 따라 하이 상태의 응답 신호가 출력될 수 있다(S1509). 즉, 먼저 동작을 수행하는 것으로 결정된 마이크로 컨트롤러에 대응하는 하이 상태의 응답 신호가 출력되고, 해당 마이크로 컨트롤러는 동작을 개시할 수 있다. 이 경우도 마찬가지로, 다른 마이크로 컨트롤러가 동작 중인 경우, 해당 마이크로 컨트롤러의 동작이 종료된 후, 하이 상태의 응답 신호를 출력할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 도 16은 마이크로 컨트롤러들 간 우선 순위가 결정된 이후, 우선 순위 결정 회로로부터 출력되는 응답 신호를 순서대로 도시한다. 도 16에서, N은 자연수인 것으로 가정한다.
S1601 단계에서, 우선 순위 결정 회로는 N순위 마이크로 컨트롤러에 대응하는 하이 상태의 요청 신호를 수신한 후, 하이 상태의 응답 신호를 출력할 수 있다. 즉, 우선적으로 동작이 수행되는 마이크로 컨트롤러에 대응하는 하이 상태의 응답 신호가 출력될 수 있다. 이 때, 하이 상태의 응답 신호는 N순위 마이크로 컨트롤러의 동작의 개시를 지시하는 신호일 수 있다. 따라서, N순위 마이크로 컨트롤러는 하이 상태의 응답 신호를 수신한 후 동작을 개시할 수 있다.
이 후, N순위 마이크로 컨트롤러가 동작을 완료하면, 우선 순위 결정 회로는 N순위 마이크로 컨트롤러로부터 N순위 마이크로 컨트롤러의 동작이 완료되었음을 알리는 로우 상태의 요청 신호를 수신할 수 있다(S1603).
로우 상태의 요청 신호가 수신되면, N순위 마이크로 컨트롤러의 동작을 종료시키기 위해, N순위 마이크로 컨트롤러에 대응하는 로우 상태의 응답 신호가 출력될 수 있다. 이 때, N순위 마이크로 컨트롤러에 대응하는 로우 상태의 응답 신호와 함께 N+1순위 마이크로 컨트롤러에 대응하는 하이 상태의 응답 신호가 출력될 수 있다(S1605). 하이 상태의 응답 신호는 마이크로 컨트롤러의 동작의 개시를 지시하는 신호일 수 있다.
즉, N순위 마이크로 컨트롤러의 동작을 종료시킴과 동시에 다음 마이크로 컨트롤러인 N+1순위의 마이크로 컨트롤러의 동작의 개시를 지시하기 위해, N순위 마이크로 컨트롤러에 대응하는 로우 상태의 응답 신호와 함께 N+1순위 마이크로 컨트롤러에 대응하는 하이 상태의 응답 신호가 출력될 수 있다.
이 후, N+1순위 마이크로 컨트롤러가 동작을 완료하면, 우선 순위 결정 회로는 N+1순위 마이크로 컨트롤러로부터 N+1순위 마이크로 컨트롤러의 동작이 완료되었음을 알리는 로우 상태의 요청 신호를 수신할 수 있다. 또, 로우 상태의 요청 신호가 수신되면, N+1순위 마이크로 컨트롤러의 동작을 종료시키기 위해, N+1순위 마이크로 컨트롤러에 대응하는 로우 상태의 응답 신호가 출력될 수 있다. (S1607).
도 17은 본 발명의 일 실시 예에 따른 우선 순위 결정 회로의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 도 17은 마이크로 컨트롤러들 간 우선 순위를 결정한 후 순차적으로 동작을 수행시키는 과정을 도시한다.
S1501 단계에서, 우선 순위 결정 회로는 마이크로 컨트롤러 회로로부터 하이 상태의 요청 신호를 수신할 수 있다.
구체적으로, 마이크로 컨트롤러는 외부로부터 커맨드를 수신할 수 있다. 외부로부터 수신된 커맨드는 메모리 장치에 포함된 복수의 플레인들 중 적어도 하나에 동작을 지시하는 커맨드일 수 있다. 따라서, 마이크로 컨트롤러 회로는 외부로부터 수신된 커맨드에 대응하는 마이크로 컨트롤러에 해당 커맨드를 제공하고, 마이크로 컨트롤러는 해당 커맨드에 대응하는 동작을 수행하기 위해, 하이 상태의 요청 신호를 출력할 수 있다. 하이 상태의 요청 신호는 동작의 개시를 요청하는 신호일 수 있다.
실시 예에서, 외부로부터 복수의 플레인들 중 적어도 2개 이상에 동작을 지시하는 커맨드들을 수신한 경우, 복수의 마이크로 컨트롤러들은 각각 커맨드들에 대응하는 동작을 수행하기 위해, 하이 상태의 요청 신호들을 출력할 수 있다.
S1503 단계에서, 우선 순위 결정 회로는 마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 적어도 2개 이상인지를 판단할 수 있다. 즉, 우선 순위 결정 회로가 하이 상태의 요청 신호를 여러 개 수신하여, 마이크로 컨트롤러들 간 동작의 우선 순위를 결정할 필요가 있는지를 판단할 수 있다. 수신된 하이 상태의 요청이 적어도 2개 이상이면(Y) S1707 단계로 진행하고, 수신된 하이 상태의 요청이 적어도 2개 이상이 아니면(N) S1705 단계로 진행할 수 있다.
마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 2개 이상이 아니면(N), 즉 1개의 하이 상태의 요청 신호를 수신한 경우라면, 우선 순위 결정 회로는 쓰기 인에이블 신호를 변경할 수 있다(S1705). 즉, 쓰기 인에이블 신호에 대응하는 데이터를 디폴트 데이터값인 '00'에서 '01'로 변경할 수 있다. 마이크로 컨트롤러들 간 우선 순위를 결정할 필요가 없기 때문에, 해당 하이 상태의 요청 신호를 기초로, 쓰기 인에이블 신호에 대응하는 데이터를 변경할 수 있다.
그러나, 마이크로 컨트롤러 회로로부터 수신된 하이 상태의 요청 신호가 2개 이상이면(Y), 우선 순위 결정 회로는 쓰기 인에이블 신호를 지연시켜 변경할 수 있다(S1707). 즉, 먼저 동작을 수행하는 것으로 결정된 마이크로 컨트롤러에 대응하는 하이 상태의 요청 신호를 기초로 쓰기 인에이블 신호에 대응하는 데이터가 디폴트 데이터값인 '00'에서 '01'로 변경한 후, 다음으로 동작을 수행하는 것으로 결정된 마이크로 컨트롤러에 대응하는 하이 상태의 요청 신호를 기초로 쓰기 인에이블 신호에 대응하는 데이터가 '01'에서 '10'으로 변경될 수 있다. 즉, 쓰기 인에이블 신호가 지연되어 변경될 수 있다.
쓰기 인에이블 신호가 지연되어 변경된 후 로우 상태의 요청 신호를 수신하면, 로우 상태의 요청 신호를 기초로 리드 인에이블 신호가 변경될 수 있다(S1709). 구체적으로, 리드 인에이블 신호는 로우 상태의 요청 신호를 수신한 후 로우 상태의 지연된 요청 신호를 수신하면, 리드 인에이블 신호에 대응하는 데이터가 디폴트 데이터값인 '00'에서 '01'로 변경될 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(도 2의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
실시 예에서, 메모리 장치(2200)는 복수의 플레인들을 포함할 수 있다. 이 때, 복수의 플레인들이 동시에 동작하는 경우, 어느 하나의 플레인에 수행되는 동작은 다른 플레인에 수행되는 동작에 영향을 미칠 수 있다. 따라서, 복수의 플레인들에 수행되는 동작들 간 우선 순위가 결정될 필요가 있다. 메모리 장치(2200)는 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하기 위한 우선 순위 결정 회로를 포함할 수 있다.
실시 예에서, 마이크로 컨트롤러 회로는 플레인 별로 각 플레인에 수행되는 동작을 제어하는 마이크로 컨트롤러를 포함할 수 있다. 예를 들면, 마이크로 컨트롤러 회로는 제1 플레인에 대응하는 제1 마이크로 컨트롤러, 제2 플레인에 대응하는 제2 마이크로 컨트롤러, 제3 플레인에 대응하는 제3 마이크로 컨트롤러 및 제4 플레인에 대응하는 제4 마이크로 컨트롤러를 포함할 수 있다.
위의 예를 참고하면, 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하는 것은, 제1 내지 제4 마이크로 컨트롤러 간 동작의 우선 순위를 결정하는 것일 수 있다.
따라서, 마이크로 컨트롤러들 간 우선 순위를 결정하기 위해, 우선 순위 결정 회로는 각 플레인에 대응하는 마이크로 컨트롤러로부터 수신된 요청 신호를 기초로 동작의 우선 순위를 결정하고, 결정된 우선 순위에 따라 마이크로 컨트롤러가 동작하도록, 우선 순위 결정 회로는 하이 상태 또는 로우 상태의 응답 신호를 출력할 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 각각 복수의 플레인들을 포함할 수 있다. 이 때, 복수의 플레인들이 동시에 동작하는 경우, 어느 하나의 플레인에 수행되는 동작은 다른 플레인에 수행되는 동작에 영향을 미칠 수 있다. 따라서, 복수의 플레인들에 수행되는 동작들 간 우선 순위가 결정될 필요가 있다. 복수의 플래시 메모리들(3221~322n)은 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하기 위한 우선 순위 결정 회로를 포함할 수 있다.
실시 예에서, 마이크로 컨트롤러 회로는 플레인 별로 각 플레인에 수행되는 동작을 제어하는 마이크로 컨트롤러를 포함할 수 있다. 예를 들면, 마이크로 컨트롤러 회로는 제1 플레인에 대응하는 제1 마이크로 컨트롤러, 제2 플레인에 대응하는 제2 마이크로 컨트롤러, 제3 플레인에 대응하는 제3 마이크로 컨트롤러 및 제4 플레인에 대응하는 제4 마이크로 컨트롤러를 포함할 수 있다.
위의 예를 참고하면, 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하는 것은, 제1 내지 제4 마이크로 컨트롤러 간 동작의 우선 순위를 결정하는 것일 수 있다.
따라서, 마이크로 컨트롤러들 간 우선 순위를 결정하기 위해, 우선 순위 결정 회로는 각 플레인에 대응하는 마이크로 컨트롤러로부터 수신된 요청 신호를 기초로 동작의 우선 순위를 결정하고, 결정된 우선 순위에 따라 마이크로 컨트롤러가 동작하도록, 우선 순위 결정 회로는 하이 상태 또는 로우 상태의 응답 신호를 출력할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
실시 예에서, 스토리지 모듈(4400)은 복수의 플레인들을 포함할 수 있다. 이 때, 복수의 플레인들이 동시에 동작하는 경우, 어느 하나의 플레인에 수행되는 동작은 다른 플레인에 수행되는 동작에 영향을 미칠 수 있다. 따라서, 복수의 플레인들에 수행되는 동작들 간 우선 순위가 결정될 필요가 있다. 스토리지 모듈(4400)은 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하기 위한 우선 순위 결정 회로를 포함할 수 있다.
실시 예에서, 마이크로 컨트롤러 회로는 플레인 별로 각 플레인에 수행되는 동작을 제어하는 마이크로 컨트롤러를 포함할 수 있다. 예를 들면, 마이크로 컨트롤러 회로는 제1 플레인에 대응하는 제1 마이크로 컨트롤러, 제2 플레인에 대응하는 제2 마이크로 컨트롤러, 제3 플레인에 대응하는 제3 마이크로 컨트롤러 및 제4 플레인에 대응하는 제4 마이크로 컨트롤러를 포함할 수 있다.
위의 예를 참고하면, 복수의 플레인들에 수행되는 동작들 간 우선 순위를 결정하는 것은, 제1 내지 제4 마이크로 컨트롤러 간 동작의 우선 순위를 결정하는 것일 수 있다.
따라서, 마이크로 컨트롤러들 간 우선 순위를 결정하기 위해, 우선 순위 결정 회로는 각 플레인에 대응하는 마이크로 컨트롤러로부터 수신된 요청 신호를 기초로 동작의 우선 순위를 결정하고, 결정된 우선 순위에 따라 마이크로 컨트롤러가 동작하도록, 우선 순위 결정 회로는 하이 상태 또는 로우 상태의 응답 신호를 출력할 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
150: 마이크로 컨트롤러 회로
170: 우선 순위 결정 회로
300: 호스트
100: 메모리 장치
150: 마이크로 컨트롤러 회로
170: 우선 순위 결정 회로
300: 호스트
Claims (22)
- 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로에 있어서, 상기 우선 순위 결정 회로는,
복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하고, 미리 설정된 우선 순위에 따라 상기 요청 신호들에 대응하는 응답 신호들을 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 1항에 있어서,
상기 복수의 마이크로 컨트롤러들은 하이 상태의 상기 응답 신호들을 수신한 순서대로 동작을 개시하고, 로우 상태의 상기 응답 신호들을 수신한 순서대로 동작을 종료하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 1항에 있어서,
하이 상태의 상기 요청 신호들은 각각 외부로부터 수신된 커맨드에 응답하여 상기 복수의 마이크로 컨트롤러들로부터 출력되는 신호들인 우선 순위 결정 회로. - 제 3항에 있어서,
하이 상태의 상기 요청 신호들은 각각 상기 복수의 마이크로 컨트롤러들의 동작의 개시에 관한 지시를 요청하는 신호들인 우선 순위 결정 회로. - 제 1항에 있어서, 상기 우선 순위 결정 회로는,
상기 복수의 마이크로 컨트롤러들 중 어느 하나로부터 하이 상태의 제1 요청 신호를 수신하면, 동작의 개시를 지시하는 하이 상태의 제1 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 5항에 있어서, 상기 우선 순위 결정 회로는,
하이 상태의 상기 제1 응답 신호에 응답하여 상기 복수의 마이크로 컨트롤러들 중 어느 하나가 동작 중에 다른 마이크로 컨트롤러로부터 동작의 개시에 관한 지시를 요청하는 하이 상태의 제2 요청 신호를 수신하면, 상기 동작 중인 마이크로 컨트롤러부터 동작이 완료되었음 나타내는 로우 상태의 상기 제1 요청 신호를 수신한 후, 동작의 개시를 지시하는 하이 상태의 제2 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 6항에 있어서, 상기 우선 순위 결정 회로는,
하이 상태의 상기 제2 응답 신호와 함께, 동작의 종료를 지시하는 로우 상태의 상기 제1 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 1항에 있어서, 상기 우선 순위 결정 회로는,
상기 복수의 마이크로 컨트롤러들 중 적어도 둘 이상으로부터 하이 상태의 요청 신호들을 수신하면, 상기 미리 설정된 우선 순위에 따라 가장 높은 순위의 플레인에 대응하는 마이크로 컨트롤러로 동작의 개시를 지시하는 하이 상태의 제3 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 8항에 있어서, 상기 우선 순위 결정 회로는,
상기 가장 높은 순위의 플레인에 대응하는 마이크로 컨트롤러로부터 동작이 완료되었음을 나타내는 로우 상태의 제3 요청 신호를 수신하면, 동작의 종료를 지시하는 로우 상태의 상기 제3 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 9항에 있어서, 상기 우선 순위 결정 회로는,
상기 로우 상태의 제3 응답 신호와 함께, 다음 순위의 플레인에 대응하는 마이크로 컨트롤러로 동작의 개시를 지시하는 하이 상태의 제4 응답 신호를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로에 있어서, 상기 우선 순위 결정 회로는,
상기 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하고, 상기 요청 신호들을 지연시킨 지연된 요청 신호들을 출력하는 요청 신호 지연부;
상기 요청 신호들 및 상기 지연된 요청 신호들을 기초로 쓰기 포인터 및 읽기 포인터를 생성하는 쓰기 읽기 포인터 출력부;
상기 쓰기 포인터를 기초로 데이터를 저장하고, 상기 쓰기 포인터에 따라 생성된 쓰기 인에이블 신호를 기초로 상기 저장된 데이터를 출력하는 선입선출 레지스터;
상기 선입선출 레지스터로부터 출력된 레지스터 데이터 및 상기 읽기 포인터에 따라 생성된 읽기 인에이블 신호를 기초로 선입선출 데이터를 출력하는 멀티 플렉서; 및
상기 선입선출 데이터 및 상기 지연된 요청 신호들을 기초로 상기 복수의 마이크로 컨트롤러들 중 어느 하나의 동작의 개시 또는 종료를 지시하는 응답 신호들을 출력하는 응답 신호 생성부;를 포함하는 우선 순위 결정 회로. - 제 11항에 있어서,
상기 요청 신호들이 하이 상태면, 상기 요청 신호들은 각각 상기 복수의 마이크로 컨트롤러들의 동작의 개시에 관한 지시를 요청하는 신호들이고,
상기 요청 신호들이 로우 상태면, 상기 요청 신호들은 각각 상기 복수의 마이크로 컨트롤러들의 동작이 완료되었음을 나타내는 신호들인 것을 특징으로 하는 우선 순위 결정 회로. - 제 11항에 있어서,
상기 응답 신호들이 하이 상태면, 상기 응답 신호들은 각각 상기 복수의 마이크로 컨트롤러들의 동작의 개시를 지시하는 신호들이고,
상기 응답 신호들이 로우 상태면, 상기 응답 신호들은 각각 상기 복수의 마이크로 컨트롤러들의 동작의 종료를 지시하는 신호들인 것을 특징으로 하는 우선 순위 결정 회로. - 제 11항에 있어서, 상기 쓰기 읽기 포인터 출력부는,
상기 요청 신호들 중 어느 하나가 로우 상태에 하이 상태로 변경된 때부터, 상기 요청 신호들 중 어느 하나에 대응하는 지연된 요청 신호가 로우 상태에 하이 상태로 변경될 때까지 상기 요청 신호들 중 어느 하나에 대응하는 쓰기 포인터를 하이 상태로 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 14항에 있어서, 상기 쓰기 읽기 포인터 출력부는,
상기 요청 신호들 중 어느 하나에 대응하는 하이 상태의 쓰기 포인터를 수신하면 쓰기 인에이블 신호에 대응하는 데이터 변경하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 15항에 있어서, 상기 선입선출 레지스터는,
상기 요청 신호들 중 어느 하나에 대응하는 하이 상태의 쓰기 포인터를 수신할 때마다 서로 다른 레지스터에 서로 다른 데이터를 저장하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 16항에 있어서, 상기 선입선출 레지스터는,
상기 쓰기 인에이블 신호에 대응하는 데이터가 변경되면, 상기 쓰기 인에이블 신호에 응답하여 하이 상태의 상기 쓰기 포인터를 기초로 저장된 데이터를 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 17항에 있어서, 상기 쓰기 읽기 포인터 출력부는,
상기 요청 신호들 중 어느 하나가 하이 상태에 로우 상태로 변경된 때부터, 상기 요청 신호들 중 어느 하나에 대응하는 지연된 요청 신호가 하이 상태에 로우 상태로 변경될 때까지 상기 요청 신호들 중 어느 하나에 대응하는 읽기 포인터를 하이 상태로 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 18항에 있어서, 상기 쓰기 읽기 포인터 출력부는,
상기 요청 신호들 중 어느 하나에 대응하는 하이 상태의 읽기 포인터를 수신하면 읽기 인에이블 신호에 대응하는 데이터 변경하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 19항에 있어서, 상기 멀티 플렉서는,
상기 읽기 인에이블 신호에 대응하는 데이터가 변경되기 전까지, 상기 선입선출 레지스터로부터 이전에 수신된 레지스터 데이터를 상기 선입선출 데이터로 출력하고,
상기 읽기 인에이블 신호에 대응하는 데이터가 변경되면, 상기 선입선출 레지스터로부터 수신되는 레지스터 데이터를 상기 선입선출 데이터로 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 제 20항에 있어서, 상기 응답 신호 생성부는,
상기 쓰기 포인터가 하이 상태에서 로우 상태로 변경될 때부터 읽기 포인터가 하이 상태에서 로우 상태로 변경될 때까지 상기 요청 신호들 중 어느 하나에 대응하는 응답 신호를 하이 상태로 출력하는 것을 특징으로 하는 우선 순위 결정 회로. - 복수의 플레인들에 수행되는 동작의 우선 순위를 결정하는 우선 순위 결정 회로의 동작 방법에 있어서,
상기 복수의 플레인들에 각각 대응하는 복수의 마이크로 컨트롤러들로부터 요청 신호들을 수신하는 단계; 및
미리 설정된 우선 순위에 따라 상기 요청 신호들에 대응하는 응답 신호들을 출력하는 단계;를 포함하는 우선 순위 결정 회로의 동작 방법.
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