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KR20210070439A - Multi-layered printed circuit board of deep cavity structure and method of manufacturing the same, and semiconductor package including the same - Google Patents

Multi-layered printed circuit board of deep cavity structure and method of manufacturing the same, and semiconductor package including the same Download PDF

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KR20210070439A
KR20210070439A KR1020190159785A KR20190159785A KR20210070439A KR 20210070439 A KR20210070439 A KR 20210070439A KR 1020190159785 A KR1020190159785 A KR 1020190159785A KR 20190159785 A KR20190159785 A KR 20190159785A KR 20210070439 A KR20210070439 A KR 20210070439A
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KR
South Korea
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resin layer
electrode
disposed
circuit board
printed circuit
Prior art date
Application number
KR1020190159785A
Other languages
Korean (ko)
Inventor
정민식
박지원
이종태
Original Assignee
주식회사 심텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 심텍 filed Critical 주식회사 심텍
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Abstract

Disclosed are a multi-layered printed circuit board of a deep cavity structure, which is designed to implement a multi-layered cavity through laser drilling without limitation on a material, and a manufacturing method and semiconductor package thereof. The multi-layered printed circuit board of the deep cavity structure of the present invention comprises: a first resin layer having a first via hole passing through an edge portion and a through-hole passing through a central portion; a first via electrode and a through electrode, respectively disposed in the first via hole and the through hole; a second resin layer for covering the upper surface of the first resin layer on which the first via electrode and the through electrode are disposed, and having a second via hole passing through an edge portion; a second via electrode disposed in the second via hole of the second resin layer, and connected to the first via electrode; a third resin layer for covering an upper surface of the second resin layer on which the second via electrode is disposed, and having a third via hole passing through an edge portion; a third via electrode disposed in the third via hole of the third resin layer, and connected to the second via electrode; and a cavity passing through central portions of the second and third resin layers, and removing a partial thickness of the first resin layer to expose the through electrode disposed in the central portion of the first resin layer.

Description

딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지{MULTI-LAYERED PRINTED CIRCUIT BOARD OF DEEP CAVITY STRUCTURE AND METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}A multilayer printed circuit board having a deep cavity structure, a method for manufacturing the same, and a semiconductor package thereof

본 발명은 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관한 것으로, 보다 상세하게는 자재에 대한 제한 없이 레이저 드릴링을 통하여 다층의 캐비티를 구현하는 것이 가능하도록 설계된 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관한 것이다.The present invention relates to a multilayer printed circuit board having a deep cavity structure, a method for manufacturing the same, and a semiconductor package thereof, and more particularly, to a deep cavity structure designed to implement a multilayer cavity through laser drilling without limitation on materials. of a multilayer printed circuit board and a method for manufacturing the same, and to a semiconductor package thereof.

최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.Recently, in accordance with the demand for lightness, thinness, and miniaturization in which the volume and weight of electronic devices are reduced due to the high performance of electric and electronic products, thinness, high density, and high mounting of the semiconductor package are emerging as important factors.

현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.Currently, in computers, laptops, and mobile phones, the chip capacity is increasing, such as large-capacity random access memory (RAM) and flash memory, as the storage capacity increases, but the package tends to be miniaturized. situation.

따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.Accordingly, the size of a package used as a core component is being researched and developed in a trend toward miniaturization, and various techniques for mounting a larger number of packages on a limited size substrate are being proposed and studied.

이와 같이, 전자 부품의 고기능화, 소형화의 요구가 급증되는 추세에 있기 때문에 반도체 패키지는 단위 면적당 실장 효율을 높이기 위하여 캐비티가 구비되는 캐비티 인쇄회로기판에 대한 연구가 활발하게 이루어지고 있다.As described above, since the demand for high functionalization and miniaturization of electronic components is rapidly increasing, research on a cavity printed circuit board having a cavity is actively conducted in order to increase mounting efficiency per unit area of a semiconductor package.

이에 따라, 제한된 기판 크기 및 표면적에도 불구하고 다기능 및 고기능 동작을 위한 여러 개의 부품 소자들을 실장할 수 있는 캐비티 인쇄회로기판에 대한 연구 개발이 필요한 상황이다.Accordingly, there is a need for research and development on a cavity printed circuit board capable of mounting multiple components for multi-function and high-function operation despite the limited size and surface area of the substrate.

관련 선행문헌으로는 대한민국 공개특허 제10-2012-0028010호(2012.03.22. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.As a related prior document, there is Republic of Korea Patent Publication No. 10-2012-0028010 (published on March 22, 2012), which describes an embedded printed circuit board and a manufacturing method thereof.

본 발명의 목적은 자재에 대한 제한 없이 레이저 드릴링을 통하여 다층의 캐비티를 구현하는 것이 가능하도록 설계된 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지를 제공하는 것이다.It is an object of the present invention to provide a multilayer printed circuit board having a deep cavity structure designed to implement a multilayer cavity through laser drilling without limitation on materials, a method for manufacturing the same, and a semiconductor package thereof.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 가장자리 부분을 관통하는 제1 비아 홀과 중앙 부분을 관통하는 관통 홀을 갖는 제1 수지층; 상기 제1 비아 홀 내에 배치된 제1 비아 전극과, 상기 관통 홀 내에 배치된 관통 전극; 상기 제1 비아 전극 및 관통 전극이 배치된 제1 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제2 비아 홀을 갖는 제2 수지층; 상기 제2 수지층의 제2 비아 홀 내에 배치되어, 상기 제1 비아 전극과 연결된 제2 비아 전극; 상기 제2 비아 전극이 배치된 제2 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제3 비아 홀을 갖는 제3 수지층; 상기 제3 수지층의 제3 비아 홀 내에 배치되어, 상기 제2 비아 전극과 연결된 제3 비아 전극; 및 상기 제2 및 제3 수지층의 중앙 부분을 관통하며, 상기 제1 수지층의 일부 두께를 제거하여, 상기 제1 수지층의 중앙 부분에 배치된 관통 전극을 노출시키는 캐비티;를 포함하는 것을 특징으로 한다.A multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention for achieving the above object includes: a first resin layer having a first via hole penetrating an edge portion and a through hole penetrating a central portion; a first via electrode disposed in the first via hole and a through electrode disposed in the through hole; a second resin layer covering an upper surface of the first resin layer on which the first via electrode and the through electrode are disposed, the second resin layer having a second via hole passing through an edge portion; a second via electrode disposed in a second via hole of the second resin layer and connected to the first via electrode; a third resin layer covering an upper surface of the second resin layer on which the second via electrode is disposed and having a third via hole passing through an edge portion; a third via electrode disposed in a third via hole of the third resin layer and connected to the second via electrode; and a cavity penetrating through the central portion of the second and third resin layers and exposing the through electrode disposed in the central portion of the first resin layer by removing a partial thickness of the first resin layer. characterized.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지는 팁 캐비티 구조의 다층 인쇄회로기판; 상기 캐비티에 의해 노출된 관통 전극 상에 배치된 금속 범프; 및 상기 금속 범프를 매개로 상기 다층 인쇄회로기판의 캐비티 내에 실장된 반도체 칩;을 포함하는 것을 특징으로 한다.A deep cavity structure semiconductor package according to an embodiment of the present invention for achieving the above object includes a multilayer printed circuit board having a tip cavity structure; a metal bump disposed on the through electrode exposed by the cavity; and a semiconductor chip mounted in the cavity of the multilayer printed circuit board via the metal bump.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법은 (a) 양면에 동박을 갖는 제2 수지층의 가장자리 부분을 관통하는 제2 비아 홀을 형성하는 단계; (b) 상기 동박을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 상기 제2 비아 홀 내에 배치되는 제2 비아 전극과, 상기 제2 수지층의 하면 중앙 부분에 배치되는 더미 패턴을 형성하는 단계; (c) 상기 제2 비아 전극 및 더미 패턴이 형성된 제2 수지층의 양면에 제1 씨드층을 갖는 제1 수지층과, 제2 씨드층을 갖는 제3 수지층을 적층하는 단계; (d) 상기 제1 및 제2 씨드층과 제1 및 제3 수지층의 가장자리 부분 및 중앙 부분을 각각 제거하여, 상기 제2 전극의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제3 비아 홀과 관통 홀을 형성하는 단계; (e) 상기 제1 및 제2 씨드층을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 상기 제1 및 제3 비아홀 내에 각각 배치되어, 상기 제2 비아 전극과 각각 연결되는 제1 비아 전극 및 제3 비아 전극과, 상기 관통 홀 내에 배치되는 관통 전극을 형성하는 단계; (f) 상기 제1 수지층의 하면과 제3 수지층의 상면 가장자리 부분을 덮는 마스크 패턴을 형성하는 단계; (g) 상기 마스크 패턴의 외측으로 노출된 제3 수지층 및 제2 수지층을 차례로 레이저 드릴링으로 제거하여 캐비티를 형성하는 단계; 및 (h) 상기 캐비티에 의해 노출된 더미 패턴 및 마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.A method for manufacturing a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention for achieving the above object includes the steps of (a) forming a second via hole penetrating an edge portion of a second resin layer having a copper foil on both sides ; (b) forming a metal layer using the copper foil as a medium and then selectively patterning to form a second via electrode disposed in the second via hole and a dummy pattern disposed in a central portion of a lower surface of the second resin layer ; (c) laminating a first resin layer having a first seed layer and a third resin layer having a second seed layer on both surfaces of the second resin layer on which the second via electrode and the dummy pattern are formed; (d) first and third via holes exposing upper and lower portions of the second electrode by removing edge portions and central portions of the first and second seed layers and the first and third resin layers, respectively forming a hole and a through hole; (e) forming a metal plating layer via the first and second seed layers and selectively patterning first via electrodes respectively disposed in the first and third via holes to be respectively connected to the second via electrodes; and forming a third via electrode and a through electrode disposed in the through hole. (f) forming a mask pattern covering the lower surface of the first resin layer and the upper surface edge of the third resin layer; (g) forming a cavity by sequentially removing the third resin layer and the second resin layer exposed to the outside of the mask pattern by laser drilling; and (h) removing the dummy pattern and the mask pattern exposed by the cavity.

본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 딥 캐비티를 형성하기 위해 캐비티 형성 공정시 마스크 패턴을 형성한 후 레이저 드릴링을 이용하여 캐비티를 형성하고 마스크 패턴 및 더미 패턴을 함께 습식 식각으로 제거하는 것을 통해 해결하였다.A multilayer printed circuit board having a deep cavity structure and a method for manufacturing the same, and a semiconductor package thereof according to the present invention, after forming a mask pattern during a cavity forming process to form a deep cavity, a cavity is formed using laser drilling, and the mask pattern and It was solved by removing the dummy patterns together by wet etching.

이에 따라, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 캐비티를 형성하고자 하는 수지층에 마스크 패턴을 형성하고 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현하는 것이 가능해질 수 있다.Accordingly, the multilayer printed circuit board having a deep cavity structure, the method for manufacturing the same, and the semiconductor package according to the present invention form a mask pattern on a resin layer to form a cavity, and collectively form a plurality of resin layers through laser drilling. It may be possible to implement a pad free deep cavity in which an electrode pad is not present in the cavity by removing the cavity to form a cavity, and then removing the mask pattern and the dummy pattern together by wet etching.

이 결과, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 레이저 드릴링을 통하여 다층 구조의 수지층에 대해서도 캐비티를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한이 없을 뿐만 아니라, 캐비티 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과를 발휘할 수 있다.As a result, in the multilayer printed circuit board having a deep cavity structure, the method for manufacturing the same, and the semiconductor package according to the present invention, it is possible to implement a cavity for the resin layer of the multilayer structure through laser drilling, and the material for the resin layers is not limited, and there is no electrode pad in the cavity, thereby increasing the degree of freedom in design.

아울러, 본 발명에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지는 딥 캐비티 구조 다층 인쇄회로기판의 캐비티 내에 다기능 및 고기능 동작을 위한 여러 개의 반도체 칩들이 임베디드 타입으로 실장될 수 있으므로 두께 감소 없이 고기능화 및 소형화의 요구에 부합할 수 있게 된다.In addition, the multilayer printed circuit board of the deep cavity structure and the manufacturing method thereof according to the present invention, and the semiconductor package include a plurality of semiconductor chips for multi-function and high-function operation in the cavity of the deep cavity structure multilayer printed circuit board to be mounted in an embedded type. Therefore, it is possible to meet the demands for high functionalization and miniaturization without reducing the thickness.

도 1은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판을 나타낸 단면도.
도 2는 도 1의 A 부분을 확대하여 나타낸 단면도.
도 3은 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지를 나타낸 단면도.
도 4 내지 도 13은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법을 나타낸 공정 순서도.1 is a cross-sectional view showing a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention.
2 is an enlarged cross-sectional view of part A of FIG. 1;
3 is a cross-sectional view illustrating a deep cavity structure semiconductor package according to an embodiment of the present invention.
4 to 13 are process flowcharts illustrating a method for manufacturing a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 및 그 제조 방법과, 그 반도체 패키지에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a multilayer printed circuit board having a deep cavity structure, a manufacturing method thereof, and a semiconductor package thereof according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판을 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.1 is a cross-sectional view illustrating a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention, and FIG. 2 is an enlarged cross-sectional view of part A of FIG. 1 .

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)은 제1 수지층(110), 제1 비아 전극(112), 관통 전극(114), 제2 수지층(120), 제2 비아 전극(122), 제3 수지층(130), 제3 비아 전극(132) 및 캐비티(C)를 포함한다.1 and 2, the multilayer printed circuit board 100 having a deep cavity structure according to an embodiment of the present invention includes a first resin layer 110, a first via electrode 112, a through electrode 114, It includes a second resin layer 120 , a second via electrode 122 , a third resin layer 130 , a third via electrode 132 , and a cavity C .

제1 수지층(110)은 상면 및 상면에 반대되는 하면을 갖는 플레이트 형상을 가질 수 있다. 이러한 제1 수지층(110)은 가장자리 부분을 관통하는 제1 비아 홀(V1)과 중앙 부분을 관통하는 관통 홀(T)을 갖는다.The first resin layer 110 may have a plate shape having an upper surface and a lower surface opposite to the upper surface. The first resin layer 110 has a first via hole V1 passing through an edge portion and a through hole T passing through a central portion.

이때, 도 1에서는 제1 비아 홀(V1)이 제1 수지층(110)의 양측 가장자리 부분에 배치되고, 관통 홀(T)이 제1 수지층(110)의 중앙 부분에 2개가 배치된 것으로 나타내었으나, 이는 예시적인 것으로 그 수 및 위치는 다양하게 변경될 수 있다는 것은 자명한 사실일 것이다.At this time, in FIG. 1 , the first via holes V1 are disposed at both edge portions of the first resin layer 110 , and two through holes T are disposed at the central portion of the first resin layer 110 . Although shown, it will be apparent that this is an example and the number and position may be variously changed.

이러한 제1 수지층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.One or more materials selected from prepreg, polyimide resin, epoxy resin, resin coated copper (RCC), and photo-imageable dielectric (PID) may be used for the first resin layer 110 .

제1 비아 전극(112)은 제1 비아 홀(V1) 내에 배치되고, 관통 전극(114)은 관통 홀(T) 내에 배치된다. 여기서, 제1 비아 전극(112) 및 관통 전극(114)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.The first via electrode 112 is disposed in the first via hole V1 , and the through electrode 114 is disposed in the through hole T. Here, each of the first via electrode 112 and the through electrode 114 is preferably formed of copper (Cu) having excellent conductivity, but is not limited thereto, and any metal material having conductivity may be used without limitation.

이러한 제1 비아 전극(112)은 제1 비아 홀(V1)의 내부 및 제1 수지층(110)의 하면에 배치된다. 아울러, 관통 전극(114)은 관통 홀(T)의 내부 및 제1 수지층(110)의 하면에 배치된다.The first via electrode 112 is disposed inside the first via hole V1 and on the lower surface of the first resin layer 110 . In addition, the through electrode 114 is disposed inside the through hole T and on the lower surface of the first resin layer 110 .

여기서, 관통 전극(114)은 관통 홀(T)의 내부에 매립되며, 제1 수지층(110)의 상면과 동일 선상에 배치된 일부가 캐비티(C)에 의해 외부로 노출된다.Here, the through electrode 114 is embedded in the through hole T, and a portion disposed on the same line as the upper surface of the first resin layer 110 is exposed to the outside by the cavity C.

제2 수지층(120)은 제1 비아 전극(112) 및 관통 전극(114)이 배치된 제1 수지층(110)의 상면을 덮는다. 이러한 제2 수지층(120)은 가장자리 부분을 관통하는 제2 비아 홀(V2)을 갖는다.The second resin layer 120 covers the upper surface of the first resin layer 110 on which the first via electrode 112 and the through electrode 114 are disposed. The second resin layer 120 has a second via hole V2 passing through an edge portion.

여기서, 제2 수지층(120)은, 제1 수지층(110)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.Here, the second resin layer 120, like the first resin layer 110, prepreg (prepreg), polyimide resin, epoxy resin, RCC (resin coated copper), PID (Photo-Image able Dielectric), etc. Any one or more selected materials may be used.

제2 비아 전극(122)은 제2 수지층(120)의 제2 비아 홀(V2) 내에 배치된다. 이러한 제2 비아 전극(122)은 제2 비아 홀(V2)의 내부와 제2 수지층(120)의 상면 및 하면에 각각 배치되어, 제1 비아 전극(112)과 전기적으로 연결된다. 이를 위해, 제2 수지층(120)의 제2 비아 홀(V2)은 제1 수지층(110)의 제1 비아 홀(V1)과 실질적으로 동일한 위치에 배치되는 것이 바람직하다.The second via electrode 122 is disposed in the second via hole V2 of the second resin layer 120 . The second via electrode 122 is disposed inside the second via hole V2 and on the upper and lower surfaces of the second resin layer 120 , respectively, and is electrically connected to the first via electrode 112 . To this end, the second via hole V2 of the second resin layer 120 is preferably disposed at substantially the same position as the first via hole V1 of the first resin layer 110 .

이때, 제2 비아 전극(122)은 전도성이 우수한 구리(Cu)로 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.In this case, the second via electrode 122 is preferably formed of copper (Cu) having excellent conductivity, but is not limited thereto, and any metal material having conductivity may be used without limitation.

제3 수지층(130)은 제2 비아 전극(122)이 배치된 제2 수지층(120)의 상면을 덮는다. 이러한 제3 수지층(130)은 가장자리 부분을 관통하는 제3 비아 홀(V3)을 갖는다. The third resin layer 130 covers the upper surface of the second resin layer 120 on which the second via electrode 122 is disposed. The third resin layer 130 has a third via hole V3 passing through an edge portion.

여기서, 제3 수지층(130)은, 제1 및 제2 수지층(110, 120)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.Here, the third resin layer 130, like the first and second resin layers 110 and 120, includes a prepreg, a polyimide resin, an epoxy resin, resin coated copper (RCC), and photo-resin (PID). Any one or more materials selected from Image able Dielectric) may be used.

제3 비아 전극(132)은 제3 수지층(130)의 제3 비아 홀(V3) 내에 배치된다. 이러한 제3 비아 전극(132)은 제3 비아 홀(V3)의 내부 및 제3 수지층(130)의 상면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결된다. 이를 위해, 제3 수지층(130)의 제3 비아 홀(V3)은 제1 및 제2 수지층(110, 120)의 제1 및 제2 비아 홀(V1, V2)과 실질적으로 동일한 위치에 배치되는 것이 바람직하다.The third via electrode 132 is disposed in the third via hole V3 of the third resin layer 130 . The third via electrode 132 is disposed inside the third via hole V3 and on the upper surface of the third resin layer 130 , and is electrically connected to the second via electrode 122 . To this end, the third via hole V3 of the third resin layer 130 is located at substantially the same position as the first and second via holes V1 and V2 of the first and second resin layers 110 and 120 . It is preferable to place

캐비티(C)는 제2 및 제3 수지층(120, 130)의 중앙 부분을 관통하며, 제1 수지층(110)의 일부 두께를 제거하여, 제1 수지층(110)의 중앙 부분에 배치된 관통 전극(114)을 노출시킨다.The cavity C penetrates through the central portion of the second and third resin layers 120 and 130 , and removes a portion of the thickness of the first resin layer 110 , and is disposed in the central portion of the first resin layer 110 . The through-electrode 114 is exposed.

이에 따라, 제1 수지층(110)의 중앙 부분은 제1 두께를 갖고, 제1 수지층(110)의 가장자리 부분은 제1 두께보다 두꺼운 제2 두께를 갖는다.Accordingly, a central portion of the first resin layer 110 has a first thickness, and an edge portion of the first resin layer 110 has a second thickness greater than the first thickness.

이때, 캐비티(C)에 의해 노출되는 내벽에는 제2 및 제3 수지층(120, 130)의 내측으로 제1 수지층(110)의 측벽 일부가 제거된 언더컷(U)이 더 형성된다. 이러한 언더컷(U)은 캐비티(C)에 의해 노출되는 제1 수지층(110)의 상면에 배치되어 있던 더미 패턴이 마스크 패턴을 습식 식각으로 제거하는 과정에서 함께 제거되어 형성된 것이다.At this time, an undercut U from which a part of the sidewall of the first resin layer 110 is removed is further formed on the inner wall exposed by the cavity C to the inside of the second and third resin layers 120 and 130 . The undercut U is formed by removing the dummy pattern disposed on the upper surface of the first resin layer 110 exposed by the cavity C during the process of removing the mask pattern by wet etching.

또한, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)은 제1 솔더 마스크(140) 및 제2 솔더 마스크(142)를 더 포함할 수 있다.In addition, the multilayer printed circuit board 100 having a deep cavity structure according to an embodiment of the present invention may further include a first solder mask 140 and a second solder mask 142 .

제1 솔더 마스크(140)는 제1 비아 전극(112) 및 관통 전극(114)의 일부를 제외한 제1 수지층(110)의 하면을 덮도록 형성된다.The first solder mask 140 is formed to cover the lower surface of the first resin layer 110 except for a portion of the first via electrode 112 and the through electrode 114 .

제2 솔더 마스크(142)는 제3 비아 전극(132)의 일부를 제외한 제3 수지층(130)의 상면을 덮도록 형성된다.The second solder mask 142 is formed to cover the upper surface of the third resin layer 130 except for a portion of the third via electrode 132 .

제1 및 제2 솔더 마스크(140, 142)는 포토 솔더 레지스트(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질이 이용될 수 있다.The first and second solder masks 140 and 142 are one selected from a photo solder resist, a liquid photosensitive coverlay, a photo polyimide film, an epoxy resin, and the like. of material may be used.

기존의 캐비티 제작은 습식 식각 방식으로 실시하였는데, 이러한 습식 식각으로 캐비티를 형성할 시에는 단층 구조에서는 문제가 없으나 다층 인쇄회로기판을 구현할 시 다수의 수지층의 재질에 대한 제한적인 문제점이 있으며, 다수의 수지층을 한꺼번에 제거하는 것 또한 어려워 다층 인쇄회로기판을 제작하는 것이 불가능하였다.Existing cavity fabrication was performed by wet etching. When forming the cavity by wet etching, there is no problem in a single-layer structure, but when implementing a multi-layer printed circuit board, there is a limited problem with respect to the material of a plurality of resin layers. It was also difficult to remove the resin layer of the at once, making it impossible to fabricate a multilayer printed circuit board.

이에 반해, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 딥 캐비티를 형성하기 위해 캐비티 형성 공정시 마스크 패턴을 형성한 후 레이저 드릴링을 이용하여 캐비티를 형성하고 마스크 패턴 및 더미 패턴을 함께 습식 식각으로 제거하는 것을 통해 해결하였다.On the other hand, in the multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention, a mask pattern is formed during a cavity forming process to form a deep cavity, a cavity is formed using laser drilling, and a mask pattern and a dummy pattern are formed. It was solved through removal by wet etching together.

이에 따라, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 캐비티를 형성하고자 하는 수지층에 마스크 패턴을 형성하고 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현하는 것이 가능해질 수 있다.Accordingly, in the multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention, a mask pattern is formed on a resin layer to form a cavity, and a plurality of resin layers are collectively removed through laser drilling to form a cavity. Then, by removing the mask pattern and the dummy pattern together by wet etching, it may become possible to implement a pad free deep cavity in which an electrode pad does not exist in the cavity.

이 결과, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판은 레이저 드릴링을 통하여 다층 구조의 수지층에 대해서도 캐비티를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한이 없을 뿐만 아니라, 캐비티 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과가 있다.As a result, in the multilayer printed circuit board of the deep cavity structure according to the embodiment of the present invention, it is possible to implement a cavity for the resin layer of the multilayer structure through laser drilling, and there is no limitation on the material of the resin layers as well , there is no electrode pad in the cavity, which has the effect of increasing the degree of freedom in design.

한편, 도 3은 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지를 나타낸 단면도이다.Meanwhile, FIG. 3 is a cross-sectional view illustrating a deep cavity structure semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지(300)는 딥 캐비티 다층 인쇄회로기판(100), 금속 범프(230) 및 반도체 칩(200)을 포함한다.Referring to FIG. 3 , a deep cavity structure semiconductor package 300 according to an embodiment of the present invention includes a deep cavity multilayer printed circuit board 100 , metal bumps 230 , and a semiconductor chip 200 .

딥 캐비티 다층 인쇄회로기판(100)은 도 1 및 도 2를 참조하여 설명한 것과 실질적으로 동일한 것이 이용될 수 있다.The deep cavity multilayer printed circuit board 100 may be substantially the same as that described with reference to FIGS. 1 and 2 .

금속 범프(230)는 다층 인쇄회로기판(100)의 캐비티(C)에 의해 노출되는 관통 전극(114) 상에 적층된다. 이러한 금속 범프(230)로는 솔더 볼, 금속 스터드 등이 이용될 수 있으나, 이에 제한되는 것은 아니다.The metal bump 230 is stacked on the through electrode 114 exposed by the cavity C of the multilayer printed circuit board 100 . A solder ball, a metal stud, or the like may be used as the metal bump 230 , but is not limited thereto.

반도체 칩(200)은 금속 범프(230)를 매개로 다층 인쇄회로기판(100)의 캐비티(C) 내에 임베디드 형태로 실장된다.The semiconductor chip 200 is mounted in an embedded form in the cavity C of the multilayer printed circuit board 100 via the metal bump 230 .

이와 같이, 반도체 칩(200)은 반도체 칩(200)의 본딩 패드(210)가 금속 범프(230)를 매개로 직접 접속되는 플립 칩 본딩 방식으로 실장될 수 있다. 이외에도, 반도체 칩(200)은 금속 와이어를 이용한 본딩 방식, 관통 비아(TVS)를 이용한 본딩 방식 등 다양한 방식이 적용될 수 있다.As such, the semiconductor chip 200 may be mounted in a flip-chip bonding method in which the bonding pads 210 of the semiconductor chip 200 are directly connected via the metal bumps 230 . In addition, various methods such as a bonding method using a metal wire and a bonding method using a through via (TVS) may be applied to the semiconductor chip 200 .

도 3에서는 1개의 반도체 칩(200)이 캐비티(C) 내에 실장된 구조를 나타내었으나, 이는 예시적인 것으로 반도체 칩(200)은 2개 이상이 캐비티(C) 내에 실장될 수도 있다.Although FIG. 3 shows a structure in which one semiconductor chip 200 is mounted in the cavity C, this is exemplary and two or more semiconductor chips 200 may be mounted in the cavity C. As shown in FIG.

이러한 반도체 칩(200)은 메모리 반도체 칩, 구동 반도체 칩 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.The semiconductor chip 200 may include, but is not limited to, a memory semiconductor chip, a driving semiconductor chip, and the like.

전술한 본 발명의 실시예에 따른 딥 캐비티 구조 반도체 패키지는 딥 캐비티 구조 다층 인쇄회로기판의 캐비티 내에 다기능 및 고기능 동작을 위한 여러 개의 반도체 칩들이 임베디드 타입으로 실장될 수 있으므로 두께 감소 없이 고기능화 및 소형화의 요구에 부합할 수 있게 된다.The deep cavity structure semiconductor package according to the embodiment of the present invention described above can be mounted in an embedded type in the cavity of the deep cavity structure multi-layer printed circuit board, so that several semiconductor chips for multi-function and high-function operation can be mounted in an embedded type without reducing the thickness. be able to meet your needs.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method for manufacturing a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 4 내지 도 13은 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법을 나타낸 공정 순서도이다.4 to 13 are process flowcharts illustrating a method for manufacturing a multilayer printed circuit board having a deep cavity structure according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 양면에 동박(10)이 적층된 제2 수지층(120)을 마련한다. 여기서, 제2 수지층(120)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.As shown in FIG. 4 , the second resin layer 120 in which the copper foil 10 is laminated is provided on both surfaces. Here, for the second resin layer 120 , any one or more materials selected from prepreg, polyimide resin, epoxy resin, resin coated copper (RCC), and photo-imageable dielectric (PID) may be used.

다음으로, 도 5에 도시된 바와 같이, 양면에 동박(10)을 갖는 제2 수지층(120)의 가장자리 부분을 관통하는 제2 비아 홀(V2)을 형성한다.Next, as shown in FIG. 5 , a second via hole V2 passing through the edge of the second resin layer 120 having the copper foil 10 on both surfaces is formed.

여기서, 제2 비아 홀(V2)은 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.Here, the second via hole V2 may be formed by any one method selected from a laser drilling method, a punching method, an etching method, and the like.

이러한 제2 비아 홀(V2)은 제2 수지층(120)의 양측 가장자리에 각각 형성될 수 있으나, 이는 예시적인 것으로 그 수 및 위치는 다양한 형태로 변경될 수 있다는 것은 자명한 사실일 것이다.These second via holes V2 may be formed on both edges of the second resin layer 120 , respectively, but this is an example and it will be apparent that the number and location may be changed in various forms.

도 6에 도시된 바와 같이, 제2 비아 홀(V2)이 형성된 제2 수지층(120) 양면에 배치된 동박(도 5의 10)을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 제2 비아 홀(V2) 내에 배치되는 제2 비아 전극(122)과, 제2 수지층(120)의 하면 중앙 부분에 배치되는 더미 패턴(124)을 형성한다.As shown in FIG. 6 , a metal layer is formed through a copper foil (10 in FIG. 5 ) disposed on both sides of the second resin layer 120 in which the second via hole V2 is formed, and then the metal layer is selectively patterned to form a second The second via electrode 122 disposed in the via hole V2 and the dummy pattern 124 disposed in the central portion of the lower surface of the second resin layer 120 are formed.

여기서, 제2 비아 전극(122)은 제2 비아 홀(V2)의 내부 및 제2 수지층(120)의 상면 및 하면에 각각 배치된다. 그리고, 더미 패턴(124)은 제2 수지층(120)의 하면에 배치되어, 캐비티 형성 영역과 대응되는 위치에 형성된다.Here, the second via electrode 122 is disposed inside the second via hole V2 and on the upper and lower surfaces of the second resin layer 120 , respectively. Further, the dummy pattern 124 is disposed on the lower surface of the second resin layer 120 and is formed at a position corresponding to the cavity formation region.

여기서, 제2 비아 전극(122) 및 더미 패턴(124)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다. Here, each of the second via electrode 122 and the dummy pattern 124 is preferably formed of copper (Cu) having excellent conductivity, but is not limited thereto, and any metal material having conductivity may be used without limitation.

다음으로, 도 7에 도시된 바와 같이, 제2 비아 전극(122) 및 더미 패턴(124)이 형성된 제2 수지층(120)의 양면에 제1 씨드층(20)을 갖는 제1 수지층(110)과, 제2 씨드층(30)을 갖는 제3 수지층(130)을 적층한다.Next, as shown in FIG. 7 , the first resin layer having the first seed layer 20 on both surfaces of the second resin layer 120 on which the second via electrode 122 and the dummy pattern 124 are formed ( 110 ) and the third resin layer 130 having the second seed layer 30 are laminated.

이에 따라, 제2 수지층(120)의 상면에는 제3 수지층(130) 및 제2 씨드층(30)이 차례로 적층되고, 제2 수지층(120)의 하면에는 제1 수지층(110) 및 제1 씨드층(20)이 차례로 적층된다.Accordingly, the third resin layer 130 and the second seed layer 30 are sequentially stacked on the upper surface of the second resin layer 120 , and the first resin layer 110 on the lower surface of the second resin layer 120 . and a first seed layer 20 are sequentially stacked.

여기서, 제1 및 제3 수지층(110, 130) 각각은, 제2 수지층(120)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper), PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.Here, each of the first and third resin layers 110 and 130 is, like the second resin layer 120 , a prepreg, a polyimide resin, an epoxy resin, a resin coated copper (RCC), and a photo (PID). -Image able Dielectric), etc., any one or more materials selected may be used.

도 8에 도시된 바와 같이, 제1 및 제2 씨드층(20, 30)과 제1 및 제3 수지층(110, 130)의 가장자리 부분 및 중앙 부분을 각각 제거하여, 제2 비아 전극(122)의 상부 및 하부를 각각 노출시키는 제1 비아 홀(V1) 및 제3 비아 홀(V3)과 관통 홀(T)을 형성한다.As shown in FIG. 8 , edge portions and central portions of the first and second seed layers 20 and 30 and the first and third resin layers 110 and 130 are removed, respectively, to thereby remove the second via electrode 122 . ), a first via hole V1 and a third via hole V3 exposing the upper part and the lower part, respectively, and the through hole T are formed.

이때, 제1 비아 홀(V1)은 제2 비아 홀(V2)과 대응되는 위치에 배치되어, 제2 비아 전극(V2) 하부를 노출시키고, 제3 비아 홀(V3)은 제1 및 제2 비아 홀(V1, V2)과 대응되는 위치에 배치되어, 제2 비아 전극(V2)의 상부를 노출시킨다.In this case, the first via hole V1 is disposed at a position corresponding to the second via hole V2 to expose a lower portion of the second via electrode V2 , and the third via hole V3 is formed in the first and second positions. It is disposed at positions corresponding to the via holes V1 and V2 to expose an upper portion of the second via electrode V2.

또한, 관통 전극(114)은 제1 수지층(110)의 중앙 부분에 적어도 하나가 배치되어, 더미 패턴(124)의 일부를 노출시킨다.In addition, at least one through electrode 114 is disposed in the central portion of the first resin layer 110 to expose a portion of the dummy pattern 124 .

이에 따라, 제1 및 제3 비아 홀(V1, V3)에 의해 제2 비아 전극(122)의 양측 일부가 외부로 각각 노출되고, 관통 홀(T)에 의해 더미 패턴(124)의 일부가 외부로 노출된다.Accordingly, a portion of both sides of the second via electrode 122 is exposed to the outside by the first and third via holes V1 and V3, respectively, and a portion of the dummy pattern 124 is partially exposed to the outside by the through hole T. is exposed as

여기서, 제1 및 제3 비아 홀(V1, V3)과 관통 홀(T)은 레이저 드릴링 방식, 펀칭 방식, 식각 방식 등에서 선택된 어느 하나의 방식에 의해 형성될 수 있다.Here, the first and third via holes V1 and V3 and the through hole T may be formed by any one method selected from a laser drilling method, a punching method, an etching method, and the like.

다음으로, 도 9에 도시된 바와 같이, 제1 및 제2 씨드층(도 8의 20, 30)을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 제1 및 제3 비아홀(V1, V3) 내에 각각 배치되어, 제2 비아 전극(122)과 각각 연결되는 제1 비아 전극(112) 및 제3 비아 전극(132)과, 관통 홀(T) 내에 배치되는 관통 전극(114)을 형성한다.Next, as shown in FIG. 9 , a metal plating layer is formed via the first and second seed layers ( 20 and 30 in FIG. 8 ) and then selectively patterned to form the first and third via holes V1 and V3 . ) to form a first via electrode 112 and a third via electrode 132 respectively connected to the second via electrode 122 , and a through electrode 114 disposed in the through hole T .

이에 따라, 제1 및 제3 비아 전극(112, 132)은 제1 및 제3 비아 홀(V1, V3) 내에 각각 배치되고, 관통 전극(114)은 관통 홀(T) 내에 배치된다. 여기서, 제1 및 제3 비아 전극(112, 132) 및 관통 전극(114)은 전도성이 우수한 구리(Cu)로 각각 형성되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.Accordingly, the first and third via electrodes 112 and 132 are respectively disposed in the first and third via holes V1 and V3 , and the through electrode 114 is disposed in the through hole T. Here, the first and third via electrodes 112 and 132 and the through electrode 114 are each preferably formed of copper (Cu) having excellent conductivity, but are not necessarily limited thereto, and any metal material having conductivity is limited. can be used without

이러한 제1 비아 전극(112)은 제1 비아 홀(V1)의 내부 및 제1 수지층(110)의 하면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결되고, 제3 비아 전극(132)은 제3 비아 홀(V3)의 내부 및 제3 수지층(130)의 상면에 배치되어, 제2 비아 전극(122)과 전기적으로 연결된다. 이에 따라, 제1 비아 전극(112), 제2 비아 전극(122) 및 제3 비아 전극(132) 상호 간이 동일 선상에서 전기적으로 연결되는 구조이므로, 전기적 연결 경로가 단축되어 고속 동작에도 효율적으로 대처하는 것이 가능해질 수 있다.The first via electrode 112 is disposed inside the first via hole V1 and on the lower surface of the first resin layer 110 , is electrically connected to the second via electrode 122 , and is electrically connected to the third via electrode ( The 132 is disposed inside the third via hole V3 and on the upper surface of the third resin layer 130 , and is electrically connected to the second via electrode 122 . Accordingly, since the first via electrode 112 , the second via electrode 122 , and the third via electrode 132 are electrically connected to each other on the same line, the electrical connection path is shortened to efficiently cope with high-speed operation it may be possible to

도 10에 도시된 바와 같이, 제1 비아 전극(112) 및 관통 전극(114)의 일부를 제외한 제1 수지층(110)의 하면을 덮는 제1 솔더 마스크(140)와, 제3 비아 전극(132)의 일부를 제외한 제3 수지층(130)의 상면을 덮는 제2 솔더 마스크(142)를 형성한다.As shown in FIG. 10 , a first solder mask 140 covering the lower surface of the first resin layer 110 except for a portion of the first via electrode 112 and the through electrode 114 , and a third via electrode ( A second solder mask 142 covering the upper surface of the third resin layer 130 except for a portion of the 132 is formed.

이때, 본 발명에서는 제1 및 제2 솔더 마스크(140, 142)가 캐비티를 형성하기 전 단계에 형성되는 것으로 도시하였으나, 이는 예시적인 것으로 캐비티를 형성한 후에 형성될 수도 있다.At this time, in the present invention, although the first and second solder masks 140 and 142 are illustrated as being formed before the cavity is formed, this is exemplary and may be formed after the cavity is formed.

여기서, 제1 및 제2 솔더 마스크(140, 142)는 포토 솔더 레지스트(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 하나의 재질이 이용될 수 있다.Here, the first and second solder masks 140 and 142 are formed of a photo solder resist, a liquid photosensitive coverlay, a photo polyimide film, an epoxy resin, or the like. One selected material may be used.

다음으로, 도 11에 도시된 바와 같이, 제1 및 제2 솔더 마스크(140, 142)가 형성된 제1 수지층(110)의 하면과 제3 수지층(130)의 상면 가장자리 부분을 덮는 마스크 패턴(150)을 형성한다.Next, as shown in FIG. 11 , a mask pattern covering the lower surface of the first resin layer 110 on which the first and second solder masks 140 and 142 are formed and the upper surface edge of the third resin layer 130 . (150) is formed.

이에 따라, 제1 및 제2 솔더 마스크(140, 142)와 제1 내지 제3 비아 전극(112, 122, 132)과 관통 전극(114)은 마스크 패턴(150)에 의해 보호되고, 제3 수지층(130)의 상면 중앙 부분이 외부로 노출된다.Accordingly, the first and second solder masks 140 and 142 , the first to third via electrodes 112 , 122 , 132 , and the through electrode 114 are protected by the mask pattern 150 , and the third number A central portion of the upper surface of the strata 130 is exposed to the outside.

도 12에 도시된 바와 같이, 마스크 패턴(150)의 외측으로 노출된 제3 수지층(130) 및 제2 수지층(120)을 차례로 레이저 드릴링으로 제거하여 캐비티(C)를 형성한다.As shown in FIG. 12 , the third resin layer 130 and the second resin layer 120 exposed to the outside of the mask pattern 150 are sequentially removed by laser drilling to form a cavity C.

이와 같이, 본 발명에서는 딥 캐비티(C)를 형성하기 위해 캐비티 형성 공정시 마스크 패턴(150)을 형성한 후 레이저를 국부적으로 조사하는 레이저 드릴링 방식으로 캐비티(C)를 형성하는 것에 의해 딥 캐비티(deep cavity)를 구현하는 것이 가능해질 수 있다.As described above, in the present invention, in order to form the deep cavity (C), the deep cavity (C) is formed by forming the mask pattern 150 during the cavity forming process and then forming the cavity (C) by a laser drilling method in which a laser is locally irradiated. It may become possible to implement a deep cavity.

다음으로, 도 13에 도시된 바와 같이, 캐비티(C)에 의해 노출된 더미 패턴(도 12의 124) 및 마스크 패턴(도 12의 150)을 제거한다.Next, as shown in FIG. 13 , the dummy pattern ( 124 in FIG. 12 ) and the mask pattern ( 150 in FIG. 12 ) exposed by the cavity C are removed.

여기서, 더미 패턴과 마스크 패턴은 습식 식각으로 제거한다. 이러한 더미 패턴의 제거로, 캐비티(C)에 의해 노출되는 내벽에는 제2 및 제3 수지층(120, 130)의 내측으로 제1 수지층(110)의 측벽 일부가 제거된 언더컷(U)이 형성된다. 즉, 언더컷(U)은 캐비티(C)에 의해 노출되는 제1 수지층(110)의 상면에 배치되어 있던 더미 패턴이 마스크 패턴을 습식 식각으로 제거하는 과정에서 함께 제거되어 형성된다.Here, the dummy pattern and the mask pattern are removed by wet etching. By removing the dummy pattern, the inner wall exposed by the cavity C has an undercut U from which a part of the sidewall of the first resin layer 110 is removed to the inside of the second and third resin layers 120 and 130 . is formed That is, the undercut U is formed by removing the dummy pattern disposed on the upper surface of the first resin layer 110 exposed by the cavity C during the process of removing the mask pattern by wet etching.

이 결과, 관통 전극(114)은 관통 홀(T)의 내부에 매립되며, 제1 수지층(110)의 상면과 동일 선상에 배치된 일부가 캐비티(C)에 의해 외부로 노출된다.As a result, the through electrode 114 is buried in the through hole T, and a portion disposed on the same line as the upper surface of the first resin layer 110 is exposed to the outside by the cavity C.

이와 같이, 본 발명에서는 캐비티(C)를 형성하고자 하는 수지층에 마스크 패턴을 형성한 후, 레이저 드릴링을 통하여 일괄적으로 다수의 수지층을 제거하여 캐비티(C)를 형성하고 나서 마스크 패턴과 더미 패턴을 습식 식각으로 함께 제거하여 캐비티(C) 내에 전극 패드가 존재하지 않는 패드 프리 딥 캐비티(Pad Free Deep Cavity)를 구현한 것이다.As described above, in the present invention, after forming a mask pattern on the resin layer to form the cavity (C), a plurality of resin layers are collectively removed through laser drilling to form the cavity (C), and then the mask pattern and the dummy By removing the patterns together by wet etching, a pad free deep cavity in which an electrode pad does not exist in the cavity (C) is implemented.

이 결과, 본 발명에서는 레이저 드릴링을 통하여 다층의 수지층에 대해서도 캐비티(C)를 구현하는 것이 가능하고, 수지층들에 대한 재질에도 제한 없이 사용 가능할 뿐만 아니라, 캐비티(C) 내에 전극 패드가 없어 디자인에 대한 자유도를 높일 수 있는 효과를 발휘할 수 있다.As a result, in the present invention, it is possible to implement a cavity (C) for a multi-layered resin layer through laser drilling, and it can be used without limitation on the material for the resin layers, and there is no electrode pad in the cavity (C) It can exert the effect of increasing the degree of freedom in design.

상기의 과정에 의해, 본 발명의 실시예에 따른 딥 캐비티 구조의 다층 인쇄회로기판(100)이 제조될 수 있다.By the above process, the multilayer printed circuit board 100 of the deep cavity structure according to the embodiment of the present invention may be manufactured.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.In the above, the embodiments of the present invention have been mainly described, but various changes or modifications can be made at the level of those skilled in the art to which the present invention pertains. Such changes and modifications can be said to belong to the present invention as long as they do not depart from the scope of the technical spirit provided by the present invention. Accordingly, the scope of the present invention should be judged by the claims described below.

100 : 다층 인쇄회로기판 110 : 제1 수지층
112 : 제1 비아 전극 114 : 관통 전극
120 : 제2 수지층 122 : 제2 비아 전극
130 : 제3 수지층 132 : 제3 비아 전극
140 : 제1 솔더 마스크 142 : 제2 솔더 마스크
V1, V2, V3 : 제1, 제2, 제3 비아 홀 T : 관통 홀
C : 캐비티 U : 언더컷100: multilayer printed circuit board 110: first resin layer
112: first via electrode 114: through electrode
120: second resin layer 122: second via electrode
130: third resin layer 132: third via electrode
140: first solder mask 142: second solder mask
V1, V2, V3: first, second, and third via hole T: through hole
C: Cavity U: Undercut

Claims (18)

가장자리 부분을 관통하는 제1 비아 홀과 중앙 부분을 관통하는 관통 홀을 갖는 제1 수지층;
상기 제1 비아 홀 내에 배치된 제1 비아 전극과, 상기 관통 홀 내에 배치된 관통 전극;
상기 제1 비아 전극 및 관통 전극이 배치된 제1 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제2 비아 홀을 갖는 제2 수지층;
상기 제2 수지층의 제2 비아 홀 내에 배치되어, 상기 제1 비아 전극과 연결된 제2 비아 전극;
상기 제2 비아 전극이 배치된 제2 수지층 상면을 덮으며, 가장자리 부분을 관통하는 제3 비아 홀을 갖는 제3 수지층;
상기 제3 수지층의 제3 비아 홀 내에 배치되어, 상기 제2 비아 전극과 연결된 제3 비아 전극; 및
상기 제2 및 제3 수지층의 중앙 부분을 관통하며, 상기 제1 수지층의 일부 두께를 제거하여, 상기 제1 수지층의 중앙 부분에 배치된 관통 전극을 노출시키는 캐비티;
를 포함하는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
a first resin layer having a first via hole passing through an edge portion and a through hole passing through a central portion;
a first via electrode disposed in the first via hole and a through electrode disposed in the through hole;
a second resin layer covering an upper surface of the first resin layer on which the first via electrode and the through electrode are disposed, the second resin layer having a second via hole passing through an edge portion;
a second via electrode disposed in a second via hole of the second resin layer and connected to the first via electrode;
a third resin layer covering an upper surface of the second resin layer on which the second via electrode is disposed and having a third via hole passing through an edge portion;
a third via electrode disposed in a third via hole of the third resin layer and connected to the second via electrode; and
a cavity penetrating through the central portion of the second and third resin layers and exposing the through electrode disposed in the central portion of the first resin layer by removing a partial thickness of the first resin layer;
A multilayer printed circuit board having a deep cavity structure, comprising a.
 제1항에 있어서,
상기 제1 비아 전극은
상기 제1 비아 홀의 내부 및 제1 수지층의 하면에 배치된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
The first via electrode is
The multilayer printed circuit board having a deep cavity structure, characterized in that it is disposed inside the first via hole and on the lower surface of the first resin layer.
 제1항에 있어서,
상기 관통 전극은
상기 관통 홀의 내부 및 제1 수지층의 하면에 배치된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
The through electrode is
A multilayer printed circuit board having a deep cavity structure, characterized in that it is disposed inside the through hole and on the lower surface of the first resin layer.
 제3항에 있어서,
상기 관통 전극은
상기 관통 홀의 내부에 매립되며, 상기 제1 수지층의 상면과 동일 선상에 배치된 일부가 캐비티에 의해 외부로 노출되는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
4. The method of claim 3,
The through electrode is
A multilayer printed circuit board having a deep cavity structure, which is embedded in the through hole, and a portion disposed on the same line as an upper surface of the first resin layer is exposed to the outside by the cavity.
 제1항에 있어서,
상기 제2 비아 전극은
상기 제2 비아 홀의 내부와 제2 수지층의 상면 및 하면에 각각 배치되어, 상기 제1 및 제3 비아 전극과 각각 연결된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
The second via electrode is
The multilayer printed circuit board having a deep cavity structure, which is disposed inside the second via hole and on the upper and lower surfaces of the second resin layer, respectively, and connected to the first and third via electrodes, respectively.
 제1항에 있어서,
상기 제3 비아 전극은
상기 제3 비아 홀의 내부 및 제3 수지층의 상면에 배치되어, 상기 제2 비아 전극과 연결된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
The third via electrode is
The multilayer printed circuit board having a deep cavity structure, which is disposed inside the third via hole and on the upper surface of the third resin layer, and is connected to the second via electrode.
 제1항에 있어서,
상기 제1 수지층의 중앙 부분은 제1 두께를 갖고,
상기 제1 수지층의 가장자리 부분은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
The central portion of the first resin layer has a first thickness,
An edge portion of the first resin layer has a second thickness thicker than the first thickness. A multilayer printed circuit board having a deep cavity structure.
 제1항에 있어서,
상기 캐비티에 의해 노출되는 내벽에는,
상기 제2 및 제3 수지층의 내측으로 상기 제1 수지층의 측벽 일부가 제거된 언더컷이 더 형성되어 있는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
On the inner wall exposed by the cavity,
A multilayer printed circuit board having a deep cavity structure, wherein an undercut from which a sidewall of the first resin layer is removed is further formed inside the second and third resin layers.
 제1항에 있어서,
상기 제1 비아 전극 및 관통 전극의 일부를 제외한 제1 수지층의 하면을 덮는 제1 솔더 마스크; 및
상기 제3 비아 전극의 일부를 제외한 제3 수지층의 상면을 덮는 제2 솔더 마스크;
를 더 포함하는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판.
According to claim 1,
a first solder mask covering a lower surface of the first resin layer except for a portion of the first via electrode and the through electrode; and
a second solder mask covering an upper surface of the third resin layer except for a portion of the third via electrode;
A multilayer printed circuit board having a deep cavity structure, further comprising a.
 제1항에 기재된 팁 캐비티 구조의 다층 인쇄회로기판;
상기 캐비티에 의해 노출된 관통 전극 상에 배치된 금속 범프; 및
상기 금속 범프를 매개로 상기 다층 인쇄회로기판의 캐비티 내에 실장된 반도체 칩;
을 포함하는 것을 특징으로 하는 딥 캐비티 구조 반도체 패키지.
A multilayer printed circuit board having a tip cavity structure according to claim 1;
a metal bump disposed on the through electrode exposed by the cavity; and
a semiconductor chip mounted in the cavity of the multilayer printed circuit board via the metal bump;
A deep cavity structure semiconductor package comprising a.
 제10항에 있어서,
상기 반도체 칩은
상기 캐비티 내에 적어도 하나 이상이 적층된 것을 특징으로 하는 딥 캐비티 구조 반도체 패키지.
11. The method of claim 10,
The semiconductor chip is
Deep cavity structure semiconductor package, characterized in that at least one stacked in the cavity.
 (a) 양면에 동박을 갖는 제2 수지층의 가장자리 부분을 관통하는 제2 비아 홀을 형성하는 단계;
(b) 상기 동박을 매개로 금속층을 형성한 후, 선택적으로 패터닝하여 상기 제2 비아 홀 내에 배치되는 제2 비아 전극과, 상기 제2 수지층의 하면 중앙 부분에 배치되는 더미 패턴을 형성하는 단계;
(c) 상기 제2 비아 전극 및 더미 패턴이 형성된 제2 수지층의 양면에 제1 씨드층을 갖는 제1 수지층과, 제2 씨드층을 갖는 제3 수지층을 적층하는 단계;
(d) 상기 제1 및 제2 씨드층과 제1 및 제3 수지층의 가장자리 부분 및 중앙 부분을 각각 제거하여, 상기 제2 전극의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제3 비아 홀과 관통 홀을 형성하는 단계;
(e) 상기 제1 및 제2 씨드층을 매개로 금속 도금층을 형성한 후, 선택적으로 패터닝하여 상기 제1 및 제3 비아홀 내에 각각 배치되어, 상기 제2 비아 전극과 각각 연결되는 제1 비아 전극 및 제3 비아 전극과, 상기 관통 홀 내에 배치되는 관통 전극을 형성하는 단계;
(f) 상기 제1 수지층의 하면과 제3 수지층의 상면 가장자리 부분을 덮는 마스크 패턴을 형성하는 단계;
(g) 상기 마스크 패턴의 외측으로 노출된 제3 수지층 및 제2 수지층을 차례로 레이저 드릴링으로 제거하여 캐비티를 형성하는 단계; 및
(h) 상기 캐비티에 의해 노출된 더미 패턴 및 마스크 패턴을 제거하는 단계;
를 포함하는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
(a) forming a second via hole passing through an edge portion of a second resin layer having a copper foil on both surfaces;
(b) forming a metal layer using the copper foil as a medium and then selectively patterning to form a second via electrode disposed in the second via hole and a dummy pattern disposed in a central portion of a lower surface of the second resin layer ;
(c) laminating a first resin layer having a first seed layer and a third resin layer having a second seed layer on both surfaces of the second resin layer on which the second via electrode and the dummy pattern are formed;
(d) first and third via holes exposing upper and lower portions of the second electrode by removing edge portions and central portions of the first and second seed layers and the first and third resin layers, respectively forming a hole and a through hole;
(e) forming a metal plating layer via the first and second seed layers and selectively patterning first via electrodes respectively disposed in the first and third via holes and respectively connected to the second via electrodes; and forming a third via electrode and a through electrode disposed in the through hole.
(f) forming a mask pattern covering the lower surface of the first resin layer and the upper surface edge of the third resin layer;
(g) forming a cavity by sequentially removing the third resin layer and the second resin layer exposed to the outside of the mask pattern by laser drilling; and
(h) removing the dummy pattern and the mask pattern exposed by the cavity;
A method for manufacturing a multilayer printed circuit board having a deep cavity structure, comprising:
 제12항에 있어서,
상기 (d) 단계에서,
상기 제1 비아 홀은 제2 비아 홀과 대응되는 위치에 배치되어, 상기 제2 비아 전극의 하부를 노출시키고,
상기 제3 비아 홀은 제1 및 제2 비아 홀과 대응되는 위치에 배치되어, 상기 제2 비아 전극의 상부를 노출시키며,
상기 관통 전극은 제1 수지층의 중앙 부분에 적어도 하나가 배치되어, 상기 더미 패턴의 일부를 노출시키는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
13. The method of claim 12,
In step (d),
the first via hole is disposed at a position corresponding to the second via hole to expose a lower portion of the second via electrode;
the third via hole is disposed at a position corresponding to the first and second via holes to expose an upper portion of the second via electrode;
The method of manufacturing a multilayer printed circuit board having a deep cavity structure, wherein at least one of the through electrodes is disposed in a central portion of the first resin layer to expose a portion of the dummy pattern.
 제13항에 있어서,
상기 관통 전극은
상기 관통 홀의 내부 및 제1 수지층의 하면에 배치된 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
14. The method of claim 13,
The through electrode is
A method for manufacturing a multilayer printed circuit board having a deep cavity structure, characterized in that it is disposed inside the through hole and on the lower surface of the first resin layer.
 제12항에 있어서,
상기 (e) 단계에서,
상기 제1 및 제3 비아 전극과 관통 전극을 형성한 후, 상기 제1 비아 전극 및 관통 전극의 일부를 제외한 제1 수지층의 하면을 덮는 제1 솔더 마스크과, 상기 제3 비아 전극의 일부를 제외한 제3 수지층의 상면을 덮는 제2 솔더 마스크를 더 형성하는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
13. The method of claim 12,
In step (e),
After forming the first and third via electrodes and through electrodes, a first solder mask covering the lower surface of the first resin layer except for a portion of the first via electrode and the through electrode, and a portion of the third via electrode A method for manufacturing a multilayer printed circuit board having a deep cavity structure, characterized in that a second solder mask is further formed to cover the upper surface of the third resin layer.
 제12항에 있어서,
상기 (h) 단계에서,
상기 더미 패턴과 마스크 패턴은
습식 식각으로 제거하는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
13. The method of claim 12,
In step (h),
The dummy pattern and the mask pattern are
A method for manufacturing a multilayer printed circuit board having a deep cavity structure, characterized in that it is removed by wet etching.
 제12항에 있어서,
상기 (h) 단계에서,
상기 더미 패턴의 제거로, 상기 캐비티에 의해 노출되는 내벽에는 상기 제2 및 제3 수지층의 내측으로 상기 제1 수지층의 측벽 일부가 제거된 언더컷이 형성되는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.
13. The method of claim 12,
In step (h),
By removing the dummy pattern, an undercut from which a part of a sidewall of the first resin layer is removed is formed inside the second and third resin layers on the inner wall exposed by the cavity. A method for manufacturing a printed circuit board.
 제12항에 있어서,
상기 (h) 단계 이후,
상기 관통 전극은
상기 관통 홀의 내부에 매립되며, 상기 제1 수지층의 상면과 동일 선상에 배치된 일부가 캐비티에 의해 외부로 노출되는 것을 특징으로 하는 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법.13. The method of claim 12,
After step (h),
The through electrode is
The method of manufacturing a multilayer printed circuit board having a deep cavity structure, wherein a part of the hole is embedded in the through hole and disposed on the same line as the upper surface of the first resin layer is exposed to the outside by the cavity.
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