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KR20210047688A - 집적회로 장치 및 그 제조 방법 - Google Patents

집적회로 장치 및 그 제조 방법 Download PDF

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KR20210047688A
KR20210047688A KR1020190131580A KR20190131580A KR20210047688A KR 20210047688 A KR20210047688 A KR 20210047688A KR 1020190131580 A KR1020190131580 A KR 1020190131580A KR 20190131580 A KR20190131580 A KR 20190131580A KR 20210047688 A KR20210047688 A KR 20210047688A
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KR
South Korea
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fin
active region
type active
sidewall
capping layer
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KR1020190131580A
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김재문
김겸
김다혜
김진범
최경인
신일규
이승훈
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삼성전자주식회사
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Publication date
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Abstract

집적회로 장치는, 기판으로부터 돌출하며 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 제1 반도체 물질을 포함하는 핀형 활성 영역; 상기 기판 상에 배치되고, 상기 핀형 활성 영역의 측벽 하부(lower sidewall)를 커버하는 소자 분리막 구조물로서, 상기 핀형 활성 영역의 상기 측벽 하부 상에 콘포말하게 배치되는 절연 라이너와, 상기 절연 라이너 상의 절연 매립층을 포함하는, 소자 분리막 구조물; 상기 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 캡핑층; 및 상기 캡핑층 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 포함한다.

Description

집적회로 장치 및 그 제조 방법{Integrated circuit devices and method for manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 핀형 활성 영역을 포함하는 집적회로 장치와 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 집적회로 장치의 고집적화에 대한 요구가 증가하고 있다. 집적회로 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 핀형 활성 영역을 포함하는 집적회로 장치가 제안되었다. 그러나, 핀형 활성 영역의 사이즈가 감소됨에 따라 제조 공정에서 핀형 활성 영역의 표면 산화 등 손상이 쉽게 발생할 수 있고 이에 따라 집적회로 장치의 신뢰성이 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 사이즈를 가지면서도 우수한 신뢰성을 갖는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 사이즈를 가지면서도 우수한 신뢰성을 갖는 집적회로 장치를 제조하기 위한 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 집적회로 장치는, 기판으로부터 돌출하며 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 제1 반도체 물질을 포함하는 핀형 활성 영역; 상기 기판 상에 배치되고, 상기 핀형 활성 영역의 측벽 하부(lower sidewall)를 커버하는 소자 분리막 구조물로서, 상기 핀형 활성 영역의 상기 측벽 하부 상에 콘포말하게 배치되는 절연 라이너와, 상기 절연 라이너 상의 절연 매립층을 포함하는, 소자 분리막 구조물; 상기 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 캡핑층; 및 상기 캡핑층 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판으로부터 돌출하며 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 제1 반도체 물질을 포함하는 핀형 활성 영역; 상기 기판 상에 배치되고, 상기 핀형 활성 영역의 측벽의 하부를 커버하는 소자 분리막 구조물로서, 상기 핀형 활성 영역의 상기 측벽 하부 상에 콘포말하게 배치되는 절연 라이너와, 상기 절연 라이너 상의 절연 매립층을 포함하는, 소자 분리막 구조물; 상기 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 캡핑층; 및 상기 캡핑층 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 포함하고, 상기 핀형 활성 영역의 상기 측벽 상에서 상기 캡핑층의 바닥면이 상기 절연 라이너의 상면과 접촉한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 제1 반도체 물질을 포함하는 제1 핀형 활성 영역; 상기 기판 상에 배치되고, 상기 제1 핀형 활성 영역으로부터 상기 제1 방향에 수직한 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제1 반도체 물질을 포함하며, 상기 제1 핀형 활성 영역을 마주보는 제1 측벽과 상기 제1 측벽에 반대되는 제2 측벽을 포함하는 제2 핀형 활성 영역; 상기 제1 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 제1 캡핑층; 상기 제2 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제2 반도체 물질을 포함하는 제2 캡핑층으로서, 상기 제2 핀형 활성 영역의 상기 제1 측벽 상에 배치되는 제1 부분과, 상기 제2 측벽 상에 배치되며 상기 제1 부분의 바닥면보다 더 높은 레벨에 배치되는 바닥면을 갖는 제2 부분을 포함하는, 제2 캡핑층; 및 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치의 제조 방법은, 기판 상에 상기 기판의 상면에 수평한 제1 방향으로 연장되고 제1 반도체 물질을 포함하는 핀형 활성 영역을 형성하는 단계; 상기 핀형 활성 영역의 측벽 하부를 덮으며, 절연 라이너와 절연 매립층을 포함하는 소자 분리막을 형성하는 단계; 상기 핀형 활성 영역의 노출된 표면 상에 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 캡핑층을 형성하는 단계; 상기 캡핑층 상에 에치백 공정을 수행하여 상기 캡핑층이 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하도록 상기 캡핑층을 형상화하는(shaping) 단계; 및 상기 캡핑층 상에 상기 제1 방향에 수직하고 상기 기판의 상면에 수직한 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따르면, 제1 반도체 물질을 포함하는 핀형 활성 영역 상에 에피택시 공정 및 뒤따르는 에치백 공정을 사용하여 제2 반도체 물질을 포함하는 캡핑층을 형성할 수 있다. 집적회로 장치의 제조 공정에서 상기 캡핑층이 상기 핀형 활성 영역의 표면이 산화되거나 손상되는 것을 방지할 수 있으므로, 게이트 절연층의 계면 결함 밀도 증가 또는 TDDB (time dependent dielectric breakdown) 발생 등이 방지될 수 있고, 상기 집적회로 장치는 우수한 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 X1-X1' 선을 따른 단면도이다.
도 3은 도 1의 Y1-Y1' 선을 따른 단면도이다.
도 4는 도 3의 CX1 부분의 확대도이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 10은 도 9의 X2-X2' 선을 따른 단면도이다.
도 11은 도 9의 Y2-Y2' 선을 따른 단면도이다.
도 12a 내지 도 20b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 12a, 13a, 16a, 17a, 18a, 19a, 및 20a는 도 9의 X2-X2' 선에 대응되는 단면도들이고, 도 12b, 13b, 14, 15, 16b, 17b, 18b, 19b, 및 20b는 도 9의 Y2-Y2' 선에 대응되는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 X1-X1' 선을 따른 단면도이고, 도 3은 도 1의 Y1-Y1' 선을 따른 단면도이다. 도 4는 도 3의 CX1 부분의 확대도이다. 도 1에는 집적회로 장치(100)의 일부 구성요소, 예를 들어 핀형 활성 영역(FA) 및 게이트 구조물(GS)의 배열만을 도시하였다.
도 1 내지 도 4를 참조하면, 기판(110)의 제1 상면(110F1) 상에 제1 반도체층(112)이 배치될 수 있고, 제1 반도체층(112)을 포함하는 핀형 활성 영역(FA)이 기판(110)의 제2 상면(110F2)으로부터 돌출되어 배치될 수 있다. 핀형 활성 영역(FA)은 기판(110)의 제2 상면(110F2)에 평행한 제1 방향(도 1의 X 방향)을 따라 연장될 수 있다. 기판(110) 상에는 핀형 활성 영역(FA)의 양 측벽의 하부(lower portion)를 덮는 소자 분리막(114)이 배치될 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 핀형 활성 영역(FA)은 NMOS 트랜지스터를 구성하는 활성 영역일 수 있거나, 또는 PMOS 트랜지스터를 구성하는 활성 영역일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(112)은 제1 반도체 물질을 포함할 수 있고, 예를 들어 상기 제1 반도체 물질은 기판(110)을 구성하는 물질과 다를 수 있다. 일부 예시들에서, 기판(110)은 실리콘을 포함하고 제1 반도체층(112)은 실리콘 저머늄을 포함할 수 있다. 다른 예시들에서 기판(110)은 저머늄을 제1 함량으로 함유하는 실리콘 저머늄을 포함하고, 제1 반도체층(112)은 저머늄을 제1 함량과 다른 제2 함량으로 함유하는 실리콘 저머늄을 포함할 수 있다.
소자 분리막(114)은 절연 라이너(114L)와 절연 매립층(114F)을 포함할 수 있다. 절연 라이너(114L)는 기판(110)의 제2 상면(110F2)과 핀형 활성 영역(FA)의 측벽(FAS) 하측을 커버하도록 콘포말하게 형성될 수 있다. 절연 매립층(114F)은 절연 라이너(114L) 상에 핀형 활성 영역(FA)의 측벽(FAS) 하측을 둘러쌀 수 있다. 예를 들어, 절연 라이너(114L)는 핀형 활성 영역(FA)의 표면을 산화시키는 공정에 의해 형성된 산화막을 포함할 수 있고, 절연 매립층(114F)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
핀형 활성 영역(FA)의 측벽(FAS) 상측 및 상면(FAU) 상에는 캡핑층(120)이 배치될 수 있다. 캡핑층(120)은 제2 반도체 물질을 포함할 수 있고, 상기 제2 반도체 물질은 핀형 활성 영역(FA)에 포함된(예를 들어 제1 반도체층(112) 내에 포함된) 제1 반도체 물질과는 다를 수 있다. 예시적인 실시예들에서, 상기 제2 반도체 물질은 실리콘을 포함하고, 상기 제1 반도체 물질은 실리콘 저머늄을 포함할 수 있다. 다른 실시예들에서, 상기 제2 반도체 물질은 저머늄을 제1 함량으로 포함하는 실리콘 저머늄을 포함하고, 상기 제1 반도체 물질은 저머늄을 상기 제1 함량과 다른 제2 함량으로 포함하는 실리콘 저머늄을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
캡핑층(120)은 상면(120U), 측벽(120S)과, 패싯면(120F)을 가질 수 있고, 패싯면(120F)은 기판(110)의 제1 상면(110F1)에 대하여 제1 각도(θ1)로 기울어질 수 있다. 제1 각도(θ1)는 약 30 내지 60˚일 수 있다. 일부 예시에서, 패싯면(110F)은 실리콘 결정 구조의 (111) 면에 평행한 결정면으로 우선적으로 배향될 수 있고, 패싯면(110F)은 제1 각도(θ1)는 약 41 내지 46˚일 수 있으나, 이에 한정되는 것은 아니다.
캡핑층(120)은 핀형 활성 영역(FA)의 상면(FAU) 상에서 제1 두께(t11)를 가질 수 있고, 핀형 활성 영역(FA)의 측벽(FAS) 상에서 또는 패싯면(120F)의 에지에서 제1 두께(t11)보다 작은 제2 두께(t12)를 가질 수 있다. 제1 두께(t11)는 약 5 내지 30 Å일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 캡핑층(120)은 핀형 활성 영역(FA) 상에 제2 반도체 물질을 사용하여 에피택시 공정과 뒤따르는 에치백 공정을 수행하여 형성될 수 있다. 상기 에피택시 공정과 뒤따르는 에치백 공정의 결과로서 캡핑층(120)은 패싯면(120F)을 구비하는 형상으로 형성될 수 있다. 캡핑층(120)은 후속의 제조 공정에서 핀형 활성 영역(FA)의 표면으로부터 저머늄이 손실되거나 핀형 활성 영역(FA)의 표면이 손상되는 것을 방지하는 보호층으로 기능할 수 있다.
도 4에 도시된 것과 같이, 캡핑층(120)은 핀형 활성 영역(FA)의 측벽(FAS) 상측 및 상면(FAU) 상에 형성될 수 있고, 절연 라이너(114L)에 의해 커버되는 핀형 활성 영역(FA)의 측벽(FAS) 하측 상에는 형성되지 않을 수 있다. 캡핑층(120)의 바닥면(120L)은 절연 라이너(114L)의 상면과 접촉하며, 캡핑층(120)의 바닥면(120L)은 소자 분리막(114)의 상면 레벨(LV2)과 동일한 레벨에 배치될 수 있다.
캡핑층(120) 및 소자 분리막(114) 상에는 기판(110)의 상면(110F1)에 평행한 제2 방향(도 1의 Y 방향)을 따라 연장되는 게이트 구조물(GS)이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제1 게이트 구조물(GS1)과 제2 게이트 구조물(GS2)이 서로 이격되어 제2 방향을 따라 연장될 수 있고, 제1 방향으로 연장되는 핀형 활성 영역(FA)과 교차할 수 있다.
게이트 구조물(GS)은 게이트 전극(132), 게이트 절연층(134), 게이트 캡핑층(136), 및 게이트 스페이서(138)를 포함할 수 있다.
게이트 전극(132)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(132)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 게이트 전극(132)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 전극(132)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(134)은 게이트 전극(132)의 바닥면과 측벽 상에서 제2 방향을 따라 연장되도록 배치될 수 있다. 게이트 절연층(134)은 게이트 전극(132)과 캡핑층(120)과의 사이 및 게이트 전극(132)과 소자 분리막(114)의 상면과의 사이에 개재될 수 있다. 캡핑층(120)이 핀형 활성 영역(FA)의 상면(FAU)과 측벽(FAS) 상측을 커버하므로, 게이트 절연층(134)은 핀형 활성 영역(FA)과 접촉하지 않을 수 있다.
예시적인 실시예들에서, 게이트 절연층(134)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(134)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(132) 상에는 게이트 캡핑층(136)이 배치될 수 있다. 게이트 캡핑층(136)은 게이트 전극(132)의 상면을 커버하며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 게이트 캡핑층(136)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극(132)의 양 측벽 및 게이트 캡핑층(136)의 양 측벽 상에는 게이트 스페이서(138)가 배치될 수 있다. 게이트 스페이서(138)는 게이트 전극(132)의 양 측벽 상에서 게이트 전극(132)의 연장 방향을 따라 연장될 수 있고, 게이트 전극(132)과 게이트 스페이서(138) 사이에는 게이트 절연층(134)이 개재될 수 있다. 예시적인 실시예들에 있어서, 게이트 스페이서(138)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 탄화질화물(SiCxNy), 실리콘 산화탄화질화물(SiOxCyNz) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(138)는 서로 다른 물질로 이루어진 복수의 층들을 포함할 수 있다. 도 2에는 게이트 스페이서(138)가 단일의 층으로 구성된 것이 예시적으로 도시되었으나, 이와는 달리, 게이트 스페이서(138)는 게이트 전극(132)의 측벽 상에 순차적으로 적층된 제1 스페이서층(도시 생략), 제2 스페이서층(도시 생략), 및 제3 스페이서층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에서, 상기 제1 스페이서층 및 상기 제3 스페이서층은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제2 스페이서층은 상기 제1 스페이서층보다 유전 상수가 낮은 절연 물질을 포함할 수 있다. 일부 실시예들에서, 상기 제2 스페이서층은 에어 공간을 포함할 수 있다.
게이트 구조물(GS)의 양 측의 핀형 활성 영역(FA)에는 소스/드레인 영역(140)이 배치될 수 있다. 소스/드레인 영역(140)은 게이트 구조물(GS) 양측에서 핀형 활성 영역(FA) 내부로 연장되는 리세스 영역(140R) 내부를 채울 수 있다. 리세스 영역(140R)의 바닥면은 기판(110)의 제2 상면(110F2)의 레벨(LV1)보다 높을 수 있고, 리세스 영역(140R)의 바닥면은 소자 분리막(114)과 접촉하는 게이트 구조물(GS) 부분의 바닥면 레벨(LV2)보다 낮을 수 있다. 도시되지는 않았지만, 소스/드레인 영역(140)은 제2 방향(Y 방향)을 따라 경사 측벽을 갖는 다각형 형상을 가질 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(140)은 리세스 영역(140R) 내부를 채우는 복수의 반도체층들로 구성될 수 있다. 예를 들어, 상기 복수의 반도체층들은 도핑된 Si 막, 도핑된 Ge 막, 도핑된 SiC 막, 도핑된 SiGe 막, 또는 도핑된 InGaAs 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 복수의 반도체층들 각각의 불순물 농도는 다를 수 있다. 예시적인 실시예들에서, 핀형 활성 영역(FA)이 NMOS 트랜지스터를 위한 활성 영역일 때 소스/드레인 영역(140)은 제1 불순물이 도핑된 SiC 또는 상기 제1 불순물이 도핑된 Si을 포함할 수 있고, 상기 제1 불순물은 인(P), 비소(As), 안티몬(Sb) 등일 수 있다. 다른 실시예들에서, 핀형 활성 영역(FA)이 PMOS 트랜지스터를 위한 활성 영역일 때 소스/드레인 영역(140)은 제1 불순물이 도핑된 SiGe를 포함할 수 있고, 상기 제1 불순물은 보론(B), 갈륨(Ga) 등일 수 있다.
게이트간 절연층(150)은 게이트 구조물(GS)과 이에 인접한 게이트 구조물(GS) 사이에 배치되며 소스/드레인 영역(140) 및 소자 분리막(114)을 커버할 수 있다. 게이트간 절연층(150)은 실리콘 산화물, 실리콘 질화물, TEOS 막, 또는 약 2.2 내지 2.4의 초저유전상수를 가지는 ULK (ultra-low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
일반적으로 집적회로 장치의 다운스케일링 경향에 따라 게이트 구조물(GS)의 폭 및 채널 영역의 길이가 감소한다. 집적회로 장치의 성능을 향상시키기 위하여 제2 반도체 물질(예를 들어 실리콘 저머늄)을 사용하여 핀형 활성 영역(FA)을 형성하는 방법이 제안되었으나, 실리콘 저머늄은 게이트 전극을 형성하기 위한 희생 게이트 구조물의 제거 공정 및/또는 게이트 절연층을 형성하기 위한 공정에서 산화되거나 손상되기 쉽다. 특히 감소된 사이즈의 핀형 활성 영역(FA)에서 표면 산화 발생에 의해 게이트 절연층의 계면 결함 밀도 증가 또는 TDDB (time dependent dielectric breakdown) 발생 등이 방지될 수 있고, 이러한 경우 집적회로 장치의 신뢰성이 저하될 수 있다.
전술한 실시예들에 따르면, 핀형 활성 영역(FA)의 표면 상에 에피택시 공정 및 뒤따르는 에치백 공정을 사용하여 제2 반도체 물질을 포함하는 캡핑층(120)을 형성할 수 있다. 이후 후속의 더미 게이트 전극의 제거 공정 및/또는 게이트 절연층을 형성하기 위한 공정에서 캡핑층(120)이 핀형 활성 영역(FA)의 표면이 산화되거나 손상되는 것을 방지할 수 있으므로, 게이트 절연층(134)의 계면 결함 밀도 증가 또는 TDDB (time dependent dielectric breakdown) 발생 등이 방지될 수 있고, 집적회로 장치(100)는 우수한 신뢰성을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이다. 도 5는 도 3의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 핀형 활성 영역(FA)은 내부 영역(112B)과 표면 영역(112S)을 포함할 수 있다. 표면 영역(112S)은 핀형 활성 영역(FA)의 표면(즉, 측벽(FAS) 및 상면(FAU))으로부터 제1 거리(d11) 이내에 위치하는 핀형 활성 영역(FA)의 일부분을 가리킬 수 있고, 내부 영역(112B)은 핀형 활성 영역(FA)의 표면(즉, 측벽(FAS) 및 상면(FAU))으로부터 제1 거리(d11) 이상에 위치하는 핀형 활성 영역(FA)의 일부분을 가리킬 수 있다. 즉, 표면 영역(112S)은 핀형 활성 영역(FA)의 측벽(FAS)으로부터 제1 거리(d11)보다 작은 거리를 갖는 핀형 활성 영역(FA)의 일부분이고, 내부 영역(112B)은 핀형 활성 영역(FA)의 측벽(FAS)으로부터 제1 거리(d11)보다 큰 거리를 갖는 핀형 활성 영역(FA)의 일부분이다.
예시적인 실시예들에 있어서, 표면 영역(112S)은 제1 저머늄 함량을 갖는 실리콘 저머늄을 포함할 수 있고, 내부 영역(112B)은 제1 저머늄 함량보다 더 작은 제2 저머늄 함량을 갖는 실리콘 저머늄을 포함할 수 있다. 예를 들어, 표면 영역(112S)은 캡핑층(120)의 형성을 위한 에피택시 공정 및 뒤따르는 에치백 공정에서, 핀형 활성 영역(FA) 내의 저머늄 원자가 핀형 활성 영역(FA)의 표면 근처로 확산되거나 이동하여 형성될 수 있다. 예를 들어, 캡핑층(120)의 형성을 위한 에피택시 공정 및 뒤따르는 에치백 공정에서 핀형 활성 영역(FA) 내의 실리콘 저머늄의 응축(condensation)이 발생하여 표면 영역(112S) 내에 포함된 저머늄의 양(즉, 제1 저머늄 함량)이 내부 영역(112B) 내에 포함된 저머늄의 양(즉, 제2 저머늄 함량)보다 더 커질 수 있다.
예시적인 실시예들에서, 표면 영역(112S)은 제1 밴드갭 에너지(Eg1)를 가지며, 내부 영역(112B)은 제2 밴드갭 에너지(Eg2)를 가지며, 캡핑층(120)은 제3 밴드갭 에너지(Eg3)를 가지며, Eg1 < Eg2 < Eg3 일 수 있다. 캡핑층(120)과 내부 영역(112B) 사이에 배치된 표면 영역(112S)이 가장 작은 밴드갭 에너지(Eg1)를 가짐에 따라, 핀형 활성 영역(FA)의 채널 영역에서 캐리어 이동도가 향상될 수 있다.
전술한 예시적인 실시예들에 따르면, 캡핑층(120)에 인접한 핀형 활성 영역(FA)의 표면 영역(112S)이 가장 작은 밴드갭 에너지(Eg1)를 가짐에 따라 집적회로 장치(100A)의 전기적 성능이 향상될 수 있다. 또한 캡핑층(120)이 핀형 활성 영역(FA)의 표면이 산화되거나 손상되는 것을 방지할 수 있으므로, 게이트 절연층(134)의 계면 결함 밀도 증가 또는 TDDB 발생 등이 방지될 수 있고, 집적회로 장치(100A)는 우수한 신뢰성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도이다. 도 6은 도 3의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 캡핑층(120B)은 상면(120U), 측벽(120S)과, 패싯면(120F)을 가질 수 있다. 캡핑층(120B)은 핀형 활성 영역(FA)의 측벽(FAS) 상에서 아래로 갈수록 더욱 얇은 두께를 갖도록 형성될 수 있다. 예를 들어, 캡핑층(120B)은 핀형 활성 영역(FA)의 상면(FAU) 상에서 제1 두께(t11)를 가질 수 있고, 핀형 활성 영역(FA)의 측벽(FAS) 상에서 또는 패싯면(120F)의 에지에서 제1 두께(t11)보다 작은 제2 두께(t12)를 가질 수 있다. 또한 캡핑층(120B)은 핀형 활성 영역(FA)의 측벽(FAS) 하측 상에서 제1 두께(t11) 또는 제2 두께(t12)보다 더 작은 제3 두께(t13)를 가질 수 있다. 예를 들어, 제1 두께(t11)는 약 5 내지 30 Å일 수 있고 제2 두께(t12)는 약 5 내지 30 Å일 수 있고, 제3 두께(t13)는 약 5 내지 20 Å일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 캡핑층(120B)은 핀형 활성 영역(FA) 상에 제2 반도체 물질을 사용하여 에피택시 공정과 뒤따르는 에치백 공정을 수행하여 형성될 수 있다. 예를 들어, 캡핑층(120B)은 저메인(GeH4)을 포함하는 제1 에천트 가스를 사용하여 제1 에치백 공정을 수행하고, 이후 염화수소(HCl)를 포함하는 제2 에천트 가스를 사용하여 제2 에치백 공정을 수행함에 의해 형성될 수 있다. 또는 캡핑층(120B)은 저메인(GeH4), 염소(Cl2), 및 염화수소(HCl) 중 적어도 하나를 포함하는 에천트 가스를 사용하여 에치백 공정을 수행함에 의해 형성될 수도 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 에피택시 공정과 에치백 공정의 다양한 조합에 의해 캡핑층(120B)이 형성될 수 있다.
또한 캡핑층(120B)은 후속의 제조 공정에서 핀형 활성 영역(FA)의 표면으로부터 저머늄이 손실되거나 핀형 활성 영역(FA)의 표면이 손상되는 것을 방지하는 보호층으로 기능할 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 단면도이다. 도 7은 도 3의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 캡핑층(120)과 게이트 구조물(GS) 사이 및 소자 분리막(114)과 게이트 구조물(GS) 사이에 계면층(160)이 더 형성될 수 있다. 계면층(160)은 캡핑층(120)과 게이트 절연층(134) 사이에 배치되고, 이에 따라 핀형 활성 영역(FA)과 게이트 절연층(134) 사이에 캡핑층(120)과 계면층(160)이 콘포말하게 배치될 수 있다.
예시적인 실시예들에서, 계면층(160)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 계면층(160)은 캡핑층(120)을 형성한 이후에 캡핑층(120)과 소자 분리막(114)의 노출된 표면 상에 플라즈마 질화 공정을 수행함에 의해 형성된 물질층일 수 있다. 예를 들어, 계면층(160)은 캡핑층(120)의 노출 표면으로부터 상대적으로 얇은 두께가 실리콘 질화물로 변환되고, 및/또는 소자 분리막(114)의 노출 표면으로부터 상대적으로 얇은 두게가 실리콘 질화물로 변환되어 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 계면층(160)이 상대적으로 얇은 두께로 형성되고, 이에 따라 캡핑층(120)의 두께가 더 얇아질 수 있다. 예를 들어, 계면층(160)가 캡핑층(120)이 함께 핀형 활성 영역(FA)의 표면이 산화되거나 손상되는 것을 방지할 수 있으므로, 집적회로 장치(100C)는 우수한 신뢰성을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100D)를 나타내는 단면도이다. 도 8은 도 3의 CX1 부분에 대응하는 부분의 확대 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 핀형 활성 영역(FA)은 라운드진 상면(FAU)과 이에 연결되는 측벽(FAS)을 가질 수 있다. 핀형 활성 영역(FA)의 상면(FAU)과 측벽(FAS)은 곡면을 이룰 수 있다. 캡핑층(120D)은 라운드진 상면(120U)과, 측벽(120S), 그리고 상면(120U)과 측벽(120S) 사이의 커브면(120FC)을 가질 수 있다.
예시적인 실시예들에 따르면, 캡핑층(120D)은 핀형 활성 영역(FA) 상에 제2 반도체 물질을 사용하여 에피택시 공정과 뒤따르는 에치백 공정을 수행하여 형성될 수 있다. 에치백 공정 이후에 수소 플라즈마 어닐링 처리를 더 수행하여, 핀형 활성 영역(FA) 표면 인접 부위에서 국부적으로 실리콘 원자의 이동(migration)이 일어날 수 있고, 이에 따라 캡핑층(120D)의 패싯면이 커브면(120FC)으로 변화할 수 있다.
도 9는 예시적인 실시예들에 따른 집적회로 장치(200)를 나타내는 레이아웃도이다. 도 10은 도 9의 X2-X2' 선을 따른 단면도이다. 도 11은 도 9의 Y2-Y2' 선을 따른 단면도이다.
도 9 내지 도 11을 참조하면, 기판(110)은 제1 활성 영역(RX1), 제2 활성 영역(RX2) 및 딥 트렌치 영역(DTA)을 포함한다. 제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 딥 트렌치 영역(DTA)을 사이에 두고 이격되어 배치될 수 있다.
예시적인 실시예들에서, 제1 활성 영역(RX1)은 PMOS 트랜지스터를 위한 활성 영역일 수 있고, 제2 활성 영역(RX2)은 NMOS 트랜지스터를 위한 활성 영역일 수 있다. 다른 실시예들에서, 제1 활성 영역(RX1)은 제1 문턱 전압을 갖는 NMOS 트랜지스터를 위한 활성 영역일 수 있고, 제2 활성 영역(RX2)은 제1 문턱 전압과 다른 제2 문턱 전압을 갖는 NMOS 트랜지스터를 위한 활성 영역일 수 있다.
예시적인 실시예들에서, 제1 활성 영역(RX1), 제2 활성 영역(RX2), 및 딥 트렌치 영역(DTA)은 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터와 같은 복수의 회로 소자를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들어, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT), OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭, 래치(latch) 등을 구성할 수 있다.
제1 활성 영역(RX1) 상에서 기판(110)의 제2 상면(110F2)으로부터 복수의 핀형 활성 영역(FA)이 돌출되어 배치될 수 있고, 복수의 핀형 활성 영역(FA)은 제1 방향(X 방향)을 따라 연장될 수 있다. 제2 활성 영역(RX2) 상에서 기판(110)의 제2 상면(110F2)으로부터 복수의 핀형 활성 영역(FA)이 돌출되어 배치될 수 있고, 복수의 핀형 활성 영역(FA)은 제1 방향(X 방향)을 따라 연장될 수 있다. 복수의 핀형 활성 영역(FA)의 양 측벽은 소자 분리막(114)에 의해 커버될 수 있다. 딥 트렌치 영역(DTA)에서 딥 트렌치(116T)이 기판(110)의 제2 상면(110F2)으로부터 소정의 깊이로 형성될 수 있고, 딥 트렌치 소자 분리막(116)이 딥 트렌치(116T) 내부를 채울 수 있다.
게이트 구조물(GS)은 제1 활성 영역(RX1)과 제2 활성 영역(RX2) 상에서 복수의 핀형 활성 영역(FA)과 교차하도록 제2 방향(Y 방향)을 따라 연장될 수 있다. 게이트 구조물(GS)에 대한 상세한 설명은 도 1 내지 도 4를 참조로 설명한 내용을 참조할 수 있다.
제1 활성 영역(RX1)과 교차하는 복수의 핀형 활성 영역(FA)은 나란히 배치되는 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)을 포함할 수 있다. 제2 핀형 활성 영역(F2)은 제1 핀형 활성 영역(F1)과 마주보는 제1 측벽(FAS1)과, 제1 측벽(FAS1)에 반대되는 제2 측벽(FAS2)을 구비할 수 있다.
캡핑층(120)은 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2) 상에 배치될 수 있다. 캡핑층(120)은 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2) 각각의 중심을 기준으로 Y 방향을 따라 비대칭 형상을 가질 수 있다. 예를 들어, 제2 핀형 활성 영역(F2) 상에 배치되는 캡핑층(120)은 제2 핀형 활성 영역(F2)의 제1 측벽(FAS1) 상에 배치되는 제1 부분(P1)과, 제2 핀형 활성 영역(F2)의 제2 측벽(FAS2) 상에 배치되는 제2 부분(P2)을 포함할 수 있다. 캡핑층(120)의 제2 부분(P2)은 제1 부분(P1)보다 더 높은 레벨에 배치되는 바닥면을 가질 수 있다. 예를 들어, 제2 부분(P2)의 바닥면(120L2)은 딥 트렌치 소자 분리막(116)의 상면과 동일한 레벨(LV2)에 배치될 수 있고, 제1 부분(P1)의 바닥면(120L1)은 딥 트렌치 소자 분리막(116)의 상면보다 낮은 레벨(LV3)에 배치될 수 있다. 즉, 제2 측벽(FAS2) 상에 배치되는 절연 라이너(114L) 부분의 상면이 제2 레벨(LV2)에 배치되고, 제1 측벽(FAS1) 상에 배치되는 절연 라이너(114L) 부분의 상면이 제2 레벨(LV2)보다 더 낮은 제3 레벨(LV3)에 배치될 수 있다.
한편, 캡핑층(120)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 핀형 활성 영역(FA) 상에 형성될 수도 있고, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 어느 하나의 핀형 활성 영역(FA) 상에 형성될 수도 있다.
제1 콘택(172)은 소스/드레인 영역(140)과 연결되도록 배치될 수 있고, 제2 콘택(174)은 게이트 구조물(GS)과 연결되도록 배치될 수 있다. 제1 콘택(172) 및 제2 콘택(174)은 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨, 루테늄, 루테늄 질화물, 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
도 12a 내지 도 19b는 예시적인 실시예들에 따른 집적회로 장치(200)의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 12a, 13a, 16a, 17a, 18a, 19a, 및 20a는 도 9의 X2-X2' 선에 대응되는 단면도들이고, 도 12b, 13b, 14, 15, 16b, 17b, 18b, 19b, 및 20b는 도 9의 Y2-Y2' 선에 대응되는 단면도들이다.
도 12a 및 도 12b를 참조하면, 기판(110)의 제1 상면(110F1) 상에 제1 반도체 물질을 사용하여 제1 반도체층(112)을 형성할 수 있다. 제1 반도체층(112)은 기판(110)의 제1 상면(110F1)을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 제1 반도체층(112) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용하여 약 50 내지 600 torr의 공정 압력에서 제1 반도체층(112)이 형성될 수 있다.
이후, 제1 반도체층(112) 상에 마스크 패턴(210)을 형성할 수 있다.
마스크 패턴(210)은 패드 산화막(212) 및 마스크 물질층(214)을 포함할 수 있다. 예를 들어 패드 산화막(212)은 제1 반도체층(112)의 표면을 열산화시켜 얻어진 산화물을 포함할 수 있다. 마스크 물질층(214)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 비정질 카본막(amorphous carbon layer), 포토레지스트막 또는 이들의 조합을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 마스크 패턴(210)을 식각 마스크로 사용하여 제1 반도체층(112)과 기판(110)을 소정의 두께만큼 제거하여 소자 분리 트렌치(114T)를 형성함으로써 복수의 핀형 활성 영역(FA)을 형성할 수 있다. 복수의 핀형 활성 영역(FA)는 기판(110)의 제2 상면(110F2)으로부터 제3 방향(Z 방향)으로 돌출하고 제1 방향(X 방향)을 따라 연장될 수 있다.
도 14를 참조하면, 기판(110) 상에 절연 라이너(114L)와 절연 매립층(114F)을 포함하는 소자 분리막(114)을 형성할 수 있다.
우선 소자 분리 트렌치(114T) 측벽 상에 절연 라이너(114L)를 형성한 후, 절연 라이너(114L) 상에 복수의 핀형 활성 영역(FA) 사이의 공간을 채우는 절연 매립층(114F)을 형성하고, 복수의 핀형 활성 영역(FA)의 상면이 노출될 때까지 절연 라이너(114L)와 절연 매립층(114F) 상측 부분들을 제거하여 소자 분리막(114)을 형성할 수 있다.
예시적인 실시예들에서, 절연 라이너(114L)는 복수의 핀형 활성 영역(FA)의 표면을 산화시키는 공정에 의해 형성된 산화막을 포함할 수 있고, 상기 산화 공정은 예를 들어 ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정일 수 있다. 절연 라이너(114L)는 약 10 내지 100 Å의 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 절연 매립층(114F)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 공정에 의해 형성된 산화막을 포함할 수 있다. 예를 들어, 절연 매립층(254)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이후, 딥 트렌치 영역(DTA)에서 소자 분리막(114)의 일부분과 기판(110)의 일부분을 제거하여 딥 트렌치(116T)를 형성하고, 딥 트렌치(116T) 내를 절연 물질로 채워 딥 트렌치 소자 분리막(116)을 형성할 수 있다. 딥 트렌치 소자 분리막(116)의 바닥면 레벨(LV0)은 소자 분리막(114)의 바닥면 레벨(LV1)보다 더 낮을 수 있다.
도 15를 참조하면, 소자 분리막(114) 및 딥 트렌치 소자 분리막(116)의 상부를 리세스 공정에 의해 소정의 높이만큼 제거할 수 있다. 이에 의해 딥 트렌치 소자 분리막(116) 상면이 핀형 활성 영역(FA)의 상면보다 낮은 레벨(LV2)에 배치되고, 핀형 활성 영역(FA)의 측벽(FAS1, FAS2)이 노출될 수 있다.
한편, 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2) 사이에 배치되는 소자 분리막(114) 부분은 딥 트렌치 소자 분리막(116) 상면 레벨(LV2)보다 낮은 레벨(LV3)에 배치되는 한편, 제1 핀형 활성 영역(F1)과 딥 트렌치 소자 분리막(116) 사이에 배치되는 소자 분리막(114) 부분과 제2 핀형 활성 영역(F2)과 딥 트렌치 소자 분리막(116) 사이에 배치되는 소자 분리막(114) 부분은 딥 트렌치 소자 분리막(116) 상면 레벨(LV2)과 동일한 레벨에 배치될 수 있다. 이에 따라 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2) 사이에 배치되는 절연 라이너(114L) 부분은 딥 트렌치 소자 분리막(116) 상면 레벨(LV2)보다 낮은 레벨(LV3)에 배치되는 한편, 제1 핀형 활성 영역(F1)과 딥 트렌치 소자 분리막(116) 사이에 배치되는 절연 라이너(114L) 부분과 제2 핀형 활성 영역(F2)과 딥 트렌치 소자 분리막(116) 사이에 배치되는 절연 라이너(114L) 부분은 딥 트렌치 소자 분리막(116) 상면 레벨(LV2)과 동일한 레벨에 배치될 수 있다.
도 16a 및 도 16b를 참조하면, 핀형 활성 영역(FA)의 노출된 표면 상에 캡핑층(120)을 형성할 수 있다.
예시적인 실시예들에서, 캡핑층(120)은 에피택시 공정 및 뒤따르는 에치백 공정에 의해 형성될 수 있다. 상기 에치백 공정은 저메인(GeH4), 염소(Cl2), 및 염화수소(HCl) 중 적어도 하나를 포함하는 에천트 가스를 사용하여 수행될 수 있다. 다른 실시예들에서, 캡핑층(120)은 에피택시 공정, 뒤따르는 제1 에치백 공정 및 제2 에치백 공정에 의해 형성될 수 있다.
예시적인 실시예들에서, 상기 에피택시 공정은 실레인, 디실레인, 디클로로실레인, 트리클로로실레인, DIPAS(Diisoprophyla minosilane) 중 적어도 하나를 소스 물질로 사용하여 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합에 의해 수행될 수 있다. 상기 에피택시 공정은 300℃ 내지 950℃의 공정 온도 및 10 내지 600 torr의 압력에서 수행될 수 있다.
예시적인 실시예들에서, 상기 에치백 공정은 저메인(GeH4), 염소(Cl2), 및 염화수소(HCl) 중 적어도 하나를 포함하는 에천트 가스를 사용하여 수행될 수 있다. 상기 제1 에치백 공정은 저메인(GeH4)과 염화수소(HCl)을 포함하는 제1 에천트 가스를 사용하고, 상기 제2 에치백 공정은 염화수소(HCl)을 포함하는 제2 에천트 가스를 사용하여 수행될 수 있다. 상기 제1 에치백 공정과 상기 제2 에치백 공정 중 적어도 하나는 300℃ 내지 950℃의 공정 온도 및 10 내지 600 torr의 압력에서 수행될 수 있다.
도 17a 및 도 17b를 참조하면, 핀형 활성 영역(FA) 상에 제2 방향으로 연장되는 희생 게이트 구조물(DGS)을 형성한다. 예시적인 실시예들에서, 기판(110) 상에 순차적으로 적층된 희생 게이트 절연층 패턴(232), 희생 게이트(234), 및 하드 마스크 패턴(236)을 형성하고, 이후, 하드 마스크 패턴(236), 희생 게이트(234), 희생 게이트 절연층 패턴(232)을 커버하는 절연층(도시 생략)을 원자층 증착(atomic layer deposition, ALD) 공정 또는 화학 기상 증착(chemical vapor deposition, CVD) 공정을 사용하여 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 하드 마스크 패턴(236), 희생 게이트(234), 희생 게이트 절연층 패턴(232)의 측벽 상에 게이트 스페이서(138)를 형성할 수 있다. 게이트 스페이서(138)는 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 18a 및 도 18b를 참조하면, 희생 게이트 구조물(DGS) 및 게이트 스페이서(138) 양측의 핀형 활성 영역(FA)의 일부를 식각하여 리세스 영역(140R)를 형성할 수 있다. 예시적인 실시예들에서, 리세스 영역(140R)의 형성 공정은 건식 식각 공정, 습식 식각 공정, 또는 이들의 조합을 포함할 수 있다.
이후, 리세스 영역(140R)의 내벽 상에 반도체층(도시 생략)을 성장시켜 소스/드레인 영역(140)을 형성할 수 있다.
상기 반도체층은 리세스 영역(140R) 내벽에 노출된 핀형 활성 영역(FA)의 측벽 및 기판(110) 상면을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다.
이후, 기판(110) 상에 희생 게이트 구조물(DGS) 및 소스/드레인 영역(140)을 덮는 절연층(도시 생략)을 형성하고, 하드 마스크 패턴(236) 상면이 노출될 때까지 상기 절연층을 평탄화하여 게이트간 절연층(150)을 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 하드 마스크 패턴(236)(도 18a 참조), 희생 게이트(234)(도 18a 참조), 및 희생 게이트 절연층 패턴(232)(도 18a 참조)을 제거하여 게이트 공간(GSS)을 형성할 수 있다.
예시적인 실시예들에서, 하드 마스크 패턴(236)(도 18a 참조), 희생 게이트(234)(도 18a 참조), 및 희생 게이트 절연층 패턴(232)(도 18a 참조)을 제거하여 게이트 공간(GSS)을 형성하는 공정은 습식 식각 공정일 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 에천트를 사용할 수 있다. 상기 제거 공정에서 캡핑층(120)이 게이트 공간(GSS)에 노출되고, 핀형 활성 영역(FA)은 캡핑층(120)에 의해 커버되어 산화 또는 손상이 방지될 수 있다.
도 20a 및 도 20b를 참조하면, 한 쌍의 게이트 스페이서(138)의 내벽 및 캡핑층(120) 상에, 즉 게이트 공간(GSS)(도 19a 참조)의 내벽 상에 게이트 절연층(134)을 형성할 수 있다. 게이트 절연층(134)의 형성 공정에서, 캡핑층(120)이 게이트 공간(GSS)에 노출되고, 핀형 활성 영역(FA)은 캡핑층(120)에 의해 커버되어 산화 또는 손상이 방지될 수 있다.
이후 게이트 절연층(134) 상에 게이트 공간(GSS)을 채우는 도전층(도시 생략)을 형성한 후, 상기 도전층 상부를 에치백함에 의해 게이트 전극(132)을 형성할 수 있다. 이후, 게이트 전극(132) 및 게이트간 절연층(150) 상에 한 쌍의 게이트 스페이서(138) 사이의 잔류 부분을 채우는 절연층(도시 생략)을 형성한 후, 게이트간 절연층(150) 또는 게이트 스페이서(138) 상면이 노출될 때까지 상기 절연층 상부를 제거하여 게이트 캡핑층(136)을 형성할 수 있다. 이에 따라, 게이트 전극(132), 게이트 절연층(134), 게이트 캡핑층(136) 및 게이트 스페이서(138)를 포함하는 게이트 구조물(GS)이 형성될 수 있다.
이후, 게이트 구조물(GS) 및 게이트간 절연층(150) 상에 층간 절연막(도시 생략)을 형성할 수 있다. 도시되지는 않았지만, 상기 층간 절연막을 관통하여 소스/드레인 영역(140)의 상면과 게이트 전극(132)의 상면을 노출하는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀을 도전 물질로 채움에 의해 소스/드레인 영역(140)과 게이트 전극(132)에 각각 연결되는 제1 콘택(172)과 제2 콘택(174)을 형성할 수 있다.
전술한 제조 방법에 의해 집적회로 장치(200)가 완성된다. 전술한 제조 방법에 따르면, 에피택시 공정과 뒤따르는 에치백 공정에 의해 핀형 활성 영역(FA)의 표면 상에 캡핑층(120)이 형성될 수 있다. 희생 게이트 구조물(DGS)의 제거 공정에서 또는 게이트 절연층(134)의 형성 공정에서 캡핑층(120)이 핀형 활성 영역(FA)의 표면이 산화되거나 손상되는 것을 방지할 수 있으므로, 게이트 절연층(134)의 계면 결함 밀도 증가 또는 TDDB (time dependent dielectric breakdown) 발생 등이 방지될 수 있고, 집적회로 장치(200)는 우수한 신뢰성을 가질 수 있다.
한편, 캡핑층(120)을 형성한 이후에 캡핑층(120) 및 소자 분리막(114)의 노출 표면 상에 플라즈마 질화 처리를 더 수행할 수 있다. 상기 플라즈마 질화 처리는 예를 들어 N2, NH3, N2H2, N2H4 등을 사용하여 수행될 수 있다. 상기 플라즈마 질화 처리에 의해 캡핑층(120)의 표면에 인접한 일부분과 소자 분리막(114)의 표면에 인접한 일부분이 실리콘 질화물로 변환되어 계면층(160)이 더 형성될 수도 있고, 도 7을 참조로 설명한 집적회로 장치(100C)가 제조될 수 있다. 계면층(160)은 상대적으로 강한 실리콘-질소 본드를 가지므로, 후속의 희생 게이트 구조물(DGS)의 제거 공정 또는 게이트 절연층(134)의 형성 공정에서 핀형 활성 영역(FA)의 표면의 산화 또는 손상을 방지할 수 있다.
한편, 캡핑층(120)을 형성한 이후에 캡핑층(120) 및 소자 분리막(114)의 노출 표면 상에 수소 플라즈마 어닐링 처리를 더 수행할 수 있다. 상기 수소 플라즈마 어닐링 처리에 의해 핀형 활성 영역(FA) 표면 인접 부위에서 국부적으로 실리콘 원자의 이동(migration)이 일어날 수 있고, 이에 따라 캡핑층(120D)의 패싯면이 커브면(120FC)으로 변화할 수 있고, 도 8을 참조로 설명한 집적회로 장치(100D)가 제조될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 114: 소자 분리막
120: 캡핑층 120F: 패싯면
GS: 게이트 구조물 140: 소스/드레인 영역

Claims (20)

  1. 기판으로부터 돌출하며 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 제1 반도체 물질을 포함하는 핀형 활성 영역;
    상기 기판 상에 배치되고, 상기 핀형 활성 영역의 측벽 하부(lower sidewall)를 커버하는 소자 분리막 구조물로서,
    상기 핀형 활성 영역의 상기 측벽 하부 상에 콘포말하게 배치되는 절연 라이너와,
    상기 절연 라이너 상의 절연 매립층을 포함하는, 소자 분리막 구조물;
    상기 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 캡핑층; 및
    상기 캡핑층 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 패싯면은 상기 기판의 상기 상면에 대하여 제1 각도로 기울어지며, 상기 제1 각도는 30 내지 60˚인 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 핀형 활성 영역의 상면과, 상기 상면에 인접한 상기 핀형 활성 영역의 측벽 부분은 곡면을 이루는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 절연 라이너의 상면이 상기 캡핑층의 바닥면과 접촉하고,
    상기 캡핑층의 상기 바닥면은 상기 소자 분리막의 상면과 동일한 레벨에 위치하는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 캡핑층은 상기 핀형 활성 영역의 상면 상에서 제1 두께를 갖고,
    상기 캡핑층은 상기 패싯면의 에지에서 상기 제1 두께보다 더 작은 제2 두께를 갖는 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 핀형 활성 영역은 실리콘 저머늄을 포함하고,
    상기 캡핑층은 실리콘을 포함하는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 핀형 활성 영역은 상기 핀형 활성 영역의 측벽으로부터 제1 거리보다 작은 거리를 갖는 표면 영역과, 상기 측벽으로부터 상기 제1 거리보다 큰 거리를 갖는 내부 영역을 포함하고,
    상기 표면 영역은 제1 저머늄 함량을 가지며, 상기 내부 영역은 상기 제1 저머늄 함량보다 작은 제2 저머늄 함량을 갖는 것을 특징으로 하는 집적회로 장치.
  8. 제7항에 있어서,
    상기 핀형 활성 영역의 상기 내부 영역은 제1 밴드갭 에너지(Eg1)를 가지며,
    상기 핀형 활성 영역의 상기 표면 영역은 제2 밴드갭 에너지(Eg2)를 가지며,
    상기 캡핑층은 제3 밴드갭 에너지(Eg3)를 가지며,
    Eg2 < Eg1 < Eg3 인 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 캡핑층과 상기 게이트 구조물 사이에 배치되는 계면층을 더 포함하고,
    상기 계면층은 질소가 제1 농도로 함유된 상기 제2 반도체 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  10. 기판으로부터 돌출하며 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 제1 반도체 물질을 포함하는 핀형 활성 영역;
    상기 기판 상에 배치되고, 상기 핀형 활성 영역의 측벽의 하부를 커버하는 소자 분리막 구조물로서,
    상기 핀형 활성 영역의 상기 측벽 하부 상에 콘포말하게 배치되는 절연 라이너와,
    상기 절연 라이너 상의 절연 매립층을 포함하는, 소자 분리막 구조물;
    상기 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 캡핑층; 및
    상기 캡핑층 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 포함하고,
    상기 핀형 활성 영역의 상기 측벽 상에서 상기 캡핑층의 바닥면이 상기 절연 라이너의 상면과 접촉하는 것을 특징으로 하는 집적회로 장치.
  11. 제10항에 있어서,
    상기 핀형 활성 영역의 상기 측벽의 상부는 상기 캡핑층과 접촉하고,
    상기 핀형 활성 영역의 상기 측벽의 하부는 상기 절연 라이너와 접촉하는 것을 특징으로 하는 집적회로 장치.
  12. 제10항에 있어서,
    상기 핀형 활성 영역은 실리콘 저머늄을 포함하고, 상기 캡핑층은 실리콘을 포함하며,
    상기 핀형 활성 영역은 상기 핀형 활성 영역의 측벽으로부터 제1 거리보다 작은 거리를 갖는 표면 영역과, 상기 측벽으로부터 상기 제1 거리보다 큰 거리를 갖는 내부 영역을 포함하고,
    상기 표면 영역은 제1 저머늄 함량을 가지며, 상기 내부 영역은 상기 제1 저머늄 함량보다 작은 제2 저머늄 함량을 갖는 것을 특징으로 하는 집적회로 장치.
  13. 제10항에 있어서,
    상기 패싯면은 상기 기판의 상면에 대하여 30 내지 60도인 제1 각도로 기울어지며,
    상기 캡핑층은 상기 핀형 활성 영역의 상면 상에서 제1 두께를 갖고,
    상기 캡핑층은 상기 패싯면의 에지에서 상기 제1 두께보다 더 작은 제2 두께를 갖는 것을 특징으로 하는 집적회로 장치.
  14. 기판 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 제1 반도체 물질을 포함하는 제1 핀형 활성 영역;
    상기 기판 상에 배치되고, 상기 제1 핀형 활성 영역으로부터 상기 제1 방향에 수직한 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제1 반도체 물질을 포함하며, 상기 제1 핀형 활성 영역을 마주보는 제1 측벽과 상기 제1 측벽에 반대되는 제2 측벽을 포함하는 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하며, 상면, 측벽, 및 상기 상면과 상기 측벽 사이에 배치되는 패싯면을 구비하는 제1 캡핑층;
    상기 제2 핀형 활성 영역의 상면 및 측벽을 둘러싸며, 상기 제2 반도체 물질을 포함하는 제2 캡핑층으로서,
    상기 제2 핀형 활성 영역의 상기 제1 측벽 상에 배치되는 제1 부분과,
    상기 제2 측벽 상에 배치되며 상기 제1 부분의 바닥면보다 더 높은 레벨에 배치되는 바닥면을 갖는 제2 부분을 포함하는, 제2 캡핑층; 및
    상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 구조물을 포함하는 것을 특징으로 하는 집적회로 장치.
  15. 제14항에 있어서,
    상기 제1 핀형 활성 영역의 양 측벽과, 상기 제2 핀형 활성 영역의 상기 제1 측벽 및 상기 제2 측벽을 둘러싸며, 절연 라이너와 절연 매립층을 포함하며, 제1 레벨에 배치되는 바닥면을 포함하는 소자 분리막; 및
    평면도에서 상기 소자 분리막 주변을 둘러싸며, 상기 제1 레벨보다 더 낮은 제2 레벨에 배치되는 바닥면을 포함하는 딥 트렌치 소자 분리막을 더 포함하는 집적회로 장치.
  16. 제15항에 있어서,
    상기 제2 핀형 활성 영역의 상기 제1 측벽 상에 배치되는 상기 절연 라이너 부분의 상면 레벨은, 상기 제2 측벽 상에 배치되는 상기 절연 라이너 부분의 상면 레벨보다 더 낮은 것을 특징으로 하는 집적회로 장치.
  17. 제15항에 있어서,
    상기 절연 라이너에 의해 커버되지 않는 상기 제2 핀형 활성 영역의 상기 제1 측벽의 일부분 상에 상기 제2 캡핑층의 상기 제1 부분이 배치되고,
    상기 절연 라이너에 의해 커버되지 않는 상기 제2 핀형 활성 영역의 상기 제2 측벽의 일부분 상에 상기 제2 캡핑층의 상기 제2 부분이 배치되는 것을 특징으로 하는 집적회로 장치.
  18. 제14항에 있어서,
    상기 제2 핀형 활성 영역의 상기 제1 측벽을 둘러싸는 상기 소자 분리막의 일부분의 상면이 상기 제2 핀형 활성 영역의 상기 제2 측벽을 둘러싸는 상기 소자 분리막의 일부분의 상면보다 더 낮은 레벨에 배치되는 것을 특징으로 하는 집적회로 장치.
  19. 제14항에 있어서,
    상기 제1 캡핑층은 상기 핀형 활성 영역의 상면 상에서 제1 두께를 갖고,
    상기 제1 캡핑층은 상기 패싯면의 에지에서 상기 제1 두께보다 더 작은 제2 두께를 갖는 것을 특징으로 하는 집적회로 장치.
  20. 제14항에 있어서,
    상기 제1 두께는 5 내지 30 Å인 것을 특징으로 하는 집적회로 장치.

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