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KR20210039531A - 디스플레이 장치 - Google Patents

디스플레이 장치 Download PDF

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Publication number
KR20210039531A
KR20210039531A KR1020190121743A KR20190121743A KR20210039531A KR 20210039531 A KR20210039531 A KR 20210039531A KR 1020190121743 A KR1020190121743 A KR 1020190121743A KR 20190121743 A KR20190121743 A KR 20190121743A KR 20210039531 A KR20210039531 A KR 20210039531A
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
disposed
insulating layer
electrode
Prior art date
Application number
KR1020190121743A
Other languages
English (en)
Inventor
문상호
엄태종
유춘기
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190121743A priority Critical patent/KR20210039531A/ko
Priority to US16/866,072 priority patent/US11404521B2/en
Priority to CN202011041239.5A priority patent/CN112599567A/zh
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Abstract

본 발명은 상하로 적층된 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치를 위하여, 표시영역 및 표시영역 일측의 주변영역을 갖는, 제1 기판; 상기 제1 기판과 대향하여 배치되는, 제2 기판; 상기 주변영역에 배치되고 복수의 배선들을 포함하는, 팬아웃부; 상기 주변영역에, 상기 팬아웃부 상에 배치되는, 전원공급라인; 상기 복수의 배선들과 상기 전원공급라인 사이에 개재되는 절연층; 및 상기 표시영역의 외곽을 일주(一周)하도록 상기 주변영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부;를 구비하며, 상기 주변영역은 상기 팬아웃부, 상기 전원공급라인 및 상기 실링부가 서로 중첩하는 중첩영역을 포함하고, 상기 중첩영역에 대응하는 상기 전원공급라인은 제1 도전층 및 상기 제1 도전층 상에 배치된 제2 도전층을 제공한다.

Description

디스플레이 장치{Display device}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 상하로 적층된 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있으며, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
일반적으로 디스플레이 장치는 기판 상에 박막트랜지스터 및 표시요소들(예컨대, 유기발광다이오드)을 형성하고, 표시요소들이 빛을 발광하여 작동한다. 이러한 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 기판 상에 절연층들 및 도전층들을 교번하여 형성하고, 도전층들을 포토레지스트를 이용해 패터닝함으로써, 각종 소자, 회로 및 배선들을 형성한다.
그러나 이러한 종래의 디스플레이 장치에는, 도전층을 패터닝하는 과정에서 하부 절연막도 함께 식각됨으로써 절연막의 두께가 얇아져 상하로 적층된 배선들간에 쇼트가 발생한다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 상하로 적층된 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역 및 표시영역 일측의 주변영역을 갖는, 제1 기판; 상기 제1 기판과 대향하여 배치되는, 제2 기판; 상기 주변영역에 배치되고 복수의 배선들을 포함하는, 팬아웃부; 상기 주변영역에, 상기 팬아웃부 상에 배치되는, 전원공급라인; 상기 복수의 배선들과 상기 전원공급라인 사이에 개재되는 절연층; 및 상기 표시영역의 외곽을 일주(一周)하도록 상기 주변영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부;를 구비하며, 상기 주변영역은 상기 팬아웃부, 상기 전원공급라인 및 상기 실링부가 서로 중첩하는 중첩영역을 포함하고, 상기 중첩영역에 대응하는 상기 전원공급라인은 제1 도전층 및 상기 제1 도전층 상에 배치된 제2 도전층을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 도전층은 상기 제1 도전층의 상면 및 측면을 클래딩(Cladding)할 수 있다.
본 실시예에 따르면, 상기 제2 도전층의 폭은 상기 제1 도전층의 폭보다 클 수 있다.
본 실시예에 따르면, 상기 절연층은 상기 제1 도전층의 측면으로부터 상기 기판 측으로 연장된 제1 단차면을 가질 수 있다.
본 실시예에 따르면, 상기 절연층은 상기 제2 도전층의 측면으로부터 상기 기판 측으로 연장되는 제2 단차면을 가질 수 있다.
본 실시예에 따르면, 상기 실링부의 상기 제2 단차면과 직접 접할 수 있다.
본 실시예에 따르면, 상기 절연층에 있어서, 상기 제1 도전층이 배치된 부분의 두께는 상기 제1 도전층이 배치되지 않은 부분의 두께보다 두꺼울 수 있다.
본 실시예에 따르면, 상기 절연층에 있어서, 상기 제2 도전층의 하면과 직접 접하는 부분의 두께는 상기 제1 도전층이 배치된 부분의 두께보다 얇을 수 있다.
본 실시예에 따르면, 상기 제2 도전층의 측면은 상기 제1 도전층의 측면과 동일 평면일 수 있다.
본 실시예에 따르면, 상기 제2 도전층의 폭은 상기 제1 도전층의 폭과 동일할 수 있다.
본 실시예에 따르면, 상기 절연층은 상기 제2 도전층의 측면 및 상기 제1 도전층의 측면으로부터 상기 기판 측으로 연장된 단차면을 가질 수 있다.
본 실시예에 따르면, 상기 절연층에 있어서, 상기 제1 도전층이 배치된 부분의 두께는 상기 제1 도전층이 배치되지 않은 부분의 두께보다 두꺼울 수 있다.
본 실시예에 따르면, 상기 주변영역에 배치되는 제1 무기절연층 및 상기 제1 무기절연층 상에 배치된 제2 무기절연층을 더 포함하고, 상기 절연층은 상기 제2 무기절연층 상에 배치되며, 상기 복수의 배선들은 상기 제1 무기절연층과 상기 제2 무기절연층 사이에 배치된 복수의 제1 배선들 및 제2 무기절연층과 상기 절연층 사이에 배치된 복수의 제2 배선들을 포함하되, 상기 복수의 제1 배선들 및 상기 복수의 제2 배선들은 서로 교번하여 배치될 수 있다.
본 실시예에 따르면, 상기 표시영역에 배치된 박막트랜지스터와 스토리지커패시터를 포함하는 화소회로 및 상기 화소회로에 전기적으로 연결된 표시요소를 더 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 게이트전극 상에 배치되어 상기 반도체층과 접속된 전극층을 포함하고, 상기 스토리지커패시터는 상기 게이트전극의 적어도 일부에 대응되는 하부전극 및 상기 하부전극 상부에 위치한 상부전극을 포함할 수 있다.
본 실시예에 따르면, 상기 복수의 제1 배선들은 상기 게이트전극과 동일 물질을 포함하고, 상기 복수의 제2 배선들은 상기 상부전극과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 표시요소는 화소전극, 상기 화소전극 상부의 대향전극 및 상기 화소전극과 상기 대향전극 사이에 개재되는 중간층을 포함하고, 상기 전극층과 상기 화소전극이 전기적으로 연결되도록 상기 전극층과 상기 화소전극 사이에 배치되는 콘택메탈층을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전층은 상기 전극층과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 도전층은 상기 콘택메탈층과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 실링부의 적어도 일부는 상기 제2 도전층 상에 배치되어 상기 제2 도전층과 직접 접할 수 있다.
본 실시예에 따르면, 상기 전원공급라인은 상기 대향전극에 공통전원을 공급하거나, 또는 상기 박막트랜지스터에 구동전원을 공급할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 상하로 적층된 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 5은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 7a 내지 7d, 도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 과정을 단계별로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 11은 도 10의 D부분을 확대하여 도시한 단면도이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 디스플레이 장치가 적용된 전자 기기를 나타낸다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 주변영역(PA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
도시되지는 않았으나, 디스플레이 장치(1)는 디스플레이 패널(10, 도 2)의 일측에 위치한 컴포넌트(미도시)를 포함할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum Dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10)을 포함한다. 제1 기판(100)의 표시영역(DA)에 배치된 복수의 화소(P)들이 배치된다. 복수의 화소(P)들은 각각 유기발광다이오드(OLED)와 같은 표시요소(display element)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
제1 기판(100) 상부에는 제2 기판(300)이 구비될 수 있다. 제2 기판(300)은 제1 기판(100) 상에 형성된 구성요소들을 사이에 두고 제1 기판(100)과 대향하여 배치될 수 있다.
제2 기판(300)은 표시영역(DA)의 외곽을 일주(一周)하도록 주변영역(PA)에 위치한 실링부(400)를 통해 제1 기판(100)과 합착될 수 있으며, 표시영역(DA)을 외부로부터 밀봉하여 유기발광다이오드(OLED)와 같은 표시요소가 외기 및 수분에 노출되는 것을 방지할 수 있다. 실링부(400)는 예컨대, 프릿으로 구비될 수 있다.
한편 도 2에서는 표시영역(DA)의 좌측, 우측 및 상측에서 실링부(400)가 제2 전원공급라인(170)과 이격되어 배치된 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로, 실링부(400)는 표시영역(DA)의 좌측, 우측 및 상측에서 제2 전원공급라인(170)과 일부 중첩될 수 있다.
선택적 실시예로, 표시영역(DA)은 제2 기판(300)이 아닌 박막봉지층(미도시)을 통해 커버되어 외기 또는 수분 등으로부터 보호될 수 있다. 박막봉지층은 표시영역(DA)의 전면(全面)에 대응되도록 일체(一體)로 구비되며, 주변영역(PA) 상에도 일부 배치될 수 있다. 박막봉지층은 후술할 스캔 구동회로(130), 데이터 구동회로(180), 제1 전원공급라인(160) 및 제2 전원공급라인(170)의 일부 또는 전부를 덮도록 구비될 수 있다.
유기발광다이오드(OLED)는 수분 및 산소 등 외부요인에 취약한 특성을 갖는바, 유기발광다이오드(OLED)를 밀봉함으로써 디스플레이 패널(10)의 신뢰성을 향상시킬 수 있다. 제2 기판(300) 대신 박막봉지층을 구비하는 경우, 디스플레이 패널(10)의 두께를 감소시킴과 동시에 가요성(flexibility)를 향상시킬 수 있다.
각 화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 스캔 구동회로(130), 단자(140), 제1 전원공급라인(160), 제2 전원공급라인(170) 및 데이터 구동회로(180)이 배치될 수 있다.
스캔 구동회로(130)는 스캔라인(SL)을 통해 각 화소(P)에 스캔 신호를 제공할 수 있다. 스캔 구동회로(130)의 일측에는 발광 제어선(EL)을 통해 각 화소에 발광 제어 신호를 제공하는 발광 구동회로가 더 배치될 수 있다.스캔 구동회로(130)는 표시영역(DA)을 사이에 두고 양측에 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 좌측에 위치한 스캔 구동회로(130)와 전기적으로 연결될 수 있고, 나머지는 우측에 위치한 스캔 구동회로(130)에 연결될 수 있다. 다른 실시예로, 스캔 구동회로(130)는 표시영역(DA)의 일측에만 구비될 수 있다.
단자(140)는 제1 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.
제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 스캔 구동회로(130)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급라인(160, 170)에 각각 제1 및 제2 전원(ELVDD, ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급라인(160)과 연결된 구동전압라인(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급라인(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다.
제1 전원공급라인(160, first power supply line)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급라인(170, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
데이터 구동회로(180)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(180)의 데이터 신호는 단자(140)와 데이터라인(DL)을 연결하는 팬아웃부(150)에 의해 통해 각 화소(P)에 제공될 수 있다. 팬아웃부(150)는 복수의 배선들(151, 152)을 포함하며, 각각의 복수의 배선들(151, 152)의 일측은 단자(140)에 연결되고, 타측은 데이터라인(DL)에 연결될 수 있다. 팬아웃부(150)는 단자(140) 에서 표시영역(DA) 측으로 점점 펼쳐지는(fan-out) 구조를 가질 수 있다. 팬아웃부(150) 상에는 제1 전원공급라인(160) 및 실링부(400)의 일부가 배치되어, 팬아웃부(150)와 중첩될 수 있다.
한편, 도 2는 데이터 구동회로(180)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(180)는 제1 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(180)는 단자(140)와 제1 전원공급라인(160) 사이에 배치될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 3을 참조하면, 각 화소(P)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(Ts)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(Td)로 전달한다.
스토리지커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Td)는 구동전압라인(PL)과 스토리지커패시터(Cst)에 연결되며, 스토리지커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 화소회로(PC)는 도 4와 같이 7개의 박막트랜지스터 및 1개의 스토리지커패시터를 포함할 수 있다. 다른 실시예로, 화소회로(PC)는 2개 이상의 스토리지커패시터를 포함할 수도 있다.
도 4를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지커패시터(Cst, storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지커패시터는 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
도 5에서는 각 화소(P)가 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호라인(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다.
구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지커패시터(Cst)의 제1 스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지커패시터(Cst)의 제1 스토리지 축전판(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지커패시터(Cst)의 제1 스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 4에서는 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지커패시터(Cst)의 제2 스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 5은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 5는 도 1의 A-A'에 대응될 수 있다.
도 5를 참조하면, 디스플레이 장치는 표시영역(DA)과 주변영역(PA)을 구비한다. 제1 기판(100)과 제2 기판(300)은 표시영역(DA)을 둘러싸며 주변영역(PA)에 위치한 실링부(400)에 의해 합착될 수 있다.
제1 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 제2 기판(300)은 투명한 소재를 포함할 수 있다. 예컨대 제2 기판(300)은 글라스재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 제1 기판(100)과 제2 기판(300)은 동일한 재료를 포함하거나, 서로 상이한 재료를 포함할 수 있다.
도 5의 표시영역(DA)을 참조하면, 제1 기판(100) 상에 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 제1 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 실리콘옥시나이트라이드(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
제1 기판(100) 상에는 표시영역(DA)과 대응되는 위치에 구비된 박막트랜지스터(TFT) 및 스토리지커패시터(Cst) 및 이들과 전기적으로 연결된 유기발광다이오드(200, OLED)와 같은 표시요소가 위치할 수 있다. 도 5의 박막트랜지스터(TFT)는 예컨대, 도 4를 참조하여 설명한 화소회로(PC)에 구비된 박막트랜지스터들 중 어느 하나, 예컨대 구동 박막 트랜지스터(T1)에 해당할 수 있으며, 도 5의 스토리지커패시터(Cst)는 도 4를 참조하여 설명한 스토리지커패시터(Cst)에 해당한다.
박막트랜지스터(TFT)는 반도체층(134) 및 게이트전극(136)을 포함한다. 반도체층(134)은 예컨대 폴리실리콘을 포함할 수 있다. 반도체층(134)은 게이트전극(136)과 중첩하는 채널영역(131) 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132) 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 박막트랜지스터(TFT)의 소스전극과 드레인전극으로 이해할 수 있다.
본 실시예에서 반도체층(134)은 폴리실리콘(예컨대, 저온폴리실리콘(LTPS))을 함유하는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 다른 실시예로, 반도체층(134)은 아모퍼스 실리콘을 포함하거나, 유기 반도체물질을 포함할 수 있다. 또 다른 실시예로, 반도체층(134)는 산화물 반도체를 포함할 수 있다.
일 실시예로, 화소회로(PC)는 앞서 도 3를 참조 하여 설명한 구동 박막 트랜지스터(Td) 및 스위칭 박막 트랜지스터(Ts)를 포함할 수 있으며, 구동 박막 트랜지스터(Td)의 반도체층과 스위칭 박막 트랜지스터(Ts)의 반도체층은 서로 다른 물질을 포함할 수 있다. 예컨대, 박막 트랜지스터(Td)의 반도체층과 스위칭 박막 트랜지스터(Ts)의 반도체층 중 어느 하나는 산화물 반도체를 포함하고, 나머지 하나는 폴리실리콘을 포함할 수 있다.
반도체층(134)과 게이트전극(136) 사이에는 게이트절연층(103)이 배치될 수 있다. 게이트절연층(103)은 실리콘옥시나이트라이드(SiON), 실리콘옥사이드(SiOx) 및/또는 실리콘나이트라이드(SiNx)와 같은 무기 절연층일 수 있으며, 무기 절연층은 단층 또는 다층일 수 있다.
스토리지커패시터(Cst)는 서로 중첩하는 하부전극(144) 및 상부전극(146)을 포함한다. 하부전극(144)과 상부전극(146) 사이에는 제1 층간절연층(105)이 배치될 수 있다.
제1 층간절연층(105)은 소정의 유전율을 갖는 층으로서, 실리콘나이트라이드(SiON), 실리콘옥사이드(SiOx) 및/또는 실리콘나이트라이드(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다. 도 5에서는 스토리지커패시터(Cst)가 박막트랜지스터(TFT)와 중첩하며, 하부전극(144)이 박막트랜지스터(TFT)의 게이트전극(136)인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 스토리지커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있으며, 하부전극(144)은 박막트랜지스터(TFT)의 게이트전극(136)과 별개의 독립된 구성요소일 수 있다.
스토리지커패시터(Cst)는 제2 층간절연층(107)으로 커버될 수 있다. 제2 층간절연층(107)은 실리콘옥시나이트라이드(SiON), 실리콘옥사이드(SiOx) 및/또는 실리콘나이트라이드(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다.
구동전압선(PL)은 제1 유기 절연층(111) 상에 배치될 수 있다. 구동전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동전압선(PL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도 5는 제1 유기 절연층(111)의 아래에 배치된 하부 구동전압선(PL1)이 더 포함된 것을 도시하고 있다. 하부 구동전압선(PL1)은 제1 유기 절연층(111)을 관통하는 컨택홀을 통해 구동전압선(PL)과 전기적으로 연결되어, 구동전압선(PL)을 통해 제공되는 구동전압(ELVDD)의 전압 강하를 방지할 수 있다. 하부 구동전압선(PL1)은 데이터선(DL)과 동일한 물질을 포함할 수 있다. 예컨대, 하부 구동전압선(PL1) 및 데이터선(DL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 하부 구동전압선(PL1) 및 데이터선(DL)은, Ti/Al/Ti 또는 TiN/Al/Ti과 같은 다층 구조로 이루어질 수 있다.
제1 유기 절연층(111)은 유기절연물을 포함한다. 유기절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제1 유기 절연층(111)은 폴리이미드를 포함할 수 있다.
구동전압선(PL)은 제2 유기 절연층(113)으로 커버되며, 제2 유기 절연층(113)은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제2 유기 절연층(113)은 폴리이미드를 포함할 수 있다.
제2 유기 절연층(113) 상에는 화소전극(210)이 배치된다. 화소전극(210) 상에는 화소정의막(115)이 배치되며, 화소정의막(115)은 각 부화소에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의할 수 있다. 또한, 화소정의막(115)은 화소전극(210)의 가장자리와 대향전극(230) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(115)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(220)이 고분자 물질을 포함할 경우에는, 중간층(220)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(220)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(220)을 이루는 층들 중 적어도 어느 하나는 복수개의 화소전극(210)들에 걸쳐서 일체(一體)로 형성될 수 있다. 또는, 중간층(220)은 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
대향전극(230)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(230)은 복수개의 화소들을 커버하도록 일체(一體)로 형성될 수 있다.
대향전극(230)과 제2 기판(300) 사이에는 충전재(미도시)가 배치될 수 있다. 충전재(미도시)는 예컨대, 광경화성 에폭시계 물질 또는 아크릴레이트계 물질 중 하나 이상을 포함할 수 있으나 본 발명은 이에 한정되지 않는다.
도 3의 주변영역(PA)을 참조하면, 제1 기판(100) 상에 구동회로(20)가 배치된다. 예컨대, 구동회로(20)는 도 2의 제1 스캔 구동회로(120), 제2 스캔 구동회로(130) 또는 발광구동회로(미도시) 일 수 있다.
구동회로(20)는 박막트랜지스터(TFT)들을 포함하며, 박막트랜지스터(TFT)들과 연결된 배선(미도시)을 포함할 수 있다. 박막트랜지스터(TFT)는 화소회로(PC)의 박막트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다.
구동회로(20)는 박막트랜지스터(TFT)를 이루는 요소(예컨대, 반도체층, 게이트전극 등)들 사이에 개재되는 절연층을 포함한다. 예컨대, 버퍼층(101), 게이트절연층(103), 제1 및 제2 층간절연층(105, 107) 중 적어도 어느 하나가 주변영역(PA)으로 연장될 수 있다.
구동회로(20)는 제1 발광 구동회로(30)보다 상대적으로 표시영역(DA)에 인접하게 배치될 수 있다. 따라서, 도 5와 같이 구동회로(20) 상부에 제1 및 제2 유기절연층(111, 113)의 일부가 주변영역(PA) 측으로 연장되어 구동회로(20)를 커버할 수 있다. 다른 실시예로, 제1 및 제2 유기절연층(111, 113)은 구동회로(20)를 커버하지 않을 수 있으며, 구동회로(20) 상에는 무기절연층(미도시)만이 위치할 수도 있다.
선택적 실시예로, 구동회로(20)는 무기절연층으로 커버될 수 있다. 무기절연층은 디스플레이 장치의 제조 공정에서 알루미늄과 같이 에천트에 의해 손상될 수 있는 금속을 포함하는 도전층이 에칭 환경에 노출되는 것을 방지할 수 있다. 무기절연층은 경우에 따라 표시영역(DA) 상에도 배치될 수 있다. 무기절연층은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 산실리콘나이트라이드(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 무기절연층은 약 500Å 이상의 두께를 가질 수 있다. 또 다른 실시예로, 무기절연층은 1,000Å 이상이거나, 1,500Å 이상이거나, 2,000Å 이상이거나, 2,500Å 이상이거나, 3,000Å 이상이거나, 3,500Å 이상이거나, 4,000Å 이상이거나, 4,500Å 이상이거나, 5,000Å 이상이거나, 5,500Å 이상이거나, 6,000Å 이상이거나, 6,500Å 이상일 수 있다. 또는, 무기절연층은 7,000Å 내지 10,000Å의 두께를 가질 수 있다.
도 5에는 도시되지 않았으나, 주변영역(PA)에 제2 전원공급라인(170, 도 2) 이 배치될 수 있다. 일 실시예로, 제2 전원공급라인(170)은 도 2와 같이 실링부(400)와 이격되어 배치될 수 도 있고, 또는 제2 전원공급라인(170)의 일부가 실링부(400)와 중첩하여 배치될 수도 있다. 또한 일 실시예로, 제2 전원공급라인(170)은 구동회로(20)의 일부와 중첩하도록 배치도리 수도 있다. 제2 전원공급라인(170)은 구동전압선(PL) 및/또는 하부 구동전압선(PL1)과 동일한 물질을 포함할 수 있다.
실링부(400)는 주변영역(PA)에 배치되어 제1 기판(100)과 제2 기판(300)을 접합시킨다. 실링부(400)는 제1 기판(100) 상에 배치된 층들(101, 103, 105, 107) 상에 위치할 수 있다. 이 경우, 실링부(400)와 제1 기판(100)의 접착력을 위해, 실링부(400)와 제1 기판(100) 사이에 개재된 층들(101, 103, 105, 107)은 모두 무기 절연층으로 구비될 수 있다. 도 5에서는 실링부(400)가 제1 기판(100) 상에 배치된 층들(101, 103, 105, 107) 상에 위치하는 것으로 도시되나, 실링부(400)와 제1 기판(100) 사이에 개재된 층들(101, 103, 105, 107)의 일부는 제거될 수 있으며, 다른 층이 추가될 수도 있다.
일 실시예로, 디스플레이 장치는 실링부(400)의 외측벽(400OE)은 제2 기판(300)의 에지(300E)는 서로 일치할 수 있다. 다시 말해, 실링부(400)의 외측벽(400OE)과 제2 기판(300)의 에지(300E)는 서로 동일 평면에 위치할 수 있다. 일 실시예로, 디스플레이 장치 제조 시, 실링부(400)를 포함하여 패널을 커팅하는 방식으로 제조되는 경우, 제조과정에서 제1 기판(100), 실링부(400), 제2 기판(300)이 함께 커팅라인(CL)을 따라 커팅되기 때문이다. 다만, 본 발명은 상기 제조방법에 한정되지 않으며, 실링부(400)의 외측벽(400OE)은 제2 기판(300)의 에지(300E)는 서로 일치하지 않을 수도 있다.
실링부(400)의 내측벽(400IE)이 향하는 측으로, 제2 기판(300)과 제1 기판(100) 상에 형성된 구조물들 사이는 진공 분위기로 형성될 수 있다. 선택적 실시예로, 도 5의 대향전극(230) 상에는 추가적으로 유,무기 기능층들이 더 배치될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이고, 도 7a 내지 7d, 도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 과정을 단계별로 도시한 단면도이며, 도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다. 더욱 상세하게, 도 6은 도 2의 B부분의 확대도이며, 도 7a 내지 7d, 도 8a 내지 도 8c 및 도 9는 도 6의 C-C'선을 따라 취한 단면에 대응된다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 주변영역(PA)의 일부에서 팬아웃부(150), 제1 전원공급라인(160) 및 실링부(400)가 중첩하는 중첩영역(ORA)을 갖는다. 도 6에서는 팬아웃부(150) 및 실링부(400)가 제1 전원공급라인(160)과 중첩하는 영역을 도시하나, 다른 실시예로, 도 12와 같이 팬아웃부(150) 및 실링부(400)가 제2 전원공급라인(170)과 중첩하는 중첩영역(ORA)을 포함할 수도 있다.
먼저 도 7A를 참조하면, 팬아웃부(150)는 복수의 배선들(151, 152)을 포함할 수 있다. 복수의 배선들(151, 152)은 서로 다른 층에 교번하여 배치될 수 있다. 즉, 복수의 배선들(151, 152)은 절연층(예컨대, 제1 층간절연층(105))을 사이에 두고 교번하여 배치된다. 일 실시예로, 복수의 제1 배선(151)들은 게이트절연층(103) 상에 배치되고, 복수의 제2 배선(152)들은 제1 층간절연층(105) 상에 배치될 수 있다. 팬아웃부(150) 상에는 제2 층간절연층(107)이 배치될 수 있다. 일 실시예로, 복수의 제1 배선(151)들은 도 5의 게이트전극(136)과 동일 물질을 포함하고, 복수의 제2 배선(152)들은 도 5의 스토리지커패시터(Cst)의 상부전극(146)과 동일 물질을 포함할 수 있다.
이러한 팬아웃부(150)의 구조는 복수의 배선들(151, 152)의 간격을 좁히는데 용이하며, 좁은 간격에서도 복수의 배선들(151, 152)이 서로 신호 간섭을 받거나, 쇼트가 일어나는 것을 방지할 수 있다.
그 후, 도 7b 내지 도 8c를 참조하여 전원공급라인(120)을 형성하는 방법을 설명한다. 전원공급라인(120)은 도 2에 도시된 제1 전원공급라인(160) 또는 제2 전원공급라인(170)일 수 있다. 본 실시예에 있어서, 전원공급라인(120)은 제1 도전층(121) 및 제2 도전층(122)을 포함하는 다층 구조로 형성될 수 있다.
도 7b를 참조하면, 제2 층간절연층(107) 상에 제1 도전물질층(121')을 형성한다. 제1 도전물질층(121')은 박막트랜지스터(TFT)의 소스/드레인전극(즉, 전극층)과 동일 물질을 포함할 수 있으며, 이는 도 5의 데이터선(DL) 및/또는 하부 구동전압선(PL1)과 동일 물질일 수 있다.
그 후 포토레지스트(PR)를 형성한다. 포토레지스트(PR)의 각 부분들은 노광 및 현상을 통해 형성될 수 있다.
포토레지스트(PR)를 마스크로 하여 제1 도전물질층(121')을 패터닝한다. 제1 도전물질층(121')은 패터닝은 식각 공정, 예컨대 습식 식각 공정을 통해 이루어질 수 있다. 도 7b에서 제1 도전물질층(121')은 단층 구조로 도시되나, 제1 도전물질층(121')은 다층 구조, 예컨대 Ti/Al/Ti와 같은 다층 구조로 형성될 수 있다. 제1 도전물질층(121')이 다층 구조로 형성되는 경우에도 제1 도전물질층(121')을 이루는 각 서브층들은 동일한 에천트에 의해 식각될 수 있다.
식각 공정을 거쳐 도 7c과 같이 제1 도전층(121)을 형성할 수 있다.
제1 도전물질층(121')의 식각 공정을 좀 더 자세히 살펴보면, 도 7b에 도시된 바와 같이 제1 도전물질층(121') 상에 포토레지스트(PR)가 형성된 후 식각, 예컨대 에천트를 이용한 식각 공정이 수행된다. 식각 공정은 제1 도전물질층(121')의 상부로부터 하부를 향해 진행될 수 있다. 이때, 제1 도전물질층(121')이 식각된 후 그 하부에 위치한 제2 층간절연층(107)도 식각될 수 있다. 이와 같은 현상은, 제2 층간절연층(107) 상에 배치된 제1 도전물질층(121')이 에천트에 계속 노출되면서 식각이 a방향 및 b방향을 따라 동시에 진행되고, a방향으로의 식각이 b방향으로의 식각에 영향을 주는 것으로 판단된다. 제1 도전물질층(121')의 식각에 의한 제2 층간절연층(107)의 식각을 통해 에천트에 노출된 제2 층간절연층(107)의 부분의 두께는 얇아지게 된다. 다만, 제1 도전층(121)이 형성되는 부분은 포토레지스트(PR)에 의해 커버되어, 제2 층간절연층(107)의 최초 형성 시 두께를 유지할 수 있다.
비교예로서, 팬아웃부(150) 상에 제1 도전물질층(121')이 형성되지 않는 경우를 가정할 수 있다. 즉 전원공급라인(120)이 제2 도전층(122) 만을 포함하는 단층 구조로 형성되는 경우, 팬아웃부(150) 상부의 제2 층간절연층(107)은 제1 도전물질층(121')의 식각 공정에 의해 상면의 일부가 식각될 수 있다. 이는 팬아웃부(150) 상의 제2 층간절연층(107)의 두께를 얇게 만드는 원인이 된다. 팬아웃부(150) 상의 제2 층간절연층(107)의 두께가 얇아지면, 실링부(400)에 의해 전원공급라인(120)이 제1 기판(100) 방향으로 눌리게 되고, 얇아진 제2 층간절연층(107)에 의해 전원공급라인(120)과 팬아웃부(150)의 배선들에 쇼트가 발생하게 되는 문제점이 있다.
본 실시예에서는, 상기와 같은 문제점을 방지하기 위해, 전원공급라인(120)을 제1 도전층(121) 및 제2 도전층(122)을 포함하는 다층 구조로 형성한다. 즉, 제2 도전층(122)을 형성하기 전에 제1 도전층(121)을 먼저 형성함으로써, 중첩영역(ORA) 이외의 영역에서 제1 도전물질층(121')의 식각하는 동안, 팬아웃부(150) 상의 제2 층간절연층(107)의 상부가 함께 식각되어 두께가 얇아지는 것을 방지할 수 있다.
패터닝된 제1 도전층(121)은 도 7d와 같은 형상을 갖는다. 식각 공정 이후 포토레지스트(PR)는 제거될 수 있다. 전술한 식각 공정을 통해 제2 층간절연층(107)에는 제1 단차면(107e1)이 형성될 수 있다. 제2 층간절연층(107)의 제1 단차면(107e1)에 의해 제2 층간절연층(107)에는 소정 높이의 제1 단차(et1)가 형성될 수 있다. 예컨대, 제2 층간절연층(107)의 제1 단차(et1)의 높이는 약 1000Å 내지 2000Å일 수 있으나, 이는 식각 공정의 환경, 사용되는 에천트 등에 의해 변경될 수 있다. 동일한 식각 공정에 의해 형성된 제1 도전층(121)의 측면(121e)과 제2 층간절연층(107)의 제1 단차면(107e1)은 동일 평면으로 구비될 수 있다.
그 후, 제2 도전층(122)을 형성하기 위해 전술한 공정들을 반복한다.
도 8a 내지 도 8c를 참조하면, 제1 도전층(121) 상에 제2 도전물질층(122')을 형성한다. 제2 도전물질층(122')은 도 5의 구동전압선(PL) 및/또는 콘택메탈층(CM)과 동일 물질일 수 있다.
그 후 제2 도전물질층(122') 상에 포토레지스트(PR)를 형성한다. 포토레지스트(PR)의 각 부분들은 노광 및 현상을 통해 형성될 수 있다. 도 8a에서 포토레지스트(PR)는 제1 도전층(121) 보다 넓은 폭을 갖도록 형성될 수 있다. 포토레지스트(PR)가 형성되지 않고, 외부로 노출된 제2 도전물질층(122')은 식각 공정에 의해 제거될 수 있다.
식각 공정 후 도 8b와 같이 제2 도전층(122)이 형성될 수 있다. 도 7c를 참조하여 설명한 것과 동일하게, 제2 도전물질층(122')의 식각 공정은 제2 도전물질층(122')의 상부로부터 하부를 향해 진행될 수 있다. 이때, 제2 도전물질층(122')이 식각된 후 그 하부에 위치한 제2 층간절연층(107)도 식각될 수 있다. 이와 같은 현상은, 제2 층간절연층(107) 상에 배치된 제2 도전물질층(122')이 에천트에 계속 노출되면서 식각이 a방향 및 b방향을 따라 동시에 진행되고, a방향으로의 식각이 b방향으로의 식각에 영향을 주는 것일 수 있다.
제1 도전물질층(121')의 식각에 의한 단차 구조를 갖는 제2 층간절연층(107)은 제2 도전물질층(122')의 식각을 통해 2중 단차 구조를 가질 수 있다. 제2 도전물질층(122')의 식각에 의한 제2 층간절연층(107)의 식각을 통해 에천트에 노출된 제2 층간절연층(107)의 부분의 두께는 더욱 얇아지게 된다. 다만, 이 경우 제1 도전층(121)이 형성되는 부분의 제2 층간절연층(107)은 제1 도전층(121)에 의해 커버되어, 제2 층간절연층(107)의 최초 형성 시 두께를 유지할 수 있다.
패터닝된 제2 도전층(122)은 도 8c와 같은 형상을 갖는다. 식각 공정 이후 포토레지스트(PR)는 제거될 수 있다. 전술한 식각 공정을 통해 제2 층간절연층(107)에는 제2 단차면(107e2)이 형성될 수 있다. 제2 층간절연층(107)의 제2 단차면(107e2)에 의해 제2 층간절연층(107)에는 소정 높이의 제2 단차(et2)가 형성될 수 있다. 동일한 식각 공정에 의해 형성된 제2 도전층(122)의 측면(122e)과 제2 층간절연층(107)의 제2 단차면(107e2)은 동일 평면으로 구비될 수 있다.
본 실시예에서, 제2 도전층(122)은 제1 도전층(121)을 커버하도록 구비될 수 있다. 즉, 제2 도전층(122)은 제1 도전층(121)의 측면(121e)을 클래딩(cladding)하도록 형성될 수 있다. 이 경우 제2 도전층(122)의 폭(W1)은 제1 도전층(121)의 폭(W1) 보다 클 수 있다.
그 후, 전원공급라인(120) 상에는 실링부(400) 및 제2 기판(300)이 배치될 수 있다. 일 실시예로, 실링부(400)는 접합력 등을 위해 전원공급라인(120) 상에 바로 배치될 수 있다. 실링부(400)를 통해 제1 기판(100)과 제2 기판(300)은 합착될 수 있다. 이 과정에서, 중첩영역(ORA)에 위치한 전원공급라인(120)이 제1 기판(100) 방향으로 눌릴 수 있는데, 본 실시예에 따른 제2 층간절연층(107)은 제1 도전층(121)이 배치된 영역에서 최초 형성 시 두께와 동일한 제1 두께(t1)를 갖는바, 전원공급라인(120)이 제1 기판(100) 방향으로 눌리는 경우에도 복수의 제2 배선(152)들과의 쇼트를 방지할 수 있다.
도 9에서 제2 배선(152) 상의 제2 층간절연층(107)의 두께(t1')가 제2 배선(152)이 배치되지 않은 제1 두께(t1) 보다 얇은 것으로 도시되어 있으나, 두께(t1')는 제1 두께(t1)와 실질적으로 동일할 수 있다. 물론, 제2 층간절연층(107)의 두께(t1')는 제2 도전층(122)이 직접 배치된 제2 층간절연층(107) 부분의 제2 두께(t2) 보다 두꺼울 수 있다. 전원공급라인(120)이 배치되지 않은 제2 층간절연층(107) 부분의 제3 두께(t3)는 전원공급라인(120)이 배치된 제2 층간절연층(107) 부분의 제1 및 제2 두께(t1, t2) 보다 얇을 수 있다. 이는 전술한 것과 같이, 제1 도전층(121) 및 제2 도전층(122)을 패터닝하는 과정에서 2번의 식각 공정에 의해 제2 층간절연층(107)의 상부가 함께 식각되어 두께가 얇아진 것으로 이해될 수 있다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이고, 도 11은 도 10의 D부분을 확대하여 도시한 단면도이다. 도 10은 도 9의 변형 실시예에 해당한다.
도 10의 실시예는 전원공급라인(120)의 구조에서 전술한 실시예와 차이가 있다. 이하에서는 전원공급라인(120)의 차이를 중심으로 설명하고, 중복되는 내용은 생략한다.
도 10 및 도 11을 참조하면, 전원공급라인(120)은 제1 도전층(121) 및 제2 도전층(122)을 포함할 수 있다. 전술한 도 9의 전원공급라인(120)은 제2 도전층(122)이 제1 도전층(121)을 클래딩하고 있는 반면, 도 10의 전원공급라인(120)에서 제1 도전층(121)의 측면(121e)은 제2 도전층(122)으로 클래딩되지 않고 노출되어 있다. 즉, 제1 도전층(121)의 폭과 제2 도전층(122)의 폭은 대략 동일하게 형성되며, 제1 도전층(121)의 측면(121e)과 제2 도전층(122)의 측면(122e)은 연속적으로 형성될 수 있다. 즉, 제1 도전층(121)과 제2 도전층(122)은 동일한 식각 공정에 의해 패터닝되므로, 제1 도전층(121)의 측면(121e)과 제2 도전층(122)의 측면(122e)은 연속된 동일 식각면으로 구비될 수 있다. 이때, '연속된 동일 식각면'은 대략적으로 평면이거나, 일부에 요철을 갖는 곡면 형태로 형성될 수 있다.
본 실시예에서, 제2 층간절연층(107)에는 단차면(107e)이 형성된다. 이러한 단차면(107e)은 제1 도전층(121) 및 제2 도전층(122)을 패터닝하는 과정에서 2번의 식각 공정에 의해 형성된다. 도 10을 참조하면, 제2 층간절연층(107)의 단차면(107e)은 제1 도전층(121)의 측면(121e) 및 제2 도전층(122)의 측면(122e)과 연속적으로 형성될 수 있다. 즉, 제2 층간절연층(107)의 단차면(107e), 제1 도전층(121)의 측면(121e) 및 제2 도전층(122)의 측면(122e)은 동일한 식각 공정에 의해 연속된 동일 식각면으로 구비될 수 있다. 이때, '연속된 동일 식각면'은 대략적으로 평면이거나, 일부에 요철을 갖는 곡면 형태로 형성될 수 있다.. 이들은 동일한 식각 공정, 즉 제2 도전층(122)을 패터닝하는 과정에 의해 형성되기 때문이다.
전원공급라인(120)이 배치된 제2 층간절연층(107)의 제1 두께(t1, t1')는 전원공급라인(120)이 배치되지 않은 제2 층간절연층(107)의 제2 두께(t2, t2') 보다 두껍게 구비된다. 전원공급라인(120)이 배치되지 않은 제2 층간절연층(107) 부분은 제1 도전층(121) 및 제2 도전층(122)을 패터닝하는 과정에서 상면의 일부가 함께 식각되기 때문이다. 도 10에서 제2 배선(152) 상의 제2 층간절연층(107)의 제1 및 제2 두께(t1', t2')가 제2 배선(152)이 배치되지 않은 제1 및 제2 두께(t1, t2) 보다 얇은 것으로 도시되어 있으나, 실질적으로 제1 및 제2 두께(t1', t2')는 제1 및 제2 두께(t1, t2)와 동일할 수 있다.
이와 같이 제2 층간절연층(107)의 두께가 전원공급라인(120)이 배치된 부분에서 더욱 두껍게 구비됨에 따라, 실링부(400)에 의해 전원공급라인(120)과 팬아웃부(150)가 쇼트되는 것을 방지할 수 있다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 디스플레이 장치가 적용된 전자 기기를 나타낸다.
전술한 구조를 포함하는 디스플레이 장치는, 도 13에 도시된 바와 같이 텔레비전(1A)일 수 있으며, 도 14에 도시된 바와 같이 노트북 또는 접을 수 있는 태블릿 PC(1B)일 수 있으며, 도 15에 도시된 바와 같이 모바일폰과 같은 휴대용 표시기(1C)일 수 있다. 또는, 디스플레이 장치는 인공지능 스피커에 구비된 표시부분에 적용되는 것과 같이, 본 발명의 실시예에 따른 구조는 소정의 이미지를 제공할 수 있는 전자 장치라면 그 제한을 두지 않는다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
100: 제1 기판
101: 버퍼층
103: 게이트절연층
105: 제1 층간절연층
107: 제2 층간절연층
111: 제1 유기 절연층
113: 제2 유기 절연층
120: 전원공급라인
121': 제1 도전물질층
121: 제1 도전층
122': 제2 도전물질층
122: 제2 도전층
150: 팬아웃부
151: 복수의 제1 배선
152: 복수의 제2 배선
160: 제1 전원공급라인
170: 제2 전원공급라인
300: 제2 기판
400: 실링부

Claims (20)

  1. 표시영역 및 표시영역 일측의 주변영역을 갖는, 제1 기판;
    상기 제1 기판과 대향하여 배치되는, 제2 기판;
    상기 주변영역에 배치되고 복수의 배선들을 포함하는, 팬아웃부;
    상기 주변영역에, 상기 팬아웃부 상에 배치되는, 전원공급라인;
    상기 복수의 배선들과 상기 전원공급라인 사이에 개재되는 절연층; 및
    상기 표시영역의 외곽을 일주(一周)하도록 상기 주변영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부;를 구비하며,
    상기 주변영역은 상기 팬아웃부, 상기 전원공급라인 및 상기 실링부가 서로 중첩하는 중첩영역을 포함하고, 상기 중첩영역에 대응하는 상기 전원공급라인은 제1 도전층 및 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 도전층은 상기 제1 도전층의 상면 및 측면을 클래딩(Cladding)하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2 도전층의 폭은 상기 제1 도전층의 폭보다 큰, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 절연층은 상기 제1 도전층의 측면으로부터 상기 기판 측으로 연장된 제1 단차면을 갖는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 절연층은 상기 제2 도전층의 측면으로부터 상기 기판 측으로 연장되는 제2 단차면을 갖는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 실링부의 상기 제2 단차면과 직접 접하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 절연층에 있어서, 상기 제1 도전층이 배치된 부분의 두께는 상기 제1 도전층이 배치되지 않은 부분의 두께보다 두꺼운, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 절연층에 있어서, 상기 제2 도전층의 하면과 직접 접하는 부분의 두께는 상기 제1 도전층이 배치된 부분의 두께보다 얇은, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 도전층의 측면은 상기 제1 도전층의 측면과 동일 식각면인, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 도전층의 폭은 상기 제1 도전층의 폭과 동일한, 디스플레이 장치.
  11. 제9항에 있어서,
    상기 절연층은 상기 제2 도전층의 측면 및 상기 제1 도전층의 측면으로부터 상기 기판 측으로 연장된 단차면을 갖는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 절연층에 있어서, 상기 제1 도전층이 배치된 부분의 두께는 상기 제1 도전층이 배치되지 않은 부분의 두께보다 두꺼운, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 주변영역에 배치되는 제1 무기절연층 및 상기 제1 무기절연층 상에 배치된 제2 무기절연층을 더 포함하고, 상기 절연층은 상기 제2 무기절연층 상에 배치되며,
    상기 복수의 배선들은 상기 제1 무기절연층과 상기 제2 무기절연층 사이에 배치된 복수의 제1 배선들 및 제2 무기절연층과 상기 절연층 사이에 배치된 복수의 제2 배선들을 포함하되, 상기 복수의 제1 배선들 및 상기 복수의 제2 배선들은 서로 교번하여 배치되는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 표시영역에 배치된 박막트랜지스터와 스토리지커패시터를 포함하는 화소회로 및 상기 화소회로에 전기적으로 연결된 표시요소를 더 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 게이트전극 상에 배치되어 상기 반도체층과 접속된 전극층을 포함하고,
    상기 스토리지커패시터는 상기 게이트전극의 적어도 일부에 대응되는 하부전극 및 상기 하부전극 상부에 위치한 상부전극을 포함하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 복수의 제1 배선들은 상기 게이트전극과 동일 물질을 포함하고,
    상기 복수의 제2 배선들은 상기 상부전극과 동일 물질을 포함하는, 디스플레이 장치.
  16. 제14항에 있어서,
    상기 표시요소는 화소전극, 상기 화소전극 상부의 대향전극 및 상기 화소전극과 상기 대향전극 사이에 개재되는 중간층을 포함하고,
    상기 전극층과 상기 화소전극이 전기적으로 연결되도록 상기 전극층과 상기 화소전극 사이에 배치되는 콘택메탈층을 포함하는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 도전층은 상기 전극층과 동일 물질을 포함하는, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 제2 도전층은 상기 콘택메탈층과 동일 물질을 포함하는, 디스플레이 장치.
  19. 제1항에 있어서,
    상기 실링부의 적어도 일부는 상기 제2 도전층 상에 배치되어 상기 제2 도전층과 직접 접하는, 디스플레이 장치.
  20. 제16항에 있어서,
    상기 전원공급라인은 상기 대향전극에 공통전원을 공급하거나, 또는 상기 박막트랜지스터에 구동전원을 공급하는, 디스플레이 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220145948A (ko) * 2021-04-20 2022-10-31 삼성디스플레이 주식회사 표시 장치
WO2023230833A1 (zh) * 2022-05-31 2023-12-07 京东方科技集团股份有限公司 显示面板和显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669710B1 (ko) 2004-02-18 2007-01-16 삼성에스디아이 주식회사 평판 디스플레이 장치
US7538488B2 (en) 2004-02-14 2009-05-26 Samsung Mobile Display Co., Ltd. Flat panel display
KR100721949B1 (ko) 2005-09-16 2007-05-25 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR101482196B1 (ko) 2008-07-29 2015-01-15 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20120061129A (ko) * 2010-10-25 2012-06-13 삼성모바일디스플레이주식회사 표시 장치
KR101875774B1 (ko) 2011-08-10 2018-07-09 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조 방법
KR101899878B1 (ko) 2012-03-30 2018-09-18 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
KR102214942B1 (ko) 2013-12-20 2021-02-09 엘지디스플레이 주식회사 투명 표시 장치 및 투명 유기 발광 표시 장치
KR102491876B1 (ko) * 2015-11-16 2023-01-27 삼성디스플레이 주식회사 표시장치
US10224386B2 (en) 2016-09-23 2019-03-05 Apple Inc. Display with power supply mesh
KR102370406B1 (ko) * 2017-07-10 2022-03-07 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102599507B1 (ko) 2018-09-17 2023-11-09 삼성디스플레이 주식회사 디스플레이 장치

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