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KR20210002139A - 수직형 메모리 장치 - Google Patents

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KR20210002139A
KR20210002139A KR1020190074144A KR20190074144A KR20210002139A KR 20210002139 A KR20210002139 A KR 20210002139A KR 1020190074144 A KR1020190074144 A KR 1020190074144A KR 20190074144 A KR20190074144 A KR 20190074144A KR 20210002139 A KR20210002139 A KR 20210002139A
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KR
South Korea
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substrate
layer
interlayer insulating
pattern
memory device
Prior art date
Application number
KR1020190074144A
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English (en)
Inventor
심선일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US16/834,168 priority patent/US11652068B2/en
Priority to CN202010453360.2A priority patent/CN112117280A/zh
Priority to EP20180147.9A priority patent/EP3754708A1/en
Publication of KR20210002139A publication Critical patent/KR20210002139A/ko
Priority to US18/196,505 priority patent/US20230282600A1/en

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Abstract

수직형 메모리 장치는 제1 기판 상에 형성된 회로 패턴, 상기 제1 기판 상에 형성되어 상기 회로 패턴을 커버하는 층간 절연막, 상기 층간 절연막 상에 형성되며, 상기 제1 기판의 상면에 평행한 제1 방향을 따라 연장된 패턴이 상부에 형성된 휨 방지막, 상기 휨 방지막 상에 형성된 제2 기판, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제2 방향을 따라 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제2 방향으로 연장된 채널을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
브이낸드(Vertical NAND: VNAND) 플래시 메모리 장치에서 수직 방향으로 적층되는 단수가 증가할수록 이에 의한 기판의 휨 현상이 발생할 수 있으며, 이에 따라 균일한 전기적 특성을 구현하는데 어려움이 발생한다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 기판 상에 형성된 회로 패턴, 상기 제1 기판 상에 형성되어 상기 회로 패턴을 커버하는 층간 절연막, 상기 층간 절연막 상에 형성되며, 상기 제1 기판의 상면에 평행한 제1 방향을 따라 연장된 패턴이 상부에 형성된 휨 방지막, 상기 휨 방지막 상에 형성된 제2 기판, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제2 방향을 따라 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제2 방향으로 연장된 채널을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 제1 기판 상에 형성된 회로 패턴, 상기 제1 기판 상에 형성되어 상기 회로 패턴을 커버하는 제1 층간 절연막, 상기 제1 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에서, 상기 제1 층간 절연막 상에 형성된 제1 휨 방지막, 상기 제1 기판의 상기 셀 영역 상에서, 상기 제1 휨 방지막 상에 형성된 제2 기판, 상기 제1 기판의 상기 셀 영역 상에서, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격된 게이트 전극들, 상기 제1 기판의 상기 셀 영역 상에서, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 및 상기 제1 기판의 상기 주변 회로 영역 상에서, 상기 제1 방향으로 연장되어 상기 제1 휨 방지막을 관통하여 상기 회로 패턴에 전기적으로 연결된 제1 콘택 플러그를 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 기판 상에 형성된 트랜지스터들, 상기 제1 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 배선들, 상기 제1 기판 상에 형성되어 상기 트랜지스터들 및 상기 하부 배선들을 커버하는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되며, 상기 제1 기판의 상면에 평행한 제1 방향을 따라 연장된 패턴이 상부에 형성된 휨 방지막, 상기 휨 방지막 상에 형성된 제2 기판, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제2 방향을 따라 서로 이격된 게이트 전극들, 상기 제2 기판 상에 형성되어 상기 게이트 전극들의 측벽을 커버하는 제2 층간 절연막, 상기 제2 기판 상에 상기 게이트 전극들을 관통하여 상기 제2 방향으로 각각 연장된 채널들, 상기 게이트 전극들 상에 형성되어 상기 각 게이트 전극들에 전기적으로 연결된 상부 배선들, 상기 게이트 전극들, 상기 제2 기판 및 상기 휨 방지막을 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제1 콘택 플러그 구조물, 및 상기 제2 층간 절연막 및 상기 휨 방지막을 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제2 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치는 하부 회로 패턴을 커버하는 하부 층간 절연막 구조물과 상부 기판 사이, 혹은 상부 회로 패턴 상부, 혹은 하부 기판 상부에 형성된 휨 방지막을 포함할 수 있으며, 상기 휨 방지막 상부에 형성되어 일 방향으로 연장되는 패턴에 의해 상기 하부 기판의 휨을 완화 또는 방지할 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19는 예시적인 실시예들에 따른 제1 휨 방지막 상부에 형성되는 제1 리세스의 레이아웃을 설명하기 위한 평면도이다.
도 20 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치에 대하여 상세하게 설명한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 4는 평면도들이고, 도 2 및 3은 단면도들이다.
이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다. 한편, 도 1에는 도면의 복잡성을 피하기 위해서 상부 회로 패턴은 도시하지 않고 있으며, 도 4는 제1 휨 방지막에 대한 평면도이다.
이하 발명의 상세한 설명에서는(청구항은 제외), 제1 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 제1 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 4를 참조하면, 상기 수직형 메모리 장치는 제1 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 제1 휨 방지막(240), 제1 휨 방지막(240) 상에 형성된 메모리 셀들, 콘택 플러그들(280, 484, 492, 494), 및 상부 회로 패턴을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 제2 기판(290), 제1 버퍼막(270), CSL(482), 제1 및 제2 층간 절연막들(160, 230), 제3 층간 절연 패턴(300), 및 제4 내지 제12 층간 절연막들(340, 350, 420, 500, 520, 540, 560, 580, 600)을 더 포함할 수 있다.
각 제1 및 제2 기판들(100, 290)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 각 제1 및 제2 기판들(100, 290)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
제1 기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 구분될 수 있다. 소자 분리 패턴(110)은, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있고, 제2 영역(II)은 제1 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 메모리 셀들에 전기적 신호를 전달하는 콘택 플러그들이 형성되는 연장 영역 혹은 패드 영역일 수 있으며, 제3 영역(III)은 제2 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성되는 주변 회로 영역일 수 있다. 이때, 제1 및 제2 영역들(I, II)은 함께 셀 영역을 형성할 수 있으며, 이에 따라 제3 영역(III)인 상기 주변 회로 영역은 상기 셀 영역을 적어도 부분적으로 둘러쌀 수 있다. 도 1 내지 도 4에는 각 제1 내지 제3 영역들(I, II, III) 중의 일부가 도시되어 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 제1 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 상기 메모리 셀들, 상기 콘택 플러그들, 및 상기 상부 회로 패턴이 형성될 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 제1 기판(100) 상에 형성된 제1 하부 게이트 구조물(152) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 불순물 영역(102)을 포함하는 제1 트랜지스터, 제1 기판(100) 상에 형성된 제2 하부 게이트 구조물(154) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제2 불순물 영역(104)을 포함하는 제2 트랜지스터, 및 액티브 영역(105) 상부에 형성된 제3 불순물 영역(106)이 형성될 수 있다.
도면 상에서는 제3 불순물 영역(106)은 제1 기판(100)의 제1 영역(I) 상에 형성되고, 상기 제1 및 제2 트랜지스터들은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
제1 하부 게이트 구조물(152)은 제1 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122), 제1 하부 게이트 전극(132) 및 제1 하부 게이트 마스크(142)를 포함할 수 있으며, 제2 하부 게이트 구조물(154)은 제1 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(124), 제2 하부 게이트 전극(134) 및 제2 하부 게이트 마스크(144)를 포함할 수 있다.
제1 층간 절연막(160)은 제1 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들 및 제3 불순물 영역(106)을 커버할 수 있으며, 이를 관통하여 제1 내지 제3 불순물 영역들(102, 104, 106)에 각각 접촉하는 제1 내지 제3 하부 콘택 플러그들(172, 174, 176)이 형성될 수 있다.
제1 내지 제3 하부 배선들(182, 184, 186)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제3 하부 콘택 플러그들(172, 174, 176) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제4 하부 배선(202), 제4 하부 비아(212) 및 제7 하부 배선(222)이 순차적으로 적층될 수 있고, 제2 하부 배선(184) 상에는 제2 하부 비아(194), 제5 하부 배선(204), 제5 하부 비아(214) 및 제8 하부 배선(224)이 순차적으로 적층될 수 있으며, 제3 하부 배선(186) 상에는 제3 하부 비아(196), 제6 하부 배선(206), 제6 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제1 내지 제3 하부 콘택 플러그들(172, 174, 176), 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216), 및 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226) 및 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216)을 커버할 수 있다. 제2 층간 절연막(230)은 하부의 제1 층간 절연막(160) 함께 하부 층간 절연막 구조물을 형성할 수 있으며, 이들은 서로 동일한 물질을 포함하여 병합됨으로써 단일막을 형성할 수도 있다.
제1 휨 방지막(240)은 제2 층간 절연막(230) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 휨 방지막(240)은 제1 기판(100)의 모든 영역, 즉 제1 내지 제3 영역들(I, II, III)에 걸쳐 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 휨 방지막(240)은 제1 기판(100) 상면에 평행한 방향, 예를 들어 상기 제3 방향으로 연장되는 패턴을 상부에 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 패턴은 제1 휨 방지막(240) 상면에 형성된 제1 리세스(250)일 수 있다. 제1 리세스(250)는 상기 제3 방향으로 연장되는 바(bar) 형상을 가질 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 휨 방지막(240)이 상부에 상기 제3 방향으로 연장되는 상기 패턴을 포함함에 따라서, 제1 휨 방지막(240)이 형성된 제1 기판(100)에 상기 제3 방향으로 스트레스를 인가할 수 있다. 이에 따라, 예를 들어 제1 기판(100)이 상기 제3 방향을 따라 아래로 휘어진 경우라면, 제1 휨 방지막(240)은 제1 기판(100)에 대해 상기 제3 방향을 따라 위로 스트레스를 인가하여 제1 기판(100)의 휨을 완화시킬 수 있다.
예시적인 실시예들에 있어서, 제1 휨 방지막(240)은 제1 기판(100)에 대해 압축 스트레스를 인가할 수 있으며, 이 경우 제1 리세스(250)가 형성된 부분보다 제1 리세스(250)가 형성되지 않은 부분 즉, 상대적으로 상기 제1 방향을 따라 상부로 돌출된 돌출부는 상대적으로 큰 압축 스트레스를 인가함으로써, 제1 기판(100)의 하방 휨을 완화시킬 수 있다.
다른 실시예에 있어서, 제1 휨 방지막(240)은 제1 기판(100)에 대해 인장 스트레스를 인가할 수 있으며, 이 경우 제1 리세스(250)가 형성된 부분보다 상기 돌출부가 상대적으로 큰 인장 스트레스를 인가함으로써, 제1 기판(100)의 상방 휨을 완화시킬 수 있다.
이에 따라, 제1 휨 방지막(240) 상부에 형성되는 상기 패턴은 제1 리세스(250) 대신에 상기 돌출부로 정의될 수도 있다.
한편, 제1 휨 방지막(240) 상부에 형성되는 상기 패턴은 반드시 상기 제3 방향으로 연장될 필요는 없고, 제1 기판(100) 상면에 평행한 수평 방향들 중에서 임의로 선택될 수 있으며, 이는 제1 기판(100)의 휨 방향을 고려하여 개선하고자 하는 방향과 평행한 방향일 수 있다.
예시적인 실시예들에 있어서, 제1 휨 방지막(240)은 압축 스트레스 혹은 인장 스트레스를 인가하는 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 휨 방지막(240)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 제1 휨 방지막(240)은 예를 들어, 텅스텐과 같은 금속, 혹은 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다. 다만, 제1 휨 방지막(240)이 상기 도전 물질을 포함하는 경우에는, 이를 관통하는 다른 도전 구조물과 전기적으로 절연되도록 상기 도전 구조물과 직접 접촉하지 않도록 이격되거나, 혹은 상기 도전 구조물이 도전 물질을 커버하는 절연 물질을 더 포함할 수 있다.
제1 버퍼막(270)은 제1 휨 방지막(240) 상에 형성되어 상기 패턴을 커버할 수 있으며, 평탄한 상면을 가질 수 있다. 이에 따라, 제1 휨 방지막(240) 상에 제1 리세스(250)가 형성된 경우, 제1 버퍼막(270)은 제1 리세스(250)를 채우도록 제1 휨 방지막(240) 상에 형성될 수 있다. 제1 버퍼막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 기판(290)은 제1 휨 방지막(240) 및 제1 버퍼막(270) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 기판(290)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 그 측벽은 제2 층간 절연막(230) 상에 형성된 제3 층간 절연 패턴(300)에 의해 커버될 수 있다. 제3 층간 절연 패턴(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제2 층간 절연막(230)과 병합될 수도 있다.
제1 콘택 플러그(280)는 제1 버퍼막(270), 제1 휨 방지막(240) 및 제2 층간 절연막(230)을 관통하여 제2 기판(290)의 하면 및 제9 하부 배선(226) 상면에 접촉할 수 있으며, 이에 따라 이들 사이에 전기적 신호를 전달할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(280)는 제1 휨 방지막(240)을 관통하면서 이에 접촉할 수 있다. 다만, 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에는, 제1 콘택 플러그(280)의 측벽을 커버하는 별도의 절연 스페이서를 더 포함할 수 있다. 이와는 달리, 이후 도 22, 23a 및 23b를 참조로 설명되는 것처럼, 제1 콘택 플러그(280)가 제1 휨 방지막(240)을 관통하면서도 그 측벽으로부터 이격되도록 형성될 수 있다.
한편, 도면 상에서는 제1 콘택 플러그(280)가 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 리세스(250)가 형성되지 않는 제1 휨 방지막(240) 부분을 관통할 수도 있다. 또한, 도면 상에서는 제1 콘택 플러그(280)가 제1 기판(100)의 제1 영역(I) 상에 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 기판(100)의 제2 영역(II) 상에 형성될 수도 있다.
상기 메모리 셀들은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 기판(290) 상에 형성될 수 있다.
상기 메모리 셀들은 상기 제2 및 제3 방향들로 배치되어 메모리 셀 어레이를 형성할 수 있다. 상기 메모리 셀 어레이는 상기 제3 방향으로 배치되어 서로 이격된 복수의 메모리 셀 블록들을 포함할 수 있으며, 이들은 상기 제2 방향으로 연장되는 CSL(482)에 의해 서로 구분될 수 있다.
상기 각 메모리 셀 블록들은 내부에 채널 블록을 포함할 수 있다. 상기 각 채널 블록들은 상기 제2 방향으로 배치된 복수의 채널들(380)을 각각 포함하는 복수의 채널 열들을 포함할 수 있다. 도면 상에서는 상기 각 채널 블록들이 상기 제3 방향을 따라 순서대로 배열된 9개의 채널 열들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
상기 각 메모리 셀 블록들은 제2 기판(290) 상에 상기 제1 방향을 따라 서로 이격되도록 형성된 복수의 게이트 전극들(462, 464, 466), 상기 제1 방향으로 서로 인접하는 게이트 전극들(462, 464, 466) 사이에 형성된 절연 패턴들(315), 게이트 전극들(462, 464, 466) 및 절연 패턴들(315)을 관통하는 기둥 구조물들, 및 캐핑 패턴(400)을 포함할 수 있다.
게이트 전극들(462, 464, 466)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성되어, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 적층될 수 있으며, 또한 각 게이트 전극들(462, 464, 466)은 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있다. 게이트 전극들(462, 464, 466)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 이들은 전체적으로 계단 형상을 가질 수 있다.
게이트 전극들(462, 464, 466)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(462, 464, 466)을 포함할 수 있다. 이때, 제1 게이트 전극(462)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(464)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(466)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
각 제1 내지 제3 게이트 전극들(462, 464, 466)은 1개 혹은 복수 개의 층에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(462)은 최하층에 형성되고, 제3 게이트 전극(466)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(464)은 제1 게이트 전극(462) 및 제3 게이트 전극(466) 사이에서 복수의 층들에 형성될 수 있다.
게이트 전극들(462, 464, 466) 중 적어도 일부는 상기 제2 방향으로의 말단부가 다른 부분들에 비해 더 큰 두께를 가질 수 있으며, 이는 도전 패드로 지칭될 수 있다. 도면 상에서는 제1 게이트 전극(462) 및 최상층의 제3 게이트 전극(466)은 상기 도전 패드를 포함하지 않는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이들도 각각 도전 패드를 포함할 수도 있다.
한편, 각 게이트 전극들(462, 464, 466) 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
계단 형상으로 적층된 게이트 전극들(462, 464, 466)의 측벽은 제3 층간 절연 패턴(300) 상에 형성된 제4 층간 절연막(340)에 의해 커버될 수 있으며, 최상층의 절연 패턴(315) 및 제4 층간 절연막(340) 상에는 제5 내지 제12 층간 절연막들(350, 420, 500, 520, 540, 560, 580, 600)이 순차적으로 적층될 수 있다. 이때, 제4 내지 제12 층간 절연막들(340, 350, 420, 500, 520, 540, 560, 580, 600)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 서로 병합되거나 나아가 하부의 제3 층간 절연 패턴(300)과도 병합될 수 있다.
한편, 각 게이트 전극들(462, 464, 466)의 상면, 저면, 및 채널(380) 혹은 반도체 패턴(360)에 인접하는 측면은 제2 블로킹 막(450)에 의해 커버될 수 있다. 제2 블로킹 막(450)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(315)의 측벽도 커버할 수 있다.
절연 패턴들(315)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 기둥 구조물들은 제2 기판(290) 상에 형성된 반도체 패턴(360), 전하 저장 구조물(370), 채널(380) 및 충전 패턴(390)을 포함할 수 있으며, 캐핑 패턴(400)은 상기 각 기둥 구조물 상에 형성될 수 있다.
반도체 패턴(360)은 제2 기판(290)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(360)은 필라(pillar) 형상을 가질 수 있으며, 그 상면이 절연 패턴들(315) 중에서 제2 기판(290) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연 패턴(315)의 상면과 저면 사이에 위치할 수 있다. 반도체 패턴(360)은 상부의 채널(380)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
채널(380)은 반도체 패턴(360)의 중앙부 상면에 상기 제1 방향으로 연장될 수 있으며 컵 형상을 가질 수 있다. 전하 저장 구조물(370)은 반도체 패턴(360)의 가장자리 상면에 채널(380)의 외측벽을 커버하도록 상기 제1 방향으로 연장될 수 있으며, 저면 중앙부가 뚫린 컵 형상을 가질 수 있다. 충전 패턴(390)은 컵 형상의 채널(380)이 형성하는 내부 공간을 채우도록 필라(pillar) 형상을 가질 수 있다.
전하 저장 구조물(370)은 채널(380)의 외측벽으로부터 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴, 및 제1 블로킹 패턴을 포함할 수 있다.
채널(380)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 상기 제1 블로킹 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 터널 절연 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 충전 패턴(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(400)은 예를 들어, 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 캐핑 패턴(400)은 최상층의 절연 패턴(315) 상부 및 제5 층간 절연막(350)을 관통할 수 있다.
CSL(482)은 제2 기판(290) 상에 상기 제1 방향으로 연장될 수 있으며, 제2 기판(290) 상부에 형성된 제4 불순물 영역(292) 상면에 접촉할 수 있다. 또한, CSL(482)은 상기 제2 방향으로 연장되어 각 게이트 전극들(462, 464, 466)을 상기 제3 방향으로 서로 분리시킬 수 있다. 다만, CSL(482)의 측벽은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함하는 제3 스페이서(472)에 의해 커버될 수 있으며, 이에 따라 각 게이트 전극들(462, 464, 466)과는 전기적으로 절연될 수 있다.
제2 콘택 플러그(484)는 제1 기판(100)의 제2 영역(II) 상에서 제5 및 제6 층간 절연막들(350, 420), 절연 패턴들(315), 게이트 전극들(462, 464, 466), 제2 기판(290), 제1 버퍼막(270), 제1 휨 방지막(240) 및 제2 층간 절연막(230)을 관통하여 제7 하부 배선(222)에 접촉할 수 있다. 제2 콘택 플러그(484)의 측벽에는 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함하는 제2 스페이서(474)가 형성될 수 있으며, 제2 콘택 플러그(484) 및 제2 스페이서(474)는 함께 제2 콘택 플러그 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 구조물은 제1 휨 방지막(240)을 관통하면서 이에 접촉할 수 있다. 하지만, 제2 스페이서(474)에 의해 측벽이 커버되는 제2 콘택 플러그(484)는 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에도 이와 전기적으로 쇼트되지 않을 수 있다.
한편, 도면 상에서는 상기 제2 콘택 플러그 구조물이 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 또한, 상기 제2 콘택 플러그 구조물은 제1 기판(100)의 제2 영역(II)뿐만 아니라 이에 인접한 제1 영역(I) 부분에 형성될 수도 있다.
제3 콘택 플러그(492)는 제1 기판(100)의 제2 영역(II) 상에서 제4 내지 제6 층간 절연막들(340, 350, 420), 절연 패턴들(315) 및 제2 블로킹 막(450)을 관통하여 각 제1 내지 제3 게이트 전극들(462, 464, 466)에 접촉할 수 있으며, 제4 콘택 플러그(494)는 제1 기판(100)의 제3 영역(III) 상에서 제2, 제4 내지 제6 층간 절연막들(230, 340, 350, 420), 제3 층간 절연 패턴(300), 제1 버퍼막(270) 및 제1 휨 방지막(240)을 관통하여 제8 하부 배선(224)에 접촉할 수 있다.
제3 콘택 플러그(492)는 각 제1 내지 제3 게이트 전극들(462, 464, 466)의 도전 패드에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제4 콘택 플러그(494)는 제1 휨 방지막(240)에 접촉할 수 있다. 다만, 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에 제1 콘택 플러그(280)는 제1 휨 방지막(240)을 관통하면서도 이에 접촉하지 않을 수 있다. 즉, 이 경우에는 제4 콘택 플러그(494)의 측벽을 커버하는 별도의 절연 스페이서를 더 포함하거나, 혹은 이후 도 22, 23a 및 23b를 참조로 설명되는 바와 같이, 제4 콘택 플러그(494)가 제1 휨 방지막(240)의 측벽으로부터 이격되도록 형성될 수 있다.
한편, 도면 상에서는 제4 콘택 플러그(494)가 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 상부 회로 패턴은 예를 들어, 상부 콘택 플러그, 상부 배선, 상부 비아 등을 포함할 수 있다.
제1, 제2, 제3 및 제4 상부 콘택 플러그들(512, 514, 516, 517)은 제6 층간 절연막(420), CSL(482), 제2 내지 제4 콘택 플러그들(484, 492, 494) 상에 형성된 제7 층간 절연막(500)을 관통하여 제3 및 제4 콘택 플러그들(492, 494), CSL(482) 및 제2 콘택 플러그(484) 상면에 각각 접촉할 수 있으며, 제5 상부 콘택 플러그(518)는 제6 및 제7 층간 절연막들(420, 500)을 관통하여 캐핑 패턴(400) 상면에 접촉할 수 있다.
제1 내지 제5 상부 배선들(532, 534, 536, 537, 538)은 제7 층간 절연막(500) 및 제1 내지 제5 상부 콘택 플러그들(512, 514, 516, 517, 518) 상에 형성된 제8 층간 절연막(520)을 관통하여 제1 내지 제5 상부 콘택 플러그들(512, 514, 516, 517, 518)의 상면에 각각 접촉할 수 있다.
제1 내지 제5 상부 비아들(552, 554, 556, 557, 558)은 제8 층간 절연막(520) 및 제1 내지 제5 상부 배선들(532, 534, 536, 537, 538) 상에 형성된 제9 층간 절연막(540)을 관통하여 제1 내지 제5 상부 배선들(532, 534, 536, 537, 538)의 상면에 각각 접촉할 수 있다.
제6 내지 제10 상부 배선들(572, 574, 576, 577, 578)은 제9 층간 절연막(540) 및 제1 내지 제5 상부 비아들(552, 554, 556, 557, 558) 상에 형성된 제10 층간 절연막(560)을 관통하여 제1 내지 제5 상부 비아들(552, 554, 556, 557, 558)의 상면에 각각 접촉할 수 있다.
제6 내지 제8 상부 비아들(594, 596, 597)은 제10 층간 절연막(560) 및 제6 내지 제10 상부 배선들(572, 574, 576, 577, 578) 상에 형성된 제11 층간 절연막(580)을 관통하여 제7 내지 제9 상부 배선들(574, 576, 577)의 상면에 각각 접촉할 수 있다.
제11 내지 제13 상부 배선들(614, 616, 617)은 제11 층간 절연막(580), 및 제6 내지 제8 상부 비아들(594, 596, 597) 상에 형성된 제12 층간 절연막(600)을 관통하여 제6 내지 제8 상부 비아들(594, 596, 597)의 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 제10 상부 배선(578)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제10 상부 배선(578)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
상기 수직형 메모리 장치는 상기 하부 회로 패턴을 커버하는 상기 하부 층간 절연막 구조물과 제2 기판(290) 사이에 형성된 제1 휨 방지막(240)을 포함할 수 있으며, 제1 휨 방지막(240) 상부에는 상기 수평 방향으로 연장되는 패턴이 형성되어 제1 기판(100)의 휨, 특히 특정 방향으로의 휨을 완화 또는 방지할 수 있다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 11, 13 및 16은 평면도들이고, 도 6-10, 12, 14-15 및 17-18은 단면도들이다.
이때, 도 6-10, 12, 15 및 17은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 14 및 18은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다.
도 5 및 6을 참조하면, 제1 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(160, 230)을 제1 기판(100) 상에 순차적으로 형성할 수 있다.
제1 기판(100) 상에 형성되는 소자 분리 패턴(110)은 예를 들어, STI 공정을 통해 형성될 수 있으며, 제1 내지 제3 불순물 영역들(102, 104, 106)은 예를 들어, 이온 주입 공정을 통해 형성될 수 있다. 또한, 상기 하부 회로 패턴을 구성하는 각 제1 및 제2 하부 게이트 구조물들(152, 154), 제1 내지 제3 하부 콘택 플러그들(172, 174, 176), 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216), 및 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226)은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
제1 층간 절연막(160)은 제1 기판(100) 상에 형성되어, 제1 내지 제3 불순물 영역들(102, 104, 106), 및 제1 및 제2 하부 게이트 구조물들(152, 154)을 커버하면서 제1 내지 제3 하부 콘택 플러그들(172, 174, 176)의 측벽을 둘러쌀 수 있다. 제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226) 및 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216)을 커버할 수 있다.
도 7을 참조하면, 제2 층간 절연막(230) 상에 제1 휨 방지막(240) 및 제1 버퍼막(270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 휨 방지막(240)은 상기 제3 방향으로 연장되는 패턴을 상부에 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 패턴은 제1 휨 방지막(240) 상면에 형성된 제1 리세스(250)일 수 있다. 제1 리세스(250)는 상기 제3 방향으로 연장되는 바(bar) 형상을 가질 수 있으며, 상기 제2 방향으로 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제1 리세스(250)는 제1 휨 방지막(240)을 형성한 후, 제1 식각 마스크를 사용하는 식각 공정을 통해 그 상부를 부분적으로 제거함으로써 형성될 수 있다. 이와는 달리, 제1 휨 방지막(240) 상부에 예를 들어, 증착 공정을 통해 돌출부를 형성함으로써, 상기 패턴을 형성할 수도 있다.
제1 휨 방지막(240)이 도전 물질을 포함하는 경우에는, 이를 관통하는 다른 도전 구조물과 전기적으로 절연되도록 상기 도전 구조물과 직접 접촉하지 않도록 이격되게 형성하거나, 혹은 상기 도전 구조물이 도전 물질을 커버하는 절연 물질을 더 포함하도록 할 수 있다.
제1 버퍼막(270)은 제1 휨 방지막(240) 상에 형성되어 상기 패턴을 커버할 수 있으며, 평탄한 상면을 가질 수 있다. 이에 따라, 제1 휨 방지막(240) 상에 제1 리세스(250)가 형성된 경우, 제1 버퍼막(270)은 제1 리세스(250)를 채우도록 제1 휨 방지막(240) 상에 형성될 수 있다.
이후, 제1 기판(100)의 제1 영역(I) 상에서, 제1 버퍼막(270), 제1 휨 방지막(240) 및 제2 층간 절연막(230)을 관통하여 제9 하부 배선(226) 상면에 접촉하는 제1 콘택 플러그(280)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(280)는 제1 휨 방지막(240)에 접촉할 수 있다. 다만, 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에 제1 콘택 플러그(280)는 제1 휨 방지막(240)을 관통하면서도 이에 접촉하지 않을 수 있다. 즉, 이 경우에는 제1 콘택 플러그(280)의 측벽을 커버하는 별도의 절연 스페이서를 형성하거나, 혹은 이후에 설명되는 것처럼 제1 콘택 플러그(280)가 제1 휨 방지막(240)의 측벽으로부터 이격되도록 형성될 수 있다.
한편, 도면 상에서는 제1 콘택 플러그(280)가 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 8을 참조하면, 제1 버퍼막(270) 및 제1 콘택 플러그(280) 상에 제2 기판(290)을 형성하고, 제2 기판(290)의 측벽을 커버하는 제3 층간 절연 패턴(300)을 제2 층간 절연막(230) 상에 형성할 수 있다.
제2 기판(290)은 제2 층간 절연막(230) 상에 형성된 후, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에만 잔류하도록 패터닝될 수 있다.
제3 층간 절연 패턴(300)은 제2 기판(290)을 커버하는 제3 층간 절연막을 제2 층간 절연막(230) 상에 형성한 후, 제2 기판(290)의 상면이 노출될 때까지 상기 제3 층간 절연막을 평탄화함으로써 형성될 수 있다.
이후, 제2 기판(290) 및 제3 층간 절연 패턴(300) 상에 절연막(310) 및 희생막(320)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(310) 및 복수의 희생막들(320)이 상기 제1 방향을 따라 교대로 적층될 수 있다.
절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9를 참조하면, 최상층에 형성된 절연막(310) 상에 식각 저지막(330)을 형성하고, 이를 부분적으로 커버하는 포토레지스트 패턴을 식각 저지막(330) 상에 형성한 후, 이를 식각 마스크로 사용하여 식각 저지막(330), 최상층 절연막(310) 및 그 하부의 최상층 희생막(320)을 식각한다. 이에 따라, 최상층 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 식각 저지막(330), 최상층 절연막(310), 최상층 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 희생막(320)을 다시 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 희생막(320) 및 절연막(310) 모두를 지칭하는 것으로 정의하며, 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 상기 제2 방향뿐만 아니라 상기 제3 방향을 따라서도 배치될 수 있다.
상기 몰드는 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 기판(290) 상에 형성될 수 있다. 이때, 상기 몰드에 포함된 각 계단들은 제1 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 10을 참조하면, 희생막들(320) 중 적어도 일부의 상기 제2 방향으로의 각 말단부들의 두께를 증가시켜 절연 패드를 형성할 수 있다.
일 실시예에 있어서, 상기 절연 패드는 상기 각 계단들에 포함된 절연막(310)의 상기 제2 방향으로의 말단부를 제거하여 희생막(320)의 말단부를 노출시키고, 식각 저지막(330), 상기 몰드, 제2 기판(290) 및 제3 층간 절연 패턴(300) 상에 패드막을 형성한 후, 상기 몰드의 측벽에 형성된 상기 패드막 부분을 제거함으로써 형성할 수 있다. 이후, 식각 저지막(330) 상면, 최하층 절연막(310) 상면, 제2 기판(290) 상면 및 제3 층간 절연 패턴(300) 상면에 형성된 상기 패드막 부분은 제거될 수 있다.
상기 패드막은 희생막(320)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 희생막(320)에 병합되어 상기 절연 패드를 형성할 수 있다. 상기 절연 패드가 형성된 각 희생막들(320)의 상기 제2 방향으로의 말단부는 다른 부분들에 비해 더 두꺼운 두께를 가질 수 있다.
이후, 상기 몰드 및 식각 저지막(330)를 커버하는 제4 층간 절연막(340)을 제3 층간 절연 패턴(300) 상에 형성하고, 최상층의 절연막(310)의 상면이 노출될 때까지 제4 층간 절연막(340)을 평탄할 수 있다. 이에 따라, 식각 저지막(330)은 제거될 수 있으며, 상기 몰드의 측벽은 제4 층간 절연막(340)에 의해 커버될 수 있다.
이후, 상기 몰드의 상면 및 제4 층간 절연막(340)의 상면에 제5 층간 절연막(350)을 형성할 수 있다.
도 11 및 12를 참조하면, 제5 층간 절연막(350) 상에 제2 식각 마스크를 형성한 후, 이를 사용하여 하부의 제5 층간 절연막(350), 절연막들(310) 및 희생막들(320)을 식각함으로써, 이들을 관통하여 제2 기판(290) 상면을 노출시키는 채널 홀을 형성할 수 있다.
이후, 상기 제2 식각 마스크를 제거한 후, 상기 채널 홀을 부분적으로 채우는 반도체 패턴(360)을 형성할 수 있다. 반도체 패턴(360)은 상기 채널 홀에 의해 노출된 제2 기판(290) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 상기 채널 홀의 하부를 채우도록 형성될 수 있다.
이후, 상기 채널 홀들의 측벽, 반도체 패턴(360)의 상면, 및 제5 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 제1 스페이서 막을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 상기 채널 홀들의 측벽 상에만 잔류하는 제1 스페이서를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 전하 저장 구조물 막을 식각함으로써, 반도체 패턴(360) 및 상기 채널 홀들의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 전하 저장 구조물(370)을 형성할 수 있다. 이때, 반도체 패턴(360)의 상부도 부분적으로 함께 제거될 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(360), 전하 저장 구조물(370) 및 제5 층간 절연막(350) 상에 채널막을 형성하고, 상기 채널 홀들의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제5 층간 절연막(350)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화하여, 상기 각 채널 홀들의 나머지 부분을 채우는 충전 패턴(390)을 형성할 수 있으며, 상기 채널막은 채널(380)로 변환될 수 있다.
이후, 상기 각 채널 홀들 내부에 순차적으로 적층된 반도체 패턴(360), 전하 저장 구조물(370), 채널(380) 및 충전 패턴(390)으로 구성되는 기둥 구조물의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(400)을 형성할 수 있다.
이후, 제5 층간 절연막(350) 상에 제3 식각 마스크를 형성하고 이를 사용하여 하부의 제5 층간 절연막(350), 절연막들(310)의 일부 및 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 상기 제2 방향으로 연장되는 제1 개구를 형성한 후, 이를 채우는 분리 패턴(410)을 형성할 수 있다.
일 실시예에 있어서, 분리 패턴(410)은 일부 채널들(380)의 상부를 관통할 수 있다. 또한, 분리 패턴(410)은 일부 채널들(380) 상부뿐만 아니라, 제5 층간 절연막(350), 상부 2개의 층들에 형성된 희생막들(320), 및 상부의 2개의 층들에 형성된 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(310)도 부분적으로 관통할 수 있다. 이때, 분리 패턴(410)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 몰드에 포함된 상층 2개의 계단층들을 관통할 수 있다. 이에 따라, 분리 패턴(410)에 의해서 상부 2개의 층들에 형성된 희생막들(320)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 13 내지 도 15를 참조하면, 제5 층간 절연막(350) 및 캐핑 패턴(400) 상에 제6 층간 절연막(420)을 형성하고, 제1 기판(100)의 제2 영역(II) 상에서 제5 및 제6 층간 절연막들(350, 420), 절연막들(310), 희생막들(320), 제2 기판(290), 제1 버퍼막(270), 제1 휨 방지막(240) 및 제2 층간 절연막(230)을 관통하여 제7 하부 배선(222) 상면을 노출시키는 제2 개구(430)를 형성한 후, 제2 개구(430)를 채우는 제2 콘택 플러그 구조물을 형성할 수 있다.
상기 제2 콘택 플러그 구조물은 제2 개구(430)의 측벽, 제2 개구(430)에 의해 노출된 제7 하부 배선(222)의 상면, 및 제6 층간 절연막(420)의 상면에 제2 스페이서 막을 형성하고, 상기 제2 스페이서 막을 이방성 식각하여 제2 개구(430)의 측벽에 제2 스페이서(474)를 형성한 후, 제2 스페이서(474), 제7 하부 배선(222) 상면 및 제6 층간 절연막(420) 상에 제2 개구(430)의 나머지 부분을 채우는 제2 콘택 플러그 막을 형성하고, 제6 층간 절연막(420)의 상면이 노출될 때까지 상기 제2 콘택 플러그 막을 평탄화함으로써 형성될 수 있다. 이에 따라, 상기 제2 콘택 플러그 구조물은 제2 콘택 플러그(484) 및 이의 측벽을 커버하는 제2 스페이서(474)를 포함할 수 있으며, 제2 콘택 플러그(484)는 제7 하부 배선(222)에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 구조물은 제1 휨 방지막(240)을 관통하면서 이에 접촉할 수 있다. 하지만, 상기 제2 콘택 플러그 구조물에 포함된 제2 콘택 플러그(484)는 절연 물질을 포함하는 제2 스페이서(474)에 의해 측벽이 커버되므로, 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에도 이와 전기적으로 쇼트되지 않을 수 있다.
한편, 도면 상에서는 상기 제2 콘택 플러그 구조물이 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 또한, 상기 제2 콘택 플러그 구조물은 제1 기판(100)의 제2 영역(II)뿐만 아니라 이에 인접한 제1 영역(I) 부분에 형성될 수도 있다.
이후, 제6 층간 절연막(420) 및 상기 제2 콘택 플러그 구조물 상에 제4 식각 마스크를 형성한 후, 이를 사용하여 하부의 제5 및 제6 층간 절연막들(350, 420), 절연막들(310) 및 희생막들(320)을 관통하여 제2 기판(290)의 상면을 노출시키는 제3 개구(440)를 형성할 수 있다.
제3 개구(440)는 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 제3 개구(440)는 상기 몰드를 관통하도록 상기 제2 방향으로 연장될 수 있으며, 절연막(310)은 상기 서로 이격된 복수의 절연 패턴들(315)로 분리될 수 있고, 희생막(320)은 서로 이격된 복수의 희생 패턴들로 분리될 수 있다.
상기 제4 식각 마스크를 제거한 후, 제3 개구(440)에 의해 노출된 상기 희생 패턴들을 제거하여, 각 층의 절연 패턴들(315) 사이에 갭을 형성할 수 있으며, 상기 갭에 의해 전하 저장 구조물(370)의 외측벽 일부 및 반도체 패턴(360)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제3 개구(440)에 의해 노출된 상기 희생 패턴들을 제거할 수 있다.
이후, 제3 개구(440)의 측벽, 노출된 전하 저장 구조물(370)의 외측벽, 노출된 반도체 패턴(360)의 측벽, 상기 갭의 내벽, 절연 패턴들(315)의 표면, 노출된 제2 기판(290) 상면, 및 제6 층간 절연막(420)의 상면에 제2 블로킹 막(450)을 형성한 후, 제2 블로킹 막(450) 상에 상기 제1 갭의 나머지 부분을 채우는 도전막을 형성한다. 제2 블로킹 막(450)과 상기 도전막 사이에 배리어 막을 더 형성할 수도 있다.
이후, 제3 개구(440) 내부 및 이들에 인접한 상기 갭의 내부에 형성된 상기 도전막을 제거하여, 상기 갭 내부에 도전 패턴을 형성할 수 있다. 상기 배리어 막이 더 형성된 경우에는, 상기 도전 패턴의 상하면 및 측벽 일부를 커버하는 배리어 패턴이 더 형성될 수 있다.
상기 도전 패턴은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 제3 개구(440)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(462, 464, 466)을 포함할 수 있다.
도 16 내지 도 18을 참조하면, 제3 개구(440)에 의해 노출된 제2 기판(290)의 상부에 제4 불순물 영역(292)을 형성한 후, 제3 개구(440)의 측벽에 제3 스페이서(472)를 형성하고, 제3 개구(440)의 나머지 부분을 채우는 공통 소스 라인(CSL)(482)을 형성할 수 있다.
제3 스페이서(472)는 제3 개구(440)에 의해 노출된 제2 기판(290) 상면, 제3 개구(440)의 측벽, 및 제6 층간 절연막(420) 상에 제3 스페이서 막을 형성하고 이를 이방성 식각함으로써 제3 개구(440)의 측벽에 형성될 수 있으며, CSL(482)은 제3 개구(440)에 의해 노출된 제2 기판(290) 상면, 제3 스페이서(472) 및 제6 층간 절연막(420) 상에 CSL 막을 형성하고, 제6 층간 절연막(420) 상면이 노출될 때까지 상기 CSL 막을 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(482)은 상기 제2 방향으로 연장되어 동일 층에 형성된 각 제1 내지 제3 게이트 전극들(462, 464, 466)을 서로 분리시킬 수 있다.
이후, 제1 기판(100)의 제2 영역(II) 상에서 제4 내지 제6 층간 절연막들(340, 350, 420), 절연 패턴들(315) 및 제2 블로킹 막(450)을 관통하여 각 제1 내지 제3 게이트 전극들(462, 464, 466)에 접촉하는 제3 콘택 플러그(492), 및 제1 기판(100)의 제3 영역(III) 상에서 제2, 제4 내지 제6 층간 절연막들(230, 340, 350, 420), 제3 층간 절연 패턴(300), 제1 버퍼막(270) 및 제1 휨 방지막(240)을 관통하여 제8 하부 배선(224)에 접촉하는 제4 콘택 플러그(494)를 형성할 수 있다.
제3 콘택 플러그(492)는 각 제1 내지 제3 게이트 전극들(462, 464, 466)의 상기 제2 방향으로의 말단부 즉, 도전 패드를 관통하여 이에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제4 콘택 플러그(494)는 제1 휨 방지막(240)에 접촉할 수 있다. 다만, 제1 휨 방지막(240)이 도전 물질을 포함하는 경우에 제1 콘택 플러그(280)는 제1 휨 방지막(240)을 관통하면서도 이에 접촉하지 않을 수 있다. 즉, 이 경우에는 제4 콘택 플러그(494)의 측벽을 커버하는 별도의 절연 스페이서를 형성하거나, 혹은 제4 콘택 플러그(494)가 제1 휨 방지막(240)의 측벽으로부터 이격되도록 형성될 수 있다.
한편, 도면 상에서는 제4 콘택 플러그(494)가 제1 휨 방지막(240)의 제1 리세스(250)를 관통하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
다시 도 2 및 3을 참조하면, 제6 층간 절연막(420), CSL(482), 상기 제2 콘택 플러그 구조물, 및 제3 및 제4 콘택 플러그들(492, 494) 상에 제7 내지 제12 층간 절연막들(500, 520, 540, 560, 580, 600)을 형성한 후, 각각 이들을 부분적으로 관통하여 제2 내지 제4 콘택 플러그들(484, 492, 494) 및 CSL(482)에 전기적으로 연결되는 제1 내지 제5 상부 콘택 플러그들(512, 514, 516, 517, 518), 제1 내지 제13 상부 배선들(532, 534, 536, 537, 538, 572, 574, 576, 577, 578, 614, 616, 617), 및 제1 내지 제8 상부 비아들(552, 554, 556, 557, 558, 594, 596, 597)을 형성함으로써, 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제1 기판(100)의 제1 내지 제3 영역들(I, II, III) 상에서, 제2 층간 절연막(230)과 제2 기판(290) 사이에 제1 휨 방지막(240)을 형성함으로써, 제1 기판(100)의 휨을 완화시킬 수 있다. 특히 제1 휨 방지막(240) 상부에는 특정 방향, 예를 들어 상기 제3 방향으로 연장되는 패턴을 포함할 수 있다. 이에 따라, 제1 휨 방지막(240)은 제1 기판(100)에 대해 상기 방향으로 압축 혹은 인장 스트레스를 인가하여 제1 기판(100)의 상기 방향으로의 하방 혹은 상방 휨을 완화시키거나 방지할 수 있다.
도 19는 예시적인 실시예들에 따른 제1 휨 방지막(240) 상부에 형성되는 제1 리세스(250)의 레이아웃을 설명하기 위한 평면도이다.
도 19를 참조하면, 일 실시예에 있어서, 제1 휨 방지막(240) 상부에는 상기 제3 방향으로 각각 연장되고 상기 제2 방향을 따라 서로 이격된 복수의 제1 리세스들(250)을 포함하는 제1 리세스 그룹과, 역시 상기 제3 방향으로 각각 연장되고 상기 제2 방향을 따라 서로 이격된 복수의 제1 리세스들(250)을 포함하며, 상기 제1 리세스 그룹과 상기 제3 방향으로 이격된 제2 리세스 그룹이 형성될 수 있다. 각 제1 리세스들(250)은 제1 휨 방지막(240) 상부에 형성된 패턴의 일종이므로, 상기 제1 및 제2 리세스 그룹들은 각각 제1 및 제2 패턴 그룹들로 지칭될 수도 있다.
다른 실시예에 있어서, 제1 휨 방지막(240) 상부에는 상기 제2 방향으로 각각 연장되고 상기 제3 방향을 따라 서로 이격된 복수의 제1 리세스들(250)이 형성될 수 있다.
또 다른 실시예에 있어서, 제1 휨 방지막(240) 상부에는 상기 제2 방향으로 각각 연장되고 상기 제3 방향을 따라 서로 이격된 복수의 제1 리세스들(250)을 포함하는 제3 리세스 그룹과, 역시 상기 제2 방향으로 각각 연장되고 상기 제3 방향을 따라 서로 이격된 복수의 제1 리세스들(250)을 포함하며, 상기 제3 리세스 그룹과 상기 제2 방향으로 이격된 제4 리세스 그룹이 형성될 수 있다. 상기 제1 및 제2 리세스 그룹들과 마찬가지로, 상기 제3 및 제4 리세스 그룹들 역시 각각 제3 및 제4 패턴 그룹으로 지칭될 수도 있다.
또 다른 실시예에 있어서, 제1 휨 방지막(240) 상부에는 각 게이트 전극들(462, 464, 466)의 연장 방향인 상기 제2 방향 혹은 이에 직교하는 상기 제3 방향과 예각을 이루는 방향으로 각각 연장되고 이와 교차하는 방향을 따라 서로 이격된 복수의 제1 리세스들(250)이 형성될 수 있다.
상기 수직형 메모리 장치에서 제1 휨 방지막(240) 상에는, 도 20에 도시된 것뿐만 아니라, 이를 응용한 다양한 레이아웃을 갖는 제1 리세스들(250)이 형성되어, 제1 기판(100)에 대해 특정 방향의 스트레스를 인가하여 휨을 완화 또는 방지할 수 있다.
도 20 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치는 휨 방지막을 제외하고는, 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 제1 휨 방지막(240) 상부에는 특별한 패턴이 형성되지 않을 수 있으며, 이 경우 제1 휨 방지막(240) 자체가 갖는 압축 혹은 인장 스트레스를 제1 기판(100)에 인가함으로써 휨을 방지 또는 완화시킬 수 있다.
도 21 및 22a를 참조하면, 각 제1, 제2 및 제4 콘택 플러그들(280, 484, 494)이 제1 휨 방지막(240)에 형성된 제4 개구(245)를 통과할 수 있다. 제4 개구(245)는 각 제1, 제2 및 제4 콘택 플러그들(280, 484, 494)보다 큰 직경을 가질 수 있으며, 이에 따라, 이들은 제1 휨 방지막(240)을 관통하면서도 이에 접촉하지 않고 이격될 수 있다.
도 21 및 22b를 참조하면, 제1 휨 방지막(240)은 상기 제3 방향으로 연장되는 제5 개구(247)에 의해 서로 분리되어 복수 개로 형성될 수 있으며, 각 제1, 제2 및 제4 콘택 플러그들(280, 484, 494)은 제5 개구(247)를 통과할 수 있다. 이에 따라, 각 제1, 제2 및 제4 콘택 플러그들(280, 484, 494)은 제1 휨 방지막(240)으로부터 이격되어 이에 접촉하지 않을 수 있다.
도 23을 참조하면, 단일막인 제1 휨 방지막(240) 대신에 순차적으로 적층된 접착 패턴(262) 및 금속 패턴(264)을 포함하는 제2 휨 방지막(260)이 형성될 수 있다. 접착 패턴(262)은 예를 들어, 금속 질화물을 포함할 수 있으며, 금속 패턴(264)은 예를 들어, 금속을 포함할 수 있다. 제2 휨 방지막(260)이 도전 물질을 포함함에 따라서, 각 제1, 제2 및 제4 콘택 플러그들(280, 484, 494)이 제2 휨 방지막(260)을 관통하되 이에 접촉하지 않도록, 제2 휨 방지막(260)은 도 22, 23a 및 23b를 참조로 설명한 구조를 가질 수 있다.
도 24를 참조하면, 제1 휨 방지막(240)은 상기 하부 층간 절연막 구조물과 제2 기판(290) 사이에 상기 제1 방향을 따라 복수 개로 적층될 수 있다. 이때, 제1 휨 방지막들(240)은 서로 동일한 방향으로 연장되는 패턴들을 포함할 수도 있고, 서로 다른 방향을 연장되는 패턴들을 포함할 수도 있다.
도 25를 참조하면, 제1 휨 방지막(240)에 더하여, 상부 회로 패턴 상에 제3 휨 방지막(630)이 더 형성될 수 있으며, 그 상부에는 제2 리세스(640)가 형성될 수 있고, 이를 커버하는 제2 버퍼막(650)이 형성될 수 있다. 경우에 따라서는, 제1 휨 방지막(240)은 형성하지 않고 제3 휨 방지막(630)만 형성할 수도 있다.
도 26을 참조하면, 제1 휨 방지막(240)에 더하여, 제1 기판(100) 상에 제4 휨 방지막(660)이 더 형성될 수 있으며, 그 상부에는 제3 리세스(670)가 형성될 수 있다. 제3 리세스(670)는 제1 층간 절연막(160)에 의해 커버될 수 있다. 경우에 따라서는, 제1 휨 방지막(240)은 형성하지 않고 제4 휨 방지막(660)만 형성할 수도 있다.
제4 휨 방지막(660)이 제1 기판(100) 상에 형성됨에 따라서, 상기 제1 및 제2 트랜지스터들 및 제3 불순물 영역(106)이 제4 휨 방지막(660)을 관통하되 이에 접촉하지 않도록, 제4 휨 방지막(660)은 도 22, 23a 및 23b를 참조로 설명한 구조를 가질 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 일부 구성 요소들을 제외하고는, 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 제2 기판(290) 상에 채널 연결 패턴(700) 및 지지막(710)이 순차적으로 적층될 수 있으며, 지지막(710) 상에 절연 패턴(315) 및 게이트 전극들(462, 464, 466)이 교대로 반복적으로 적층될 수 있다.
채널 연결 패턴(700)은 동일 메모리 셀 블록 내에 형성된 채널들(380)을 서로 연결시킬 수 있으며, 예를 들어 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이에 따라, 전하 저장 구조물(370)은 각 채널들(380)의 하부에서 상기 제1 방향으로 분리되어 각 채널들(380) 하부의 측벽을 노출시킬 수 있으며, 상기 노출된 각 채널들(380) 하부가 채널 연결 패턴(700)에 접촉할 수 있다. 한편, 전하 저장 구조물(370)의 상부는 채널(380)의 상부 외측벽을 커버할 수 있으며, 그 하부는 제2 기판(290) 상에 형성되어 채널(380)의 저면 및 하부 외측벽을 커버할 수 있다.
지지막(710)은 예를 들어 불순물이 도핑되지 않거나 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 290: 제1, 제2 기판
102, 104, 106, 292: 제1 내지 제4 불순물 영역
105: 액티브 영역 110: 소자 분리 패턴
122, 124: 제1 및 제2 하부 게이트 절연 패턴
132, 134: 제1 및 제2 하부 게이트 전극
142, 144: 제1 및 제2 하부 게이트 마스크
152, 154: 제1 및 제2 하부 게이트 구조물
160, 230: 제1 및 제2 층간 절연막
172, 174, 176: 제1 내지 제3 하부 콘택 플러그
182, 184, 186, 202, 204, 206, 222, 224, 226: 제1 내지 제9 하부 배선
192, 194, 196, 212, 214, 216: 제1 내지 제6 하부 비아
240, 260, 630, 660: 제1 내지 제4 휨 방지막
250, 640, 670: 제1 내지 제3 리세스
270, 650: 제1, 제2 버퍼막
280, 484, 492, 494: 제1 내지 제4 콘택 플러그
300: 제3 층간 절연 패턴 310: 절연막
315: 제2 절연 패턴 320: 희생막
330: 식각 저지막
340, 350, 420, 500, 520, 540, 560, 580, 600: 제4 내지 제12 층간 절연막
360: 반도체 패턴 370: 전하 저장 구조물
380: 채널 390: 충전 패턴
400: 캐핑 패턴 410: 분리 패턴
430, 440, 245, 247: 제1 내지 제5 개구 450: 제2 블로킹 막
462, 464, 466: 제1 내지 제3 게이트 전극
474, 472: 제2, 제3 스페이서 482: CSL
512, 514, 516, 517, 518: 제1 내지 제5 상부 콘택 플러그
520: CSL
532, 534, 536, 537, 538, 572, 574, 576, 577, 578, 614, 616, 617: 제1 내지 제13 상부 배선
552, 554, 556, 557, 558, 594, 596, 597: 제1 내지 제8 상부 비아

Claims (20)

  1. 제1 기판 상에 형성된 회로 패턴;
    상기 제1 기판 상에 형성되어 상기 회로 패턴을 커버하는 층간 절연막;
    상기 층간 절연막 상에 형성되며, 상기 제1 기판의 상면에 평행한 제1 방향을 따라 연장된 패턴이 상부에 형성된 휨 방지막;
    상기 휨 방지막 상에 형성된 제2 기판;
    상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제2 방향을 따라 서로 이격된 게이트 전극들; 및
    상기 게이트 전극들을 관통하여 상기 제2 방향으로 연장된 채널을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 패턴은 상기 제1 기판의 상면에 평행하고 상기 제1 방향과 직교하는 제3 방향을 따라 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 패턴은
    상기 제3 방향을 따라 서로 이격된 복수의 제1 패턴들을 포함하는 제1 패턴 그룹; 및
    상기 제3 방향을 따라 서로 이격된 복수의 제2 패턴들을 포함하며, 상기 제1 패턴 그룹과 상기 제1 방향으로 서로 이격된 제2 패턴 그룹을 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 각 게이트 전극들은 상기 제1 방향으로 연장된 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 각 게이트 전극들은 상기 제3 방향으로 연장된 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 각 게이트 전극들은 상기 제1 기판의 상면에 평행하고 상기 제1 방향과 예각을 이루는 방향으로 연장된 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 패턴은 상기 휨 방지막 상면에 형성되고 상기 제1 방향으로 연장된 바(bar) 형상의 리세스인 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 리세스를 채우며 상기 휨 방지막 상에 형성되어 평탄한 상면을 갖는 버퍼막을 더 포함하는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 휨 방지막은 제1 휨 방지막이며,
    상기 게이트 전극들의 상부에 형성되어 이들에 각각 전기적으로 연결된 배선들; 및
    상기 배선들 상에 형성된 제2 휨 방지막을 더 포함하는 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 휨 방지막은 제1 휨 방지막이며,
    상기 제1 기판과 상기 층간 절연막 사이에 형성된 제2 휨 방지막을 더 포함하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 제2 방향으로 연장되어 상기 게이트 전극들 및 상기 제2 기판을 관통하며, 상기 하부 회로 패턴에 전기적으로 연결된 콘택 플러그 구조물을 더 포함하며,
    상기 콘택 플러그 구조물은 콘택 플러그, 및 이의 측벽을 커버하는 절연 스페이서를 포함하는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 콘택 플러그 구조물은 상기 휨 방지막을 관통하며, 이에 따라 상기 휨 방지막에 접촉하는 수직형 메모리 장치.
  13. 제11항에 있어서, 상기 콘택 플러그 구조물은 상기 휨 방지막을 관통하되, 상기 휨 방지막과는 이격되어 이에 접촉하지 않는 수직형 메모리 장치.
  14. 제11항에 있어서, 상기 휨 방지막은 상기 제1 기판의 상면에 평행한 수평 방향으로 서로 이격되도록 복수 개로 형성되며,
    상기 콘택 플러그 구조물은 상기 복수의 휨 방지막들 사이를 통과하여 이에 접촉하지 않는 수직형 메모리 장치.
  15. 제1항에 있어서, 상기 휨 방지막은 순차적으로 적층된 제1 및 제2 층들을 포함하며,
    상기 제1 층은 금속 질화물을 포함하고, 상기 제2 층은 금속을 포함하며, 상기 패턴은 상기 제2 층 상부에 형성된 수직형 메모리 장치.
  16. 제1항에 있어서, 상기 층간 절연막은 제1 층간 절연막이고,
    상기 휨 방지막 상에 형성되고 상기 제2 기판과 동일한 층에 형성되어 이의 측벽을 커버하는 층간 절연 패턴;
    상기 제2 기판 및 상기 층간 절연 패턴 상에 형성되어 상기 게이트 전극들의 측벽을 커버하는 제2 층간 절연막; 및
    상기 제2 방향으로 연장되어 상기 제2 층간 절연막 및 상기 층간 절연 패턴을 관통하며, 상기 회로 패턴에 전기적으로 연결된 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  17. 제1항에 있어서, 상기 제2 기판의 하면으로부터 상기 제2 방향을 따라 하부로 연장되어 상기 회로 패턴에 전기적으로 연결된 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  18. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 제1 기판 상에 형성된 회로 패턴;
    상기 제1 기판 상에 형성되어 상기 회로 패턴을 커버하는 제1 층간 절연막;
    상기 제1 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에서, 상기 제1 층간 절연막 상에 형성된 제1 휨 방지막;
    상기 제1 기판의 상기 셀 영역 상에서, 상기 제1 휨 방지막 상에 형성된 제2 기판;
    상기 제1 기판의 상기 셀 영역 상에서, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격된 게이트 전극들;
    상기 제1 기판의 상기 셀 영역 상에서, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널; 및
    상기 제1 기판의 상기 주변 회로 영역 상에서, 상기 제1 방향으로 연장되어 상기 제1 휨 방지막을 관통하여 상기 회로 패턴에 전기적으로 연결된 제1 콘택 플러그를 포함하는 수직형 메모리 장치.
  19. 제1 기판 상에 형성된 트랜지스터들;
    상기 제1 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 배선들;
    상기 제1 기판 상에 형성되어 상기 트랜지스터들 및 상기 하부 배선들을 커버하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되며, 상기 제1 기판의 상면에 평행한 제1 방향을 따라 연장된 패턴이 상부에 형성된 휨 방지막;
    상기 휨 방지막 상에 형성된 제2 기판;
    상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 제2 방향을 따라 서로 이격된 게이트 전극들;
    상기 제2 기판 상에 형성되어 상기 게이트 전극들의 측벽을 커버하는 제2 층간 절연막;
    상기 제2 기판 상에 상기 게이트 전극들을 관통하여 상기 제2 방향으로 각각 연장된 채널들;
    상기 게이트 전극들 상에 형성되어 상기 각 게이트 전극들에 전기적으로 연결된 상부 배선들;
    상기 게이트 전극들, 상기 제2 기판 및 상기 휨 방지막을 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제1 콘택 플러그 구조물; 및
    상기 제2 층간 절연막 및 상기 휨 방지막을 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제2 콘택 플러그를 포함하는 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 패턴은 상기 제1 기판의 상면에 평행하고 상기 제1 방향과 직교하는 제3 방향을 따라 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
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