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KR20200134091A - 아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로 - Google Patents

아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로 Download PDF

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KR20200134091A
KR20200134091A KR1020190059700A KR20190059700A KR20200134091A KR 20200134091 A KR20200134091 A KR 20200134091A KR 1020190059700 A KR1020190059700 A KR 1020190059700A KR 20190059700 A KR20190059700 A KR 20190059700A KR 20200134091 A KR20200134091 A KR 20200134091A
Authority
KR
South Korea
Prior art keywords
capacitor
circuit
switches
amplifier
period
Prior art date
Application number
KR1020190059700A
Other languages
English (en)
Inventor
변산호
김민성
김정문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US16/738,077 priority patent/US11296719B2/en
Priority to EP20175573.3A priority patent/EP3742267A1/en
Priority to CN202010429522.9A priority patent/CN111988042A/zh
Publication of KR20200134091A publication Critical patent/KR20200134091A/ko
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Abstract

터치 처리 회로는, 본 개시의 예시적 실시예에 따라, 증폭기, 제1 캐패시터, 제2 캐패시터, 제3 캐패시터 및 선택적으로 접속되는 양단을 각각 가지는 복수의 스위치들을 포함하고, 터치에 따라 변동하는 입력 신호를 처리하는 전단(front-end) 회로, 및 전단 회로가, 적분 구간 동안 제1 위상 및 제2 위상 사이 입력 신호의 편차를 누적하는 제1 회로 및 변환 구간 동안 누적된 편차를 디지털 신호로 변환하는 제2 회로를 형성하도록, 복수의 스위치들을 제어하는 컨트롤러를 포함할 수 있다.

Description

아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로{FRONT-END CIRCUIT PERFORMING ANALOG-TO-DIGITAL CONVERSION AND TOUCH PROCESSING CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 신호 처리에 관한 것으로서, 자세하게는 아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로에 관한 것이다.
터치에 기초하여 사용자 입력을 수신하는 터치 시스템은 다양한 어플리케이션들에서 사용되고 있다. 예를 들면, 터치 시스템은 디스플레이 패널 상에 배치된 센서 어레이를 포함할 수 있고, 센서 어레이에 근접하거나 접촉한 객체, 예컨대 사용자의 신체나 스타일러스 펜(stylus pen)의 좌표를 검출할 수 있다. 터치 시스템은 키오스크(kiosk)와 같은 고정형(stationary) 어플리케이션뿐만 아니라 모바일폰과 같은 휴대용(mobile) 어플리케이션에서 사용자 입력을 수신하기 위한 수단으로서 사용될 수 있다. 이에 따라, 터치 시스템은 터치를 정확하게 검출하는 것뿐만 아니라, 감소된 비용, 예컨대 감소된 전력 소비 및 면적을 가질 것이 요구될 수 있다.
본 개시의 기술적 사상의 일측면은 터치 검출을 위한 신호 처리에 관한 것으로서, 아날로그-디지털 변환을 수행하는 전단 회로 및 이를 포함하는 터치 처리 회로를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라, 터치에 따라 변동하는 입력 신호를 처리하는 전단(front-end) 회로는, 선택적으로 접속되는 양단을 각각 가지는 복수의 스위치들, 제1 위상 및 제2 위상 사이 입력 신호의 편차가 누적되는 적분 구간 및 누적된 편차가 디지털 신호로 변환되는 변환 구간 동안 동작하는 증폭기, 복수의 스위치들 중 적어도 일부에 의해서, 적분 구간 동안 입력 신호를 샘플링하고 변환 구간 동안 증폭기의 출력 전압을 샘플링 하는 제1 캐패시터, 복수의 스위치들 중 적어도 일부에 의해서, 적분 구간 동안 공통 모드 전압을 가상 접지로서 증폭기에 제공하고 변환 구간 동안 증폭기의 피드백 캐패시터로서 기능하는 제2 캐패시터, 및 복수의 스위치들 중 적어도 일부에 의해서, 적분 구간 동안 피드백 캐패시터로서 기능하고 변환 구간 동안 출력 전압을 샘플링하는 제3 캐패시터를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 터치 처리 회로는, 증폭기, 제1 캐패시터, 제2 캐패시터, 제3 캐패시터 및 선택적으로 접속되는 양단을 각각 가지는 복수의 스위치들을 포함하고, 터치에 따라 변동하는 입력 신호를 처리하는 전단(front-end) 회로, 및 전단 회로가, 적분 구간 동안 제1 위상 및 제2 위상 사이 입력 신호의 편차를 누적하는 제1 회로 및 변환 구간 동안 누적된 편차를 디지털 신호로 변환하는 제2 회로를 형성하도록, 복수의 스위치들을 제어하는 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 터치에 따라 변동하는 캐패시턴스에 기초하여 터치를 검출하는 터치 처리 회로는, 증폭기, 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터 및 복수의 스위치들을 포함하고, 적분 구간 동안 캐패시턴스의 변동에 기초하여 입력 신호를 생성하고, 제1 위상 및 제2 위상 사이 입력 신호의 편차를 누적하도록 구성되고, 변환 구간 동안, 누적된 편차를 디지털 신호로 변환하는 전단(front-end) 회로, 및 적분 구간 및 변환 구간에서 증폭기, 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터가 공유되도록, 복수의 스위치들을 제어하는 컨트롤러를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 전단 회로 및 이를 포함하는 터치 처리 회로에 의하면, 아날로그-디지털 변환은 감소된 전력 소비 및 면적으로써 전단 회로에서 수행될 수 있고, 이에 따라 아날로그 신호가 센서 어레이의 크기에 대응하는 거리를 이동하는 것이 방지될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 전단 회로 및 이를 포함하는 터치 처리 회로에 의하면, 아날로그 신호의 이동이 제거됨으로써 터치 시스템의 구조가 단순화될 수 있고, 센서 어레이의 변경에 따른 터치 시스템의 재설계가 용이하게 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 전단 회로 및 이를 포함하는 터치 처리 회로에 의하면, 아날로그-디지털 변환시 감소된 노이즈에 기인하여 터치 검출의 향상된 정확도를 가지는 터치 시스템이 달성될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1a 및 도 1b는 본 개시의 예시적 실시예들에 따른 터치 시스템의 예시들을 나타내는 블록도들이다.
도 2는 본 개시의 예시적 실시예에 따른 전단 회로의 예시를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따라 재구성가능 회로가 동작 구간에 따라 형성하는 회로의 예시들을 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 도 2의 입력 신호의 예시를 나타내는 타이밍도이다.
도 5는 본 개시의 예시적 실시예에 따라 터치 처리 회로의 동작의 예시를 나타내는 순서도이다.
도 6은 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시예에 따라 적분 구간에서 도 6의 재구성가능 회로의 동작을 나타내는 타이밍도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 적분 구간에서 도 6의 재구성가능 회로의 등가 회로들을 나타내는 회로도들이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따라 샘플링 구간에서 도 6의 재구성가능 회로의 등가 회로들을 나타내는 회로도들이다.
도 10은 본 개시의 예시적 실시예에 따라 변환 구간에서 도 6의 재구성가능 회로의 동작을 나타내는 타이밍도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 변환 구간에서 도 6의 재구성가능 회로의 등가 회로들을 나타내는 회로도들이다.
도 12는 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다.
도 13은 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다.
도 14는 본 개시의 예시적 실시예에 따라 적분 구간에서 도 13의 재구성가능 회로의 동작을 나타내는 타이밍도이다.
도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따라 적분 구간에서 도 13의 재구성가능 회로의 등가 회로들을 나타내는 회로도들이다.
도 16은 본 개시의 예시적 실시예에 따른 전단 회로의 예시를 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따라 도 16의 전단 회로의 동작의 예시를 나타내는 타이밍도이다.
도 18은 본 개시의 예시적 실시예에 따라 터치 처리 회로의 동작의 예시를 나타내는 순서도이다.
도 19는 본 개시의 예시적 실시예에 따른 시스템을 나타내는 블록도이다.
도 1a 및 도 1b는 본 개시의 예시적 실시예들에 따른 터치 시스템의 예시들을 나타내는 블록도이다. 구체적으로, 도 1a의 블록도는 상호 교차하면서 연장되는 전극들을 포함하는 센서 어레이(11a)를 포함하는 터치 시스템(10a)을 나타내고, 도 1b의 블록도는 도트(dot) 구조의 센서 어레이(11b)를 포함하는 터치 시스템(10b)을 나타낸다. 이하에서, 도 1a 및 도 1b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 1a를 참조하면, 터치 시스템(10a)은 센서 어레이(11a) 및 터치 처리 회로(12a)를 포함할 수 있다. 터치 시스템(10a)은 센서 어레이(11a)에 대한 객체의 터치를 검출할 수 있다. 객체는 센서 어레이(11a)가 터치를 감지할 수 있는 임의의 대상을 지칭할 수 있다. 예를 들면, 객체는 사용자 신체의 일부(예컨대, 손가락), 사용자가 착용하거나 사용하고 있는 물건(예컨대, 장갑, 펜), 동작에 따라 위치가 변동하는 다른 시스템의 부품 등을 지칭할 수 있다. 터치 시스템(10a)은 다양한 어플리케이션들에서 외부로부터 입력을 수신하기 위한 부품으로서 사용될 수 있다. 일부 실시예들에서, 센서 어레이(11a)는 디스플레이 패널 상에 배치될 수 있고, 터치 시스템(10a)은 디스플레이 패널을 통해서 사용자에게 제공된 디스플레이에 응답하여 사용자가 제공하는 입력을 수신하는데 사용될 수 있다. 예를 들면, 터치 시스템(10a)은 키오스크(kiosk)와 같은 고정형(stationary) 전자 시스템, 모바일폰과 같은 휴대용(mobile) 전자 시스템의 부품으로서 사용될 수 있다. 일부 실시예들에서, 센서 어레이(11a)는 터치 패드, 펜 테블릿, 스마트 패드 등과 같이 디스플레이 패널에 독립적으로 배치될 수도 있다. 본 명세서에서, 터치는 객체가 센서 어레이(11a)에 접촉(contact)하는 것뿐만 아니라 센서 어레이(11a)에 근접(proximity)하는 것을 총괄적으로 지칭할 수 있다.
센서 어레이(11a)는 터치의 발생여부뿐만 아니라 터치가 발생한 위치를 검출하기 위하여, 터치 영역에 배열된 복수의 센서들을 포함할 수 있다. 예를 들면, 센서 어레이(11a)는 터치에 따라 캐패시턴스가 변동하는 복수의 정전식(capacitive) 센서들 및/또는 터치에 따라 저항치(resistance)가 변동하는 복수의 저항성(resistive) 센서들을 포함할 수 있다. 도 1a에 도시된 바와 같이, 센서 어레이(11a)는 터치 처리 회로(12a)로부터 복수의 제1 채널들(CH1s)을 통해서 복수의 송신 신호들(TXs)을 수신할 수 있고, 복수의 제2 채널들(CH2s)을 통해서 복수의 수신 신호들(RXs)을 터치 처리 회로(12a)에 제공할 수 있다. 일부 실시예들에서, 복수의 제1 채널들(CH1s) 각각은 순차적으로 활성화(active)될 수 있고, 복수의 수신 신호들(RXs)에 기초하여 터치가 검출된 경우, 활성화된 제1 채널에 기초하여 센서 어레이(11a)에서 터치의 X좌표가 검출될 수 있다. 또한, 복수의 수신 신호들(RXs) 중 터치가 검출된 수신 신호에 따라, 센서 어레이(11a)에서 터치의 Y좌표가 검출될 수 있다. 본 명세서에서, 복수의 제1 채널들(CH1s)은 복수의 송신 채널들로서 지칭될 수 있고, 복수의 제2 채널들(CH2s)은 복수의 수신 채널들로서 지칭될 수 있다.
터치 처리 회로(12a)는 센서 어레이(11a)에 복수의 송신 신호들(TXs)을 제공할 수 있고, 센서 어레이(11a)로부터 복수의 수신 신호들(RXs)을 수신할 수 있다. 또한, 터치 처리 회로(12a)는 제1 내지 제m 전단 회로(FE1,..., FEm), 제1 내지 제m 디지털 오차 보상 회로(DEC1,..., DECm) 및 컨트롤러(12_1a)를 포함할 수 있고(m은 1보다 큰 정수), 제1 내지 제m 전단 회로(FE1,..., FEm)는 복수의 제2 채널들(CH2s)에 각각 대응할 수 있다. 예를 들면, 도 1a에 도시된 바와 같이, 복수의 제2 채널들(CH2s)은 m개의 채널들을 포함할 수 있고, 복수의 수신 신호들(RXs)은 제1 내지 제m 수신 신호(RX1,..., RXm)를 포함할 수 있다. 제1 내지 제m 전단 회로(FE1,..., FEm)는 제1 내지 제m 수신 신호(RX1,..., RXm)를 각각 수신할 수 있고, 제1 내지 제m 디지털 신호(D1,..., Dm)를 각각 출력할 수 있다. 제1 내지 제m 디지털 오차 보상 회로(DEC1,..., DECm)는 제1 내지 제m 디지털 신호(D1,..., Dm)를 수신할 수 있고, 터치의 발생 여부 및/또는 강도를 나타내는 제1 내지 제m 디지털 출력 신호(DO1,..., DOm)를 생성할 수 있다. 예를 들면, 도 3을 참조하여 후술되는 바와 같이, 제1 내지 제m 디지털 신호(D1,..., Dm)는 순환(cyclic) 아날로그-디지털 변환기에서 디지털-아날로그 변환을 위한 디지털 신호일 수 있고, 제1 내지 제m 디지털 오차 보상 회로(DEC1,..., DECm)는 순환 아날로그-디지털 변환기의 디지털 오차 보상 로직(Digital error Correction Logic; DCL)의 기능을 수행할 수 있다. 일부 실시예들에서, 제1 내지 제m 디지털 오차 보상 회로(DEC1,..., DECm)는 제1 전단 회로(FE1,..., FEm)에 각각 인접하도록 상호 이격되어 배치될 수도 있고, 도 1b를 참조하여 후술되는 바와 같이, 터치 처리 회로(12a)는 제1 내지 제m 디지털 출력 신호(DO1,..., DOm)를 수신하는 단일 디지털 오차 보상 회로를 포함할 수도 있다.
제1 내지 제m 전단 회로(FE1,..., FEm)는, 도 2를 참조하여 후술되는 바와 같이, 컨트롤러(12_1a)로부터 수신되는 제어 신호(CTR)에 기초하여, 재구성가능(reconfigurable) 회로를 각각 포함할 수 있고, 이에 따라 감소된 면적으로 제1 내지 제m 수신 신호(RX1,..., RXm)를 각각 처리함으로써 제1 내지 제m 디지털 신호(D1,..., Dm)를 생성할 수 있다. 만약 도 1a에 도시된 바와 상이하게, 복수의 수신 신호들(RXs)을 수신하는 복수의 전단 회로들에서 복수의 아날로그 신호들이 각각 생성되고, 복수의 아날로그 신호들이 하나의 아날로그-디지털 컨버터에 제공되는 경우, 복수의 아날로그 신호들이 이동하는 경로들의 기생성분(parasitic) 및 노이즈에 기인하여 아날로그 신호들이 변경될 수 있고, 센서 어레이(11a)의 크기, 예컨대 Y축 길이가 증가함에 따라 기생성분 및 노이즈는 더욱 증가할 수 있다. 또한, 복수의 아날로그 신호들에 대한 시분할 아날로그-디지털 변환에 기인하여 터치 검출에 소요되는 시간이 증가할 수 있고, 터치 검출에 소요되는 시간을 감소시키기 위하여 아날로그-디지털 컨버터의 클락 속도를 증가시키는 경우에는 EMI(Electromagnetic Interference) 등의 문제가 유발될 수 있다. 다른 한편으로, 도 1a에 도시된 바와 같이, 제1 내지 제m 전단 회로(FE1,..., FEm)에 의해서 복수의 제2 채널들(CH2s) 각각에 대응하는 위치들에서 디지털 신호들이 생성됨으로써, 아날로그 신호가 센서 어레이(11a)의 크기, 즉 Y축 방향의 길이에 대응하는 거리를 이동하는 것이 방지될 수 있다. 또한, 아날로그 신호의 이동을 위한 경로가 생략됨으로써 터치 처리 회로(12a)의 구조가 단순화될 수 있고, 센서 어레이(11a)의 크기 변경에 따른 터치 처리 회로(12a)의 재설계가 용이하게 달성될 수 있다.
컨트롤러(12_1a)는 제어 신호(CTR)를 제1 내지 제m 전단 회로(FE1,..., FEm)에 제공할 수 있다. 컨트롤러(12_1a)는 타이밍 컨트롤러로서 지칭될 수 있고, 복수의 송신 신호들(TXs)의 타이밍을 제어할 수 있고, 복수의 송신 신호들(TXs)의 타이밍에 기초하여 제어 신호(CTR)의 타이밍을 제어할 수 있다. 일부 실시예들에서, 컨트롤러(12_1a)는 복수의 논리 게이트들을 포함하는 조합 논리(combinational logic) 회로일 수 있고, 스테이트 머신에 포함된 상태들에 따라 복수의 송신 신호들(TXs) 및 제어 신호(CTR)의 타이밍을 제어할 수 있다.
컨트롤러(12_1a)는 제어 신호(CTR)를 통해서 제1 내지 제m 전단 회로(FE1,..., FEm)의 적어도 일부분을 재구성할 수 있다. 예를 들면, 제1 내지 제m 전단 회로(FE1,..., FEm) 각각은 복수의 스위치들을 포함할 수 있고, 컨트롤러(12_1a)는 제어 신호(CTR)를 통해서 복수의 스위치들을 턴-온하거나 턴-오프할 수 있다. 온(on) 상태의 스위치는 전기적을 접속된 양단을 가지는 한편, 오프(off) 상태의 스위치는 전기적을 단선된 양단을 가질 수 있다. 이에 따라, 컨트롤러(12_1a)는 동작 구간에 따라 제1 내지 제m 전단 회로(FE1,..., FEm)의 적어도 일부를 상이한 회로들로 재구성할 수 있다.
도 1b를 참조하면, 터치 시스템(10b)은 센서 어레이(11b) 및 터치 처리 회로(12b)를 포함할 수 있다. 센서 어레이(11b)는 복수의 터치 센싱 전극들(TSE) 및 복수의 터치 센싱 전극들(TSE) 각각에 연결된 복수의 도선들(CL)을 포함할 수 있다. 복수의 송신 신호들(TXs)을 위한 제1 채널들(CH1s) 및 복수의 수신 신호들(RXs)을 위한 제2 채널들(CH2s)이 상호 분리된 도 1a의 터치 시스템(10a)과 상이하게, 도 1b의 터치 시스템(10a)에서 송신 신호(TX) 및 제1 내지 제m 수신 신호(RX1,..., RXm)는 복수의 채널들(CHs)을 공유할 수 있다.
터치 처리 회로(12b)는 제1 내지 제m 멀티플렉서(MUX1,..., MUXm), 제1 내지 제m 전단 회로(FE1,..., FEm), 디지털 오차 보상 회로(DEC) 및 컨트롤러(12_1b)를 포함할 수 있다. 제1 내지 제m 멀티플렉서(MUX1,..., MUXm)는 송신 신호(TX)를 복수의 채널들(CHs)에 제공하거나 복수의 채널들(CHs)을 통해서 수신되는 제1 내지 제m 수신 신호(RX1,..., RXm)를 제1 내지 제m 전단 회로(FE1,..., FEm)에 각각 제공할 수 있다. 제1 내지 제m 전단 회로(FE1,..., FEm)는 제1 내지 제m 디지털 신호(D1,..., Dm)를 각각 생성할 수 있고, 제1 내지 제m 디지털 신호(D1,..., Dm)를 디지털 오차 보상 회로(DEC)에 제공할 수 있다. 디지털 오차 보상 회로(DEC)는 제1 내지 제m 디지털 신호(D1,..., Dm)로부터 제1 내지 제m 디지털 출력 신호(DO1,..., Dom)를 생성할 수 있다. 일부 실시예들에서, 디지털 오차 보상 회로(DEC)은 제1 내지 제m 디지털 출력 신호(DO1,..., Dom)를 순차적으로 출력할 수도 있고, 도 1a를 참조하여 전술된 바와 같이, 디지털 처리 회로(12b)는 제1 내지 제m 전단 회로(FE1,..., FEm)에 각각 인접하게 배치된 복수의 디지털 오차 보상 회로들을 포함할 수도 있다. 이하에서, 본 개시의 예시적 실시예들은, 도 1a의 터치 시스템(10a)을 주로 참조하여 설명될 것이나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점이 유의된다.
도 2는 본 개시의 예시적 실시예에 따른 전단 회로의 예시를 나타내는 블록도이다. 구체적으로, 도 2의 전단 회로(20)는 도 1a 및 도 1b의 제1 전단 회로(FE1)의 예시를 나타내며, 도 1a 및 도 1b의 다른 전단 회로들 역시 도 2의 전단 회로(20)와 동일하거나 유사할 수 있다. 도 1a 및 도 1b를 참조하여 전술된 바와 같이, 도 2의 전단 회로(20)는 제1 수신 신호(RX1) 및 제어 신호(CTR)를 수신할 수 있고, 제1 디지털 신호(D1)를 출력할 수 있다. 도 2에 도시된 바와 같이, 전단 회로(20)는 전위 증폭기(21) 및 재구성가능 회로(22)를 포함할 수 있고, 이하에서 도 2는 도 1a를 참조하여 설명될 것이다.
전위 증폭기(21)는 제1 수신 신호(RX1)를 수신할 수 있고, 입력 신호(IN)를 생성할 수 있다. 도 1a를 참조하여 전술된 바와 같이, 제1 수신 신호(RX1)는 센서 어레이(11a)에서 제1 수신 신호(RX1)를 제공하는 센서에 터치가 발생하는 경우 변동할 수 있다. 예를 들면, 센서 어레이(11a)가 정전식 센서들을 포함하는 경우, 활성화된 제1 채널을 통해서 센서 어레이(11a)에 제공되는 송신 신호는 일정한 주기로 변동하는 주기적인 신호일 수 있고, 제1 수신 신호(RX1)는 정전식 센서에서 송신 신호에 의해서 유도된 주기적인 신호일 수 있으며, 이때 전위 증폭기(21)는 캐패시턴스-전압 변환기로서 지칭될 수 있다.
재구성가능 회로(22)는 전위 증폭기(21)로부터 입력 신호(IN)를 수신할 수 있고, 입력 신호(IN)를 처리함으로써 제1 디지털 신호(D1)를 생성할 수 있다. 도 2에 도시된 바와 같이, 재구성가능 회로(22)는 증폭기(22_1), 복수의 캐패시터들(22_2) 및 복수의 스위치들(22_3)을 포함할 수 있다. 도 1a를 참조하여 전술된 바와 같이, 복수의 스위치들(22_3)은 제어 신호(CTR)에 의해서 턴-온되거나 턴-오프될 수 있고, 제어 신호(CTR)에 따라 증폭기(22_1) 및 복수의 캐패시터들(22_2)을 전기적으로 상호연결(interconnection)함으로써 상이한 회로들을 형성할 수 있다. 예를 들면, 도 3을 참조하여 후술되는 바와 같이, 복수의 스위치들(22_3)은 제어 신호(CTR)에 따라, 상이한 위상들 사이 입력 신호(IN)의 편차들을 누적하는 제1 회로(CKT1) 및 누적된 편차를 제1 디지털 신호(D1)로 변환하는 제2 회로(CKT2)를 형성할 수 있다. 또한, 복수의 스위치들(22_3)은 제어 신호(CTR)에 따라, 누적된 편차를 샘플링하는 제3 회로(CKT3)를 형성할 수도 있다. 재구성가능 회로(22)의 예시는 도 3을 참조하여 후술될 것이다.
도 3은 본 개시의 예시적 실시예에 따라 재구성가능 회로가 동작 구간에 따라 형성하는 회로의 예시들을 나타내는 블록도이다. 구체적으로, 도 3의 블록도는 재구성가능 회로(22)가 동작 구간에 따라 형성하는 회로들의 기능들을 개략적으로 나타낸다. 이하에서, 도 3은 도 2를 참조하여 설명될 것이다.
재구성가능 회로(22)는 적분 구간, 샘플링 구간 및 변환 구간에서 순차적으로 동작할 수 있다. 컨트롤러(12_1a)는, 적분 구간에서 제1 회로(CKT1)가 형성되도록 복수의 스위치들(22_3)을 제어할 수 있고, 샘플링 구간에서 제3 회로(CKT3)가 형성되도록 복수의 스위치들(22_3)을 제어할 수 있으며, 변환 구간에서 제2 회로(CKT2)가 형성되도록 복수의 스위치들(22_3)을 제어할 수 있다.
제1 회로(CKT1)는 상관 이중 샘플링(correlated double sampling; CDS) 및 누적을 수행할 수 있다. 상관 이중 샘플링은 바람직하지 아니한 노이즈나 오프셋의 영향을 제거하기 위하여 상이한 조건들에서 2회 이상 샘플링을 수행하고, 샘플링된 값들에서 공통되는 부분을 제거하는 것을 지칭할 수 있다. 제1 회로(CKT1)는 입력 신호(IN)에 대하여 상관 이중 샘플링을 반복할 수 있고, 반복된 상관 이중 샘플링을 통해서 샘플링된 값들을 누적함으로써 누적된 값(ACC)을 생성할 수 있다.
제3 회로(CKT3)는 제1 회로(CKT1)에서 누적된 값(ACC)을 샘플링할 수 있다. 예를 들면, 제1 회로(CKT1)에 의해서 누적된 값(ACC)에 대응하는 전압이 제공될 수 있고, 제3 회로(CKT3)는 캐패시터(CAP)에 누적된 전압에 대응하는 전하를 저장함으로써 누적된 값(ACC)을 샘플링할 수 있다.
제2 회로(CKT2)는 제3 회로(CKT3)에 의해서 샘플링된 누적된 값(ACC)을 제1 디지털 신호(D1)로 변환할 수 있다. 예를 들면, 제2 회로(CKT2)는 도 3에 도시된 바와 같이, 순환(cyclic) 아날로그-디지털 변환기로서 기능할 수 있고, 샘플-홀드 블록(S/H), 증폭 블록(G), 연산 블록(OP), 디지털-아날로그 변환기(DAC), 비교기(CMP) 등을 포함할 수 있다. 순환 아날로그-디지털 변환기는 알고리즘(algorithm) 아날로그-디지털 변환기로서 지칭될 수도 있고, 누적된 값(ACC)을 샘플링한 후 기준값과의 잔차(residual)(RES)를 반복적으로 변환함으로써 제1 디지털 신호(D1)를 생성할 수 있다. 순환 아날로그-디지털 변환기를 위하여, 현재 주기의 잔차(RES1), 이전 주기의 잔차(RES0) 및 디지털-아날로그 변환기(DAC)가 출력하는 기준값(REF0)은 아래 [수학식 1]과 같은 관계를 가질 수 있다.
Figure pat00001
도 4는 본 개시의 예시적 실시예에 따라 도 2의 입력 신호(IN)의 예시를 나타내는 타이밍도이고, 도 5는 본 개시의 예시적 실시예에 따라 터치 처리 회로의 동작의 예시를 나타내는 순서도이다. 이하에서, 도 4 및 도 5는 도 1a, 도 2 및 도 3을 참조하여 설명될 것이다.
도 4를 참조하면, 입력 신호(IN)는 제1 위상(P1) 및 제2 위상(P2)을 포함하는 주기(PERIN)로 변동하는 입력 전압(VIN)을 가질 수 있다. 입력 전압(VIN)은 제1 위상(P1) 및 제2 위상(P2) 사이에서 편차를 가질 수 있고, 터치에 따라 편차가 변동할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 입력 전압(VIN)은, 터치가 발생하지 아니하거나 객체가 센서 어레이에 근접한 경우 제1 편차(DEV1)를 가질 수 있는 한편, 접촉이 발생한 경우 제1 편차(DEV1)보다 큰 제2 편차(DEV2)를 가질 수 있다. 입력 신호(IN)의 주기(PERIN)마다 편차가 측정될 수 있고, 측정된 편차들을 누적함으로써 터치의 발생 여부 및/또는 터치의 강도가 검출될 수 있다.
도 5를 참조하면, 터치 처리 회로(12a)는 적분 구간, 샘플링 구간 및 변환 구간에서 순차적으로 동작할 수 있다. 적분 구간에서 단계 S10, 단계 S30 및 단계 S50이 수행될 수 있고, 샘플링 구간에서 단계 S70이 수행될 수 있으며, 변환 구간에서 단계 S90이 수행될 수 있다. 또한, 도 3을 참조하여 전술된 바와 같이, 재구성가능 회로(22)는 적분 구간에서 제1 회로(CKT1)로 형성될 수 있고, 샘플링 구간에서 제3 회로(CKT3)를 형성될 수 있으며, 변환 구간에서 제2 회로(CKT2)를 형성될 수 있다.
단계 S10에서, 상관 이중 샘플링이 수행될 수 있다. 예를 들면, 도 7, 도 8a 및 도 8b를 참조하여 후술되는 바와 같이, 재구성가능 회로(22)는 현재 위상의 입력 전압(VIN)에서 이전 위상의 입력 전압(VIN)을 뺄 수 있고(1- Z-1), 이에 따라 연속적인 양 위상들에 공통되는 노이즈나 오프셋이 제거될 수 있다. 재구성가능 회로(22)는 상관 이중 샘플링에 의해서 입력 전압(VIN)을 제1 위상(P1) 및 제2 위상(P2) 각각에서 샘플링할 수 있다.
단계 S30에서, 샘플링한 값들을 누적하는 동작이 수행될 수 있다. 예를 들면, 재구성가능 회로(22)는 제1 위상(P1)에서 샘플링된 입력 전압(VIN) 및 제2 위상(P2)에서 샘플링된 입력 전압(VIN) 사이 편차를 누적할 수 있다. 이를 위하여, 재구성가능 회로(22)는 적분기로서 기능할 수 있고, 입력 신호(IN)의 주기(PERIN)마다 편차를 누적할 수 있다.
단계 S50에서, 누적의 완료 여부를 판정하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(12_1a)는 미리 정의된 횟수만큼 편차가 누적되었는지 여부를 판정할 수 있다. 즉, 미리 정의된 수의 입력 신호(IN)의 주기(PERIN)들이 도과되면, 누적이 완료될 수 있다. 도 4에 도시된 바와 같이, 누적이 완료되지 아니한 경우, 단계 S10이 후속하여 수행될 수 있고, 재구성가능 회로(22)는 적분 구간에 머무를 수 있다. 다른 한편으로, 누적이 완료된 경우, 단계 S70이 후속하여 수행될 수 있고, 재구성가능 회로(22)는 샘플링 구간으로 진입할 수 있다.
단계 S70에서, 누적된 값을 샘플링하는 동작이 수행될 수 있다. 예를 들면, 재구성가능 회로(22)는 단계 S10 및 단계 S30에 의해서 누적된 편차를 샘플링할 수 있다. 누적된 편차는 전압으로서 2이상의 캐패시터들에 샘플링될 수 있고, 2이상의 캐패시터들에 샘플링된 전압이 아날로그-디지털 변환의 입력으로 제공될 수 있다.
단계 S90에서, 아날로그-디지털 변환이 수행될 수 있다. 예를 들면, 재구성가능 회로(22)는 단계 S70에서 샘플링된 누적된 값을 제1 디지털 신호(D1)로 변환할 수 있다. 도 3을 참조하여 전술된 바와 같이, 재구성가능 회로(22)는 순환 아날로그-디지털 변환기로서 기능할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다. 도 2를 참조하여 전술된 바와 같이, 도 6의 재구성가능 회로(60)는 증폭기(A), 복수의 캐패시터들(C1p, C2p, C3p, C1n, C2n, C3n) 및 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n)을 포함할 수 있고, 제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4) 및 비교기(61)를 더 포함할 수 있다.
일부 실시예들에서, 증폭기(A)는 차동 증폭기일 수 있고, 공통 모드 전압(VCM)을 수신할 수 있다. 증폭기(A)는 적분 구간 및 변환 구간에서 모두 동작할 수 있고, 제1 회로(CKT1) 및 제2 회로(CKT2)에 의해서 공유될 수 있다. 증폭기(A)의 출력 전압(VOUT)은 피드백 캐패시터들에 의해서 피드백될 수 있고, 비교기(61)에 제공될 수 있다.
복수의 캐패시터들(C1p, C2p, C3p, C1n, C2n, C3n)은 제1 캐패시터 쌍(C1p, C1n), 제2 캐패시터 쌍(C2p, C2n) 및 제3 캐패시터 쌍(C3p, C3n)을 포함할 수 있다. 일부 실시예들에서, 복수의 캐패시터들(C1p, C2p, C3p, C1n, C2n, C3n)은 동일한 캐패시턴스를 가질 수 있다. 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n)은 컨트롤러(12_1a)가 제공하는 제어 신호(CTR)에 의해서 온(on) 상태 또는 오프(off) 상태에 있을 수 있고, 이에 따라 상이한 회로들을 형성할 수 있다. 또한, 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n) 중 적어도 일부는 하나의 동작 구간에서 위상에 따라 온 상태 및 오프 상태 사이에서 전환될 수도 있다. 일부 실시예들에서, 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n) 각각은 제어 신호(CTR)가 인가되는 게이트를 가지는 NFET(n-channel Field-Effect Transistor) 및/또는 PFET(p-channel Field-Effect Transistor)일 수 있다.
제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4) 및 비교기(61)는 변환 구간에서 사용될 수 있고, 제2 회로(CKT2)에 포함될 수 있다. 비교기(61)는 증폭기(A)의 출력 전압(VOUT)을 수신할 수 있고, 출력 전압(VOUT)을 2개의 기준 레벨들, 즉 제1 기준 레벨 및 제1 기준 레벨보다 높은 기준 레벨과 비교함으로써 3개의 상이한 값들을 가질 수 있는 출력 신호(COUT)를 생성할 수 있고, 이에 따라 출력 신호(COUT)는 1.5 비트의 값을 가지는 것으로 지칭될 수 있다. 제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4)는 비교기(61)의 출력 신호(COUT)를 수신할 수 있고, 출력 신호(COUT)의 값에 대응하는 레벨을 가지는 기준 전압을 출력할 수 있다. 이에 따라, 제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4)는 3개의 상이한 레벨들의 기준 전압을 출력할 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 적분 구간에서 도 6의 재구성가능 회로(60)의 동작을 나타내는 타이밍도이고, 도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 적분 구간에서 도 6의 재구성가능 회로(60)의 등가 회로들을 나타내는 회로도들이다. 구체적으로, 도 7의 타이밍도는 적분 구간에서 입력 신호(IN)의 주기(PERIN) 동안, 입력 전압(VIN), 출력 전압(VOUT) 및 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n) 중 일부의 상태들을 시간의 흐름에 따라 나타낸다. 또한, 도 8a의 회로도는 도 7의 제1 위상(P1)에 포함되는 시간 t11에서 재구성가능 회로(60)의 등가 회로(80a)를 나타내고, 도 8b의 회로도는 도 7의 제2 위상(P2)에 포함되는 시간 t12에서 재구성가능 회로(60)의 등가 회로(80b)를 나타낸다.
도 3을 참조하여 전술된 바와 같이, 적분 구간에서 재구성가능 회로(60)는 제1 회로(CKT1)로 형성될 수 있다. 이를 위하여, 일부 스위치들(S11p, S17p, S19p, S20p, S11n, S17n, S19n, S20n)은 온 상태에 있을 수 있고, 일부 스위치들(S01, S02, S10p, S14p, S15p, S18p, S21p, S22p, S10n, S14n, S15n, S18n, S21n, S22n)은 오프 상태에 있을 수 있으며, 나머지 스위치들(S12p, S13p, S16p, S18p, S12n, S13n, S16n, S18n)은 제1 위상(P1) 및 제2 위상(P2)에 따라 온 상태 및 오프 상태 사이에서 전환될 수 있다. 이에 따라, 후술되는 바와 같이, 제1 캐패시터 쌍(C1p, C1n)은 입력 전압(VIN)을 샘플링할 수 있고, 제2 캐패시터 쌍(C2p, C2n)은 공통 모드 전압(VCM)을 가상 접지(virtual ground)로서 증폭기(A)에 제공할 수 있으며, 제3 캐패시터 쌍(C3p, C3n)은 증폭기(A)의 피드백 캐패시터로서 기능할 수 있다.
도 7을 참조하면, 제1 위상(P1) 개시시 스위치들(S12p, S18p, S13n, S16n)은 턴-온될 수 있고, 제1 위상(P1)이 종료하기 전에 오프 상태로 전환될 수 있다. 또한, 제1 위상(P1)에서 스위치들(S13p, S16p, S12n, S18n)은 오프 상태로 유지될 수 있다. 이에 따라, 시간 t11에서 도 8a의 등가 회로(80a)가 형성될 수 있다. 스위치(S16n)가 턴-오프되는 시점에서 제2 캐패시터 쌍(C2p, C2n)의 캐패시터(C2n)는 입력 전압(VIN)을 샘플링할 수 있다. 또한, 제1 캐패시터 쌍(C1p, C1n)의 캐패시터(C1p)에 입력 전압(VIN)이 인가될 수 있고, 후술되는 바와 같이, 캐패시터(C1p)에 제1 위상(P1)의 이전 위상에서의 입력 전압(VIN)이 샘플링되었으므로, 현재 입력 전압(VIN)에서 이전 입력 전압(VIN)을 빼는 동작이 수행될 수 있다. 후술되는 바와 같이, 이전 위상에서 공통 모드 전압(VCM)이 공통적으로 인가된 제2 캐패시터 쌍(C2p, C2n)의 캐패시터(C2n)의 양단 중, 일단이 증폭기(A)의 반전 입력에 접속될 수 있다. 이에 따라, 공통 모드 전압(VCM)으로서 가상 접지(virtual ground)가 증폭기(A)에 제공될 수 있고, 적분 이득은 "C1p/C3p"일 수 있다.
제2 위상(P2)에서 스위치들(S12p, S18p, S13n, S16n)은 오프 상태로 유지될 수 있다. 또한, 제2 위상(P2) 개시시 스위치들(S13p, S16p, S12n, S18n)은 턴-온될 수 있고, 제2 위상(P2)이 종료하기 전에 오프 상태로 전환될 수 있다. 이에 따라, 시간 t12에서 도 8b의 등가 회로(80b)가 형성될 수 있다. 스위치(S16p)가 턴-오프되는 시점에서 제2 캐패시터 쌍(C2p, C2n)의 캐패시터(C2p)는 입력 전압(VIN)을 샘플링할 수 있다. 또한, 제1 캐패시터 쌍(C1p, C1n)의 캐패시터(C1n)에 입력 전압(VIN)이 인가될 수 있고, 후술되는 바와 같이, 캐패시터(C1n)에 제1 위상(P1)에서의 입력 전압(VIN)이 샘플링되었으므로, 현재 입력 전압(VIN)에서 이전 입력 전압(VIN)을 빼는 동작이 수행될 수 있다. 제1 위상(P1)에서 공통 모드 전압(VCM)이 공통적으로 인가된 제2 캐패시터 쌍(C2p, C2n)의 캐패시터(C2p)의 양단 중, 일단이 증폭기(A)의 비반전 입력에 접속될 수 있다. 이에 따라, 공통 모드 전압(VCM)으로서 가상 접지가 증폭기(A)에 제공될 수 있고, 적분 이득은 "C1n/C3n"일 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따라 샘플링 구간에서 도 6의 재구성가능 회로(60)의 등가 회로들을 나타내는 회로도들이다. 도 3을 참조하여 전술된 바와 같이, 샘플링 구간에서 재구성가능 회로(60)는 제3 회로(CKT3)로 형성될 수 있다. 후술되는 바와 같이, 도 9a 및 도 9b의 등가 회로들(90a, 90b)에서 제1 캐패시터 쌍(C1p, C1n) 및 제3 캐패시터 쌍(C3p, C3n)은 누적된 전압을 샘플링할 수 있고, 제2 캐패시터 쌍(C2p, C2n)은 증폭기(A)의 피드백 캐패시터로서 기능할 수 있다.
도 9a를 참조하면, 샘플링 구간에서, 일부 스위치들(S02, S13p, S14p, S15p, S16p, S19p, S20p, S13n, S14n, S15n, S16n, S19n, S20n)은 온 상태에 있을 수 있고, 나머지 스위치들(S01, S11p, S12p, S17p, S18p, S21p, S22p, S11n, S12n, S17n, S18n, S21n, S22n)은 오프 상태에 있을 수 있다. 이에 따라, 도 9a의 등가 회로(90a)가 형성될 수 있다. 도 7, 도 8a 및 도 8b를 참조하여 전술된 바와 같이, 적분 구간에서, 누적된 전압에 대응하는 전하(charge)는 제3 캐패시터 쌍(C3p, C3n)에 충전되어 있을 수 있고 제2 캐패시터 쌍(C2p, C2n)의 양단은 공통 모드 전압(VCM)이 인가되어 있었으므로, 도 9a의 등가 회로(90a)에 의해서 제3 캐패시터 쌍(C3p, C3n)에 충전된 전하에 대응하는 전하가 제1 캐패시터 쌍(C1p, C1n)에 충전될 수 있다. 예를 들면, 제3 캐패시터 쌍(C3p, C3n)에서 방전된 전하는 제2 캐패시터 쌍(C2p, C2n)으로 전달될 수 있고, 이에 따라 누적된 전압에 대응하는 전하가 제1 캐패시터 쌍(C1p, C1n)에 샘플링될 수 있다.
도 9b를 참조하면, 샘플링 구간에서, 일부 스위치들(S13p, S14p, S15p, S16p, S19p, S20p, S22p, S13n, S14n, S15n, S16n, S19n, S20n, S22n)은 온 상태에 있을 수 있고, 나머지 스위치들(S01, S02, S11p, S12p, S17p, S18p, S21p, S11n, S12n, S17n, S18n, S21n)은 오프 상태에 있을 수 있으며, 제2 디지털-아날로그 변환기(DAC2) 및 제4 디지털-아날로그 변환기(DAC4)는 공통 모드 전압(VCM)을 출력할 수 있다. 이에 따라, 도 9b의 등가 회로(90b)가 형성될 수 있다. 즉, 도 9a의 등가 회로(90a)에서 제3 캐패시터 쌍(C3p, C3n)의 일단들은 상호 접속되는 한편, 도 9b의 등가 회로(90b)에서 제3 캐패시터 쌍(C3p, C3n)의 일단들에 공통 모드 전압(VCM)이 인가될 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 변환 구간에서 도 6의 재구성가능 회로(60)의 동작을 나타내는 타이밍도이고, 도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 변환 구간에서 도 6의 재구성가능 회로(60)의 등가 회로들을 나타내는 회로도들이다. 구체적으로, 도 10의 타이밍도는 변환 구간에서 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n) 중 일부의 상태들, 클락 신호(CLK) 및 비교기(61)의 출력 신호(COUT)를 시간의 흐름에 따라 나타낸다. 또한, 도 11a의 회로도는 도 10의 제1 위상(P1)에 포함되는 시간 t21에서 재구성가능 회로(60)의 등가 회로(110a)를 나타내고, 도 11b의 회로도는 도 10의 제2 위상(P2)에 포함되는 시간 t22에서 재구성가능 회로(60)의 등가 회로(110b)를 나타낸다. 이하에서, 도 11a 및 도 11b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 3을 참조하여 전술된 바와 같이, 변환 구간에서 재구성가능 회로(60)는 제2 회로(CKT2)로 형성될 수 있다. 이를 위하여, 일부 스위치들(S15p, S16p, S15n, S16n)은 온 상태에 있을 수 있고, 일부 스위치들(S01, S02, S11p, S17p, S18p, S11n, S17n, S18n)은 오프 상태에 있을 수 있으며, 나머지 스위치들(S10p, S12p, S13p, S14p, S19p, S20p, S21p, S22p, S10n, S12n, S13n, S14n, S19n, S20n, S21n, S22n)은 제1 위상(P1) 및 제2 위상(P2)에 따라 온 상태 및 오프 상태 사이에서 전환될 수 있다. 이에 따라, 후술되는 바와 같이, 제1 캐패시터 쌍(C1p, C1n) 및 제3 캐패시터 쌍(C3p, C3n)은 증폭기(A)의 출력 전압(VOUT)을 샘플링할 수 있고, 제2 캐패시터 쌍(C2p, C2n)은 증폭기(A)의 피드백 캐패시터로서 기능할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 내지 제4 디지털-아날로그 컨버터(DAC1 내지 DAC4)는 2개의 스위치들을 포함할 수 있다. 예를 들면, 제1 디지털-아날로그 컨버터(DAC1)는 하이 레벨 전압(VH)이 인가되는 일단을 가지는 제1 스위치(S1p) 및 로우 레벨 전압(VL)이 인가되는 일단을 가지는 제2 스위치(S2p)를 포함할 수 있다. 제1 디지털-아날로그 컨버터(DAC1)는 1.5 비트의 출력 신호(COUT)에 응답하여, 제1 스위치(S1p) 및 제2 스위치(S2p) 중 하나를 턴-온하고 다른 하나를 턴-오프하거나, 제1 스위치(S1p) 및 제2 스위치(S2p) 둘 다 턴-온하거나, 또는 제1 스위치(S1p) 및 제2 스위치(S2p) 둘 다 턴-오프할 수도 있다. 하이 레벨 전압(VH) 및 로우 레벨 전압(VL) 사이 중간 전압은 공통 모드 전압(VCM)일 수 있고, 이에 따라 제1 디지털-아날로그 컨버터(DAC1)는 출력 신호(COUT)에 응답하여 하이 레벨 전압(VH), 공통 모드 전압(VCM) 및 로우 레벨 전압(VL) 중 하나를 출력할 수 있다. 하이 레벨 전압(VH) 및 로우 레벨 전압(VL) 사이 중간 전압(예컨대, VCM)은, 일부 실시예들에서 제1 스위치(S1p) 및 제2 스위치(S2p)를 모두 턴-온함으로써 생성될 수도 있고, 제1 스위치(S1p) 및 제2 스위치(S2p)를 모두 턴-오프하고 제1 디지털-아날로그 컨버터(DAC1) 및 제2 디지털-아날로그 컨버터(DAC2)의 출력을 (예컨대, 도 6의 스위치(S01)를 턴-온함으로써) 전기적으로 연결함으로써 제1 캐패시터 쌍(C1p, C1n)에 제공될 수도 있다. 일부 실시예들에서, 제1 내지 제4 디지털-아날로그 컨버터(DAC1 내지 DAC4)에 포함된 2개의 스위치들은 제어 신호(CTR)에 따라 모두 턴-오프될 수 있고, 이에 따라 도 6의 재구성가능 회로(60)에서 제1 내지 제4 디지털-아날로그 컨버터(DAC1 내지 DAC4)의 출력들에 접속된 스위치들(S10p, S22p, S10n, S22n)은 생략될 수도 있다.
다시 도 10을 참조하면, 제3 위상(P3)에서 스위치들(S14p, S22p, S14n, S22n) 및 스위치들(S13p, S19p, S13n, S19n)은 오프 상태에 있을 수 있다. 또한, 제3 위상(P3)이 개시된 후 스위치들(S12p, S21p, S12n, S21n) 및 스위치들(S10p, S20p, S10n, S20n)은 턴-온될 수 있고, 스위치들(S12p, S21p, S12n, S21n)은 제3 위상(P3)이 종료하기 전에 오프 상태로 전환될 수 있다. 이에 따라, 시간 t21에서 도 11a의 등가 회로(110a)가 형성될 수 있다. 스위치들(S21p, S21n)이 턴-오프되는 시점에서 제3 캐패시터 쌍(C3p, C3n)은 출력 전압(VOUT)을 샘플링할 수 있다. 제1 캐패시터 쌍(C1p, C1n)에 제1 디지털-아날로그 컨버터(DAC1) 및 제3 디지털-아날로그 컨버터(DAC3)의 출력들, 즉 기준 전압들이 인가될 수 있고, 후술되는 바와 같이, 제1 캐패시터 쌍(C1p, C1n)에 제3 위상(P3)의 이전 위상에서의 출력 전압(VOUT)이 샘플링되어 있었으므로, 제1 캐패시터 쌍(C1p, C1n) 및 제2 캐패시터 쌍(C2p, C2n)에 의해서 [수학식 1]과 같은 동작이 이루어질 수 있다.
제4 위상(P4)이 개시된 후 스위치들(S14p, S22p, S14n, S22n) 및 스위치들(S13p, S19p, S13n, S19n)은 턴-온될 수 있고, 스위치들(S13p, S19p, S13n, S19n)은 제4 위상(P4)이 종료하기 전에 오프 상태로 전환될 수 있다. 또한, 제4 위상(P4)에서 스위치들(S12p, S21p, S12n, S21n) 및 스위치들(S10p, S20p, S10n, S20n)은 오프 상태에 있을 수 있다. 이에 따라, 시간 t22에서 도 11b의 등가 회로(110b)가 형성될 수 있다. 스위치들(S13p, S13n)이 턴-오프되는 시점에서 제1 캐패시터 쌍(C1p, C1n)은 출력 전압(VOUT)을 샘플링할 수 있다. 제3 캐패시터 쌍(C3p, C3n)에 제2 디지털-아날로그 컨버터(DAC2) 및 제4 디지털-아날로그 컨버터(DAC4)의 출력들, 즉 기준 전압들이 인가될 수 있고, 제3 캐패시터 쌍(C3p, C3n)에 제3 위상(P3)에서의 출력 전압(VOUT)이 샘플링되어 있었으므로, 제3 캐패시터 쌍(C3p, C3n) 및 제2 캐패시터 쌍(C2p, C2n)에 의해서 [수학식 1]과 같은 동작이 이루어질 수 있다.
클락 신호(CLK)는 비교기(61)에 제공될 수 있고, 비교기(61)는 클락 신호(CLK)의 상승 에지에 응답하여 출력 신호(COUT)의 값을 업데이트할 수 있다. 순환 주기(PERCYC)는 클락 신호(COUT)의 주기와 일치할 수 있고, 일부 실시예들에서 순환 주기(PERCYC)는 입력 신호(IN)의 주기(PERIN)보다 짧을 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다. 도 6의 재구성가능 회로(60)와 유사하게, 도 12의 재구성가능 회로(120)는 증폭기(A), 제1 캐패시터 쌍(C1p, C1n), 제2 캐패시터 쌍(C2p, C2n), 제3 캐패시터 쌍(C3p, C3n), 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n), 제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4) 및 비교기(121)를 포함할 수 있는 한편, 제4 캐패시터 쌍(C4p, C4n) 및 스위치들(S23p 내지 S26p, S24n 내지 S26n)을 더 포함할 수 있다. 이하에서, 도 12에 대한 설명 중 도 6에 대한 설명과 중복되는 내용은 생략될 것이다.
제4 캐패시터 쌍(C4p, C4n)은 적분 구간에서 증폭기(A)의 피드백 캐패시터로서 추가적으로 기능할 수 있다. 예를 들면, 적분 구간에서 스위치들(S23p, S24p, S23n, S24n)은 온 상태에 있을 수 있고, 스위치들(S25p, S26p, S25n, S26n)은 오프 상태에 있을 수 있다. 이에 따라, 증폭기(A)의 피드백 캐패시턴스는, 제1 위상(P1)에서 "C3p+C4p"일 수 있고, 제2 위상(P2)에서 "C3n+C4n"일 수 있다. 이에 따라, 적분 이득은, 제1 위상(P1)에서 "C1p/(C3p+C4p)"일 수 있고, 제2 위상(P2)에서 "C1n/(C3n+C4n)"일 수 있다. 제4 캐패시터 쌍(C4p, C4n)은 다른 캐패시터들과 동일한 캐패시턴스를 가질 수도 있고, 요구되는 적분 이득에 따라 상이한 캐패시턴스, 예컨대 다른 캐패시터들보다 더 큰 캐패시턴스를 가질 수도 있다.
제4 캐패시터 쌍(C4p, C4n)은, 전술된 바와 같이 적분 구간의 제1 회로(CKT1)에 포함될 수 있는 한편, 샘플링 구간의 제3 회로(CKT3) 및 변환 구간의 제2 회로(CKT2)에는 포함되지 아니할 수 있다. 예를 들면, 샘플링 구간 및 변환 구간에서, 스위치들(S23p, S24p, S23n, S24n)은 오프 상태에 있을 수 있고, 스위치들(S25p, S26p, S25n, S26n)은 온 상태에 있을 수 있다. 이에 따라, 적분 구간의 종료시, 제3 캐패시터 쌍(C3p, C3n)과 같이, 누적된 전압에 대응하는 전하가 제4 캐패시터 쌍(C4p, C4n)에 충전되어 있을 수 있고, 샘플링 구간 개시시 제4 캐패시터 쌍(C4p, C4n)에 충전된 전하는 방전될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 재구성가능 회로의 예시를 나타내는 회로도이다. 도 6의 재구성가능 회로(60)와 유사하게, 도 13의 재구성가능 회로(130)는 증폭기(A), 제1 캐패시터 쌍(C1p, C1n), 제2 캐패시터 쌍(C2p, C2n), 제3 캐패시터 쌍(C3p, C3n), 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n), 제1 내지 제4 디지털-아날로그 변환기(DAC1 내지 DAC4) 및 비교기(131)를 포함할 수 있는 한편, 제5 캐패시터 쌍(C5p, C5n) 및 스위치들(S31p 내지 S33p, S31n 내지 S33n)을 더 포함할 수 있다. 이하에서, 도 13에 대한 설명 중 도 6에 대한 설명과 중복되는 내용은 생략될 것이다.
제5 캐패시터 쌍(C5p, C5n)은 적분 구간에서 증폭기(A)의 입력 오프셋 전압을 보상하기 위하여 사용될 수 있다. 적분 구간에서 증폭기(A)의 입력 오프셋 전압이 누적되는 것을 방지하기 위하여, 제5 캐패시터 쌍(C5p, C5n)에 증폭기(A)의 입력 오프셋 전압이 샘플링될 수 있다. 예를 들면, 도 14, 도 15a 및 도 15b를 참조하여 후술되는 바와 같이, 스위치들(S32p, S33p, S32n, S33n)이 온 상태에 있고 스위치들(S31p, S31n)이 오프 상태에 있을 때, 제5 캐패시터 쌍(C5p, C5n)에 증폭기(A)의 입력 오프셋 전압이 샘플링될 수 있다. 또한, 스위치들(S32p, S33p, S32n, S33n)이 오프 상태에 있고 스위치들(S31p, S31n)이 온 상태에 있을 때, 제5 캐패시터 쌍(C5p, C5n)에 샘플링된 입력 오프셋 전압이 적분 동작에서 보상될 수 있다. 이하에서, 도 14, 도 15a 및 도 15b를 참조하여 증폭기(A)의 입력 오프셋 전압을 보상하는 동작의 예시가 설명될 것이다.
도 14는 본 개시의 예시적 실시예에 따라 적분 구간에서 도 13의 재구성가능 회로(130)의 동작을 나타내는 타이밍도이고, 도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따라 적분 구간에서 도 13의 재구성가능 회로(130)의 등가 회로들을 나타내는 회로도들이다. 구체적으로, 도 14의 타이밍도는 적분 구간에서 입력 신호(IN)의 주기(PERIN) 동안, 입력 전압(VIN), 출력 전압(VOUT) 및 복수의 스위치들(S01, S02, S11p 내지 S22p, S11n 내지 S22n, S31p 내지 S33p, S31n 내지 S33n) 중 일부의 상태들을 시간의 흐름에 따라 나타낸다. 또한, 도 15a의 회로도는 도 14의 제1 위상(P1)에 포함되는 시간 t31에서 재구성가능 회로(130)의 등가 회로(140a)를 나타내고, 도 15b의 회로도는 도 14의 제1 위상(P1)에 포함되는 시간 t32에서 재구성가능 회로(130)의 등가 회로(140b)를 나타낸다. 이하에서, 제1 위상(P1)에서 수행되는 증폭기(A)의 입력 오프셋 보상을 위한 동작이 설명될 것이나, 제2 위상(P2)에서도 증폭기(A)의 입력 오프셋 보상을 위한 동작이 유사하게 수행될 수 있는 점은 이해될 것이다. 이하에서, 도 14, 도 15a 및 도 15b에 대한 설명 중, 도 7, 도 8a 및 도 8b에 대한 설명과 중복되는 내용은 생략될 것이다.
도 14를 참조하면, 제1 위상(P1)이 개시하기 전에 스위치들(S31p, S31n)이 턴-오프될 수 있고, 제1 위상(P1) 개시시 스위치들(S32p, S33p, S32n, S33n)이 턴-온될 수 있다. 이에 따라, 시간 t31에서 도 15a의 등가 회로(150a)가 형성될 수 있다. 스위치들(S31p, S33p, S32n, S33n)이 턴-오프되는 시점에서 제5 캐패시터 쌍(C5p, C5n)은 증폭기(A)의 입력 오프셋 전압을 샘플링할 수 있다.
스위치들(S31p, S33p, S32n, S33n)이 오프 상태로 전환된 후, 스위치들(S31p, S31n)이 턴-온될 수 있다. 이에 따라, 시간 t32에서 도 15b의 등가 회로(150b)가 형성될 수 있다. 제5 캐패시터 쌍(C5p, C5n)에 증폭기(A)가 입력 오프셋 전압이 샘플링되었으므로, 증폭기(A)의 샘플링된 입력 오프셋 전압이 적분 동작에서 보상될 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 전단 회로의 예시를 나타내는 블록도이고, 도 17은 본 개시의 예시적 실시예에 따라 도 16의 전단 회로(160)의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 16의 블록도는 리셋 신호(RST)를 수신하는 전위 증폭기(161) 및 재구성가능 회로(162)를 포함하는 전단 회로(160)를 나타내고, 도 17의 타이밍도는, 도 16의 재구성가능 회로(162)가 도 13의 재구성가능 회로(130)에 대응할 때, 적분 구간에서 입력 신호(IN)의 주기(PERIN) 동안 리셋 신호(RST), 입력 전압(VIN) 및 복수의 스위치들(S31p 내지 S33p, S31n 내지 S33n)의 상태들을 시간의 흐름에 따라 나타낸다. 이하에서, 도 16 및 도 17에 대한 설명 중 도 13, 도 14, 도 15a 및 도 15b에 대한 설명과 중복되는 내용은 생략될 것이다.
일부 실시예들에서, 전위 증폭기(161)는 매 위상 마다 리셋될 수 있다. 예를 들면, 도 1a의 컨트롤러(12_1a)는 제어 신호(CTR)뿐만 아니라 리셋 신호(RST)를 생성할 수 있고, 리셋 신호(RST)는 도 17에 도시된 바와 같이, 제1 위상(P1)에 포함된 제1 리셋 구간(R1) 및 제2 위상(P2)에 포함된 제2 리셋 구간(R2)에서 활성화될 수 있다. 전위 증폭기(161)는 비활성화된, 예컨대 로우 레벨의 리셋 신호(RST)에 응답하여, 도면들을 참조하여 전술된 바와 같이, 변동하는 입력 전압(VIN)을 가지는 입력 신호(IN)를 생성할 수 있다. 다른 한편으로, 전위 증폭기(161)는 활성화된, 예컨대 하이 레벨의 리셋 신호(RST)에 응답하여, 입력 신호(IN)를 초기화활 수 있다. 예를 들면, 도 17에 도시된 바와 같이, 제1 리셋 구간(R1)에서 입력 전압(VIN)은 상대적으로 높은 제1 전압(V1)으로 초기화될 수 있고, 제2 리셋 구간(R2)에서 입력 전압(VIN)은 상대적으로 낮은 제2 전압(V2)으로 초기화될 수 있다.
일부 실시예들에서, 증폭기(A)의 입력 오프셋 전압을 샘플링하는 동작은 입력 전압(VIN)이 초기화되는 리셋 구간에서 수행될 수 있다. 예를 들면, 도 17에 도시된 바와 같이, 제1 리셋 구간(R1)을 포함하는 구간에서 스위치들(S31p, S31n)이 오프 상태일 수 있고, 제1 리셋 구간(R1)에서 스위치들(S32p, S33p, S32n, S33n)이 온 상태일 수 있다. 유사하게, 제1 리셋 구간(R1)을 포함하는 구간에서 스위치들(S31p, S31n)이 오프 상태일 수 있고, 제1 리셋 구간(R1)에서 스위치들(S32p, S33p, S32n, S33n)이 온 상태일 수 있다. 리셋 구간에서 입력 전압(VIN)은 터치와 무관하게 일정한 레벨을 가질 수 있으므로, 증폭기(A)의 입력 오프셋 전압이 정확하게 샘플링될 수 있다.
도 18은 본 개시의 예시적 실시예에 따라 터치 처리 회로의 동작의 예시를 나타내는 순서도이다. 도 5와 유사하게, 적분 구간에서 단계 S10', 단계 S30' 및 단계 S50'이 수행될 수 있고, 샘플링 구간에서 단계 S70'이 수행될 수 있으며, 변환 구간에서 단계 S90'이 수행될 수 있는 한편, 추가적으로, 도 18에 도시된 바와 같이, 적분 구간 및 샘플링 구간 사이에서 단계 S60이 수행될 수 있다. 이하에서, 도 18에 대한 설명 중 도 5에 대한 설명과 중복되는 내용은 생략될 것이며, 도 18은 도 1a 및 도 2를 참조하여 설명될 것이다.
적분 구간이 종료된 후, 단계 S60에서 전위 증폭기(21)를 디스에이블하는 동작이 수행될 수 있다. 도면들을 참조하여 전술된 바와 같이, 적분 구간에 후속하는 샘플링 구간 및 변환 구간에서 입력 신호(IN)는 사용되지 아니할 수 있고, 이에 따라 샘플링 구간 및 변환 구간에서 전위 증폭기(21)가 디스에이블될 수 있다. 예를 들면, 컨트롤러(12_1a)는 입력 신호(IN)가 재구성가능 회로(22)에 전달되는 것을 차단하거나 전위 증폭기(21)에 공급되는 전력을 차단함으로써 전위 증폭기(21)를 디스에이블할 수 있다. 이에 따라, 적분 구간에 후속하는 구간들, 특히 변환 구간에서 입력 신호(IN) 및 전위 증폭기(21)에 의해서 유발되는 노이즈가 제거될 수 있고, 순환 아날로그-디지털 변환의 정확도가 향상될 수 있다. 일부 실시예들에서, 단계 S60에서 전위 증폭기(21)뿐만 아니라, 도 1a의 복수의 송신 신호들(TXs)을 생성하는 회로가 디스에이블될 수도 있고, 복수의 제1 채널들(CH1s)이 디스에이블될 수도 있다.
도 19는 본 개시의 예시적 실시예에 따른 시스템(190)을 나타내는 블록도이다. 도 19에 도시된 바와 같이, 시스템(190)은 CPU(191), 메모리(192), 네트워크 인터페이스(193), 터치 패널(194), 디스플레이 패널(195) 및 터치 DDI(display driver IC)(196)를 포함할 수 있다. 일부 실시예들에서, 도 19에 도시된 바와 상이하게, CPU(191)와 시스템(190)의 다른 구성요소들은 버스를 통해서 통신가능하게 상호연결될 수도 있다.
CPU(191)는 메모리(192) 또는 CPU(191)에 포함된 메모리에 저장된 명령어들을 실행함으로써 시스템(190)의 전반적인 동작이 제어할 수 있다. 예를 들면, CPU(191)는 이미지 데이터를 터치 DDI(196)에 제공할 수 있고, 디스플레이 패널(195)에 출력된 이미지 및 검출된 터치에 기초하여 외부 입력을 인식할 수 있으며, 외부 입력에 응답하여 미리 정해진 적어도 하나의 기능을 수행할 수 있다. 일부 실시예들에서, CPU(191)는 프로세서, 버스, 기능 블록을 포함하는 시스템-온-칩(SoC)일 수도 있고, 어플리케이션 프로세서(application processor; AP)로서 지칭될 수도 있다.
메모리(192)는 CPU(191)에 의해서 엑세스될 수 있고, 예컨대 비휘발성 메모리로서 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power DDR) SDRAM, GDDR(Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
네트워크 인터페이스(193)는 시스템(190) 외부의 네트워크에 대한 인터페이스를 CPU(191)에 제공할 수 있다. 예를 들면, 네트워크 인터페이스(193)는 유선 또는 무선 네트워크에 접속할 수 있고, 네트워크로부터 수신되는 신호를 CPU(191)에 전달하거나, CPU(191)로부터 수신된 신호를 네트워크에 전송할 수 있다.
터치 DDI(196)는 적어도 하나의 칩으로서 구현될 수 있고, 예컨대 동일 기한 상에 형성되는 단일 칩으로 구현될 수 있다. 도 19에 도시된 바와 같이, 터치 DDI(196)는 터치 패널(194)을 제어하기 위한 구성요소로서 아날로그 프론트-엔드(196_1) 및 터치 컨트롤러(196_2)를 포함할 수 있고, 디스플레이 패널(195)을 제어하기 위한 구성요소로서 출력 드라이버(196_3) 및 디스플레이 컨트롤러(196_4)를 포함할 수 있다. 아날로그 프론트-엔드(196_1) 및 터치 컨트롤러(196_2)는 터치 처리 회로로서 총괄적으로 지칭될 수 있다. 터치 패널(194)은 디스플레이 패널(195) 상에 배치될 수 있고, 디스플레이 패널(195)이 출력하는 빛을 투과시킬 수 있으며, 터치 패널(194) 및 디스플레이 패널(195)은 총괄적으로 터치 스크린으로서 지칭될 수 있다.
아날로그 프론트-엔드(196_1)는 터치 패널(194)에 송신 신호(TX)를 제공할 수 있고, 터치 패널(194)로부터 수신 신호(RX)를 수신할 수 있다. 아날로그 프론트-엔드(196_1)는 본 개시의 예시적 실시예에 따른 복수의 전단 회로들을 포함할 수 있고, 이에 따라 향상된 정확도 및 감소된 비용으로 터치가 검출될 수 있다. 터치 컨트롤러(196_2)는 아날로그 프론트-엔드(196_1)가 제공하는 디지털 신호에 기초하여 터치를 검출할 수 있고, 터치에 관한 정보를 포함하는 신호를 CPU(191)에 제공할 수 있다.
디스플레이 컨트롤러(196_4)는 CPU(191)가 제공하는 이미지 데이터를 이미지를 디스플레이 패널(195)에 표시하기 위한 신호로 변환할 수 있고, 출력 드라이버(196_3)는 디스플레이 컨트롤러(196_4)의 제어 하에서 디스플레이 출력 신호(DIS_OUT)를 출력할 수 있다. 도 19에 도시된 바와 같이, 디스플레이 컨트롤러(196_4)는 터치 컨트롤러(196_2)와 통신할 수 있다. 예를 들면, 디스플레이 컨트롤러(196_4)는 디스플레이 타이밍에 관한 정보를 포함하는 신호를 터치 컨트롤러(196_2)에 제공할 수도 있고, 터치 컨트롤러(196_2)는 동작 모드에 관한 정보, 예컨대 대기 모드의 진입 여부에 관한 정보를 포함하는 신호를 디스플레이 컨트롤러(196_4)에 제공할 수도 있다.
일부 실시예들에서, 터치 DDI(196)는 터치 컨트롤러(196_2) 및/또는 디스플레이 컨트롤러(196_4)에 의해서 엑세스되는 메모리를 포함할 수 있고, 아날로그 프론트-엔드(196_1) 및 출력 드라이버(196_3)에 전력을 제공하는 전력 공급 회로를 더 포함할 수 있다. 또한, 일부 실시예들에서, 도 19에 도시된 바와 상이하게, 터치 컨트롤러(196_2) 및 디스플레이 컨트롤러(196_4)는 독립적인 인터페이스(예컨대, LoSSI, I2C 등)를 통해서 CPU(191)와 통신할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 터치에 따라 변동하는 입력 신호를 처리하도록 구성된 전단(front-end) 회로로서,
    선택적으로 접속되는 양단을 각각 가지는 복수의 스위치들;
    제1 위상 및 제2 위상 사이 상기 입력 신호의 편차가 누적되는 적분 구간 및 누적된 편차가 디지털 신호로 변환되는 변환 구간 동안 동작하도록 구성된 증폭기;
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 적분 구간 동안 상기 입력 신호를 샘플링하고 상기 변환 구간 동안 상기 증폭기의 출력 전압을 샘플링 하도록 구성된 제1 캐패시터;
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 적분 구간 동안 공통 모드 전압을 가상 접지로서 상기 증폭기에 제공하고 상기 변환 구간 동안 상기 증폭기의 피드백 캐패시터로서 기능하도록 구성된 제2 캐패시터; 및
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 적분 구간 동안 상기 피드백 캐패시터로서 기능하고 상기 변환 구간 동안 상기 출력 전압을 샘플링하도록 구성된 제3 캐패시터를 포함하는 전단 회로.
  2. 청구항 1에 있어서,
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 적분 구간 동안 상기 피드백 캐패시터로서 기능하도록 구성된 제4 캐패시터를 더 포함하는 전단 회로.
  3. 청구항 1에 있어서,
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 적분 구간 동안 상기 제1 캐패시터가 상기 입력 신호를 샘플링하기 전 상기 증폭기의 입력 오프셋 전압을 샘플링하도록 구성된 제5 캐패시터를 더 포함하는 전단 회로.
  4. 청구항 1에 있어서,
    상기 출력 전압을 적어도 하나의 기준 레벨과 비교하도록 구성된 비교기; 및
    상기 비교기의 출력 신호에 따라 변동하는 레벨을 가지는 기준 전압을 출력하도록 구성된 디지털-아날로그 변환기를 더 포함하고,
    상기 복수의 스위치들 중 적어도 일부에 의해서, 상기 변환 구간 동안 상기 증폭기, 상기 제1 캐패시터, 상기 제2 캐패시터, 상기 제3 캐패시터, 상기 비교기 및 상기 디지털-아날로그 변환기는 순환(cyclic) 아날로그-디지털 변환기로서 동작하도록 구성되는 것을 특징으로 하는 전단 회로.
  5. 청구항 1에 있어서,
    상기 제1 캐패시터, 상기 제2 캐패시터 및 상기 제3 캐패시터는 동일한 캐패시턴스를 가지는 것을 특징으로 하는 전단 회로.
  6. 증폭기, 제1 캐패시터, 제2 캐패시터, 제3 캐패시터 및 선택적으로 접속되는 양단을 각각 가지는 복수의 스위치들을 포함하고, 터치에 따라 변동하는 입력 신호를 처리하도록 구성된 전단(front-end) 회로; 및
    상기 전단 회로가, 적분 구간 동안 제1 위상 및 제2 위상 사이 상기 입력 신호의 편차를 누적하는 제1 회로 및 변환 구간 동안 누적된 편차를 디지털 신호로 변환하는 제2 회로를 형성하도록, 상기 복수의 스위치들을 제어하도록 구성된 컨트롤러를 포함하는 터치 처리 회로.
  7. 청구항 6에 있어서,
    상기 컨트롤러는, 상기 적분 구간 동안, 상기 제1 캐패시터가 상기 제1 위상 또는 상기 제2 위상에서 상기 입력 신호를 샘플링하고, 상기 제2 캐패시터가 상기 제1 위상 및 상기 제2 위상에서 상기 증폭기의 공통 모드 전압을 가상 접지로서 제공하고, 상기 제3 캐패시터가 상기 증폭기의 피드백 캐패시터로서 기능하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  8. 청구항 7에 있어서,
    제4 캐패시터를 더 포함하고,
    상기 컨트롤러는, 상기 적분 구간 동안, 상기 제4 캐패시터가 상기 증폭기의 피드백 캐패시터로서 기능하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  9. 청구항 7에 있어서,
    제5 캐패시터를 더 포함하고,
    상기 컨트롤러는, 상기 적분 구간 동안, 상기 제1 캐패시터가 상기 입력 신호를 샘플링하기 전에 상기 제5 캐패시터가 상기 증폭기의 입력 오프셋 전압을 샘플링하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  10. 청구항 9에 있어서,
    상기 제1 위상 및 상기 제2 위상은, 상기 입력 신호가 초기화되는 리셋 구간을 각각 포함하고,
    상기 컨트롤러는, 상기 리셋 구간 동안, 상기 제5 캐패시터가 상기 입력 오프셋 전압을 샘플링하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  11. 청구항 6에 있어서,
    상기 전단 회로는,
    상기 증폭기의 출력 전압을 적어도 하나의 기준 레벨과 비교하도록 구성된 비교기; 및
    상기 비교기의 출력 신호에 따라 변동하는 레벨을 가지는 기준 전압을 출력하도록 구성된 디지털-아날로그 변환기를 더 포함하고,
    상기 제2 회로는, 상기 비교기 및 상기 디지털-아날로그 변환기를 포함하는 순환(cyclic) 아날로그-디지털 변환기로서 동작하도록 구성되는 것을 특징으로 하는 터치 처리 회로.
  12. 청구항 11에 있어서,
    상기 컨트롤러는, 상기 변환 구간 동안, 상기 제1 캐패시터 및 상기 제3 캐패시터에 상기 출력 전압 및 상기 기준 전압이 교번적으로 인가되고, 상기 제2 캐패시터가 상기 증폭기의 피드백 캐패시터로서 기능하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  13. 청구항 11에 있어서,
    상기 컨트롤러는, 상기 변환 구간 동안, 상기 입력 신호의 상기 제1 위상 및 상기 제2 위상을 포함하는 주기와 상이한 주기로 상기 순환 아날로그-디지털 변환기가 동작하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  14. 청구항 6에 있어서,
    상기 컨트롤러는, 상기 증폭기, 상기 제1 캐패시터, 상기 제2 캐패시터 및 상기 제3 캐패시터를 포함하는 제3 회로로서, 상기 적분 구간 및 상기 변환 구간 사이 샘플링 구간 동안 상기 누적된 편차를 샘플링하는 상기 제3 회로를 형성하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  15. 청구항 14에 있어서,
    상기 컨트롤러는, 상기 샘플링 구간 동안, 상기 제1 캐패시터 및 상기 제3 캐패시터가 상기 누적된 편차를 샘플링하고, 상기 제2 캐패시터가 상기 증폭기의 피드백 캐패시터로서 기능하도록, 상기 복수의 스위치들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  16. 청구항 6에 있어서,
    상기 전단 회로는, 상기 터치에 따른 캐패시턴스 변동에 기초하여 상기 입력 신호를 생성하도록 구성된 전위 증폭기(pre-amplifier)를 더 포함하고,
    상기 컨트롤러는, 상기 변환 구간 동안 상기 전위 증폭기를 디스에이블하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  17. 청구항 6에 있어서,
    상기 제1 캐패시터, 상기 제2 캐패시터 및 상기 제3 캐패시터는 동일한 캐패시턴스를 가지는 것을 특징으로 하는 터치 처리 회로.
  18. 청구항 6에 있어서,
    상기 전단 회로를 포함하고, 상기 터치에 따라 캐패시턴스가 변동하는 센서 어레이와 복수의 수신 채널들을 통해서 각각 연결된, 복수의 전단 회로들을 포함하고,
    상기 컨트롤러는, 상기 복수의 전단 회로들을 제어하도록 구성된 것을 특징으로 하는 터치 처리 회로.
  19. 터치에 따라 변동하는 캐패시턴스에 기초하여 상기 터치를 검출하도록 구성된 터치 처리 회로로서,
    증폭기, 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터 및 복수의 스위치들을 포함하고, 적분 구간 동안 상기 캐패시턴스의 변동에 기초하여 입력 신호를 생성하고, 제1 위상 및 제2 위상 사이 상기 입력 신호의 편차를 누적하도록 구성되고, 변환 구간 동안, 상기 누적된 편차를 디지털 신호로 변환하도록 구성된 전단(front-end) 회로; 및
    상기 적분 구간 및 상기 변환 구간에서 상기 증폭기, 상기 제1 캐패시터, 상기 제2 캐패시터 및 상기 제3 캐패시터가 공유되도록, 상기 복수의 스위치들을 제어하도록 구성된 컨트롤러를 포함하는 터치 처리 회로.
  20. 청구항 19에 있어서,
    상기 전단 회로는,
    상기 증폭기의 출력 전압을 적어도 하나의 기준 레벨과 비교하도록 구성된 비교기; 및
    상기 비교기의 출력 신호에 따라 변동하는 레벨을 가지는 기준 전압을 출력하도록 구성된 디지털-아날로그 변환기를 더 포함하고,
    상기 전단 회로는, 상기 비교기 및 상기 디지털-아날로그 변환기를 포함하는 순환(cyclic) 아날로그-디지털 변환기로서 동작하도록 구성되는 것을 특징으로 하는 터치 처리 회로.
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