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KR20200082323A - 반도체 메모리 장치의 컨트롤러 및 그 동작 방법 - Google Patents

반도체 메모리 장치의 컨트롤러 및 그 동작 방법 Download PDF

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KR20200082323A
KR20200082323A KR1020180172800A KR20180172800A KR20200082323A KR 20200082323 A KR20200082323 A KR 20200082323A KR 1020180172800 A KR1020180172800 A KR 1020180172800A KR 20180172800 A KR20180172800 A KR 20180172800A KR 20200082323 A KR20200082323 A KR 20200082323A
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Abstract

컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 캐시 버퍼, 요청 분석부 및 캐시 제어부를 포함한다. 상기 캐시 버퍼는 캐시 데이터를 저장한다. 상기 요청 분석부는 호스트로부터 수신된 리드 요청에 기초하여, 요청 정보를 생성한다. 상기 캐시 제어부는 상기 요청 정보에 기초하여, 상기 캐시 버퍼에 저장된 캐시 데이터의 퇴거 정책을 결정한다.

Description

반도체 메모리 장치의 컨트롤러 및 그 동작 방법 {CONTROLLER FOR SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 캐시 버퍼를 효율적으로 사용할 수 있는 컨트롤러 및 그동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 캐시 버퍼, 요청 분석부 및 캐시 제어부를 포함한다. 상기 캐시 버퍼는 캐시 데이터를 저장한다. 상기 요청 분석부는 호스트로부터 수신된 리드 요청에 기초하여, 상기 리드 요청에 대응하는 데이터의 크기에 관한 정보를 포함하는 요청 정보를 생성한다. 상기 캐시 제어부는 상기 데이터의 크기에 기초하여, 상기 캐시 버퍼에 저장된 캐시 데이터의 퇴거 정책을 결정한다.
본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법에 의하여, 반도체 메모리 장치의 동작을 제어한다. 상기 동작 방법은 호스트로부터 데이터의 리드 요청을 수신하는 단계, 상기 수신한 리드 요청에 대응하는 데이터의 크기에 기초하여, 캐시 버퍼의 퇴거 정책을 결정하는 단계 및 상기 결정된 퇴거 정책에 기초하여, 상기 캐시 버퍼에 저장된 캐시 데이터의 일부를 삭제하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 메모리 시스템은 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들에 데이터를 저장한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어하고, 상기 복수의 메모리 셀들에 저장된 데이터의 적어도 일부를 캐시 데이터로서 저장한다. 상기 컨트롤러는 호스트로부터 리드 요청을 수신하고, 상기 리드 요청에 대응하는 데이터의 크기에 기초하여 상기 캐시 데이터를 퇴거 시킨다.
본 발명의 실시 예에 의하면, 캐시 버퍼를 효율적으로 사용할 수 있는 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 8은 도 7의 캐시 버퍼(240)에 저장되는 데이터의 예시를 나타내는 도면이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 보다 상세히 나타내는 도면이다.
도 11은 도 10의 단계(S230)의 예시적인 실시 예를 나타내는 도면이다.
도 12a 내지 도 12d는 LRU 알고리즘에 따른 캐시 버퍼의 관리를 설명하기 위한 캐시 정보 테이블을 예시적으로 나타내는 도면이다.
도 13a 내지 도 13d는 캐시-사용 카운트(Cache-Used Count) 알고리즘에 따른 캐시 버퍼의 관리를 설명하기 위한 캐시 정보 테이블을 예시적으로 나타내는 도면이다.
도 14a 내지 도 14g는 대용량의 데이터 리드 시, LRU 알고리즘에 따라 캐시 데이터를 퇴거시키는 경우 발생하는 상황을 설명하기 위한 도면들이다.
도 15a 내지 도 15f는 본 발명의 실시 예들에 따른 컨트롤러 및 그 동작 방법에 의해 캐시 버퍼(240)의 데이터를 제어하는 과정을 설명하기 위한 도면들이다.
도 16은 도 2의 반도체 메모리 장치 및 도 7의 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 동작한다. 보다 구체적으로, 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 컨트롤러(200)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
컨트롤러(200)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 컨트롤러(200)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 컨트롤러(200)로 출력한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트 사이에 연결된다. 컨트롤러(200)는 호스트와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 컨트롤러(200)는 호스트의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비 트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 요청 분석부(210), 커맨드 생성부(220), 캐시 제어부(230), 캐시 버퍼(240), 데이터 출력부(250) 및 데이터 수신부(260)를 포함할 수 있다. 요청 분석부(210)는 호스트로부터 수신한 요청들(RQs)을 분석하여 커맨드 제어 신호(C_CMD)를 생성할 수 있다. 커맨드 생성부(220)는 커맨드 제어 신호(C_CMD)에 기초하여 커맨드들(CMDs)을 생성할 수 있다. 커맨드들(CMDs)은 반도체 메모리 장치(100)로 전달된다. 이에 따라, 반도체 메모리 장치(100)는 호스트로부터의 요청(RQs)에 대응하는 동작을 수행할 수 있다.
메모리 시스템(1000)의 리드 성능을 향상시키기 위해, 컨트롤러(200)는 캐시 버퍼(240)를 포함할 수 있다. 캐시 버퍼(240)는 동작 속도가 빠른 랜덤 액세스 메모리로 구성될 수 있으며, 반도체 메모리 장치(100)에 저장되어 있는 데이터 중 일부를 저장할 수 있다. 호스트로부터 수신한 요청이 리드 요청인 경우, 해당 리드 요청에 대응하는 데이터가 캐시 버퍼(240)에 저장되어 있는 경우, 메모리 컨트롤러는 이에 대응하는 리드 커맨드를 생성하지 않는다. 대신에, 캐시 버퍼(240)에 저장되어 있는 데이터, 즉 캐시 데이터를 호스트로 전달한다. 이 경우 메모리 시스템(1000)의 리드 속도가 대폭 향상될 수 있다.
호스트로부터 리드 요청을 수신한 경우, 요청 분석부(210)는 이에 대응하는 요청 정보(Inf_RQ)를 생성하여 캐시 제어부(230)로 전달할 수 있다.
캐시 제어부(230)는 캐시 버퍼(240)의 동작을 제어할 수 있다. 캐시 버퍼(240)의 동작을 제어하기 위해 캐시 제어부(230)는 캐시 제어 신호(C_CACHE)를 생성하여 캐시 버퍼로 전달할 수 있다. 요청 분석부(210)로부터 수신한 요청 정보(Inf_RQ)에 기초하여, 캐시 제어부(230)는 해당 리드 요청에 대응하는 데이터가 캐시 버퍼(240)에 저장되어 있는지 여부를 판단할 수 있다. 리드 요청에 대응하는 데이터가 캐시 버퍼(240)에 저장되어 있는 경우, 캐시 제어부(230)는 캐시 제어 신호(C_CACHE)를 통해 해당 캐시 데이터(C_DATA)를 출력하도록 캐시 버퍼(240)를 제어한다. 캐시 버퍼(240)가 출력한 캐시 데이터(C_DATA)는 데이터 출력부(250)로 전달된다. 데이터 출력부(250)는 수신한 캐시 데이터(C_DATA)를 호스트로 전달한다.
리드 요청에 대응하는 데이터가 캐시 버퍼(240)에 저장되어 있지 않은 경우, 커맨드 생성부(220)가 이에 대응하는 리드 커맨드를 생성할 것이다. 생성된 리드 커맨드는 반도체 메모리 장치(100)로 전달되며, 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 리드 동작을 수행할 수 있다. 리드 동작의 결과인 리드 데이터(R_DATA)는 반도체 메모리 장치(100)로부터 컨트롤러(200)의 데이터 수신부(260)로 전달된다. 데이터 수신부(260)는 수신된 리드 데이터(R_DATA)를 데이터 출력부(250)로 전달한다. 데이터 출력부(250)는 수신한 리드 데이터(R_DATA)를 호스트로 전달한다.
한편, 데이터 수신부(260)는 수신한 리드 데이터(R_DATA)를 캐시 버퍼(240)로 전달할 수 있다. 캐시 버퍼(240)는 수신한 리드 데이터(R_DATA)를 캐싱하기 위해 이를 저장할 것이다. 즉, 수신한 리드 데이터(R_DATA)는 캐시 데이터(C_DATA)로서 캐시 버퍼(240)에 저장된다.
도 8은 도 7의 캐시 버퍼(240)에 저장되는 데이터의 예시를 나타내는 도면이다. 도 8을 참조하면, 캐시 버퍼(240)는 캐시 정보 테이블(241) 및 캐시 데이터(243)를 포함할 수 있다. 캐시 데이터(243)는 실제로 캐시 버퍼(240)에 캐싱되는 데이터일 수 있다. 캐시 데이터(243)는 복수의 데이터 세그먼트들을 포함할 수 있다.
캐시 정보 테이블(241)은 캐시 데이터(243)의 메타 데이터로서, 캐시 데이터(243)를 관리하기 위한 정보를 포함할 수 있다. 예를 들어, 캐시 정보 테이블(241)은 캐시 데이터(243)에 포함된 복수의 데이터 세그먼트들을 식별하기 위한 데이터를 포함할 수 있다.
한편, 캐시 정보 테이블은 캐시 데이터의 사용 기록에 관한 정보를 포함할 수 있다. 예를 들어, 캐시 정보 테이블(241)은 캐시 데이터(243)에 포함된 복수의 데이터 세그먼트들의 LRU(Least Recently Used) 우선 순위를 나타내는 데이터를 포함할 수 있다. 상기 LRU 우선 순위는, 각 캐시 데이터가 마지막으로 사용된 시점에 의해 결정될 수 있다. 즉, 사용된지 오래된 캐시 데이터의 LRU 우선 순위는 높고, 사용된지 얼마 지나지 않은 캐시 데이터의 LRU 우선 순위는 낮다. 또한, 캐시 정보 테이블(241)은 캐시 데이터(243)에 포함된 복수의 데이터 세그먼트들의 캐시 사용 카운트(Cache Used Count)를 나타내는 데이터를 포함할 수 있다. 캐시 정보 테이블(241)에 대해서는 도 12a 내지 도 15f를 참조하여 후술하기로 한다.
도 8에서 캐시 정보 테이블(241)은 캐시 버퍼(240)에 저장되는 것으로 도시되어 있으나, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 예를 들어, 캐시 정보 테이블(241)은 캐시 제어부(230)에 저장될 수도 있다.
도 7에 도시된 바에 의하면, 반도체 메모리 장치(100)로부터 리드 데이터(R_DATA)를 수신하는 경우, 수신된 리드 데이터(R_DATA)가 캐시 버퍼(240)에 캐싱될 수 있다. 그러나 캐시 버퍼(240)의 용량이 제한적이기 때문에, 캐시 버퍼(240)가 캐시 데이터(C_DATA)로 가득 찬 경우, 추가적인 리드 데이터(R_DATA)의 캐싱을 위해서는 캐시 데이터(C_DATA)의 일부를 캐시 버퍼(240)에서 퇴거(evict)시켜야 한다. 이를 위해서 캐시 버퍼(240)에 저장된 캐시 데이터(C_DATA) 중 어느 데이터를 퇴거 대상인 희생 캐시 데이터로 결정할 것인지가 중요하다. 희생 캐시 데이터를 결정하는 정책을 캐시 관리 정책이라고 하며, 다양한 방식에 따른 캐시 관리 정책이 존재한다.
예를 들어, 캐시 관리 정책의 하나로서 캐시 버퍼(240)에 저장된 여러 캐시 데이터 중 사용한지 가장 오래된 캐시 데이터를 희생 캐시 데이터로 결정하는 LRU (Least Recently Used) 알고리즘이 있다. 또한, 캐시 관리 정책의 하나로서 캐시 버퍼(240)에 저장된 여러 캐시 데이터 중 가장 최근에 사용된 캐시 데이터를 희생 캐시 데이터로 결정하는 MRU (Most Recently Used) 알고리즘이 있다. 또한, 캐시 관리 정책의 하나로서 캐시 버퍼(240)에 저장된 여러 캐시 데이터 중 저장된 지 가장 오래된 캐시 데이터를 희생 캐시 데이터로 결정하는 FIFO (First-In, First-Out) 알고리즘이 있다. 한편, 캐시 관리 정책의 하나로서 캐시 버퍼(240)에 저장된 여러 캐시 데이터 중 사용 빈도가 가장 낮은 캐시 데이터를 희생 캐시 데이터로 결정하는 LFU (Least Frequently Used) 알고리즘이 있다. 또한, 캐시 관리 정책의 하나로서 캐시 버퍼(240)에 저장된 여러 캐시 데이터 중 사용 횟수가 가장 적은 캐시 데이터를 희생 캐시 데이터로 결정하는 캐시-사용 카운트 (Cache-Used Count) 알고리즘이 있다.
데이터 캐싱의 특징과 관련하여, 사용한지 가장 오래된 캐시 데이터는 앞으로도 사용될 가능성이 낮을 수 있다. 이에 따라, 캐시 관리 정책으로서 LRU 알고리즘이 널리 사용된다. 그러나 몇몇 상황에서, LRU 알고리즘에 따라 캐시 버퍼를 관리하는 경우 비효율이 발생할 수 있다.
본 발명의 실시 예들에 따른 컨트롤러 및 이의 동작 방법에 의하면, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기에 따라 캐시 관리 정책을 상이하게 결정할 수 있다. 예를 들어, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기가 미리 결정된 기준값보다 큰 경우, 캐시-사용 카운트 알고리즘을 이용하여 희생 캐시 데이터를 결정하고, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기가 미리 결정된 기준값보다 작거나 같은 경우 LRU 알고리즘을 이용하여 희생 캐시 데이터를 결정할 수 있다. 이와 같은 방식에 의할 경우, 통상적인 작은 사이즈의 데이터가 리드된 경우에는 LRU 알고리즘에 따라 사용한지 가장 오래된 캐시 데이터를 퇴거하되, 동영상 파일과 같은 대용량의 데이터가 연속적으로 리드되는 경우에는 캐시-사용 카운트 알고리즘에 따라 사용 횟수가 가장 낮은 캐시 데이터를 퇴거하도록 하여 기존의 캐시 데이터가 캐시 버퍼에서 모두 삭제되는 상황을 방지하도록 한다. 이에 따라 메모리 시스템의 캐시 성능이 향상된다. 실시 예에 따라, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기가 미리 결정된 기준값보다 큰 경우 캐시-사용 카운트 알고리즘 대신 LFU 알고리즘 또는 MLU 알고리즘이 사용될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은, 호스트로부터 데이터의 리드 요청을 수신하는 단계(S110), 수신한 리드 요청에 기초하여, 캐시 버퍼의 퇴거 정책을 결정하는 단계(S130) 및 결정된 퇴거 정책에 기초하여, 캐시 버퍼를 업데이트하는 단계(S150)를 포함한다.
단계(S110)에서는 호스트로부터 데이터의 리드 요청을 수신한다. 단계(S110)는 컨트롤러(200)의 요청 분석부(210)에 의해 수행될 수 있다. 수신한 리드 요청에 기초하여, 반도체 메모리 장치(100)로 리드 커맨드가 전달될 수 있다. 이후에 반도체 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다. 리드 데이터가 수신된 때에 컨트롤러(200)의 캐시 버퍼(240)의 용량이 부족한 경우, 캐시 데이터 중 퇴거 대상이 되는 희생 캐시 데이터를 결정하여야 한다.
단계(S130)에서는 수신한 리드 요청에 기초하여, 캐시 버퍼의 퇴거 정책을 결정한다. 단계(S130)는 컨트롤러(200)의 캐시 제어부(230)에 의해 수행될 수 있다. 호스트로부터 수신되는 리드 요청은 리드될 데이터의 논리 주소 및 데이터 크기에 관한 정보를 포함할 수 있다. 요청 분석부(210)는 리드될 데이터의 크기에 관한 정보를 포함하는 요청 정보(Inf_RQ)를 캐시 제어부(230)로 전달할 수 있다. 캐시 제어부(230)는 요청 정보(Inf_RQ)에 포함된 데이터 크기에 관한 정보에 기초하여 캐시 버퍼의 퇴거 정책을 결정할 수 있다.
단계(S150)에서, 결정된 퇴거 정책에 기초하여 캐시 버퍼(240)를 업데이트할 수 있다. 결정된 퇴거 정책에 따라 희생 캐시 데이터가 선택되고, 선택된 희생 캐시 데이터는 캐시 버퍼(240)로부터 퇴거된다(evicted). 희생 캐시 데이터가 퇴거된 이후에, 반도체 메모리 장치(100)로부터 수신된 리드 데이터가 캐시 버퍼(240)에 저장된다.
도 9에 도시된 실시 예는, 본 발명의 실시 예에 따라 캐시 버퍼의 퇴거 정책을 결정하는 특징을 중심적으로 나타낸 도면이다. 한편, 본 발명의 실시 예에 따른 캐시 버퍼의 퇴거 정책을 결정하는 특징을 포함하는 캐시 버퍼의 전체적인 관리 방법에 대해서는 도 10을 참조하여 설명하기로 한다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 보다 상세히 나타내는 도면이다. 이하에서는 도 7 및 도 10을 함께 참조하여 본 발명의 실시 예를 설명하기로 한다.
단계(S210)에서, 컨트롤러(200)의 요청 분석부(210)는 호스트로부터 데이터의 리드 요청을 수신할 수 있다. 도 10의 단계(S210)는 도 9의 단계(S110)와 실질적으로 동일할 수 있다.
단계(S211)에서, 리드 요청된 데이터가 캐시 버퍼(240)에 캐시된 데이터인지 여부를 판단한다. 단계(S211)는 캐시 제어부(230)가 도 8의 캐시 정보 테이블(241)을 참조하여 수행될 수 있다.
리드 요청된 데이터가 캐시 버퍼(240)에 캐시되어 있는 경우, 단계(S220)로 진행하여 캐시된 데이터를 호스트로 전달할 수 있다. 단계(S220)에서, 캐시 버퍼(240)에 저장되어 있는 캐시 데이터(C_DATA)가 데이터 출력부(250)를 통해 호스트로 전달될 수 있다.
이후 단계(S240)에서, 캐시된 데이터에 기초하여 캐시 정보 테이블(241)을 업데이트한다. 예를 들어, 캐시 정보 테이블(241)이 LRU 알고리즘을 위한 LRU 우선 순위를 저장하고 있는 경우, 단계(S240)에서는 캐시 정보 테이블(241)의 LRU 우선 순위를 업데이트한다. 예를 들어, 캐시 정보 테이블(241)이 LFU 알고리즘을 위한 사용 빈도값을 저장하고 있는 경우, 단계(S240)에서는 캐시 정보 테이블(241)에서 사용된 캐시 데이터의 사용 빈도 값을 업데이트할 수 있다. 예를 들어, 캐시 정보 테이블(241)이 캐시-사용 카운트 알고리즘을 위한 캐시-사용 카운트를 저장하고 있는 경우, 단계(S240)에서는 캐시 정보 테이블(241)에서 사용된 캐시 데이터의 캐시-사용 카운트 값을 1 증가시킬 수 있다. 이 밖에도, 다양한 캐시 관리 정책의 특성에 따라 캐시 정보 테이블(241)이 업데이트될 수 있다.
단계(S211)의 판단 결과 리드 요청된 데이터가 캐시 버퍼(240)에 캐시되어 있지 않은 경우, 단계(S213)로 진행한다. 단계(S231)에서, 컨트롤러(200)의 커맨드 생성부(220)는 반도체 메모리 장치(100)로 리드 커맨드를 전달한다. 또한, 단계(S231)에서, 컨트롤러(200)의 데이터 수신부(260)는 반도체 메모리 장치(100)로부터 리드 커맨드에 대응하는 리드 데이터(R_DATA)를 수신한다. 한편, 단계(S231)에서, 데이터 출력부(250)는 수신된 리드 데이터(R_DATA)를 호스트로 전달한다.
호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 출력은 단계(S213)를 수행함으로써 완료된다. 이후 단계들(S215, S230, S250, S270)는, 본 발명의 일 실시 예에 따라 반도체 메모리 장치(100)로부터 수신된 리드 데이터를 캐시 버퍼(240)에 저장하는 방법을 나타내는 단계들이다.
먼저 컨트롤러(200)의 캐시 버퍼(240)에 여유 공간이 존재하는지 여부를 판단한다(S215). 캐시 버퍼(240)에 여유 공간이 존재하는 경우, 캐시 데이터의 퇴거 없이도 반도체 메모리 장치(100)로부터 수신한 리드 데이터를 캐시 버퍼(240)에 저장할 수 있다. 이에 따라 단계(S270)로 바로 진행하여, 리드 데이터를 캐시 버퍼(240)에 저장하고 캐시 정보 테이블을 업데이트한다.
캐시 버퍼(240)에 여유 공간이 존재하지 않는 경우, 캐시 데이터 중 일부를 퇴거시켜야 한다. 본 발명의 실시 예에 따른 컨트롤러의 동작 방법에 의하면, 호스트로부터 수신한 리드 요청에 기초하여, 캐시 버퍼의 퇴거 정책을 결정한다(S230). 보다 구체적으로, 호스트로부터 수신한 리드 요청에 대응하는 리드 데이터의 크기에 따라 캐시 버퍼의 퇴거 정책을 결정한다. 단계(S230)에 대한 보다 자세한 실시 예에 대해서는 도 11을 참조하여 후술하기로 한다.
단계(S250)에서는 결정된 퇴거 정책에 기초하여, 캐시 버퍼(240)에 저장되어 있는 캐시 데이터 중 퇴거의 대상이 되는 희생 캐시 데이터를 결정한다. 한편, 결정된 희생 캐시 데이터는 캐시 버퍼(240)로부터 삭제된다. 단계(S250)는 도 7의 캐시 제어부(230)에 의해 수행될 수 있다.
단계(S250)에 의해 캐시 버퍼(240)에 여유 공간이 생길 것이므로, 단계(S270)에서는 반도체 메모리 장치(100)로부터 수신한 리드 데이터를 캐시 버퍼에 저장하고, 캐시 정보 테이블(241)을 업데이트한다.
도 11은 도 10의 단계(S230)의 예시적인 실시 예를 나타내는 도면이다.
도 11을 참조하면, 호스트로부터 수신한 리드 요청에 기초하여 캐시 버퍼의 퇴거 정책을 결정하는 단계(S230)는, 리드 요청에 대응하는 데이터의 크기(S)를 확인하는 단계(S310) 및 상기 데이터 크기(S)를 미리 결정된 기준값(R)과 비교하는 단계(S330)를 포함한다.
전술한 바와 같이, 호스트로부터 수신되는 리드 요청은 리드될 데이터의 논리 주소 및 데이터 크기에 관한 정보를 포함할 수 있다. 단계(S230)에서는 상기 리드 요청을 분석하여 리드될 데이터의 크기(S)를 확인할 수 있다. 상기 데이터의 크기(S)는 리드될 데이터가 몇 개의 데이터 세그먼트들을 포함하는지, 즉 몇 개의 페이지 데이터드들을 포함하는지를 나타낼 수 있다.
단계(S330)의 판단 결과, 리드될 데이터의 크기(S)가 미리 결정된 기준값(R)보다 큰 경우, 캐시 버퍼의 퇴거 정책으로 캐시-사용 카운트 알고리즘을 결정한다(S350). 캐시-사용 카운트 알고리즘에 따라 캐시 버퍼의 캐시 데이터를 퇴거하는 방법에 대해서는 도 13a 내지 도 13d를 참조하여 후술하기로 한다.
한편, 단계(S330)의 판단 결과, 리드될 데이터의 크기(S)가 미리 결정된 기준값(R)보다 큰 경우, 캐시 버퍼의 퇴거 정책으로 LRU 알고리즘을 결정한다(S370). LRU 알고리즘에 따라 캐시 버퍼의 캐시 데이터를 퇴거하는 방법에 대해서는 도 12a 내지 도 12d를 참조하여 후술하기로 한다.
도 12a 내지 도 12d는 LRU 알고리즘에 따른 캐시 버퍼의 관리를 설명하기 위한 캐시 정보 테이블을 예시적으로 나타내는 도면이다. 도 12a 내지 도 12d를 참조하면, 설명의 편의를 위해 캐시 버퍼(240)가 6개의 캐시 데이터들을 저장할 수 있는 것으로 도시되어 있다. 실제로 본 발명의 실시 예에 따른 캐시 버퍼(240)는 더욱 많은 캐시 데이터를 저장할 수 있음을 알 수 있을 것이다.
도 12a 내지 도 12d를 참조하면, LRU 알고리즘에 따라 캐시 버퍼를 관리하기 위해, 캐시 정보 테이블은 각 캐시 데이터에 대한 LRU 우선 순위를 포함할 수 있다. LRU 우선 순위는, LRU 알고리즘에 따라 퇴거 대상으로 선택되는 우선 순위를 나타낼 수 있다. 도 12a 내지 도 12d에서, 높은 LRU 우선 순위는 해당 캐시 데이터가 사용된지 오래되었음을 나타내며, 상대적으로 우선하여 캐시 버퍼에서 퇴거되어야 함을 나타낼 수 있다.
도 12a를 참조하면, 6개의 캐시 데이터들(C_DATA_1, C_DATA_2, C_DATA_3, C_DATA_4, C_DATA_5, C_DATA_6)이 캐시 버퍼(240)에 저장되어 있다. 각 캐시 데이터는 리드의 단위가 되는 데이터 세그먼트일 수 있다. 예를 들어, 각 캐시 데이터는 반도체 메모리 장치의 리드 단위인 페이지 데이터일 수 있다. LRU 우선 순위가 가장 높은 캐시 데이터, 즉 1의 LRU 우선 순위를 갖는 캐시 데이터는 C_DATA_04이다. 이는 캐시 데이터(C_DATA_04)가 현재 캐시된 데이터 중 사용된지 가장 오래된 캐시 데이터임을 나타낸다. 반대로, LRU 우선 순위가 가장 낮은 캐시 데이터, 즉 6의 LRU 우선 순위를 갖는 캐시 데이터는 C_DATA_01이다. 이는 캐시 데이터(C_DATA_01)가 현재 캐시된 데이터 중 가장 최근에 사용되었음을 나타낸다.
도 12b를 참조하면, 도 12a의 상황에서 캐시 데이터(C_DATA_02)가 사용되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 데이터(C_DATA_02)에 대한 리드 요청이 수신되는 경우, 캐시 버퍼(240)에 저장되어 있는 캐시 데이터(C_DATA_02)가 호스트로 전달될 것이다. 한편, 캐시 데이터(C_DATA_02)가 사용되었으므로, LRU 알고리즘에 따라 LRU 우선 순위가 업데이트되어야 한다.
도 12a에서 캐시 데이터(C_DATA_02)의 LRU 우선 순위는 3이었으나, 캐시 데이터(C_DATA_02)가 사용됨에 따라 도 12b와 같이 LRU 우선 순위가 6으로 업데이트된다. 전술한 바와 같이, LRU 알고리즘에서, 가장 최근에 사용된 캐시 데이터의 LRU 우선 순위는 캐시 버퍼에 존재하는 캐시 데이터 중 가장 낮은 값, 즉 6으로 업데이트된다.
캐시 데이터(C_DATA_02)보다 높은 LRU 우선 순위를 가지고 있었던 캐시 데이터들(C_DATA_03, C_DATA_04)의 LRU 우선 순위는 변경되지 않는다. 반면, 캐시 데이터(C_DATA_02)보다 낮은 LRU 우선 순위를 가지고 있었던 캐시 데이터들(C_DATA_01, C_DATA_05, C_DATA_06)의 LRU 우선 순위는 1씩 상승한다.
도 12c를 참조하면, 도 12b의 상황에서 캐시 데이터(C_DATA_04)가 사용되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 데이터(C_DATA_04)에 대한 리드 요청이 수신되는 경우, 캐시 버퍼(240)에 저장되어 있는 캐시 데이터(C_DATA_04)가 호스트로 전달될 것이다. 한편, 캐시 데이터(C_DATA_04)가 사용되었으므로, LRU 알고리즘에 따라 LRU 우선 순위가 업데이트되어야 한다.
도 12b에서 캐시 데이터(C_DATA_04)의 LRU 우선 순위는 1이었으나, 캐시 데이터(C_DATA_04)가 사용됨에 따라 도 12c와 같이 LRU 우선 순위가 6으로 업데이트된다. 전술한 바와 같이, LRU 알고리즘에서, 가장 최근에 사용된 캐시 데이터의 LRU 우선 순위는 캐시 버퍼에 존재하는 캐시 데이터 중 가장 낮은 값, 즉 6으로 업데이트된다.
다른 캐시 데이터들(C_DATA_01, C_DATA_02, C_DATA_03, C_DATA_05, C_DATA_06)은 캐시 데이터(C_DATA_04)보다 낮은 LRU 우선 순위를 가지고 있었으므로, 도 12c에 도시된 바와 같이 해당 캐시 데이터들의 LRU 우선 순위는 1씩 상승한다.
도 12d를 참조하면, 도 12c의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_07)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 버퍼(240)에 저장되어 있지 않은 데이터에 대한 리드 요청이 수신되는 경우, 반도체 메모리 장치(100)에 리드 커맨드를 전달하고 이에 대응하는 리드 데이터를 수신할 것이다. 수신된 리드 데이터는 호스트로 전달되고, 또한 캐시 버퍼에도 저장될 것이다. 이 경우, 수신된 리드 데이터는 새로운 캐시 데이터(C_DATA_07)로서 캐시 버퍼(240)에 저장된다.
캐시 버퍼에 여유 공간이 없는 경우, 현재 캐시 버퍼(240)에 저장되어 있는 캐시 데이터 중 어느 하나를 퇴거하여야 한다. 도 12c를 참조하면, LRU 우선 순위가 가장 높은 캐시 데이터(C_DATA_03)가 캐시 버퍼(240)에서 삭제된다. 이후에 새로운 캐시 데이터(C_DATA_07)가 캐시 버퍼(240)에 저장되고, 도 12d에 도시된 것과 같이 캐시 정보 테이블이 업데이트된다.
새롭게 저장된 캐시 데이터(C_DATA_07)가 가장 최근에 사용된 데이터가 되므로, 가장 낮은 6의 LRU 우선 순위를 갖게 된다. 다른 캐시 데이터들(C_DATA_01, C_DATA_02, C_DATA_04, C_DATA_05, C_DATA_06)의 LRU 우선 순위는 1씩 상승한다.
도 12a 내지 도 12d에 도시된 바와 같이, LRU 알고리즘에 따라 캐시 버퍼의 퇴거 정책을 결정하는 경우, 사용한지 가장 오래된 캐시 데이터가 삭제된다.
도 13a 내지 도 13d는 캐시-사용 카운트(Cache-Used Count) 알고리즘에 따른 캐시 버퍼의 관리를 설명하기 위한 캐시 정보 테이블을 예시적으로 나타내는 도면이다.
도 13a 내지 도 13d를 참조하면, 캐시-사용 카운트 알고리즘에 따라 캐시 버퍼를 관리하기 위해, 캐시 정보 테이블은 각 캐시 데이터에 대한 캐시-사용 카운트를 포함할 수 있다. 캐시-사용 카운트 값은 해당 캐시 데이터가 사용된 횟수를 나타내는 값일 수 있다. 캐시-사용 카운트 값이 클수록 해당 캐시 데이터가 보다 많이 사용되었음을 나타낸다. 따라서 캐시-사용 카운트 값이 작을수록 캐시 데이터로서의 가치가 작을 수 있으며, 상대적으로 우선하여 캐시 버퍼에서 퇴거되어야 함을 나타낼 수 있다.
도 13a의 캐시 정보 테이블을 참조하면, 캐시 데이터(C_DATA_05)가 가장 많이 사용되었으며, 캐시 데이터(C_DATA_06)가 가장 적게 사용되었다. 도 13b를 참조하면, 캐시 데이터(C_DATA_02)가 사용되는 경우 업데이트 되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 데이터(C_DATA_02)에 대한 리드 요청이 수신되는 경우, 캐시 버퍼(240)에 저장되어 있는 캐시 데이터(C_DATA_02)가 호스트로 전달될 것이다. 한편, 캐시 데이터(C_DATA_02)가 사용됨에 따라, 해당 캐시 데이터(C_DATA_02)의 캐시-사용 카운트 값이 20에서 21로 업데이트된다. 도 13c를 참조하면, 캐시 데이터(C_DATA_04)가 사용되는 경우 업데이트 되는 캐시 정보 테이블이 도시되어 있다. 마찬가지로, 캐시 데이터(C_DATA_04)가 사용됨에 따라, 해당 캐시 데이터(C_DATA_04)의 캐시-사용 카운트 값이 10에서 11로 업데이트된다.
도 13d를 참조하면, 도 13c의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_07)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 버퍼(240)에 저장되어 있지 않은 데이터에 대한 리드 요청이 수신되는 경우, 반도체 메모리 장치(100)에 리드 커맨드를 전달하고 이에 대응하는 리드 데이터를 수신할 것이다. 수신된 리드 데이터는 호스트로 전달되고, 또한 캐시 버퍼에도 저장될 것이다. 이 경우, 수신된 리드 데이터는 새로운 캐시 데이터(C_DATA_07)로서 캐시 버퍼(240)에 저장된다.
캐시 버퍼에 여유 공간이 없는 경우, 현재 캐시 버퍼(240)에 저장되어 있는 캐시 데이터 중 어느 하나를 퇴거하여야 한다. 도 13c 및 도 13d를 참조하면, 캐시-사용 카운트 값이 가장 작은 캐시 데이터(C_DATA_06)가 캐시 버퍼(240)에서 삭제된다. 이후에 새로운 캐시 데이터(C_DATA_07)가 캐시 버퍼(240)에 저장되고, 도 13d에 도시된 것과 같이 캐시 정보 테이블이 업데이트된다.
새롭게 저장된 캐시 데이터(C_DATA_07)는 캐시로 사용된 바가 없으므로, 캐세-사용 카운트 값이 0으로 초기화된다.
도 13a 내지 도 13d에 도시된 바와 같이, 캐시-사용 카운트 알고리즘에 따라 캐시 버퍼의 퇴거 정책을 결정하는 경우, 상대적으로 적게 사용된 캐시 데이터가 삭제된다.
도 14a 내지 도 14g는 대용량의 데이터 리드 시, LRU 알고리즘에 따라 캐시 데이터를 퇴거시키는 경우 발생하는 상황을 설명하기 위한 도면들이다.
도 14a를 참조하면, 도 12a와 실질적으로 동일한 상태의 캐시 정보 테이블이 도시되어 있다. 도 14a에서, 캐시 데이터(C_DATA_04)가 가장 높은 LRU 우선 순위를 갖고, 캐시 데이터(C_DATA_01)가 가장 낮은 LRU 우선 순위를 갖는다.
이후, 도 14b에는 도 14a의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_10)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 즉, 호스트로부터 캐시 버퍼(240)에 저장되어 있지 않은 데이터에 대한 리드 요청이 수신되는 경우, 반도체 메모리 장치(100)에 리드 커맨드를 전달하고 이에 대응하는 리드 데이터를 수신할 것이다. 수신된 리드 데이터는 호스트로 전달되고, 또한 캐시 버퍼에도 저장될 것이다. 이 경우, 수신된 리드 데이터는 새로운 캐시 데이터(C_DATA_10)로서 캐시 버퍼(240)에 저장된다. 이때, LRU 우선 순위가 가장 높은 캐시 데이터(C_DATA_04)가 캐시 버퍼(240)에서 삭제된다. 이후에 새로운 캐시 데이터(C_DATA_10)가 캐시 버퍼(240)에 저장되고, 도 14b에 도시된 것과 같이 캐시 정보 테이블이 업데이트된다.
이후, 도 14c에는 도 14b의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_11)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 도 14b와 유사하게, 호스트로부터 캐시 버퍼(240)에 저장되어 있지 않은 데이터에 대한 리드 요청이 수신되어 새로운 캐시 데이터(C_DATA_11)가 캐시 버퍼(240)에 저장된다. 이때, LRU 우선 순위가 가장 높은 캐시 데이터(C_DATA_03)가 캐시 버퍼(240)에서 삭제되고, 새로운 캐시 데이터(C_DATA_11)가 캐시 버퍼(240)에 저장된다. 또한, 14c에 도시된 것과 같이 캐시 정보 테이블이 업데이트된다.
이후, 도 14d에는 도 14c의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_12)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 도 14c와 유사하게, 호스트로부터 캐시 버퍼(240)에 저장되어 있지 않은 데이터에 대한 리드 요청이 수신되어 새로운 캐시 데이터(C_DATA_12)가 캐시 버퍼(240)에 저장된다. 이때, LRU 우선 순위가 가장 높은 캐시 데이터(C_DATA_02)가 캐시 버퍼(240)에서 삭제되고, 새로운 캐시 데이터(C_DATA_12)가 캐시 버퍼(240)에 저장된다. 또한, 14d에 도시된 것과 같이 캐시 정보 테이블이 업데이트된다.
이후, 도 14e에는 도 14d의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_13)로서 캐시 버퍼(240)에 저장되는 경우의 캐시 정보 테이블이 도시되어 있다. 한편, 도 14f에는 도 14e의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_14)로서 캐시 버퍼에 저장되는 경우의 캐시 정보 테이블이 도시되어 있다. 마지막으로, 도 14g에는 도 14f의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_15)로서 캐시 버퍼에 저장되는 경우의 캐시 정보 테이블이 도시되어 있다.
도 14a 내지 도 14g를 모두 참조하면, 캐시 버퍼(240)에 저장되지 않은 데이터들에 대하여 연속적으로 리드 동작을 수행하는 경우, LRU 알고리즘에 따라 퇴거될 캐시 데이터를 정하면 다음과 같은 문제가 발생한다. 기존에 캐시 버퍼(240)에 저장되어 있던 캐시 데이터들(C_DATA_01, C_DATA_02, C_DATA_03, C_DATA_04, C_DATA_05, C_DATA_06)이 모두 캐시 버퍼(240)에서 퇴거되고, 캐시 버퍼(240)에 저장되어 있지 않은 데이터들이 캐시 버퍼(240)를 채우게 된다.
새롭게 캐시 버퍼(240)에 저장된 캐시 데이터들(C_DATA_10, C_DATA_11, C_DATA_12, C_DATA_13, C_DATA_14, C_DATA_15)이 1회적으로 대용량 파일의 일부, 예를 들어 동영상 파일의 일부인 경우, 이후 이들 데이터들이 캐시 데이터로서 다시 사용될 가능성은 낮다.
또한, 기존에 캐시 버퍼(240)에 저장되어 있다가 퇴거된 캐시 데이터들(C_DATA_01, C_DATA_02, C_DATA_03, C_DATA_04, C_DATA_05, C_DATA_06)은 새롭게 캐시 버퍼(240)에 저장된 캐시 데이터들(C_DATA_10, C_DATA_11, C_DATA_12, C_DATA_13, C_DATA_14, C_DATA_15)보다 상대적으로 캐시 사용률이 높은 데이터일 수 있다. 이 경우 캐시 버퍼(240)의 효율성이 떨어지며, 메모리 시스템(1000)의 전체 성능이 하락할 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 호스트로부터 수신한 리드 요청에 대응하는 데이터의 크기를 확인하고, 데이터의 크기가 기준값보다 큰 경우 캐시-사용 카운트 알고리즘을 캐시 버퍼의 퇴거 정책으로 결정한다. 한편, 데이터의 크기가 기준값보다 작거나 같은 경우, LRU 알고리즘을 캐시 버퍼의 퇴거 정책으로 결정한다. 이에 따라, 유용한 캐시 데이터를 캐시 버퍼로부터 퇴거시키고 불필요한 데이터를 캐시 버퍼(240)에 저장하는 비효율적인 상황을 방지할 수 있다.
도 15a 내지 도 15f는 본 발명의 실시 예들에 따른 컨트롤러 및 그 동작 방법에 의해 캐시 버퍼(240)의 데이터를 제어하는 과정을 설명하기 위한 도면들이다. 이하에서는 도 10 및 도 11을 함께 참조하여 설명하기로 한다.
도 15a를 참조하면, 본 발명의 일 실시 예에 따른 캐시 정보 테이블은 캐시 버퍼(240)에 저장된 각 캐시 데이터들의 LRU 우선 순위 정보 및 캐시-사용 카운트 값을 포함한다. 도 11에 도시된 바와 같이, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기에 따라 LRU 알고리즘 또는 캐시-사용 카운트 알고리즘을 선택적으로 적용하기 위함이다.
도 15b를 참조하면, 도 15a의 상황에서 새로운 리드 데이터가 캐시 데이터(C_DATA_10)로서 캐시 버퍼(240)에 저장되는 경우 업데이트되는 캐시 정보 테이블이 도시되어 있다. 도 10의 단계(S210)에서 컨트롤러(200)는 호스트로부터 상기 새로운 리드 데이터에 대한 리드 요청을 수신한다. 상기 리드 요청된 데이터는 캐시 버퍼에 저장되어 있지 않은 데이터이다.
도 15b 내지 도 15e를 참조하면, 리드 데이터는 복수의 데이터 세그먼트들을 포함한다. 즉, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터는 도 15b 내지 도 15e에서 캐시 버퍼(240)에 추가되는 캐시 데이터들(C_DATA_10, C_DATA_11, C_DATA_12, C_DATA_13, C_DATA_14, C_DATA_15)과 실질적으로 동일한 데이터를 포함한다.
도 11의 단계(S330)의 판단 결과, 호스트로부터 수신된 리드 요청에 대응하는 리드 데이터의 크기(S)는 기준값(R)보다 큰 것으로 판별될 수 있다. 이에 따라서, 해당 리드 요청에 대응하는 리드 데이터를 캐시 버퍼(240)에 저장하는 경우, 도 11의 단계(S350)에 의해, 퇴거되는 희생 캐시 데이터는 캐시-사용 카운트 알고리즘에 의해 결정될 수 있다.
따라서, 캐시 데이터(C_DATA_10)가 캐시 버퍼(240)에 저장될 때, 캐시-사용 카운트 알고리즘에 따라 희생 캐시 데이터가 결정된다. 도 15a를 참조하면, 캐시-사용 카운트 값이 가장 작은 캐시 데이터는 C_DATA_06이다. 따라서, 도 15b에 도시된 바와 같이, 캐시 데이터(C_DATA_06)가 캐시 버퍼(240)로부터 삭제되고 새로운 캐시 데이터(C_DATA_10)가 캐시 버퍼(240)에 저장된다.
한편, 캐시 데이터(C_DATA_10) 다음의 캐시 데이터(C_DATA_11)는 호스트로부터 수신한 하나의 리드 요청에 대응하는 리드 데이터에 함께 포함되는 데이터이다. 따라서 캐시 데이터(C_DATA_11)가 캐시 버퍼(240)에 저장될 때, 캐시-사용 카운트 알고리즘에 의해 퇴거되는 희생 캐시 데이터가 결정될 수 있다.
도 15b를 참조하면, 캐시 데이터(C_DATA_10)의 캐시-사용 카운트 값이 가장 작다. 따라서, 도 15c에 도시된 바와 같이, 캐시 데이터(C_DATA_10)가 캐시 버퍼(240)로부터 삭제되고 새로운 캐시 데이터(C_DATA_11)가 캐시 버퍼(240)에 저장된다.
한편, 캐시 데이터(C_DATA_11) 다음의 캐시 데이터(C_DATA_12) 또한 호스트로부터 수신한 하나의 리드 요청에 대응하는 리드 데이터에 포함되는 데이터이다. 따라서 캐시 데이터(C_DATA_12)가 캐시 버퍼(240)에 저장될 때, 캐시-사용 카운트 알고리즘에 의해 퇴거되는 희생 캐시 데이터가 결정될 수 있다.
도 15c를 참조하면, 캐시 데이터(C_DATA_11)의 캐시-사용 카운트 값이 가장 작다. 따라서, 도 15d에 도시된 바와 같이, 캐시 데이터(C_DATA_11)가 캐시 버퍼(240)로부터 삭제되고 새로운 캐시 데이터(C_DATA_12)가 캐시 버퍼(240)에 저장된다.
이러한 방식으로, 호스트로부터 수신한 리드 요청에 대응하는 리드 데이터의 크기가 기준값보다 큰 경우 캐시-사용 카운트 알고리즘에 따라 희생 캐시 데이터가 결정된다. 따라서 도 15a 내지 도 15d에 도시된 바와 같이, 리드 데이터에 포함된 데이터 세그먼트에 대응하는 캐시 데이터들(C_DATA_10, C_DATA_11, C_DATA_12)이 캐시 버퍼(240)에 저장되는 경우, 직전에 캐시 버퍼에 저장된 캐시 데이터가 희생 데이터로 선택되어 캐시 버퍼(240)로부터 퇴거되며 다른 캐시 데이터들(C_DATA_01, C_DATA_02, C_DATA_03, C_DATA_04, C_DATA_05)은 캐시 버퍼(240) 내에 유지된다. 도 15e를 참조하면, 이러한 과정이 호스트로부터 수신한 리드 요청에 대응하는 리드 데이터의 마지막 데이터 세그먼트가 캐시 데이터(C_DATA_15)로서 캐시 버퍼(240)에 저장될 때까지 반복된다.
한편, 도 15f를 참조하면, 새로운 리드 요청에 대응하는 리드 데이터의 크기가 기준값보다 작은 경우의 캐시 버퍼 동작이 도시되어 있다. 도 15e에 도시된 상황에서 컨트롤러가 기준값(R)보다 작은 크기를 갖는 리드 데이터에 대한 리드 요청을 수신하면, 도 11의 단계(S370)에 의해 LRU 알고리즘에 따라 캐시 버퍼의 희생 캐시 데이터를 결정한다. 도 15e에 도시된 캐시 정보 테이블에서 가장 높은 LRU 우선 순위를 갖는 캐시 데이터는 C_DATA_04이다. 따라서 새로운 리드 데이터가 캐시 데이터(C_DATA_20)로서 입력될 때, LRU 알고리즘에 따라 캐시 데이터(C_DATA_04)가 퇴거된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법에 의하면, 호스트로부터 수신한 리드 요청에 기초하여, 캐시 버퍼의 퇴거 정책을 결정한다(S230). 보다 구체적으로, 호스트로부터 수신한 리드 요청에 대응하는 리드 데이터의 크기에 따라 캐시 버퍼의 퇴거 정책을 결정한다. 따라서 캐시 버퍼(240)를 보다 효율적으로 사용할 수 있으며, 이에 따라 메모리 시스템(1000)의 리드 성능이 향상된다.
도 16은 도 2의 반도체 메모리 장치 및 도 7의 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다. 도 7의 캐시 버퍼(240)는 도 16의 램(1210)의 일부로서 구현될 수 있다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
도 7에 도시된 요청 분석부(210), 커맨드 생성부(220), 캐시 제어부(230)는 도 16의 프로세싱 유닛(1220)에 의해 구동되는 소프트웨어(software) 또는 펌웨어(firmware)의 형태로 구현될 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다. 도 7의 데이터 출력부(250)는 도 16의 호스트 인터페이스(1230)의 일부로서 구현될 수 있다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다. 도 7의 데이터 수신부(260)는 도 16의 메모리 인터페이스(1240)의 일부로서 구현될 수 있다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 17에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 16을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 17에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200, 1200: 컨트롤러 210: 요청 분석부
220: 커맨드 생성부 230: 캐시 제어부
240: 캐시 버퍼 250: 데이터 출력부
260: 데이터 수신부 1210: 램
1220: 프로세싱 유닛 1230: 호스트 인터페이스
1240: 메모리 인터페이스 1250: 에러 정정 블록

Claims (20)

  1. 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    캐시 데이터를 저장하는 캐시 버퍼;
    호스트로부터 수신된 리드 요청에 기초하여, 상기 리드 요청에 대응하는 데이터의 크기에 관한 정보를 포함하는 요청 정보를 생성하는 요청 분석부; 및
    상기 데이터의 크기에 기초하여, 상기 캐시 버퍼에 저장된 캐시 데이터의 퇴거 정책을 결정하는 캐시 제어부를 포함하는 컨트롤러.
  2. 제1 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 큰 경우, 상기 캐시 제어부는 캐시 데이터들 중 가장 적게 사용된 캐시 데이터를 퇴거시키도록 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 컨트롤러.
  3. 제1 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 작거나 같은 경우, 상기 캐시 제어부는 캐시 데이터들 중 사용된지 가장 오래된 캐시 데이터를 퇴거시키도록 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 컨트롤러.
  4. 제1 항에 있어서, 상기 캐시 버퍼는 캐시 데이터의 사용 기록에 관한 정보를 포함하는 캐시 정보 테이블을 저장하는 것을 특징으로 하는, 컨트롤러.
  5. 제4 항에 있어서, 상기 캐시 데이터의 사용 기록에 관한 정보는, 각 캐시 데이터가 마지막으로 사용된 시점에 의해 결정되는 LRU 우선 순위 정보를 포함하는 것을 특징으로 하는, 컨트롤러.
  6. 제4 항에 있어서, 상기 캐시 데이터의 사용 기록에 관한 정보는, 각 캐시 데이터가 사용된 횟수를 나타내는 캐시-사용 카운트를 포함하는 것을 특징으로 하는, 컨트롤러.
  7. 제1 항에 있어서,
    상기 리드 요청에 대응하는 캐시 데이터가 상기 캐시 버퍼에 저장되어 있지 않은 경우, 상기 리드 요청에 대응하는 리드 커맨드를 생성하는 커맨드 생성부;
    상기 리드 커맨드에 대응하는 리드 데이터를 수신하는 데이터 수신부; 및
    상기 리드 데이터를 상기 호스트로 출력하는 데이터 출력부를 더 포함하는 것을 특징으로 하는, 컨트롤러.
  8. 제7 항에 있어서, 상기 리드 요청에 대응하는 캐시 데이터가 상기 캐시 버퍼에 저장되어 있는 경우, 상기 데이터 출력부는 상기 캐시 버퍼에 저장되어 있는 상기 캐시 데이터를 상기 호스트로 출력하는 것을 특징으로 하는, 컨트롤러.
  9. 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법으로서:
    호스트로부터 데이터의 리드 요청을 수신하는 단계;
    상기 수신한 리드 요청에 대응하는 데이터의 크기에 기초하여, 캐시 버퍼의 퇴거 정책을 결정하는 단계; 및
    상기 결정된 퇴거 정책에 기초하여, 상기 캐시 버퍼에 저장된 캐시 데이터의 일부를 삭제하는 단계를 포함하는, 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 캐시 버퍼의 퇴거 정책을 결정하는 단계는:
    상기 리드 요청에 대응하는 데이터의 크기를 확인하는 단계;
    상기 크기를 기준값과 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 캐시 버퍼의 퇴거 정책을 결정하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 큰 경우, 상기 비교 결과에 기초하여 상기 캐시 버퍼의 퇴거 정책을 결정하는 단계에서는 캐시-사용 카운트(Cache-Used Count) 알고리즘을 상기 퇴거 정책으로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 캐시-사용 카운트 알고리즘에 기초하여, 사용된 횟수가 가장 적은 캐시 데이터를 상기 캐시 버퍼로부터 삭제하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 제10 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 작거나 같은 경우, 상기 비교 결과에 기초하여 상기 캐시 버퍼의 퇴거 정책을 결정하는 단계에서는 LRU (Least Recently Used) 알고리즘을 상기 퇴거 정책으로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 LRU 알고리즘에 기초하여, 사용한지 가장 오래된 캐시 데이터를 상기 캐시 버퍼로부터 삭제하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제9 항에 있어서, 상기 리드 요청에 대응하는 캐시 데이터가 상기 캐시 버퍼에 존재하는 경우, 상기 리드 요청에 대응하는 상기 캐시 데이터를 상기 호스트로 출력하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제9 항에 있어서, 상기 리드 요청에 대응하는 캐시 데이터가 상기 캐시 버퍼에 존재하지 않는 경우:
    상기 리드 요청에 대응하는 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 단계;
    상기 리드 커맨드에 대응하는 리드 데이터를 상기 반도체 메모리 장치로부터 수신하는 단계; 및
    상기 리드 데이터를 상기 호스트로 출력하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 상기 리드 데이터를 새로운 캐시 데이터로서 상기 캐시 버퍼에 저장하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  18. 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들에 데이터를 저장하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하고, 상기 복수의 메모리 셀들에 저장된 데이터의 적어도 일부를 캐시 데이터로서 저장하는 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 컨트롤러는 호스트로부터 리드 요청을 수신하고, 상기 리드 요청에 대응하는 데이터의 크기에 기초하여 상기 캐시 데이터를 퇴거 시키는, 메모리 시스템.
  19. 제18 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 큰 경우, 상기 컨트롤러는 캐시 데이터들 중 가장 적게 사용된 캐시 데이터를 퇴거시키는 것을 특징으로 하는, 메모리 시스템.
  20. 제18 항에 있어서, 상기 리드 요청에 대응하는 데이터의 크기가 미리 결정된 기준값보다 작거나 같은 경우, 상기 컨트롤러는 캐시 데이터들 중 사용된지 가장 오래된 캐시 데이터를 퇴거시키는 것을 특징으로 하는, 메모리 시스템.
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