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KR20200058171A - 고저항 에피탁시 기판을 이용한 반도체 수광 소자 및 이를 제조하는 방법 - Google Patents

고저항 에피탁시 기판을 이용한 반도체 수광 소자 및 이를 제조하는 방법 Download PDF

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KR20200058171A
KR20200058171A KR1020180142842A KR20180142842A KR20200058171A KR 20200058171 A KR20200058171 A KR 20200058171A KR 1020180142842 A KR1020180142842 A KR 1020180142842A KR 20180142842 A KR20180142842 A KR 20180142842A KR 20200058171 A KR20200058171 A KR 20200058171A
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epitaxial substrate
receiving device
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오준호
홍지은
송희은
김동석
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한국에너지기술연구원
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Abstract

고저항 에피탁시 기판을 이용한 반도체 수광 소자를 제공한다. 고저항 에피탁시 기판(15)은 상기 고저항 에피탁시 기판(15)에 생성되는 고유 결함(native defects) 또는 불순물(impurities)에 의한 에너지 준위의 변동을 억제하기 위해 밴드갭의 중간지점(1201)을 기준으로 상기 고유 결함 또는 불순물을 이루는 제 1 원소와 구별되는 제 2 원소로 도핑되는 것을 특징으로 한다.

Description

고저항 에피탁시 기판을 이용한 반도체 수광 소자 및 이를 제조하는 방법{Semiconductor light-absorbing device using epitaxially grown high-resistivity wafer and Method for manufacturing the same}
본 발명은 반도체 수광 소자에 관한 것으로서, 더 상세하게는 고저항 에피탁시 기판을 이용한 반도체 수광 소자에 대한 것이다.
일반적으로 결정질 실리콘 기판은 도 1의 (a)에 도시된 바와 같이, 인상(Cz: Czochralski:쵸크랄스키)법으로 결정 성장한 잉곳 또는 블록(1)을 도 1의 (b)에 도시된 바와 같이, 와이어 절단(wire sawing)(3) 방식으로 절단 가공하여 제작된다. 절단 가공된 결정질 실리콘 기판(3)은 도 1의 (c)에서 확인된다.
그런데 이러한 절단 가공 방식으로 절단 가공한 결정질 실리콘 기판은 절단 손실(kerf-loss)이 발생하여 낭비가 심하고, 가공할 수 있는 기판 두께에 한계가 있다. 현재 태양광용 결정질 실리콘 기판은 200㎛ 두께의 기판이 주로 사용되며, 100㎛ 이하의 두께는 절단 가공으로는 가공이 어렵다.
또한, 절단 가공 방식으로 제작한 결정질 실리콘 기판은 표면에 데미지층(오염층)이 존재하여 이를 식각하는 공정이 추가로 요구된다.
한편, 기존의 반도체 소자는 상술한 결정질 실리콘 기판(5)의 표면에 습식 공정으로 다공성 실리콘(7)을 형성한 후, 다공성 실리콘(7)의 상면에 화학기상증착(CVD) 공정을 수행하여 고온에서 에피택시(epitaxy)층(9)을 성장시킨다.
그런데 상술한 방식은 결정질 막을 증착하는데 효과적이나, 다공성 실리콘(7)을 습식 공정으로 형성해야 하기 때문에 모체 기판이 소모되어 모체 기판을 반영구적으로 사용할 수 없다는 문제점이 있다. 또한, 1100℃ 정도의 고온에서 추가적으로 수소 가스를 이용한 포밍 가스 어닐링(forming gas annealing)을 실시해야 하므로 비용상승을 유발하고, 에피택시층의 성장 또한 열 화학기상증착 공정으로 1300℃ 정도의 고온에서 실시되어야 하므로 상용화를 어렵게 하는 문제점이 있다.
또한, 위에서 기술한 방식에 따른 에피탁시 웨이퍼를 사용하여 반도체 수광 소자를 제작하는 경우, 고가격 Cz 웨이퍼를 사용하게 되므로 비용이 증가하는 문제점이 있다.
또한, 고저항 쵸크랄스키(Cz) 웨이퍼를 사용하여 광자 검출기(또는 센서)를 제작하는 경우, X선 및 감마선을 이용한 직접/간접 검출이 어렵다는 문제점이 있다. 부연하면, 상용제품 중에서 가장 우수한 품질의 기판의 비저항이 < 약 105ohm-cm 수준 정도밖에 되지 않기 때문에 고민감도 광자 검출기를 제조하기 어렵다는 문제점이 있다.
또한, 광자 검출기에 사용되는 반도체 소자의 경우 고저항을 필수적으로 요구한다. 부연하면, 광센서 및 방사선(고에너지 X선 또는 감마선)센서 등과 같은 광자 검출기의 경우, 신호가 다이오드 소자 전류-전압 곡선 상에서 3사분면(역바이어스, 음의 전류)에 위치하게 된다. 이 신호를 잘 검출하기 위해서는 태양전지용 기판과는 달리, 기판의 비저항이 매우 높아야 한다.
그래야, 기판 본래의 전기특성(전하 농도)에 미세한 검출 신호가 묻히는 일이 발생하지 않는다. 그런데, 저항을 높이기 위해서는 도핑을 하지 않는 소극적 방법도 있지만, 정밀하게 제어했음에도 불구하고 ppm수준의 불순물이 유입될 수 있다. 즉, 반도체 소자에 사용되는 에피탁시 기판의 성장중 고유 결함 또는 불순물이 발생한다. 따라서, 고저항의 에피탁시 기판을 생성하기 위해서는 이러한 고유 결함 또는 불순물을 일으키는 원소로부터 발생하는 전하와 반대극성을 가지는 전하로 상쇄시켜야할 필요가 있다.
1. 한국등록특허번호 제10-1501455호(등록일자: 2015.03.05) 2. 한국등록특허번호 제10-1004243호(등록일자: 2010.12.20)
1. Usami et al., IEEE TRANSACTIONS ON ELECTRON DEVICES, Shallow-Junction Formation on Silicon by Rapid Thermal Diffusion of Impurities from a Spin-on Source, Volume 39, 1992.1. 2. A.V. Shevlyagin et al., Scientific reports, Enhancement of the Si p-n diode NIR photoresponse by embedding β-FeSi2 nanocrystallites, 2015.10.05.
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 종래의 쵸크랄스키(Czochralski(Cz)) 벌크 단결정 성장 및 절삭을 통하여 제작된 고가 웨이퍼를 사용하지 않으면서도 저비용의 고저항 에피탁시 기판을 이용한 반도체 수광 소자 및 이를 제조하는 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 소자의 전류-전압 곡선상 3사 분면에 위치하는 반도체 수광 소자 및 이를 제조하는 방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 해당 파장의 광자의 흡수효율을 높여 수광 소자의 성능 향상을 가능하게 하는 반도체 수광 소자 및 이를 제조하는 방법을 제공하는데 또 다른 목적이 있다.
본 발명은 위에서 제시된 과제를 달성하기 위해, 종래의 Czochralski(Cz) 벌크 단결정 성장 및 절삭을 통하여 제작된 고가 웨이퍼를 사용하지 않으면서도 저비용의 고저항 에피탁시 기판을 이용한 반도체 수광 소자를 제공한다.
상기 반도체 수광 소자는, 고저항 에피탁시 기판을 이용한 반도체 수광 소자로서, 상기 고저항 에피탁시 기판은 상기 고저항 에피탁시 기판에 생성되는 고유 결함(native defects) 또는 불순물(impurities)에 의한 페르미 에너지 준위의 변동을 억제하기 위해 밴드갭의 중간지점을 기준으로 상기 고유 결함 또는 불순물을 이루는 제 1 원소에서 발생하는 전하를 상쇄시키기 위해 상기 제 1 원소와 구별되는 제 2 원소로 도핑되는 것을 특징으로 한다.
이때, 상기 제 2 원소는 상기 중간지점으로부터 떨어진 거리는 동일하고 방향은 반대인 원소인 것을 특징으로 한다.
또한, 상기 제 2 원소는 상기 중간지점보다 아래에서 에너지 준위가 형성되는 원소인 것을 특징으로 한다.
또한, 상기 반도체 수광 소자는, 상기 에피탁시 기판의 일면상에 형성되는 접합층;을 포함하는 것을 특징으로 한다.
또한, 상기 접합층은 동종 접합 또는 이종 접합을 통해 이루어지는 것을 특징으로 한다.
이때, 상기 동종 접합이면 상기 에피탁시 기판은 단결정 에피탁시 기판이고 상기 접합층은 단결정 에피탁시 박막이며, 상기 이종 접합이면 기 에피탁시 기판은 단결정 에피탁시 기판이고 상기 접합층은 비결정 실리콘 박막인 것을 특징으로 한다.
또한, 상기 접합층은 산화물 기반 박막층이 열처리에 의한 확산에 의해 형성되는 것을 특징으로 한다.
또한, 상기 접합층은 이온 임플란테이션에 의해 형성되는 것을 특징으로 한다.
또한, 상기 제 1 원소는 B, Al, Ga, In, Tl, Pd, Na, Be, Zn, Au, Co, V, Ni, Mo, Hg, Sr, Ge, Cu, K, Sn, W, Pb, O, Fe,Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd, Pt, Si 중 어느 하나인 것을 특징으로 한다.
또한, 상기 제 2 원소는 B, Al, Ga, In, Tl, Pd, Na, Be, Zn, Au, Co, V, Ni, Mo, Hg, Sr, Ge, Cu, K, Sn, W, Pb, O, Fe,Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd, Pt, Si 중 상기 제 1 원소로 선택된 원소를 제외한 원소중 어느 하나인 것을 특징으로 한다.
또한, 상기 에피탁시 기판은 실리콘 기판의 일면 또는 양면에 증착되는 다공성 실리콘층의 상면에 증착되어 형성되는 것을 특징으로 한다.
또한, 상기 증착은 CCP(Capacitively Coupled Plasma) 플라즈마를 이용하여 이루어지는 것을 특징으로 한다.
또한, 상기 도핑은 도핑 농도의 조절을 통해서 이루어지는 것을 특징으로 한다.
다른 한편으로, 본 발명의 다른 일실시예에는 위에 기술된 반도체 수광소자를 포함하는 광자 검출기를 제공한다.
또한, 상기 광자 검출기는, 상기 반도체 수광 소자의 상단면에 위치되는 섬광체;를 포함하는 것을 특징으로 한다.
또한, 상기 광자 검출기는, 상기 반도체 수광 소자의 접합층 또는 후면 전계층에에 위치되는 플라즈모닉 나노 입자층;를 포함하는 것을 특징으로 한다.
또 다른 한편으로, 본 발명의 또 다른 일실시예에는, 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법으로서, 상기 고저항 에피탁시 기판에 생성되는 고유 결함(native defects) 또는 불순물(impurities)에 의한 페르미 에너지 준위의 변동을 억제하기 위해 밴드갭의 중간지점을 기준으로 상기 고유 결함 또는 불순물을 이루는 제 1 원소에서 발생하는 전하를 상쇄시키기 위해 상기 제 1 원소와 구별되는 제 2 원소로 도핑하는 단계;를 포함하는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법을 제공한다.
또한, 상기 제 2 원소로 도핑하는 단계 이전에, 실리콘 기판의 일면 또는 양면에 다공성 실리콘층을 증착하는 단계; 및 상기 다공성 실리콘층의 상면에 상기 에피탁시 기판을 증착 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 수광 소자 제조 방법은, 상기 에피탁시 기판의 일면상에 접합층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 접합층은 상기 에피탁시 기판이 미리 정해진 두께 이상에서 도핑 가스를 변경하여 형성되는 것을 특징으로 한다.
본 발명에 따르면, 종래의 Czochralski(Cz) 벌크 단결정 성장 및 절삭을 통하여 제작된 고가 웨이퍼를 사용하지 않는 대신에, 플라즈마 화학 기상 증착법을 기반으로 저비용의 고저항 에피탁시 웨이퍼를 이용한 반도체 수광 소자의 제작이 가능하다.
또한, 본 발명의 다른 효과로서는 반도체 다이오드 소자의 전류-전압 곡선상 3사분면에 위치하는 반도체 수광 소자를 제작할 수 있다는 점을 들 수 있다.
또한, 본 발명의 또 다른 효과로서는 다양한 에너지(파장)의 광자를 검출할 수 있는 광센서의 고성능 저가격화가 가능하다는 점을 들 수 있다.
또한, 본 발명의 또 다른 효과로서는 고저항 에피탁시 웨이퍼를 이용한 반도체 수광 소자를 적용하여 적외선-가시광선-자외선 등을 포괄하는 광자 검출기를 제작할 수 있다는 점을 들 수 있다.
또한, 본 발명의 또 다른 효과로서는 X선 또는 감마선을 검출하는 방사선 센서에 적용되는 경우, 직접 검출 또는 간접 검출 방식으로 제작이 가능하다는 점을 들 수 있다.
도 1은 일반적인 결정질 실리콘 기판을 절단 가공하여 제작하는 방법을 보인 개념도이다.
도 2는 종래의 결정질 실리콘 기판 제조방법으로 결정질 실리콘 기판에 결정질 막을 형성하는 공정을 보인 단면도이다.
도 3은 적층구조 박막 제조방법의 일실시예를 보인 단면도이다.
도 4는 도 3에 도시된 적층구조 박막을 제조하기 위한 플라즈마 반응장치의 예를 보인 개념도이다.
도 5는 본 발명의 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판을 이용한 MSM(Metal-Semiconductor-Metal) 반도체 구조를 보여주는 개념도이다.
도 6은 본 발명의 다른 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판을 이용한 수직형 반도체 구조를 보여주는 개념도이다.
도 7은 본 발명의 또 다른 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판을 이용한 메사형 반도체 구조를 보여주는 개념도이다.
도 8은 도 6 내지 도 7에 도시된 동종 또는 이종 접합층을 생성하기 위해 에피탁시 기판에 열처리 또는 증착을 수행하는 개념도이다.
도 9는 도 5 내지 도 8에 도시된 에피탁시 기판을 적용한 직접 검출형 광자 검출기의 예시이다.
도 10은 도 5 내지 도 8에 도시된 에피탁시 기판을 적용한 간접 검출형 광자 검출기의 예시이다.
도 11은 도 5 내지 도 8에 도시된 에피탁시 기판에 금속 표면 플라즈모닉 나노입자를 적용한 광자 검출기의 예시이다.
도 12는 카운터 도핑의 배경 데이터를 보여주는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것 뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 고저항 에피탁시 기판을 이용한 반도체 수광 소자 및 이를 제조하는 방법을 상세하게 설명하기로 한다.
도 3은 적층구조 박막 제조방법의 일실시예를 보인 단면도이다. 도 3을 참조하면, 결정질 실리콘 기판(11)을 준비하는 단계(a)와, 결정질 실리콘 기판(11)의 일면 또는 양면에 다공성 실리콘층(13)을 증착하는 단계(b)와, 다공성 실리콘층(13)의 상면에 에피탁시 기판(즉, 에피탁시 웨이퍼)(15)을 증착하는 단계(c)와, 에피탁시 기판(15)을 다공성 실리콘층(13))으로부터 분리하는 단계(d)를 포함한다.
a) 단계에서, 결정질 실리콘 기판(11)은 성장한 잉곳 또는 블록을 와이어 절단방법으로 절단 가공하여 제작한 것을 준비할 수 있다. 즉, 결정질 실리콘 기판(11)은 도 1에서 제시하고 있는 방법과 동일한 방법으로 제작된 것을 준비할 수 있다.
a) 단계는 결정질 실리콘 기판(11)을 식각 또는 연마하여 결정질 실리콘 기판(11)의 표면을 세정하는 단계를 포함할 수 있으며, 식각은 습식 또는 진공 공정으로 진행할 수 있다.
b) 단계 및 c) 단계는 다공성 실리콘층(13)과 에피탁시 기판(15)을 증착에 의해 형성하는 단계로 플라즈마 공정을 수행하여 형성한다.
플라즈마 공정은 PECVD(Plasma Enhanced Chemical Vapor Deposition)계열중 CCP(Capacitively Coupled Plasma) 플라즈마 반응장치 등을 이용하여 수행할 수 있다. CCP 플라즈마 반응장치는 실리콘 기판 온도 약 1000℃ 이하에서 적층구조의 박막 성장이 가능하도록 한다.
설명의 편의를 위해, 도 4를 참조하여 CCP 플라즈마 반응장치에 대해 간단히 설명한다. 도 4는 도 3에 도시된 적층구조 박막을 제조하기 위한 플라즈마 반응장치의 예를 보인 개념도이다. 도 4를 참조하면, CCP 플라즈마 구조의 플라즈마 반응장치는 결정질 실리콘 기판(11)이 부착되는 하부 전극(33)과, 이 하부 전극(33)과 소정의 전극 거리를 가지도록 위치되는 상부 전극(31)을 챔버(30) 내에 포함하며, 하부 전극(33)은 그라운드(ground) 되어 있고 상부 전극(31)만 전압(35)이 직접 인가되도록 된다.
이러한 CCP 플라즈마 구조의 플라즈마 반응장치는 챔버(30) 내부로 가스를 주입하면서 상부 전극(31)에 전압(35)을 인가하면 전극 표면에 분포되는 전하에 의해 발생하는 축전 자기장에 의해 플라즈마가 발생하고 유지되며 플라즈마가 가스의 이온화 및 화학 반응을 촉진하여 생성된 반응물(즉, 실리콘)을 결정질 실리콘 기판(11)에 증착시킨다.
CCP 플라즈마 구조의 플라즈마 반응장치는 상부 전극(31)과 하부 전극(33) 사이의 거리를 조절하여 결정질 실리콘 기판(11)과 플라즈마 전극 거리를 조절함으로써 공정 조건을 변화시킬 수 있다.
CCP 플라즈마 구조의 플라즈마 반응장치는 균일한 플라즈마 처리가 가능하며 실리콘 기판 온도 1000℃ 이하인 저온에서도 우수한 박막을 얻을 수 있다. 플라즈마 주파수는 13.56MHz, 27.12MHz, 40.68MHz, 54.24MHz 및 60MHz 등이 사용 가능하다.
다공성 실리콘층(13) 및 에피탁시 기판(15)은 결정질 실리콘 기판(11)의 일면 또는 양면에 모두 증착할 수 있다. 예를 들어, 결정질 실리콘 기판의 일면에 다공성 실리콘층, 에피택시층을 순차적으로 증착하거나, 결정질 실리콘 기판의 양면에 각각 다공성 실리콘층, 에피택시층을 순차적으로 증착할 수 있다.
결정질 실리콘 기판(11)의 양면에 다공성 실리콘층(13) 및 에피탁시 기판(15)을 모두 증착할 경우 양면에 동시에 증착하거나 일면씩 순차적으로 증착할 수 있다.
결정질 실리콘 기판 온도, 전구체 가스 비율 등을 조절하여 다공성 실리콘층(13)과 에피탁시 기판(15)의 밀도를 조절할 수 있다. 결정질 실리콘 기판 온도는 100~1000℃ 범위에서 조절할 수 있다. 바람직하게는, 결정질 실리콘 기판 온도는 200~450℃ 범위로 조절한다.
전구체 가스는 플라즈마 분위기 내에서 결정질 실리콘 기판에 SixAyBz(여기서, x,y,z는 변수를 나타냄) 또는 SiH4를 기반으로 화학반응을 통해 생성된 실리콘을 빠르게 증착시켜 다공성 실리콘층을 형성시킨다. 이러한, 전구체 가스는 SiH4, Si2H6, SiCl4, SiHCl3, SiF4등을 H2 또는 He 가스에 희석시켜 사용할 수 있다.
다공성 실리콘층과 에피택시층은 박막 성장 초반 가스 유량비, 플라즈마 파워 등의 공정 조건을 제어하여 인위적으로 밀도가 낮게 형성할 수 있다. 다공성 실리콘층 증착 후, 1000℃ 이하의 온도에서 수소 열처리를 추가로 수행하여 다공성 실리콘층의 공극률을 재조정할 수 있다.
반도체 소자의 제조는 많은 종류의 박막(Thin film) 증착공정을 수반한다. 증착공정은 진공 중에서 합성하고자 하는 물질을 기화 또는 승화시켜서 원자 또는 분자 단위로 결정질 실리콘 기판 표면 위에 부착되도록 함으로써 박막을 형성시키는 방식이다.
따라서, 고유 결함(native defects) 또는 불순물(impurities)이 생성되며, 이러한 고유 결함 또는 불순물에 의해 에피탁시 기판(15)을 고저항으로 만들기가 어렵다. 즉, 그 양은 비록 원소마다 다를 수 있어도, 다양한 불순물이 다양한 이유에 의해 의도치 않게 섞여 들어와 에피탁시 기판(15) 내에 존재할 수 있다.
따라서, 에피탁시 기판(15)를 고저항의 에피탁시 기판으로 만들기 위해서, 고유 결함(native defects) 또는 불순물(impurities)에 해당하는 원소에서 발생한 전하(전자 또는 정공)를 상쇄시키기 위해 증착 공정중 반대 원소인 도핑원소를 챔버(30)에 주입하여 도핑하는 카운터 도핑을 실행한다. 이를 개념적으로 보여주는 도면이 도 12에 도시된다. 이에 대하여는 후술하기로 한다. 물론, 이 경우 반대 원소는 기체 상태로 주입되거나 다른 기체에 혼합되어 주입될 수 있다.
도 3을 계속 참조하면, d) 단계는, 에피택시층의 성장 후, 에피탁시 기판(15)을 결정질 실리콘 기판으로부터 박리(분리)하는 단계이다. 박리는 열 또는 기계적 응력을 가하여 결정질 실리콘 기판으로부터 박리할 수 있다. 다공질 실리콘층에 의해 결정질 실리콘 기판으로부터 박리가 용이하다.
다공성 실리콘층(13)은 50~100nm의 두께로 증착될 수 있고, 에피탁시 기판(15)은 최소 50um의 두께로 증착될 수 있다. 다공성 실리콘층(13)은 SiOx 또는 SiHx, 예를 들어 SiO2 또는 SiH4로 될 수 있다. 다공성 실리콘층의 밀도는 1.1~ 2.33g/㎤ 범위일 수 있다. 다공성 실리콘층(13)은 단결정 실리콘 박막층이다.
도 5는 본 발명의 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판(15)을 이용한 MSM(Metal-Semiconductor-Metal) 반도체 구조를 보여주는 개념도이다. 도 5를 참조하면, 도 3에 의해 생성된 에피탁시 기판(15)의 양면에 제 1 및 제 2 전극(511,512)이 형성되고, 이들 전극(511,512)에 전기 배선이 이루어진다. 이는 고저항 에피탁시 기판(15)를 이용한 가장 간단한 반도체 소자의 구조이다.
도 6은 본 발명의 다른 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판(15)을 이용한 수직형 반도체 구조를 보여주는 개념도이다. 도 6을 참조하면, 에피탁시 기판(15)을 성장할 때 예를 들어 고저항의 p형으로 성장한다면, 일정 두께 이상에서 도핑 가스를 p형에서 n형으로 바꾸면 진공을 깨서 확산/임플란테이션 등의 방법을 쓰지 않고도 p-n접합을 구현할 수 있다.
이 때 앞서 예로 든 n형은 동종접합에 따른 접합층(620)을 이룰 수도 있다. 즉, 예를 들면, 고저항 에피탁시 기판(15)은 단결정 p형 에피탁시 기판이고, 접합층(620)은 단결정 n형 에피탁시 박막이된다.
또는, HIT(Heterojunct-ion with Intrinsic Thin-layer) 태양전지 구조와 유사한 이종접합에 따른 접합층(620)을 이를 수도 있다. 예를 들면, 고저항 에피탁시 기판(15)은 단결정 p형 에피탁시 기판이고, 접합층(620)은 비정질 실리콘 박막(패시베이션층) 및 n형 비정질 실리콘 박막(에미터)의 적층구조가 될 수 있다.
에피탁시 기판(15)의 후면에는 후면을 부동화하며 후면 재결합을 방지하는 후면 전계(BSF: Back Surface Field)층(610)이 형성된다. 이러한 후면 전계층(610)의 하단면에 전극(611)이 배치된다. 전극(611) 및 전극(622)에 전기 배선(601)이 형성된다.
이종 접합을 통해 접합층(620)을 형성하는 경우, 플라즈마 화학기상증착법을 이용하여 a(비정질)/nc(nanocrystal)/uc(microcrystal) 등의 다양한 결정 특성의 실리콘계 단일성분 또는 화합물 박막을 증착하여 형성할 수 있다.
단결정 p형 에피탁시 기판/비정질 실리콘 박막(패시베이션층)/n형 비정질 실리콘 박막(에미터)의 적층구조) 에서 패시베이션층 또는 에미터 층, 그리고 에피탁시 기판을 기준으로 에미터층 반대쪽에 위치하는 후면전계층(BSF: back surface field)층에는 상기 언급된 비정질 실리콘 박막 뿐 아니라, 나노 결정질, 마이크로 결정질, 또는 다형성(polymorphous)의 실리콘 박막뿐 아니라, 실리콘 산화물(a-/nc-/u-SiOx:H) 및 화합물 (예: SiGe, SiC, MoOx, WOx,TaNx,TiNx 등)중 한가지 이상이 단일박막 또는 적층구조로 도입될 수 있습니다.
도 6은 수직형으로서, 전극 배치가 전류 경로 기준으로 에피탁시 기판(15)의 상/하부 반대방향에 각각 위치한다.
도 7은 본 발명의 또 다른 일실시예에 따른 도 3 내지 도 4에 도시된 에피탁시 기판(15)을 이용한 메사형 반도체 구조를 보여주는 개념도이다. 도 7을 참조하면, LED(Light Emitting Diode) 소자의 구조와 유사하게 n형 전극과 p형 전극(711,712)이 같은 쪽에 위치한다.
부연하면, 제 1 에피탁시 기판(715-1)의 상단면에 크기가 비교하여 작은 제 2 에피탁시 기판(715-2)이 적층되고, 제 1 에피탁시 기판(715-1)의 노출면에 후면 전계층(BSF)(710) 및 전극(711)이 차례로 적층된다. 부연하면, 제 1 에피탁시 기판(715-1)의 증착후 포토리소그래피 등의 방법으로 일부분을 가리고, 후면 전계층(170)를 증착한다. 이와 달리, 제 1 에피탁시 기판(715-1)을 두껍게 증착한 다음 후면 전계층(710)이 증착될 부분보다 좀 넓게 진공건식식각을 통해 후면 BSF 증착면을 형성할 수 있다. 또한, 제 2 에피탁시 기판(715-2)의 상단면에는 접합층(720) 및 전극(712)가 차례로 적층된다. 전극들(711,712)에는 전기 배선(701)이 형성된다.
도 8은 도 6 내지 도 7에 도시된 동종 접합층을 생성하기 위해 에피탁시 기판에 열처리 또는 증착을 수행하는 개념도이다. 도 8을 참조하면, 동종접합의 경우 앞서 서술한 에피탁시 기판(15)과 극성이 다른 에피탁시 박막을 증착할 수도 있다. 또는 에피탁시 기판(15)의 상부에 PSG(Phosphorous silicate glass)/ BSG(boron silicate glasses)를 증착하여 형성되는 산화 기반 박막층(800)에 대해 열처리를 통한 확산반응을 통해 에피탁시 기판(15) 내에서 동종접합층(820)을 구현할 수도 있다.
물론, 또 다른 기존 접합 방식인 임플란테이션도 가능하다.
도 9는 도 5 내지 도 8에 도시된 에피탁시 기판(15)을 적용한 직접 검출형 광자 검출기의 예시이다. 도 9를 참조하면, 광자 검출기(910)에 고저항 에피탁시 기판(15)을 적용하면, 가시광/적외선/자외선/X선/감마선 모두 광자(photon)로 설명될 수 있는 빛 에너지 형태를 검출할 수 있다.
광자 검출기(910)는 가시광 또는 방사선을 직접 흡수하여 검출 신호를 외부(예: DAQ, data acquisition system + ADC (analog-to-digital converter 등)에 전송한다.
도 10은 도 5 내지 도 8에 도시된 에피탁시 기판(15)을 적용한 간접 검출형 광자 검출기의 예시이다. 도 10을 참조하면, 에피탁시 기판(15)을 적용한 광자 검출기(1010)의 상단면에 섬광체(1020)를 배치한다. 고에너지 광자(=방사선: X선, 감마선)의 검출의 경우, 섬광체(1020)에서 우선 방사선을 흡수하여 생긴 전자와 정공이 재결합하면서 섬광체(1020)의 밴드갭에 해당하는 빛을 내보내면 이를 흡수하여 신호로 외부에 내보내는 간접 흡수 방식도 가능하다.
섬광체(1020)는 섬광작용(즉, 여기작용)을 이용한 것으로서, 입사 방사선으로부터 에너지를 흡수하게 되면 들뜬 전자상태로 되었다가, 바로, 혹은 일정 시간이 경과된 후, 기저상태로 되돌아가게 된다. 이때, 기저 상태의 에너지차에 해당하는 파장을 가진 전자기파가 방출되며, 이 전자기파의 파장을 가진 빛을 이용하게 된다.
섬광체(1020)는 NaI(Tl), CsI(Tl),ZnS(Ag), MeWO4(ME:Cd,Pb,Ca 등) 등의 섬광 물질과 Al2O3, MgO + white(예를 들면, BaSO4 등) paint/spray, white PTFE(폴리테트라플루오로에틸렌) 테이프, Ag, Al 박막 등의 반사체로 구성된다.
도 11은 도 5 내지 도 8에 도시된 광 검출기의 접합층 또는 BSF층 하단면에 금속 표면 플라즈모닉 나노입자를 적용한 광자 검출기의 예시이다. 도 11을 참조하면, 광자 검출기(1110)의 상단면의 수광부(미도시) 또는 (수직형 구조의 가시광/적외선 센서의 경우) 기판 후면의 반사전극 근처에 플라즈모닉 나노 입자층(1120)을 도입한다. 금속 나노입자를 도입할 경우 플라즈몬 상승효과를 통해 빛흡수 효율이 증폭될 수 있는 점을 이용할 수 있다.
도 12는 카운터 도핑의 배경 데이터를 보여주는 도면이다. 도 12를 참조하면, 에피탁시 기판(15)은 성장중 고유 결함(native defects) 또는 불순물을 포함하는 적층구조로 성장할 수 있다. 따라서, 에피탁시 기판(15)를 고저항의 에피탁시 기판으로 만들기 위해서, 이러한 고유 결함(native defects) 또는 불순물(impurities)에 해당하는 원소에서 발생하는 전하(전자 또는 정공)를 상쇄시키기 위해 증착 공정중 반대 원소인 도핑원소를 챔버(30)에 주입하여 도핑하는 카운터 도핑을 실행한다. 고유 결함(native defects)은 크게 두가지로 분류할 수 있다. 우선, 첫번째의 경우, 단결정(예:Si)내에 불순물이 0이라고 (현실적으로 완전 불가능한)가정을 하면 실리콘이 있어야 할 자리에 없거나(vacancy), 엉뚱하게 딴 데비집고 들어가 자리잡고 있거(interstitial: 침입형) 나 하는 것을 들 수 있다.
두번째의 경우, 아무리 조심해도 일부 존재할 수 밖에 없는 불순물(예: 산소) 실리콘이 있던 자리에서 실리콘을 밀어내고 차지한다거나(substitutional), 또는 침입형(interstitial)로 존재할 수 있습니다
도 12에 도시된 바와 같이, 불순물은 B, Al,Ga, In 등의 3족 원소인 불순물(억셉트:A), P,As, Sb, Bi 등의 5족 원소인 5가 불순물(도너:D)이거나, O, N 등의 불순물(도너 유사(donor-like) 또는 억셉트 유사(acceptor-like))일 수 있다.
예를 들어, 산소 원자(O)의 경우(1230), 반도체내의 주변환경에 따라 3가지 에너지 준위를 가질 수 있다. 이해의 편의를 위해 화살표 바로 아래의 것을 예로 들어 설명하면, 산소 원자 불순물은 도너 유사(donor-like) 특성을 가지므로, 불순물에 의한 구조적인 악영향에 더불어, 저항이 매우 높게(도핑하지 않고 중성으로) 만들고 싶어도 저런 불순물이 섞이면 약간의 전자가 발생해서 저항이 낮아지게 된다.
따라서, 원천적으로 제거하는 것이 최선이지만 불순물이 0인 것은 열역학적으로도 불가능하고, 또 원재료의 순도 등의 원인으로 완전히 없앨 수 없다고 본다면 빨간색의 인듐원자(1220)를 가스 형태로 산소 농도와 엇비슷한 수준으로 넣어주는 방식으로 해소할 수 있다. 이 경우, 중간지점(1201)으로 에너지 밴드갭(1200) 내에서 양쪽으로 떨어진 거리가 같다.
또는, 인듐원자가 포함된 PECVD용 가스가 존재하지 않는다면 다른 원소인 붕소(1210)를 포함하는 가스(예를 들어 B2H6)를 넣어주되 가운데로부터 떨어진 거리가 훨씬 멀기(가전자대로부터의 거리가 산소의 전도대로부터의 벌어진 거리보다 훨씬 가깝기 때문에) 때문에 도핑 효율이 좋을 것이므로 산소 농도에 준하는 수준보다 조금 덜 넣어주면, +1+(-1)=0이 되는 것처럼 산소에 의해 생성된 원치않는 전자를 가운데 아래에 위치하는 원소에서 나올 정공으로 잡아먹어 상쇄시킨다.
대신에　도핑 농도를 조절해서 counter-doping을 극대화할 수도 있다. 부연하면, 실제로는 가운데 준위(midgap)인 밴드갭의 중간지점(1201)으로부터 떨어진 방향과 거리가 거의 같은 두 원소가 있다고 가정하면, 실제 두 원소가 각자 도핑되었을 때 내어놓는 전하의 갯수가 다를 수 있다. 이는 각 원소의 화학적 성질이 달라서 도핑 효율성(doping efficiency)가 다르기 때문이다. 이에 따라 도핑 농도를 조절함으로써 counter-doping을 극대화할 수도 있다.
1: 잉곳 또는 블록 3: 와이어 절단
5: 실리콘 기판 7: 다공성 실리콘
9: 에피택시층 11: 실리콘 기판
13: 다공성 실리콘층 15: 에피택시 기판
30: 챔버
511,512: 전극
610: 후면 전계층 620: 접합층

Claims (19)

  1. 고저항 에피탁시 기판을 이용한 반도체 수광 소자에 있어서,
    상기 고저항 에피탁시 기판(15)은 상기 고저항 에피탁시 기판(15)에 생성되는 고유 결함(native defects) 또는 불순물(impurities)에 의한 페르미 에너지 준위의 변동을 억제하기 위해 밴드갭의 중간지점(1201)을 기준으로 상기 고유 결함 또는 불순물을 이루는 제 1 원소에서 발생하는 전하를 상쇄시키기 위해 상기 제 1 원소와 구별되는 제 2 원소로 도핑되는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  2. 제 1 항에 있어서,
    상기 제 2 원소는 상기 중간지점(1201)으로부터 떨어진 거리는 동일하고 방향은 반대인 원소인 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  3. 제 1 항에 있어서,
    상기 제 2 원소는 상기 중간지점(1201)보다 아래에서 에너지 준위가 형성되는 원소인 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  4. 제 1 항에 있어서,
    상기 에피탁시 기판(15)의 일면상에 형성되는 접합층(620,720,820);을 포함하는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  5. 제 4 항에 있어서,
    상기 접합층(620,720)은 동종 접합 또는 이종 접합을 통해 이루어지며, 상기 동종 접합이면 상기 에피탁시 기판(15)은 단결정 에피탁시 기판이고 상기 접합층(620)은 단결정 에피탁시 박막이며, 상기 이종 접합이면 기 에피탁시 기판(15)은 단결정 에피탁시 기판이고 상기 접합층(620)은 비결정 실리콘 박막인 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  6. 제 4 항에 있어서,
    상기 접합층(820)은 산화물 기반 박막층(800)이 열처리에 의한 확산에 의해 형성되는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  7. 제 4 항에 있어서,
    상기 접합층(820)은 이온 임플란테이션에 의해 형성되는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  8. 제 1 항에 있어서,
    상기 제 1 원소는 B, Al, Ga, In, Tl, Pd, Na, Be, Zn, Au, Co, V, Ni, Mo, Hg, Sr, Ge, Cu, K, Sn, W, Pb, O, Fe,Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd, Pt, Si 중 어느 하나인 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  9. 제 8 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In, Tl, Pd, Na, Be, Zn, Au, Co, V, Ni, Mo, Hg, Sr, Ge, Cu, K, Sn, W, Pb, O, Fe,Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd, Pt, Si 중 상기 제 1 원소로 선택된 원소를 제외한 원소중 어느 하나인 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  10. 제 1 항에 있어서,
    상기 에피탁시 기판(15)은 실리콘 기판(11)의 일면 또는 양면에 증착되는 다공성 실리콘층(13)의 상면에 증착되어 형성되는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  11. 제 10 항에 있어서,
    상기 증착은 CCP(Capacitively Coupled Plasma) 플라즈마를 이용하여 이루어지는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  12. 제 1 항에 있어서,
    상기 도핑은 도핑 농도의 조절을 통해서 이루어지는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 따른 반도체 수광소자를 포함하는 광자 검출기.
  14. 제 13 항에 있어서,
    상기 반도체 수광 소자의 상단면에 위치되는 섬광체(1020);를 포함하는 것을 특징으로 하는 광자 검출기.
  15. 제 13 항에 있어서,
    상기 반도체 수광 소자의 접합층(620,720,820) 또는 후면 전계층(610,710)에 위치되는 플라즈모닉 나노 입자층(1120);를 포함하는 것을 특징으로 하는 광자 검출기.
  16. 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법에 있어서,
    상기 고저항 에피탁시 기판(15)에 생성되는 고유 결함(native defects) 또는 불순물(impurities)에 의한 페르미 에너지 준위의 변동을 억제하기 위해 밴드갭의 중간지점(1201)을 기준으로 상기 고유 결함 또는 불순물을 이루는 제 1 원소에서 발생하는 전하를 상쇄시키기 위해 상기 제 1 원소와 구별되는 제 2 원소로 도핑하는 단계;를 포함하는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 원소로 도핑하는 단계 이전에,
    실리콘 기판(11)의 일면 또는 양면에 다공성 실리콘층(13)을 증착하는 단계; 및
    상기 다공성 실리콘층(13)의 상면에 상기 에피탁시 기판(15)을 증착 형성하는 단계;를 포함하는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 에피탁시 기판(15)의 일면상에 접합층(620,720,820)을 형성하는 단계;를 포함하는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 접합층(620,720,820)은 상기 에피탁시 기판(15)이 미리 정해진 두께 이상에서 도핑 가스를 변경하여 형성되는 것을 특징으로 하는 고저항 에피탁시 기판을 이용한 반도체 수광 소자 제조 방법.
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