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KR20200033020A - 부분 중첩 반도체 다이 스택 패키지 - Google Patents

부분 중첩 반도체 다이 스택 패키지 Download PDF

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KR20200033020A
KR20200033020A KR1020180112410A KR20180112410A KR20200033020A KR 20200033020 A KR20200033020 A KR 20200033020A KR 1020180112410 A KR1020180112410 A KR 1020180112410A KR 20180112410 A KR20180112410 A KR 20180112410A KR 20200033020 A KR20200033020 A KR 20200033020A
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KR
South Korea
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semiconductor
die
edge region
stack package
disposed
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도은혜
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에스케이하이닉스 주식회사
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Publication date
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Abstract

패키지 기판 상에 배치된 반도체 제1다이에 실질적으로 수직하게 스택된 반도체 제2다이, 에지(edge) 영역이 반도체 제2다이의 에지 영역에 중첩되도록 스택된 반도체 제3다이, 반도체 제3다이에 스택된 반도체 제4다이, 및 반도체 제3다이를 리프팅하는 리프팅 서포터(lifting supporter)를 포함하는 스택 패키지를 제시한다.

Description

부분 중첩 반도체 다이 스택 패키지{Stack package including partially stacked semiconductor dies}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 스택 패키지(stack package)에 관한 것이다.
반도체 장치는 많은 전자 제품에 적용되고 있다. 반도체 장치는 반도체 다이(semiconductor die)를 포함하는 반도체 패키지 형태로 전자 제품에 적용되고 있다. 반도체 다이는 데이터(data)를 저장하거나 또는 데이터를 처리하기 위한 집적 회로부를 포함하고, 집적 회로부에 데이터를 입력하거나 또는 집적 회로부로부터 데이터를 외부로 출력하도록 반도체 패키지로 패키징(packaging)되고 있다.
모바일(mobile) 기기와 같은 전자 제품에서 요구되는 메모리(memory) 용량이 계속 증대되고, 이와 함께 모바일 기의 소형화와 배터리(battery) 용량의 제한이 요구되고 있다. 이에 따라, 모바일 기기에 적용되는 반도체 패키지는 보다 증대된 용량을 가지면서 보다 소형화된 크기를 가지도록 요구되고 있다.
본 출원은 복수의 반도체 다이들이 부분 중첩되도록 스택된 반도체 다이 스택 패키지를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 배치된 반도체 제1다이; 상기 반도체 제1다이 상에 스택된 반도체 제2다이; 상기 반도체 제2다이와 이격되도록 상기 패키지 기판 상에 배치된 리프팅 서포터(lifting supporter); 상기 반도체 제2다이와 상기 리프팅 서포터에 걸쳐져 배치된 반도체 제3다이; 및 상기 반도체 제3다이 상에 스택된 반도체 제4다이;를 포함하는 스택 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 배치되고, 제1본딩 패드(bonding pad)들이 배치된 반도체 제1다이; 상기 반도체 제1다이에 실질적으로 수직하게 스택되고 제2본딩 패드들이 배치된 반도체 제2다이; 상기 제1본딩 패드들을 상기 패키지 기판에 접속시키는 제1본딩 와이어(bonding wire)들; 상기 반도체 제1 및 제2다이들 사이에 배치되어 상기 반도체 제2다이를 리프팅(lifting)시키고, 상기 제1본딩 패드들과 상기 제1본딩 와이어들의 본딩 부분들 및 상기 본딩 부분들로부터 연장되는 상기 제1본딩 와이어들의 일부 부분들을 덮도록 확장된 제1접착층; 상기 반도체 제2다이의 에지(edge) 영역에 에지 영역이 중첩되고, 제3본딩 패드들이 표면에 배치된 반도체 제3다이; 상기 반도체 제3다이에 실질적으로 수직하게 스택되고, 제4본딩 패드들이 배치된 반도체 제4다이; 상기 제3본딩 패드들을 상기 패키지 기판에 접속시키는 제3본딩 와이어들; 상기 제3 및 제4다이들 사이에 배치되어 상기 반도체 제4다이를 리프팅(lifting)시키고, 상기 제3본딩 패드들과 상기 제3본딩 와이어들의 본딩 부분들 및 상기 본딩 부분들로부터 연장되는 상기 제3본딩 와이어들의 일부 부분들을 덮도록 확장된 제2접착층; 및 상기 반도체 제3다이와 상기 패키지 기판 사이에 배치되어 상기 반도체 제3다이를 리프팅하는 리프팅 서포터(lifting supporter);를 포함하는 스택 패키지를 제시할 수 있다.
본 출원의 실시예들에 따르면, 복수의 반도체 다이들이 부분 중첩되도록 스택된 반도체 다이 스택 패키지를 제시할 수 있다. 반도체 다이 스택 패키지는 측방향으로 상대적으로 감소된 크기를 가지면서, 상대적으로 낮은 두께를 가질 수 있다.
도 1은 일 예에 따른 스택 패키지를 보여주는 평면도이다.
도 2 내지 도 4는 일 예에 따른 스택 패키지를 보여주는 단면도들이다.
도 5 내지 도 7은 일 예에 따른 스택 패키지의 반도체 다이들의 배치를 보여주는 평면도들이다.
도 8 및 도 9는 일 예에 따른 스택 패키지를 보여주는 평면도 및 단면도이다.
도 10은 일 예에 따른 스택 패키지를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 스택 패키지(10)를 보여주는 평면도이다. 도 2 내지 도 4는 일 예에 따른 스택 패키지(10)를 보여주는 단면도들이다. 도 2는 도 1의 X1-X1' 절단선을 따르는 단면 형상을 보여주는 단면도이다. 도 3은 도 1의 Y1-Y1' 절단선을 따르는 단면 형상을 보여주는 단면도이다. 도 4는 도 1의 Y2-Y2' 절단선을 따르는 단면 형상을 보여주는 단면도이다. 도 5 내지 도 7은 일 예에 따른 반도체 다이들의 배치를 보여주는 평면도들이다.
도 1을 참조하면, 일 예에 따른 스택 패키지(10)는 패키지 기판(100) 상에 복수의 반도체 다이(200)들이 스택된 구조를 구비한다. 반도체 다이(200)들은 적어도 4개 이상의 개수로 패키지 기판(100) 상에 배치될 수 있다. 반도체 다이(200)들은 다양한 형태의 집적 회로가 집적된 반도체 다이일 수 있다. 반도체 다이(200)는 예컨대 디램(DRAM)과 같은 메모리(memory) 반도체 다이 형태로 제공될 수 있다. 복수의 반도체 다이(200)들은 서로 동일한 형태의 집적 회로가 집적된 동일한 형태의 반도체 다이일 수 있다. 일 실시예에서, 복수의 반도체 다이(200)들은 서로 다른 형태의 집적 회로가 집적된 반도체 다이일 수 있다.
패키지 기판(100)은 그 표면 상에 복수의 반도체 다이(200)들이 실장되는 베이스(base)를 제공한다. 패키지 기판(100)은 반도체 다이(200)에 전기적으로 접속되는 다양한 인터커넥트 구조(interconnect structure)를 구비한 베이스를 제공할 수 있다. 패키지 기판(100)은 다양한 형태의 도전성 트레이스(conductive trace) 구조를 구비하고, 이러한 도전성 트레이스 구조를 통해서 반도체 다이(200)들에 전기적으로 접속될 수 있다. 패키지 기판(100)은 도전성 트레이스들을 제공하는 여러 금속층(metallization layer)들과 이들을 절연하는 여러 유전 물질의 층(dielectric material layer)들을 포함한다. 유전 물질은 예컨대, 파이버글래스(fiberglass)가 충진되거나 또는 충진되지 않은 에폭시 레진(epoxy resin)을 포함할 수 있다. 패키지 기판(100)은 예컨대 인쇄회로기판(PCB: Printed Circuit Board) 형태로 제공될 수 있다.
패키지 기판(100)은 반도체 다이(200)들과 전기적으로 접속될 도전성 랜드(land: 110)들을 제1표면(101)에 구비한다. 본딩 와이어(bonding wire: 300)들과 같은 접속 부재는 도전성 랜드(110)들과 반도체 다이(200)들의 본딩 패드(bonding pad: 201)들을 전기적으로 연결시킨다. 도전성 랜드(110)들은 패키지 기판(100)에 구비된 도전성 트레이스 구조의 일부 부분으로 구비된다. 본딩 패드(201)들은 반도체 다이(200)를 패키지 기판(100)에 전기적으로 접속시키는 도전 부재로 반도체 다이(200)에 구비된다.
패키지 기판(100)의 제1표면(101)에 서로 반대되는 제1기판 에지(edge) 영역(170)과 제2기판 에지 영역(190)을 구비할 수 있다. 제1기판 에지 영역(170)과 제2기판 에지 영역(190)은 X-Y 평면에서 볼 때 Y축 방향으로 서로 이격되어 배치된 영역들일 수 있다. 패키지 기판(100)의 제1기판 에지 영역(170)과 제2기판 에지 영역(190) 사이 영역에 반도체 다이(200)들이 배치된다. 반도체 다이(200)들은 제1기판 에지 영역(170)과 제2기판 에지 영역(190)을 드러내도록 패키지 기판(100)의 제1표면(101) 상에 스택될 수 있다.
패키지 기판(100)의 제1기판 에지 영역(170) 내에 구획된 제1랜드 영역(171)이 배치되고, 제1랜드 영역(171) 내에 도전성의 제1랜드(111)들이 배치될 수 있다. 제1기판 에지 영역(170) 내의 다른 영역으로 구획된 제4랜드 영역(174) 내에 제4랜드(114)들이 배치된다. 제1랜드 영역(171)과 제4랜드 영역(174)이 서로 구분되는 다른 영역이므로, 제1랜드(111)들과 제4랜드(114)들은 서로 구분되는 그룹(group)들로 각각 그룹핑(grouping)될 수 있다. 제1랜드 영역(171)이 제4랜드 영역(174)에 X축 방향으로 이격되도록 배치되므로, 제1랜드(111)들과 제4랜드(114)들은 X축 방향으로 서로 이격되도록 배치된다.
패키지 기판(100)의 제2기판 에지 영역(190) 내에 구획된 제2랜드 영역(192)이 배치되고, 제2랜드 영역(192) 내에 도전성의 제2랜드(112)들이 배치될 수 있다. 제2기판 에지 영역(190) 내의 다른 영역으로 구획된 제3랜드 영역(193) 내에 제3랜드(113)들이 배치된다. 제2랜드 영역(192)과 제3랜드 영역(193)이 서로 구분되는 다른 영역이므로, 제2랜드(112)들과 제3랜드(113)들은 서로 구분되는 그룹들로 각각 그룹핑될 수 있다. 제2랜드 영역(192)이 제3랜드 영역(193)에 X축 방향으로 이격되도록 배치되므로, 제2랜드(112)들과 제3랜드(113)들은 X축 방향으로 서로 이격되도록 배치된다.
도 1과 함께 도 5를 참조하면, 패키지 기판(100)의 제1랜드 영역(171)과 제2랜드 영역(192) 사이 영역에 반도체 제1다이(210)가 배치된다. 도 5는 패키지 기판(100) 제1표면(101) 상에 반도체 제1다이(210)가 배치된 평면 형상을 보여준다. 도 5를 도 2와 함께 참조하면, 반도체 제1다이(210)는 제4접착층(410)에 의해서 패키지 기판(100)의 제1표면(101)에 부착될 수 있다.
도 5를 다시 참조하면, 반도체 제1다이(210)는 표면에 외부와의 전기적 접속을 위한 제1본딩 패드(211)들을 구비한다. 제1본딩 패드(211)들은 제1다이(210)의 제1에지 영역(212) 내에 복수 개로 배치될 수 있다. 제1본딩 패드(211)들은 X축 방향을 따라 열을 지어 배치될 수 있다. 제1본딩 패드(211)들이 패키지 기판(100)의 제1랜드(111)들을 마주보도록, 반도체 제1다이(210)가 패키지 기판(100) 제1표면(101) 상에 배치된다. 반도체 제1다이(210)의 제1에지 영역(212)은 패키지 기판(100)의 제1기판 에지 영역(170)에 마주보도록 위치한다. 반도체 제1다이(210)의 제1본딩 패드(211)들과 패키지 기판(100)의 제1랜드(111)들은 제1본딩 와이어(310)들에 의해서 서로 전기적으로 연결된다.
반도체 제1다이(210)의 제1측면 에지(side edge: 215)가 패키지 기판(100)의 제1측면 에지(155)에 마주보고, 반도체 제1다이(210)의 반대측 제2측면 에지(216)가 패키지 기판(100)의 반대측 제2측면 에지(156)에 마주보도록, 반도체 제1다이(210)가 패키지 기판(100)에 배치된다. 반도체 제1다이(210)는 패키지 기판(100)의 제1측면 에지(155)에 상대적으로 더 근접하도록 배치된다. 이에 따라, 반도체 제1다이(210)의 제2측면 에지(216)와 패키지 기판(100)의 제2측면 에지(156) 사이의 이격 거리 보다, 반도체 제1다이(210)의 제1측면 에지(215)와 패키지 기판(100)의 제1측면 에지(155) 사이의 이격 거리가 상대적으로 좁게 된다.
패키지 기판(100)의 제1 및 제2측면 에지들(155, 156)은 X-Y 평면에서 Y축 방향을 따라 연장되는 에지이다. 패키지 기판(100)의 기판 제1 및 제2에지 영역들(170, 190)은 제1 및 제2측면 에지들(155, 156) 사이에 위치하고, X-Y 평면에서 X축 방향을 따라 연장되는 에지 영역들이다.
도 1 및 도 6을 함께 참조하면, 제2본딩 패드(221)들이 패키지 기판(100)의 제2랜드(112)들을 마주보도록, 반도체 제2다이(220)가 패키지 기판(100) 상에 배치된다. 도 6은 반도체 제1다이(210)에 수직하게 중첩된 반도체 제2다이(220)와 이에 이격된 리프팅 서포터(lifting supporter: 500)의 배치를 보여주는 평면도이다.
도 6과 함께 도 2를 참조하면, 반도체 제2다이(220)는 반도체 제1다이(210)에 실질적으로 수직하게 스택된다. 반도체 제2다이(220)는 반도체 제1다이(210)에 실질적으로 완전히 중첩(fully overlapping)되도록 배치될 수 있다. 반도체 제2다이(220)가 반도체 제1다이(210)에 수직하게 중첩되므로, 반도체 제2다이(220)의 제1측면 에지(225)는 반도체 제1다이(210)의 제1측면 에지(215)에 정렬되고, 반도체 제2다이(220)의 제2측면 에지(226)는 반도체 제1다이(210)의 제2측면 에지(216)에 정렬된다.
도 6을 도 5와 함께 참조하면, 반도체 제2다이(220)의 제1에지 영역(222)은 패키지 기판(100)의 제2기판 에지 영역(190)에 마주보도록 위치한다. 반도체 제2다이(220)의 제1에지 영역(222)이 반도체 제1다이(210)의 제1에지 영역(212)에 반대되는 측에 위치하도록, 반도체 제2다이(220)는 반도체 제1다이(210) 상에 스택된다. 반도체 제2다이(220)의 제2본딩 패드(221)들과 패키지 기판(100)의 제2랜드(112)들은 제2본딩 와이어(320)들에 의해서 서로 전기적으로 연결된다.
도 2를 도 3과 함께 참조하면, 반도체 제2다이(220)는 제1접착층(450)에 의해 반도체 제1다이(210)에 부착될 수 있다. 제1접착층(450)은 반도체 제1 및 제2다이들(210, 220) 사이에 배치되고, 반도체 제2다이(220)를 일정 높이로 리프팅(lifting)시킨다. 제1접착층(450)은 침투형 웨이퍼 백사이드 라미네이션 필름(Penetration Wafer Backside Lamination film)을 포함할 수 있다. 제1접착층(450)은 반도체 제1다이(210)를 패키지 기판(100)에 부착시키는 제4접착층(410)에 비해 상당히 더 두꺼운 두께를 가진다.
도 3을 도 6과 함께 참조하면, 반도체 제2다이(220)가 반도체 제1다이(210)에 수직하게 중첩되므로, 반도체 제2다이(220)는 반도체 제1다이(210)의 제1본딩 패드(211)를 가리게 위치한다. 반도체 제1다이(210)의 제1본딩 패드(211)에 본딩된 제1본딩 와이어(310)가 반도체 제2다이(220)의 후면(219)과 접촉되지 않도록, 제1접착층(450)은 반도체 제2다이(220)의 높이 위치를 상대적으로 높게 리프팅하면서 반도체 제2다이(220)를 지지한다. 제1접착층(450)은 제1본딩 패드(211)들과 제1본딩 와이어(310)들의 본딩 부분들 및 본딩 부분들로부터 연장되는 제1본딩 와이어(310)의 일부 부분(311)들을 덮도록 확장된다. 다시 말해서, 제1본딩 와이어(310)의 본딩 부분 및 일부 연장 부분(311)들은 제1접착층(450) 내로 침투되어 매몰된다.
도 2 및 도 6을 함께 참조하면, 패키지 기판(100)의 제1표면(101) 상에 리프팅 서포터(lifting supporter: 500)가 배치된다. 리프팅 서포터(500)는 반도체 제1다이(210)와 제2다이(220)의 스택 옆에 나란히 배치된다. 리프팅 서포터(500)는 반도체 제1다이(210)와 제2다이(220)의 스택과 일정 간격(D) X축 방향으로 이격되도록 배치된다. 리프팅 서포터(500)는 패키지 기판(100)의 제1기판 에지 영역(170)과 제2기판 에지 영역(190) 사이의 기판 영역 상에 배치된다.
도 2를 다시 참조하면, 리프팅 서포터(500)는 반도체 물질로 이루어진 제2더미 반도체 다이(dummy semiconductor die)를 포함하여 구성될 수 있다. 리프팅 서포터(500)는 제5접착층(420)에 의해 패키지 기판(100)의 제1표면(101)에 부착될 수 있다. 제5접착층(420)은 제4접착층(410)과 실질적으로 동일한 두께로 도입될 수 있다. 리프팅 서포터(500)는 반도체 제1다이(210), 제1접착층(450) 및 반도체 제2다이(220)가 스택된 높이와 실질적으로 동일한 크기의 두께를 가질 수 있다. 이에 따라, 리프팅 서포터(500)의 상면(top surface: 429)은 반도체 제2다이(220)의 상면(229)와 실질적으로 동일한 높이에 위치할 수 있다.
도 2와 함께 도 7을 참조하면, 반도체 제3다이(230)가 리프팅 서포터(500) 상에 스택된다. 도 7은 반도체 제3다이(230)가 배치된 평면 형상을 보여준다. 리프팅 서포터(500)를 이루는 제2더미 반도체 다이는 제3접착층(430)에 의해서 반도체 제3다이(230)에 부착될 수 있다. 제3접착층(430)은 제4접착층(410)과 실질적으로 동일한 두께를 가질 수 있다. 제3접착층(430)은 제1접착층(450) 보다 얇은 두께를 가진다. 리프팅 서포터(500)는 반도체 제3다이(230)와 패키지 기판(100) 사이에 배치된다. 리프팅 서포터(500)는 반도체 제3다이(230)를 리프팅시켜 그 위치를 높게 올려주고, 반도체 제3다이(230)를 지지하는 역할을 한다.
반도체 제3다이(230)는 반도체 제2다이(220)에 부분적으로 중첩(partially overlapping)되도록 스택된다. 이때, 부분 중첩 영역(290)에서 반도체 제3다이(230)의 제2에지 영역(293)이 반도체 제2다이(220)의 제2에지 영역(292)에 서로 중첩될 수 있다. 반도체 제2다이(220)의 제2에지 영역(292)은, 도 6에 도시된 것과 같이, 반도체 제2다이(220)의 제2측면 에지(226)에 인접하는 측면의 에지 영역이다. 반도체 제2다이(220)의 제2에지 영역(292)은, 반도체 제2다이(220)의 제1에지 영역(222)에 교차되는 에지 영역이다. 반도체 제2다이(220)의 제1에지 영역(222)이 X축 방향으로 연장되는 에지 영역일 때, 반도체 제2다이(220)의 제2에지 영역(292)은 X축 방향에 수직한 Y축 방향으로 연장되는 에지 영역이다.
반도체 제3다이(230)의 제2에지 영역(293)은, 도 7에 도시된 것과 같이, 반도체 제3다이(230)의 제2측면 에지(236)에 인접하는 측면의 에지 영역이다. 반도체 제3다이(230)의 제2에지 영역(293)은, 반도체 제3다이(220)의 제1에지 영역(232)에 교차되는 에지 영역이다. 반도체 제3다이(230)의 제1에지 영역(232)이 X축 방향으로 연장되는 에지 영역일 때, 반도체 제3다이(230)의 제2에지 영역(293)은 X축 방향에 수직한 Y축 방향으로 연장되는 에지 영역이다.
도 2 및 도 7을 함께 참조하면, 반도체 제3다이(230)의 제2에지 영역(293)과 반도체 제2다이(220)의 제2에지 영역(292)이 서로 중첩되므로, 반도체 제3다이(230)가 반도체 제2다이(220)에 스택된 스택 폭(W)은, 반도체 제2다이(220)의 폭(W2) 및 제3다이(230)의 폭(W3)을 합한 크기보다 더 작은 크기를 가질 수 있다. 반도체 제3다이(230)가 반도체 제2다이(220)에 스택된 스택 폭(W)은, 반도체 제2다이(220)의 폭(W2) 및 제3다이(230)의 폭(W3)을 합한 크기 보다 부분 중첩 영역(290)의 폭(W1)만큼 감소된 폭 크기를 가질 수 있다. 반도체 제3다이(230)가 반도체 제2다이(220)에 스택된 스택 폭(W)이 이와 같이 보다 감소된 작은 크기를 가지므로, X축 방향으로의 반도체 패키지(10)의 폭 크기는 감소된 크기를 가질 수 있다.
도 7을 도 4와 함께 참조하면, 반도체 제3다이(230)는 제1에지 영역(232)의 상측 표면에 패키지 기판(100)과의 전기적 접속을 위한 제3본딩 패드(231)들을 구비한다. 제3본딩 패드(231)들은 제3다이(230)의 제1에지 영역(232) 내에 X축 방향을 따라 열을 지어 배치될 수 있다. 제3본딩 패드(231)들이 패키지 기판(100)의 제3랜드(113)들을 마주보도록, 반도체 제3다이(230)가 패키지 기판(100) 제1표면(101) 상에 배치된다. 반도체 제3다이(230)의 제1에지 영역(232)은 패키지 기판(100)의 제2기판 에지 영역(190) 내의 제3랜드 영역(193)에 마주보도록 위치한다. 반도체 제3다이(230)의 제3본딩 패드(231)들과 패키지 기판(100)의 제3랜드(113)들은 제3본딩 와이어(330)들에 의해서 서로 전기적으로 연결된다.
도 7을 도 2와 함께 참조하면, 반도체 제3다이(230)는, 하측에 위치하는 반도체 제2다이(220)의 제1에지 영역(222)의 제2본딩 패드(221)들을 드러내도록, 반도체 제2다이(220) 상에 부분적으로 중첩된다. 이에 따라, 반도체 제2다이(220)의 제2본딩 패드(221)들에 연결되는 제2본딩 와이어(320)들은, 도 7에 도시된 것과 같이, 반도체 제3다이(230)의 제2측면 에지(236)에 이격된다. 제2본딩 와이어(320)들이 반도체 제3다이(230)로부터 옆으로 이격된 위치에 위치하므로, 반도체 제3다이(230)와 반도체 제2다이(220)의 중첩된 부분 사이에 PWBL과 같은 두꺼운 두께의 접착층이 도입될 필요가 없다. 반도체 제3다이(230)와 반도체 제2다이(220)의 중첩된 부분 사이에 제2본딩 와이어(320)들이 위치하지 않으므로, 제2본딩 와이어(320)를 반도체 제3다이(230)로부터 수직하게 이격시키기 위해서 PWBL이 요구되지 않는다. PWBL의 도입이 요구되지 않으므로, 반도체 제3다이(230)와 반도체 제2다이(220)가 부분 중첩된 스택의 높이를 상대적으로 감소시킬 수 있다. 이에 따라, 반도체 패키지(10)의 높이가 상대적으로 감소될 수 있다.
도 2에 묘사된 것과 같이, 부분 중첩 영역(290)의 반도체 제3다이(230)와 반도체 제2다이(220)의 중첩된 부분 사이에, 보다 얇은 두께의 제3접착층(430)이 연장될 수 있다. 연장된 제3접착층(430)은 반도체 제3다이(230)와 반도체 제2다이(220)의 중첩 부분들을 서로 접착시킬 수 있다.
도 4 및 도 1을 함께 참조하면, 제4본딩 패드(241)들이 패키지 기판(100)의 제4랜드(114)들을 마주보도록, 반도체 제4다이(240)가 패키지 기판(100) 상에 배치된다. 반도체 제4다이(240)는 반도체 제3다이(230)에 실질적으로 수직하게 중첩되도록 반도체 제3다이(230) 위에 스택된다. 반도체 제4다이(240)는 제3다이(230)에 실질적으로 완전히 중첩되도록 배치될 수 있다.
반도체 제4다이(240)의 제1에지 영역(242)은 패키지 기판(100)의 제1기판 에지 영역(170)에 마주보도록 위치한다. 도 1 및 도 4를 도 7과 함께 참조하면, 반도체 제4다이(240)의 제1에지 영역(242)이 반도체 제3다이(230)의 제1에지 영역(232)에 반대되는 측에 위치하도록, 반도체 제4다이(240)는 반도체 제3다이(230) 상에 스택된다. 반도체 제4다이(240)의 제4본딩 패드(241)들과 패키지 기판(100)의 제1기판 에지 영역(170) 내의 제4랜드 영역(174)의 제4랜드(114)들은 제4본딩 와이어(340)들에 의해서 서로 전기적으로 연결된다.
제4본딩 와이어(340)들은 제3본딩 와이어(330)들과 Y축 방향으로 서로 마주보는 반대측에 위치한다. 마찬가지로, 제2본딩 와이어(320)들은 제1본딩 와이어(310)들과 Y축 방향으로 서로 마주보는 반대측에 위치한다. 제1 내지 제4본딩 와이어들(310, 320, 330, 340)은, 반도체 제1 내지 제4다이들(210, 220, 230, 240)들이 위치하는 높이가 서로 다르므로, 서로 다른 길이를 가진다.
도 4를 도 2와 함께 참조하면, 반도체 제4다이(240)는 제2접착층(460)에 의해 반도체 제3다이(230)에 부착될 수 있다. 제2접착층(460)은 제1접착층(450)과 실질적으로 동일한 형태의 접착층으로 도입될 수 있다. 제2접착층(460)은 반도체 제4 및 제1다이들(240, 230) 사이에 배치되고, 반도체 제4다이(240)를 일정 높이로 리프팅시킨다. 제2접착층(460)은 PWBL층을 포함할 수 있다. 제2접착층(450)은 제3 또는 제4접착층(430, 410)에 비해 상당히 더 두꺼운 두께를 가진다.
도 4를 도 1 및 도 7과 함께 참조하면, 반도체 제4다이(240)가 반도체 제3다이(230)에 수직하게 중첩되므로, 반도체 제4다이(240)는 반도체 제3다이(230)의 제3본딩 패드(231)를 가리게 위치한다. 반도체 제3다이(230)의 제3본딩 패드(231)에 본딩된 제3본딩 와이어(330)가 반도체 제4다이(240)의 후면(249)과 접촉되지 않도록, 제2접착층(460)은 반도체 제4다이(240)의 높이 위치를 상대적으로 높게 리프팅하면서 반도체 제4다이(240)를 지지한다. 제2접착층(460)은 제3본딩 패드(231)들과 제3본딩 와이어(330)들의 본딩 부분들 및 본딩 부분들로부터 연장되는 제3본딩 와이어(330)의 일부 부분(331)들을 덮도록 확장된다. 다시 말해서, 제3본딩 와이어(330)의 본딩 부분 및 일부 연장 부분(331)들은 제2접착층(460) 내로 침투되어 매몰된다.
도 4를 도 2와 함께 참조하면, 몰딩층(molding layer: 600)이 패키지 기판(100)의 제1표면(101)과, 제1표면(101) 상에 스택된 반도체 제1 내지 제4다이(200)들을 덮도록 형성된다. 몰딩층(600)은 반도체 제1 내지 제4다이(200)들을 밀봉하는 봉지 물질(encapsulant material)을 포함한다. 몰딩층(600)은 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)를 몰딩하여 형성될 수 있다.
도 2를 참조하면, 리프팅 서포터(500)는 반도체 제1 및 제2다이들(210, 220)의 스택과 일정 간격(D)만큼 이격되어 배치된다. 몰딩층(600)을 몰딩하는 몰딩 공정에서, 리프팅 서포터(500)와 반도체 제1 및 제2다이들(210, 220)의 스택과의 사이 공간으로 몰딩재가 유입될 수 있도록, 리프팅 서포터(500)는 반도체 제1 및 제2다이들(210, 220)의 스택과 일정 간격(D) 이격된다.
도 1을 도 6 및 도 7과 함께 참조하면, 제1 내지 제4본딩 와이어들(310, 320, 330, 340)은, 제1 내지 제4본딩 패드들(211, 221, 231, 241)과 제1 내지 제4랜드들(111, 112, 113, 114)을 서로 전기적으로 연결시킨다. 제1 내지 제4본딩 패드들(211, 221, 231, 241)은 반도체 제1 내지 제4다이들(210, 220, 230, 240)에 배치되므로 서로 구분되고, 제1 내지 제4랜드들(111, 112, 113, 114)을 서로 구분되는 그룹들로 그루핑되어 패키지 기판(100)에 배치되고 있다. 이에 따라, 제1 내지 제4랜드들(111, 112, 113, 114)은 서로 구분되는 신호 채널(channel)들을 제공할 수 있다. 즉, 제1랜드(111)들은 반도체 제1다이(210)에 전기적 신호들이 접속되는 제1채널을 제공하고, 제2 내지 제4랜드(112, 113, 114)들은 각각 반도체 제2 내지 제4다이들(220, 230, 240) 각각에 전기적 신호들이 접속되는 제2, 제3 및 제4채널들을 제공한다.
도 1 및 도 3을 함께 참조하면, 제1반도체 다이(210) 상에 제2반도체 다이(220)가 스택되므로, 제2본딩 와이어(320)는 제1본딩 와이어(310)에 비해 상대적으로 더 긴 길이를 가지고, 상대적으로 높은 루프 높이(loop height)를 가진다. 상대적으로 더 긴 길이 및 더 높은 루프 높이를 가지를 제2본딩 와이어(320)가 제2랜드(112)들에 보다 안정적으로 접속하기 위해서, 제2랜드(112)들은 제1랜드(111) 보다 제2반도체 다이(220)에 상대적으로 더 먼 거리로 이격된다. 상대적으로 더 짧은 길이 및 더 낮은 루프 높이를 가지를 제1본딩 와이어(310)가 제1랜드(111)들에 보다 안정적으로 접속하기 위해서, 제1랜드(111)들은 제2랜드(112)들 보다 제1반도체 다이(210)에 상대적으로 더 가까운 거리로 이격된다.
도 1 및 도 4를 함께 참조하면, 제3반도체 다이(230) 상에 제4반도체 다이(240)가 스택되므로, 제4본딩 와이어(340)는 제3본딩 와이어(330)에 비해 상대적으로 더 긴 길이를 가지고, 상대적으로 높은 루프 높이를 가진다. 상대적으로 더 긴 길이 및 더 높은 루프 높이를 가지를 제4본딩 와이어(340)가 제4랜드(114)들에 보다 안정적으로 접속하기 위해서, 제4랜드(114)들은 제3랜드(113) 보다 제4반도체 다이(240)에 상대적으로 더 먼 거리로 이격된다. 상대적으로 더 짧은 길이 및 더 낮은 루프 높이를 가지를 제3본딩 와이어(330)가 제3랜드(113)들에 보다 안정적으로 접속하기 위해서, 제3랜드(113)들은 제4랜드(114)들 보다 제3반도체 다이(230)에 상대적으로 더 가까운 거리로 이격된다.도 4를 다시 참조하면, 패키지 기판(100)의 제1표면(101)에 반대되는 제2표면(102)에 외측 커넥터(connector: 106)들을 구비한다. 외측 커넥터(106)들은 패키지 기판(100)을 외부 기기와 전기적으로 접속시키는 접속 부재로 구비된다. 외측 커넥터(106)들은 솔더 볼(solder ball)과 같은 형태로 구비될 수 있다.
도 8은 일 예에 따른 스택 패키지(11)를 보여주는 평면도이다. 도 9는 도 8의 X1-X1' 절단선을 따르는 단면 형상을 보여주는 단면도이다. 도 8 및 도 9에서 도 1 내지 도 7과 실질적으로 동일한 형상의 부재는 동일한 부재를 나타내는 것으로 해석될 수 있다.
도 8 및 도 9를 참조하면, 일 예에 따른 스택 패키지(11)는 패키지 기판(100) 상에 서로 수직하게 스택된 반도체 제1 및 제2다이들(210, 220)과 반도체 제3 및 제4다이들(230, 240)을 포함한다. 반도체 제1 및 제2다이들(210, 220)의 스택에 반도체 제3 및 제4다이들(230, 240)의 스택이 부분적으로 중첩되도록 스택된다. 패키지 기판(100) 및 반도체 제1 및 제2다이들(210, 220)과 반도체 제3 및 제4다이들(230, 240)을 덮는 몰딩층(601)이 구비된다.
반도체 제3 및 제4다이들(230, 240)의 스택 옆에 반도체 제2다이(220) 상측에 제1더미 반도체 다이: 550)가 배치될 수 있다. 제1더미 반도체 다이(550)는 반도체 제3 및 제4다이들(230, 240)의 스택과 일정 간격 이격되도록 배치된다. 제1더미 반도체 다이(550)는 반도체 제2다이(220)의 제2본딩 패드(221)들을 드러내도록 배치될 수 있다. 제1더미 반도체 다이(550)는 반도체 제2다이(200)에 제6접착층(440)에 의해서 부착될 수 있다.
제1더미 반도체 다이(550)는 반도체 제2다이(220)과 실질적으로 동일하거나 유사한 열팽창율을 가질 수 있다. 제1더미 반도체 다이(550)는 실리콘 반도체 물질로 이루어질 수 있다. 제1더미 반도체 다이(550)는 반도체 제3당ㅣ(230), 제2접착층(460) 및 제4다이들(230, 240)의 스택 높이와 실질적으로 동일한 크기의 두께를 가질 수 있다. 제1더미 반도체 다이(550)는 몰딩층(601)의 상측 표면(602)와 반도체 제2다이(220) 사이에 위치하고, 몰딩층(601)의 볼륨(volume)을 줄여주는 역할을 할 수 있다. 제1더미 반도체 다이(550)의 부피만큼 몰딩층(601)의 볼륨이 감소될 수 있으므로, 몰딩층(601)을 이루는 EMC에 의해 야기되는 워피지(warpage) 현상을 감소시키는 작용을 할 수 있다.
도 10은 일 예에 따른 스택 패키지(12)를 보여주는 단면도이다. 도 10에서 도 1 내지 도 8과 실질적으로 동일한 형상의 부재는 동일한 부재를 나타내는 것으로 해석될 수 있다.
도 10을 참조하면, 일 예에 따른 스택 패키지(12)는 패키지 기판(100) 상에 서로 수직하게 스택된 반도체 제1 및 제2다이들(210, 220)과 반도체 제3 및 제4다이들(230, 240)을 포함한다. 반도체 제1 및 제2다이들(210, 220)의 스택에 반도체 제3 및 제4다이들(230, 240)의 스택이 부분적으로 중첩되도록 스택된다. 패키지 기판(100) 및 반도체 제1 및 제2다이들(210, 220)과 반도체 제3 및 제4다이들(230, 240)을 덮는 몰딩층(600)이 구비된다.
반도체 제3다이(230)와 패키지 기판(100) 사이에 리프팅 서포터(501)가 도입된다. 리프팅 서포터(501)는 솔더 레지스트층(solder resist layer), 폴리머(polymer)층, 접착층 또는 유전층으로 구비될 수 있다. 리프팅 서포터(501)는 반도체 제3다이(230)를 지지하는 역할을 한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100; 패키지 기판,
111, 112, 113, 114: 도전성 랜드,
210, 220, 230, 240: 반도체 다이,
211, 221, 231, 241: 본딩 패드,
500: 리프팅 서포터,
550: 더미 반도체 다이.

Claims (33)

  1. 패키지 기판 상에 배치된 반도체 제1다이;
    상기 반도체 제1다이 상에 스택된 반도체 제2다이;
    상기 반도체 제2다이와 이격되도록 상기 패키지 기판 상에 배치된 리프팅 서포터(lifting supporter);
    상기 반도체 제2다이와 상기 리프팅 서포터에 걸쳐져 배치된 반도체 제3다이; 및
    상기 반도체 제3다이 상에 스택된 반도체 제4다이;를 포함하는 스택 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판은
    서로 반대측에 위치하는 제1기판 에지(edge) 영역 및 제2기판 에지 영역을 포함하고,
    상기 제1기판 에지 영역에 에 배치된 제1 및 제4랜드(land)들; 및
    상기 제2기판 에지 영역에 배치된 제2 및 제3랜드들을 더 포함하는 스택 패키지.
  3. 제2항에 있어서,
    상기 반도체 제1다이는
    반도체 제1다이의 제1에지 영역을 포함하고,
    상기 반도체 제1다이의 제1에지 영역에 배치되고, 상기 제1랜드들에 마주보는 제1본딩 패드(bonding pad)들을 더 포함하는 스택 패키지.
  4. 제2항에 있어서,
    상기 반도체 제1다이는
    상기 패키지 기판의 상기 제1 및 제2기판 에지 영역들 사이 영역에 배치된 스택 패키지.
  5. 제3항에 있어서,
    상기 반도체 제2다이는
    반도체 제2다이의 제1에지 영역을 포함하고,
    상기 반도체 제2다이의 제1에지 영역에 배치되고, 상기 제2랜드들에 마주보는 제2본딩 패드들을 더 포함하는 스택 패키지.
  6. 제5항에 있어서,
    상기 반도체 제3다이는
    반도체 제3다이의 제1에지 영역을 포함하고,
    상기 반도체 제3다이의 제1에지 영역에 배치되고, 상기 제3랜드들에 마주보는 제3본딩 패드들을 더 포함하는 스택 패키지.
  7. 제6항에 있어서,
    상기 반도체 제3다이는
    상기 반도체 제3다이의 제1에지 영역에 교차되는 반도체 제3다이의 제2에지 영역을 더 포함하고,
    상기 반도체 제2다이는
    상기 반도체 제2다이의 제1에지 영역에 교차되는 반도체 제2다이의 제2에지 영역을 더 포함하고,
    상기 반도체 제3다이의 상기 제2에지 영역이 상기 반도체 제2다이의 상기 제2에지 영역에 중첩되도록
    상기 반도체 제3다이는 상기 반도체 제2다이 상에 부분적으로 스택된 스택 패키지.
  8. 제7항에 있어서,
    상기 반도체 제4다이는
    반도체 제4다이의 제1에지 영역을 포함하고,
    상기 반도체 제4다이의 제1에지 영역에 배치되고, 상기 제4랜드들에 마주보는 제4본딩 패드들을 더 포함하는 스택 패키지.
  9. 제8항에 있어서,
    상기 제1 내지 제4본딩 패드들을 상기 제1내지 제4랜드들에 각각 접속시키는 제1 내지 제4본딩 와이어(bonding wire)들을 더 포함하는 스택 패키지.
  10. 제9항에 있어서,
    상기 반도체 제1 및 제2다이들 사이에 배치되어 상기 반도체 제2다이를 리프팅(lifting)하는 제1접착층; 및
    상기 반도체 제3 및 제4다이들 사이에 배치되어 상기 반도체 제4다이를 리프팅하는 제2접착층;을 더 포함하는 스택 패키지.
  11. 제5항에 있어서,
    상기 반도체 제3다이는
    상기 반도체 제2다이의 상기 제2본딩 패드들을 드러내도록 상기 반도체 제2다이에 부분적으로 중첩되는 스택 패키지.
  12. 제1항에 있어서,
    상기 반도체 제3 및 제4다이들에 이격되도록 상기 반도체 제2다이 상에 배치된 제1더미 반도체 다이(dummy semiconductor die)를 더 포함하는 스택 패키지.
  13. 제12항에 있어서,
    상기 반도체 제1 내지 제4다이들 및 상기 제1더미 반도체 다이를 덮는 몰딩층(molding layer)을 더 포함하는 스택 패키지.
  14. 제10항에 있어서,
    상기 리프팅 서포터는
    상기 반도체 제1 및 제2다이들과 상기 제1접착층이 스택된 높이와 실질적으로 동일한 크기의 두께를 가지는 스택 패키지.
  15. 제10항에 있어서,
    상기 리프팅 서포터는
    상기 반도체 제3다이에 제3접착층으로 부착된 제2더미 반도체 다이를 포함하는 스택 패키지.
  16. 제15항에 있어서,
    상기 제3접착층은
    상기 제1 및 제2접착층 보다 얇은 두께를 가지는 스택 패키지.
  17. 제15항에 있어서,
    상기 제3접착층은
    상기 반도체 제3다이의 상기 제2에지 영역과 상기 반도체 제2다이의 상기 제2에지 영역 사이로 연장되어 상호 접착시키는 스택 패키지.
  18. 제1항에 있어서,
    상기 리프팅 서포터는
    솔더 레지스트층(solder resist layer), 폴리머(polymer)층, 접착층 또는 유전층을 포함하는 스택 패키지.
  19. 제10항에 있어서,
    상기 제1접착층은
    상기 제1본딩 패드들과 상기 제1본딩 와이어들의 본딩 부분들 및 상기 본딩 부분들로부터 연장되는 상기 제1본딩 와이어들의 일부 부분들을 덮도록 확장된 스택 패키지.
  20. 제5항에 있어서,
    상기 반도체 제1다이의 제1에지 영역이
    상기 반도체 제2다이의 제1에지 영역에 반대되는 측에 위치하도록 상기 반도체 제2다이는 상기 반도체 제1다이 상에 스택된 스택 패키지.
  21. 제9항에 있어서,
    상기 제2본딩 와이어들은
    상기 제2본딩 패드들에 본딩되고,
    상기 반도체 제3다이에 이격되도록 연장된 스택 패키지.
  22. 패키지 기판 상에 배치되고, 제1본딩 패드(bonding pad)들이 배치된 반도체 제1다이;
    상기 반도체 제1다이에 실질적으로 수직하게 스택되고 제2본딩 패드들이 배치된 반도체 제2다이;
    상기 제1본딩 패드들을 상기 패키지 기판에 접속시키는 제1본딩 와이어(bonding wire)들;
    상기 반도체 제1 및 제2다이들 사이에 배치되어 상기 반도체 제2다이를 리프팅(lifting)시키고, 상기 제1본딩 패드들과 상기 제1본딩 와이어들의 본딩 부분들 및 상기 본딩 부분들로부터 연장되는 상기 제1본딩 와이어들의 일부 부분들을 덮도록 확장된 제1접착층;
    상기 반도체 제2다이의 에지(edge) 영역에 에지 영역이 중첩되고, 제3본딩 패드들이 표면에 배치된 반도체 제3다이;
    상기 반도체 제3다이에 실질적으로 수직하게 스택되고, 제4본딩 패드들이 배치된 반도체 제4다이;
    상기 제3본딩 패드들을 상기 패키지 기판에 접속시키는 제3본딩 와이어들;
    상기 반도체 제3 및 제4다이들 사이에 배치되어 상기 반도체 제4다이를 리프팅(lifting)시키고, 상기 제3본딩 패드들과 상기 제3본딩 와이어들의 본딩 부분들 및 상기 본딩 부분들로부터 연장되는 상기 제3본딩 와이어들의 일부 부분들을 덮도록 확장된 제2접착층; 및
    상기 반도체 제3다이와 상기 패키지 기판 사이에 배치되어 상기 제3다이를 리프팅하는 리프팅 서포터(lifting supporter);를 포함하는 스택 패키지.
  23. 제22항에 있어서,
    상기 반도체 제3다이는
    상기 반도체 제2다이의 상기 제2본딩 패드들을 드러내도록 상기 반도체 제2다이에 부분적으로 중첩되는 스택 패키지.
  24. 제22항에 있어서,
    상기 제2본딩 패드들을 상기 패키지 기판에 접속시키고 상기 제1본딩 와이어들의 반대측에 위치하는 제2본딩 와이어들; 및
    상기 제4본딩 패드들을 상기 패키지 기판에 접속시키고 상기 제3본딩 와이어들의 반대측에 위치하는 제4본딩 와이어들;을 포함하는 스택 패키지.
  25. 제24항에 있어서,
    상기 제2본딩 와이어들은
    상기 제2본딩 패드들에 본딩되고,
    상기 반도체 제3다이에 이격되도록 연장된 스택 패키지.
  26. 제22항에 있어서,
    상기 반도체 제3 및 제4다이들에 이격되도록 상기 반도체 제2다이 상에 배치된 제1더미 반도체 다이(dummy semiconductor die)를 더 포함하는 스택 패키지.
  27. 제26항에 있어서,
    상기 반도체 제1 내지 제4다이들 및 상기 제1더미 반도체 다이를 덮는 몰딩층(molding layer)을 더 포함하는 스택 패키지.
  28. 제22항에 있어서,
    상기 리프팅 서포터는
    상기 반도체 제1 및 제2다이들과 일정 간격 이격되어 상기 패키지 기판 상에 배치된 스택 패키지.
  29. 제22항에 있어서,
    상기 리프팅 서포터는
    상기 반도체 제1 및 제2다이들과 상기 제1접착층이 스택된 높이와 실질적으로 동일한 크기의 두께를 가지는 스택 패키지.
  30. 제22항에 있어서,
    상기 리프팅 서포터는
    상기 반도체 제3다이에 제3접착층으로 부착된 제2더미 반도체 다이를 포함하는 스택 패키지.
  31. 제30항에 있어서,
    상기 제3접착층은
    상기 제1 및 제2접착층 보다 얇은 두께를 가지는 스택 패키지.
  32. 제30항에 있어서,
    상기 제3접착층은
    상기 반도체 제3다이의 상기 에지 영역과 상기 반도체 제2다이의 상기 에지 영역 사이로 연장되어 서로 접착시키는 스택 패키지.
  33. 제22항에 있어서,
    상기 리프팅 서포터는
    솔더 레지스트층(solder resist layer), 폴리머(polymer)층, 접착층 또는 유전층을 포함하는 스택 패키지.
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