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KR20200022226A - 산화물 반도체 박막 트랜지스터 및 그 제조 방법 - Google Patents

산화물 반도체 박막 트랜지스터 및 그 제조 방법 Download PDF

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KR20200022226A
KR20200022226A KR1020180098100A KR20180098100A KR20200022226A KR 20200022226 A KR20200022226 A KR 20200022226A KR 1020180098100 A KR1020180098100 A KR 1020180098100A KR 20180098100 A KR20180098100 A KR 20180098100A KR 20200022226 A KR20200022226 A KR 20200022226A
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KR
South Korea
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oxide semiconductor
thin film
film transistor
electrode
source
Prior art date
Application number
KR1020180098100A
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English (en)
Inventor
장진
이수희
Original Assignee
경희대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 경희대학교 산학협력단 filed Critical 경희대학교 산학협력단
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Abstract

본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법 개시한다. 본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판, 상기 기판 상에 형성되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 산화물 반도체층, 상기 형성된 산화물 반도체층 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 상기 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 형성되는 소스 및 드레인 전극 및 상기 형성된 소스 및 드레인 전극 상에 형성되는 패시베이션층을 포함하고, 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지할 수 있다.

Description

산화물 반도체 박막 트랜지스터 및 그 제조 방법{OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 장치의 수명 및 신뢰성을 향상시킨 플렉서블 디스플레이 장치용 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 산화물 반도체(Oxide semiconductor)인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 박막 트랜지스터(Thin Film transistor; TFT)로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다.
이와 더불어, 디스플레이 장치의 구동에 기본적으로 필요한 인버터뿐만 아니라 이를 이용한 링 오실레이터 및 구동회로에 대해서도 상당 부분 연구가 진행되고 있다.
또한, 플렉서블(Flexible) 디스플레이에 사용되는 구동 소자에 대해서도 상당 부분 연구가 진행되고 있다.
일반적으로 플렉서블 디스플레이 장치는 가요성 기판에 디스플레이부를 형성하여 유연성을 부가한 장치로서, 필요시 그 형태를 휘거나 구부려 사용할 수 있는 매우 유용한 장점을 가지고 있다.
이러한 플렉서블 디스플레이 이동통신기기, 웨어러블(Wearable) 스마트 기기, 폴더블(Foldable) 기기, 자동차용 디스플레이, 디지털 사이니지(Digital Signage), 전자신문, 전자책, 전자칠판, 게시판, 광고 등 각종 다양한 응용으로 차세대 디스플레이 발전을 이룰 것으로 예상된다.
한편, 플렉서블 디스플레이 장치는 휨(Bending) 발생시에도 표시 성능을 그대로 유지해야 함에도 불구하고, 휨의 정도에 따라 표시 성능의 불량이 발생하는 문제점을 발생시킨다.
특히, 플랙서블 디스플레이 장치는 플랙서블 기판 상에 박막 트랜지스터가 형성되는데, 플렉서블 디스플레이 장치의 휨이 크게 발생할 경우, 휨에 의한 스트레스(stress)가 박막 트랜지스터에 전달되어 크랙(crack)이 발생함으로써 박막 트랜지스터의 특성을 저하시킨다.
이는 플렉서블 디스플레이 장치를 반복적으로 휘거나 구부릴 경우, 또는 플렉서블 디스플레이 장치가 대면적화될 경우 심화될 수 있으며, 결과적으로 플렉서블 디스플레이 장치의 수명 및 신뢰성을 떨어뜨린다.
따라서, 산화물 반도체 박막 트랜지스터를 형성함에 있어서, 소스 전극과 드레인 전극을 몰리브덴과 같은 메탈 전극을 이용하는 것이 일반적이다.
그러나, 소스 및 드레인 전극을 메탈 전극을 이용하여 형성할 경우, 높은 전류 스트레스와 온도에 취약하다는 단점이 존재한다.
최근, 전기적 선택성이 뛰어나며 전계 방출 특성이 좋은 탄소 나노 튜브(carbon nano tube, CNT)가 전자제품에 소재로서, 각광받고 있다.
한편, Journal of the Electron Devices Society에서 2017년 06월 14일에 공개된 "A Carbon Nanotube Electrode a-IGZO-TFT"는 탄소 나노 튜브를 소스/드레인/게이트 전극으로 사용하는 비정질 인듐 갈륨 아연 산화물(a-IGZO) 박막 트랜지스터가 제안하고 있다.
다른 한편, 연구 잡지(Research Article) 중 하나인 APPLIED MATERIALS & INTERFACES에서 2015년 7월에 공개된 "Influence of Source and Drain Contacts on the Properties of Indium?Gallium?Zinc-Oxide Thin-Film Transistors based on AmorphousCarbon Nanofilm as Barrier Layer"는 비정질 인듐 - 갈륨 - 아연 - 산화물 박막((α-IGZO TFT))에서 소스 및 드레인 전극을 Ti / C S / D 전극을 이용하는 TFT 디스플레이에 대하여 소개 하고 있다.
상술한 논문들에서 소개하고 있는 트랜지스터 소자는 높은 전류 스트레스 이후 발생될 수 있는 금속물질의 확산을 방지할 수 없으며, 금속 전극을 이용할 때에 대비하여 전이 특성이 감소할 수 있다.
따라서, 높은 전류 스트레스에서도 산화물의 확산을 방지하는 동시에 높은 전이 특성을 나타내는 산화물 반도체 박막 트랜지스터가 개발될 필요성이 존재한다.
한국등록특허 제10-1795212호, "다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터" 한국공개특허 제10-2014-0019521호, "발광소자" 한국공개특허 제10-2015-0028060호, "산화물 반도체 박막 트랜지스터와 그 제조 방법" 한국등록특허 제10-1577896호, "탄소나노튜브 중간층, 이의 제조 방법 및 이를 이용한 박막트랜지스터"
본 발명은 열전도율이 높으며, 높은 일함수를 가지며, 적은 영률(young’s modulus)을 갖는 카본나노튜브(Carbon Nano Tube, CNT)를 이용하며, 카본나노튜브 및 메탈(metal) 전극의 적층구조를 소스 및 드레인 전극의 사용함으로써, 짧은 채널을 가지는 반도체 소자에서 안정적인 특성을 갖는 산화물 반도체 박막 트랜지스터를 제조하는 것을 목적으로 할 수 있다.
또한, 본 발명은 짧은 채널에서 높은 전류에 따른 열손상을 최소화 할 수 있는 구조 갖는 산화물 반도체 박막 트랜지스터를 제조하는 것을목적으로 할 수 있다.
본 발명은 열전도율이 높은 물질인 카본나노튜브를 이용하여 소스 및 드레인 전극을 형성함으로써, 높은 전류 스트레스(high current stress) 이후 금속이 산화물 반도체층으로 확산되는 것을 방지하는 것을 목적으로 할 수 있다.
본 발명은 소스 전극 및 드레인 전극을 카본 나노튜브 및 메탈 전극의 적층 구조를 사용하는 플렉서블 및 높은 열에 의해 발생되는 열화를 막아주며, 짧은 채널을 형성시 안정적인 특성을 제공하는 것을 목적으로 할 수 있다.
본 발명은 소스 전극 및 드레인 전극을 카본나노튜브를 이용하여 형성함에 따라 높은 플렉서빌리티(flexibility)를 제공하는 것을 목적으로 할 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판, 상기 기판 상에 형성되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 산화물 반도체층, 상기 형성된 산화물 반도체층 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 상기 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 형성되는 소스 및 드레인 전극 및 상기 형성된 소스 및 드레인 전극 상에 형성되는 패시베이션층을 포함하고, 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지할 수 있다.
본 발명의 일실시예에 따르면 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT) 상에 상기 메탈 전극이 적층되어 형성될 수 있다.
본 발명의 일실시예에 따르면 상기 소스 및 드레인 전극은 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 상기 산화물 반도체층으로 접촉(contact)할 시, 상기 카본나노튜브(carbon nano tube, CNT)에 의해 접촉(contact) 저항을 제어(control)할 수 있다.
본 발명의 일실시예에 따르면 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)가 400도 이상의 온도에서 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 산화물 반도체층으로 확산되는 것을 방지할 수 있다.
본 발명의 일실시예에 따르면 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)가 2nm 내지 150nm의 두께로 형성될 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 상기 형성된 패시베이션층 상에 제2 게이트 전극을 더 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 제2 게이트 전극은 상기 소스 및 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격 되도록 형성될 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압이 인가될 수 있다.
본 발명의 일실시예에 따르면 상기 제1 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스 및 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격 되도록 형성될 수 있다.
본 발명의 일실시예에 따르면 기판 상에 형성된 산화물 반도체층, 상기 산화물 반도체층 상에 형성된 제1 게이트 전극 및 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 상기 적층된 나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 형성되는 소스 및 드레인 전극을 포함하는 코플라나(Coplanar)형 산화물 반도체 박막 트랜지스터에 있어서, 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지할 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 상기 산화물 반도체층 하부에 제2 게이트 전극을 더 포함할 수 있다.
본 발명의 일실시예에 따르면 디스플레이 장치는 기판, 상기 기판 상에 형성된 제1항 내지 제12항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터 및 상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자를 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 디스플레이 소자는 유기 발광 소자일 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터의 제조 방법은 상기 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계, 상기 형성된 산화물 반도체층 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하는 단계, 상기 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 상기 소스 전극과 상기 드레인 전극을 형성하는 단계 및 상기 형성된 소스 및 드레인 전극 상에 패시베이션층을 형성하는 단계를 포함하고, 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지할 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터의 제조 방법은 상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT) 상에 상기 메탈 전극이 적층되어 형성되고, 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 상기 산화물 반도체층으로 접촉(contact)할 시, 상기 카본나노튜브(carbon nano tube, CNT)에 의해 접촉(contact) 저항을 제어(control)하며, 상기 카본나노튜브(carbon nano tube, CNT)가 400도 이상의 온도에서 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 산화물 반도체층으로 확산되는 것을 방지할 수 있다.
본 발명은 소스 및 드레인 전극을 카본나노튜브와 메탈 전극의 적층구조를 사용함으로써 채널 길이가 짧은 산화물 반도체에서의 안정적인 특성을 확보 할 수 있다.
본 발명은 열전도율이 높고, 높은 일함수를 가지며, 적은 영률(young’s modulus)을 갖는 카본나노튜브(Carbon Nano Tube, CNT)를 이용하고, 카본나노튜브 및 메탈(metal) 전극의 적층구조를 소스 및 드레인 전극의 이용함으로써, 짧은 채널을 가지는 반도체 소자에서 안정적인 특성을 갖는 산화물 반도체 박막 트랜지스터를 제조할 수 있다.
본 발명은 열전도율이 높은 물질인 카본나노튜브를 이용하여 소스 및 드레인 전극을 형성함으로써, 높은 전류 스트레스(high current stress) 이후 금속이 산화물 반도체층으로 확산되는 것을 방지할 수 있다.
본 발명은 소스 전극 및 드레인 전극을 카본 나노튜브 및 메탈 전극의 적층 구조를 사용하는 플렉서블 및 높은 열에 의해 발생되는 열화를 막아주며, 짧은 채널을 형성 시 안정적인 특성을 제공할 수 있다.
본 발명은 소스 전극 및 드레인 전극을 카본나노튜브를 이용하여 형성함에 따라 높은 플렉서빌리티(flexibility)를 제공할 수 있다.
본 발명은 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터를 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED), micro AMLED 등의 플렉서블 디스플레이 장치의 화소 소자로 사용할 수 있다.
본 발명은 카본나노튜브 와 메탈 전극을 사용하여 소스 및 드레인 전극을 형성함으로써, 접함(contact) 저항을 증가시킴으로써 짧은 채널 길이에서의 안정적인 특성을 확보 할 수 있다
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름을 설명하기 위한 단면도를 도시한다.
도 1g는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 1h는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 단면도를 도시한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 카본나노튜브의 전자 현미경 이미지를 도시한다.
도 3은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 4a 내지 도 5b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성을 설명하는 그래프를 도시한다.
도 6a은 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 6b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 7a 내지 도 7d는 산화물 반도체 박막 트랜지스터의 전이 특성 곡선 그래프를 도시한다.
도 8a 내지 도 8d는 산화물 반도체 박막 트랜지스터의 전체 저항 그래프를 도시한다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성을 나타내는 그래프를 도시한다.
도 10a 내지 도 10e는 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법에 관한 단면도의 흐름을 도시한다.
도 11은 본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터의 단면도를 도시한다.
도 12a 내지 도 13d는 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 14a 내지 도 15f는 본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 16은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 17a 및 도 17b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 오버랩 및 오프셋을 도시한 단면도이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다.
실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미할 수 있다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미할 수 있다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름을 설명하기 위한 단면도를 도시한다.
이하에서는 도 1a 내지 도 1f를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법에 대해 상세하게 설명한다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판(101), 제1 게이트 전극(102), 게이트 절연층(103), 산화물 반도체층(104), 소스 및 드레인 전극(107,108), 패시베이션층(109)을 포함하여 형성될 수 있다.
예를 들어, 소스 및 드레인 전극(107, 108)은 카본나노튜브(105)를 포함할 수 있다.
일례로, 소스 및 드레인 전극(107, 108)은 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 산화물 반도체층(104)으로 접촉(contact)할 시, 카본나노튜브(105)에 의해 접촉(contact) 저항을 제어(control)할 수 있다.
예를 들어, 소스 및 드레인 전극(107, 108)은 숏스키 다이오드 접촉으로, 접촉 저항을 제어함으로써, 다른 트랜지스터들에 대비하여 상대적으로 짧은 채널을 형성하는 산화물 반도체에서도 안정적인 트랜지스터의 특성을 확보할 수 있다.
따라서, 본 발명은 소스 및 드레인 전극을 카본나노튜브와 메탈 전극의 적층구조를 사용함으로써 채널 길이가 짧은 산화물 반도체에서의 안정적인 특성을 확보 할 수 있다.
여기서, 소스 및 드레인 전극은 카본나노튜브와 메탈 전극의 적층구조를 통해 단채널 효과를 해결하여 트랜지스터의 안정적인 전기적 특성 또는 동작 특성을 확보할 수 있다.
또한, 소스 및 드레인 전극(107, 108)은 400도 이상의 온도에서 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 산화물 반도체층(104)으로 확산되는 것을 방지할 수 있다.
또한, 본 발명은 열전도율이 높은 물질인 카본나노튜브를 이용하여 소스 및 드레인 전극을 형성함으로써, 높은 전류 스트레스(high current stress) 이후 금속이 산화물 반도체층으로 확산되는 것을 방지할 수 있다.
그리고, 패시베이션층(109)에 홀을 생성하여 소스 및 드레인 전극(107,108)으로부터 소스 전극(110) 및 드레인 전극(111)을 성장시킬 수 있다.
도 1a를 참고 하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판(101) 상에 제1 게이트 전극(102)를 형성할 수 있다.
기판(101)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 플렉서블 기판일 수 있다.
플렉서블 기판은 특정 방향으로 벤딩(bending) 또는 폴딩(folding)될 수 있다. 예를 들어, 플렉서블 기판은 가로 방향, 세로 방향 또는 사선 방향으로 폴딩될 수 있다.
기판(101)은 유리, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
기판(101)으로 플렉서블 기판이 사용되는 경우, 예를 들어, 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET)으로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
일 실시예에 따라, 산화물 반도체 박막 트랜지스터가 구비되는 디스플레이 장치가 투명 플렉서블 디스플레이 장치로 구현되는 경우, 기판(101)은 투명한 플렉서블의 물질로 이루어질 수 있다.
기판(101)은 적어도 하나 이상의 박막 트랜지스터 영역을 포함할 수 있다. 박막 트랜지스터(TFT)는 박막 트랜지스터 영역에 배치될 수 있고, 박막 트랜지스터 영역은 기판(101)에서 매트릭스 형태로 배치될 수 있다.
기판(101)은 두께가 1 ㎛ 내지 30 ㎛ 범위 내에서 정해질 수 있으며, 바람직하게는 1 ㎛ 내지 10 ㎛ 범위 내에서 정해질 수 있다.
제1 게이트 전극(102)은 하부 게이트 전극(Bottom Gate)일 수 있다.
제1 게이트 전극(102)은 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
일 실시예에 따라, 제1 게이트 전극(102)은 산화물 반도체층(104) 상에 형성된 소스 및 드레인 전극(107, 108)으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격(오프셋 및 오버랩)되도록 형성될 수 있다.
제1 게이트 전극(102)이 산화물 반도체층(104) 상에 형성된 소스 및 드레인 전극(107, 108)으로부터 이격되는 기술에 대해서는 도 17a 및 도 17b에 대한 설명에서 보다 구체적으로 설명한다.
다시 도 1a를 참고하면, 제1 게이트 전극(102)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 또한, 제1 게이트 전극(102)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
제1 게이트 전극(102)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 제1 게이트 전극(102) 상에 게이트 절연층(103)을 형성한다.
본 발명의 일실시예에 따른 게이트 절연층(Gate Insulator)(103)은 제1 게이트 전극(102) 상에 형성될 수 있다.
구체적으로, 게이트 절연층(103)은 제1 게이트 전극(102)과 산화물 반도체층(104)을 절연시킬 수 도 있다. 즉, 제1 게이트 전극(102)과 산화물 반도체층(104)은 게이트 절연층(103)에 의하여 절연된다.
게이트 절연층(103)은 도 1b에 도시된 바와 같이, 제1 게이트 전극(102)을 포함하는 기판(101)의 전면을 덮도록 형성될 수 있다.
게이트 절연층(103)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
바람직하게 게이트 절연층(103)은 게이트 절연층을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판(101) 상에 게이트 절연층(103)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판(101)을 고속으로 회전시켜서 게이트 절연층(103)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
게이트 절연층(103)은 예를 들어, 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 티타늄옥사이드(TiOx), 하프늄옥사이드(HfOx) 등의 무기물 또는 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP), 폴리메틸메타크릴레이트(PMMA) 등의 유기물일 수 있다. 또한, 게이트 절연층(103)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
도 1c를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 절연층(103) 상에 산화물 반도체층(104)을 형성한다.
일례로, 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(104)를 형성하기 위한 막을 게이트 절연층(103) 상에서 전면을 덮도록 형성한 후, 산화물 반도체막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막을 박막 트랜지스터 영역에서 제1 게이트 전극(102)와 대응되도록 패터닝 함으로써 산화물 반도체층(104)을 형성할 수 있다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층을 게이트 절연층 상에서 제1 게이트 전극과 대응되도록 형성할 수 있다.
산화물 반도체층(104)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 통하여 형성될 수 있으며, 다양한 산화물 반도체 물질로 형성될 수 있다.
산화물 반도체층(104)은 예를 들어, 인듐갈륨징크옥사이드(IGZO), 징크옥사이드(ZnO), 인듐징크옥사이드(IZO), 인듐틴옥사이드(ITO), 징크틴옥사이드(ZTO), 갈륨징크옥사이드(GZO), 하프늄인듐징크옥사이드(HIZO), 징크인듐틴옥사이드(ZITO) 및 알루미늄징크옥사이드(AZTO)로 이루어진 그룹으로부터 선택되는 어느 하나를 포함하여 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
산화물 반도체층(104)은 상술한 물질을 포함하는 비정질 또는 다결정질로 형성될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 산화물 반도체층(104) 상에 에치스토퍼층(Etch Stopper Layer)(미도시)층을 더 포함할 수 있다.
에치스토퍼층은 산화물 반도체층(104)의 안정성을 확보하기 위하여 산화물 반도체층(104)의 상부 표면에서 식각액으로부터의 보호를 위해 구비될 수 있다. 즉, 에치스토퍼층은 소스 및 드레인 전극(107, 108)의 식각 공정에서 유입되는 식각액으로부터 산화물 반도체층(104)을 보호할 수 있다. 에치스토퍼층은 예를 들어, 실리콘옥사이드(SiOx)로 이루어질 수 있다.
도 1d를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 카본나노튜브와 메탈 전극을 산화물 반도체층(104)에 증착한다.
일례로, 산화물 반도체 박막 트랜지스터의 제조 방법은 카본나노튜브를 증착한 후, 메탈 전극을 증착할 수 도 있다. 예를 들어, 메탈 전극은 몰리브덴을 포함할 수 있다.
즉, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 카본나노튜브와 메탈 전극으로 이루어진 소스 전극(107)과 드레인 전극(108)을 형성할 수 있다.
본 발명의 일실시예에 따르면 카본나노튜브는 외부 또는 내부 중 어느 하나로부터 발생하는 열을 감소시킬 뿐만 아니라 열이 쉽게 분산되어 소자의 스트레스를 감소 시킴으로써 소자를 안정화할 수 있다.
따라서, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 소스 전극(107) 및 드레인 전극(108)를 통과하는 통과하는 전류의 양을 증가시킬 수 있게 될 뿐 만 아니라 양의 전압, 음의 전압 및 온도에 대한 신뢰성 테스트에서 안정화 특성을 나타낼 수 있다.
도 1e를 참고하면, 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(104) 상에 소스 전극(107)과 드레인 전극(108)을 서로 이격되도록 형성할 수 있다.
또한, 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(104) 상에 소스 전극(107)과 드레인 전극(108)을 형성할 때, 카본나노튜브(105)와 메탈 전극을 함께 이용함으로써, 산화물 반도체층(104)과 소스 전극(107)이 접촉될 때, 탄소나노튜브(105)를 통하도록 형성할 수 있다.
즉, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 형성된 산화물 반도체층(104) 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극(107)과 드레인 전극(108)이 서로 이격 되도록 형성할 수 있다.
보다 구체적으로, 산화물 반도체 박막 트랜지스터의 제조 방법은 소스 전극(107) 및 드레인 전극(108)은 산화물 반도체층(104)이 형성된 게이트 절연층(103) 상에서 서로 이격 되도록 형성되되, 각각 산화물 반도체층(104)과 전기적으로 연결되도록 형성될 수 있다.
따라서, 본 발명은 소스 및 드레인 전극의 면적을 줄임으로써, 게이트 전극(제1 또는 제2)과 소스 전극 또는 드레인 전극 사이에 발생하는 기생캐패시턴스를 감소시켜 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
소스 및 드레인 전극(107, 108)은 산화물 반도체층(104)을 포함하는 게이트 절연층(103) 상에 소스 및 드레인 도전막(미도시)을 증착하고, 소스 및 드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스 및 드레인 도전막을 패터닝함으로써 형성될 수 있는데, 이때 포토레지스트 패턴을 다양한 형상으로 구현될 수 있다.
보다 구체적으로, 소스 및 드레인 전극(107, 108)은 스퍼터링법을 통하여 소스 및 드레인 도전막을 증착한 후, 포토리소그래피(Photolithography) 공정을 통하여 특정 패턴을 가지는 포토레지스트 패턴 마스크로 패터닝하여 형성할 수 있다.
예를 들어, 소스 및 드레인 전극(107, 108)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1f를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 소스 및 드레인 전극(107, 108) 상에 패시베이션층(Passivation Layer)(109)을 형성한 후, 패시베이션층(109)에 홀을 형성하여 소스 전극(110)과 드레인 전극(111)을 성장 시킬 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 패시베이션층(109)을 포함할 수 있다.
패시베이션층(109)은 소스 및 드레인 전극(107, 108) 상에 형성될 수 있다. 구체적으로, 패시베이션층(109)은 게이트 절연층(103), 산화물 반도체층(104) 및 소스 및 드레인 전극(107, 108)을 모두 덮도록(커버하도록) 형성될 수 있다.
패시베이션층(109)은 보호층으로서, 게이트 절연층(103)과 동일한 물질로 형성될 수 있다. 패시베이션층(109)은 예를 들어, 실리콘옥사이드, 실리콘나이트라이드 등의 물질 중 어느 하나로 구성된 단일층 또는 이들의 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
패시베이션층(109)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
도 1g는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 1g를 살펴 보면, 산화물 반도체 박막 트랜지스터는 게이트 전극(102), 게이트 절연층(104), 소스 전극(107), 드레인 전극(108) 및 패시베이션층(109)을 포함할 수 있다.
또한, 산화물 반도체 박막 트랜지스터는 소스 전극(107)과 드레인 전극(108) 사이에 활성층(active layer)가 형성될 수 있다.
도 1g에 도시된 전자 현미경 이미지는 도 1f에 도시된 산화물 반도체 박막 트랜지스터의 단면도에 상응할 수 있다.
도 1h는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 단면도를 도시한다.
도 1h를 참고 하면, 산화물 반도체 박막 트랜지스터는 패시베이션층(109) 상에 제2 게이트 전극(112)을 더 포함할 수 있다.
일례로, 제2 게이트 전극(112)는 화소 전극으로도 지칭될 수 있다.
제2 게이트 전극(112)은 패시베이션층(109) 상에 형성된다. 제2 게이트 전극(112)은 소스 및 드레인 전극(107, 108)과 각각 전기적으로 연결되며, 소스 및 드레인 전극(107, 108)을 산화물 반도체 박막 트랜지스터 외부의 다른 구성 요소와 전기적으로 연결시키는 역할을 수행할 수 있다.
예를 들어, 제2 게이트 전극(112)은 소스 및 드레인 전극(107, 108) 중 어느 하나로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격 되도록 형성될 수 도 있다.
제2 게이트 전극(112)은 금속 재질, 일례로 몰리브덴(Mo)으로 형성될 수 있다.
본 발명의 일 실시예에 따른 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
일례로, 산화물 반도체 박막 트랜지스터는 소스 및 드레인 전극(107, 108) 중 어느 하나에 전기적으로 연결되는 제2 게이트 전극(112)을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
일례로, 산화물 반도체 박막 트랜지스터는 제1 게이트 전극(102)과 제2 게이트 전극(112)을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
예를 들어, 도 1a 내지 도 1h에 도시된 바와 같이, 소스 및 드레인 전극(107, 108) 덮는 패시베이션층(109)을 형성하고, 패시베이션층(109)의 관통홀을 통해 드레인 전극(108)에 컨택하는 제2 게이트 전극(112)을 형성하며, 제2 게이트 전극(112) 상에 발광층(미도시)을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극(미도시)을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 도 있다.
본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터를 구성하는 기판(101)을 형성하는 유리(glass), 게이트 절연층(103)을 형성하는 이산화규소(SiO2), 산화물 반도체층(104)을 형성하는 a-IGZO(amorphous indium gallium zinc oxide)와 소스 전극(107)과 드레인 전극(108)을 형성하는 카본나노튜브(CNT)와 메탈 전극(Mo)은 하기 표 1과 같은 열 전도도를 나타낼 수 있다.
물질 열 전도도(W.m-1, k-1)
유리 1.09-1.04
이산화규소 1.1-1.4
a-IGZO 14.1-1.4
질산화 규소 2.11-2.35
카본나노튜브 3000
메탈 전극 (Mo 몰리브덴) 138
본 발명은 소스 및 드레인 전극을 카본나노튜브와 메탈 전극의 적층구조를 사용함으로써 채널 길이가 짧은 산화물 반도체에서의 안정적인 특성을 확보 할 수 있다.
또한, 본 발명은 열전도율이 높은 물질인 카본나노튜브를 이용하여 소스 및 드레인 전극을 형성함으로써, 높은 전류 스트레스(high current stress) 이후 금속이 산화물 반도체층으로 확산되는 것을 방지할 수 있다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 카본나노튜브의 전자 현미경 이미지를 도시한다.
도 2a를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층 상에 카본나노튜브를 약 46 nm의 두께로 형성할 수 있다.
도 2b를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층 상에 카본나노튜브를 약 67 nm의 두께로 형성할 수 있다.
도 2c를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층 상에 카본나노튜브를 약 96 nm의 두께로 형성할 수 있다.
도 2d를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층 상에 카본나노튜브를 약 150nm의 두께로 형성할 수 있다.
상술한 설명에서, 카본나노튜브의 두께를 46nm 내지 150nm로 예시하였으나, 카본나노튜의 두께는 약 2nm 내지 약 150nm의 두께로 형성될 수 있다.
도 3은 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
도 3을 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터 제조 방법은 카본나노튜브(300)를 약 2nm 내지 약 150nm로 형성하고, 카본나노튜브(300)상에 메탈 전극(310)을 약 250nn의 두께로 형성할 수 있다.
따라서, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 메탈 전극(310)만으로 이루어는 소스 및 드레인 전극과 동일한 전이특성을 나타낼 수 있다.
보다 구체적으로, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터 제조 방법은 카본 나노튜브(300)을 약 50nm로 형성할 때 메탈 전극(310)을 약 200nm로 형성할 수 있다.
즉, 산화물 반도체 박막 트랜지스터 제조 방법은 카본나노튜브의 두께와 메탈 전극의 두께가 1 대 4의 비율로 형성되는 소스 및 드레인 전극을 형성할 수 있다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성을 설명하는 그래프를 도시한다.
도 4a는 소스 및 드레인 전극을 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전이특성 곡선 그래프를 도시하고, 도 4b는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전이특성 곡선 그래프를 도시한다.
도 4a 및 도 4b를 참고하면, 그래프들은 게이트 전압과 드레인 전류에 따른 전이 특성 곡선을 나타낼 수 있으며, 양 그래프는 두 산화물 반도체 박막 트랜지스터가 유사한 전이특성 곡선을 나타냄을 예시한다.
예를 들어, 전이특성 곡선은 트랜지스터에서 입력과 출력의 관계를 나타내는 그래프로서, 전이 커브(transfer curve)로도 지칭될 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성을 설명하는 그래프를 도시한다.
도 5a 및 도 5b는 소스 및 드레인 전극을 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전이특성 곡선 그래프를 도시하고, 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전이특성 곡선 그래프를 도시한다.
여기서, 도 5a와 도 5b는 게이트 전압이 도 5a의 경우 15V이고, 도 5b의 경우 20V이다.
도 5a와 도 5b를 참고하면, 게이트 전압이 15V일 때, 유사한 전이 특성 곡선을 나타내나, 20V로 상승될 경우, 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터가 상대적으로 안정된 특성을 나타낼 수 있다.
도 6a은 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시하고, 도 6b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 도시한다.
보다 구체적으로, 도 6a는 높은 전류 스트레스(high current stress) 이후에 소스 및 드레인 전극을 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 나타낼 수 있다.
한편, 도 6b는 높은 전류 스트레스 이후에 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전자 현미경 이미지를 나타낼 수 있다.
여기서, 높은 전류 스트레스는 약 400도의 발열 현상을 지칭할 수 도 있다.
도 6a를 참고하면, 종래 기술에 따른 산화물 반도체 박막 트랜지스터는 버퍼층(601), 산화물 반도체층(602), 메탈 확산층(603) 및 드레인 전극(604)을 포함하고 있다.
여기서, 산화물 반도체 박막 트랜지스터는 높은 전류 스트레스 이후 메탈 확산층(603)이 형성되며, 산화물 반도체층(602)으로 메탈이 확산되고 있다.
한편, 도 6b를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 버퍼층(611), 산화물 반도체층(612), 드레인 전극(613)을 포함하며, 높은 전류 스트레스 이후에도 메탈 확산층이 형성되지 않을 수 있다.
즉, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 카본나노튜브가 약 400도의 고열로부터 드레인 전극을 보호하여 드레인 전극의 메탈이 산화물 반도체층(612)로 확산되는 것을 방지할 수 있다.
도 7a 내지 도 7d는 산화물 반도체 박막 트랜지스터의 전이 특성 곡선 그래프를 도시한다.
도 7a는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 채널 길이에 따른 전이 특성 곡선 그래프를 도시하고, 도 7b는 소스 및 드레인 전극을 이황화몰리브덴 전극 만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 채널 길이에 따른 전이 특성 곡선 그래프를 도시할 수 있다.
또한, 도 7c는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터와 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 드레인 전류 이동도와 관련된 그래프를 도시할 수 있다.
한편, 도 7d는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터와 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 산화물 반도체 박막 트랜지스터 문턱 전압을 예시한다.
도 8a 내지 도 8d는 산화물 반도체 박막 트랜지스터의 전체 저항 그래프를 도시한다.
도 8a는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전체 저항과 관련된 그래프를 도시하고, 도 8b는 소스 및 드레인 전극을 이황화몰리브덴 전극 만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 전체 저항과 관련된 그래프를 도시할수 있다.
도 8c는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터와 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 채널 저항 값을 나타내는 그래프를 도시할 수 있다.
도 8d는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터와 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 기생(parasitic) 저항 값을 나타내는 그래프를 도시할 수 있다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성을 나타내는 그래프를 도시한다.
도 9는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터가 양의 전압 및 60도 온도의 환경에서 갖는 전기적 특성을 나타내는 그래프를 도시한다.
예를 들어, 양의 전압은 약 20V에 상응할 수 있으며, PBTS(positive bias temperature stress)에 상응하는 스트레스 시간은 5단계로 분리되어 관찰될 수 있다. 예를 들어, 양의 전압은 게이트 전압으로도 지칭될 수 있다.
도 10a 내지 도 10e는 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법에 관한 단면도의 흐름을 도시한다.
도 10a를 참고하면, 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 기판(1001)상에 버퍼층(1002)을 형성하고, 버퍼층(1002) 상에 산화물 반도체층(1003)을 형성할 수 있다.
예를 들어, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(1003)을 형성하는 과정은 도 1c에 설명된 과정을 참고하여 진행될 수 있다.
일례로, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 박막층을 버퍼층(1002) 상에 형성하고, 산화물 박막층의 도핑 농도를 조절하여 제1 채널층(1004)과 제2 채널층(1005)을 형성할 수 있다.
도 10b를 참고하면, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(1003) 상에 게이트 절연층(1006)을 형성한다.
일례로, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법이 산화물 반도체층(1003) 상에 게이트 절연층(1006)을 형성하는 과정은 도 1d의 방법에 따라 진행될 수 있다.
도 10c를 참고하면, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 절연층(1006) 상에 제1 게이트 전극(1007)을 형성할 수 있다.
일례로, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법이 게이트 절연층(1006) 상에 제1 게이트 전극(1007)을 형성하는 과정은 도 1e에 설명된 방법에 따라 수행될 수 도 있다.
도 10d를 참고하면, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 제1 채널층(1004), 제2 채널층(1005) 및 제1 게이트 전극(1007)을 모두 덮은 패시베이션층(1008)을 형성할 수 있다.
일례로, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 도 1f에 설명된 패시베이션층 형성 방법과 동일한 방법을 이용하여 패시베이션층(1008)을 형성할 수 도 있다.
도 10e를 참고하면, 코플라나 구조의 산화물 반도체 박막 트랜지스터의 제조 방법은 패시벤이션층(1008)에 두 개의 홀을 형성하고, 형성된 홀을 통하여 소스 전극(1009, 1010)과 드레인 전극(1011, 10112)을 형성할 수 있다.
예를 들어, 소스 전극(1009, 1010)은 카본나노튜브(1009)와 메탈 전극(1010)을 포함하여 형성될 수 있다.
또한, 드레인 전극(1011, 10112)도 카본나노튜브(1011)와 메탈 전극(1012)을 포함하여 형성될 수 있다.
도 11은 본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터의 단면도를 도시한다.
도 11을 참고 하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 듀얼 게이트 기반 코플라나 구조를 나타낼 수 있다.
본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조는 기판(1101), 버퍼층(1102) 상에 형성되는 제2 게이트 전극(1103), 제2 게이트 전극(1103) 상에 형성되는 게이트 절연층(1104), 게이트 절연층(1104) 상에 형성되는 산화물 반도체층(1105), 산화물 반도체층(1105) 옆에 형성되는 소스 전극(1106) 및 드레인 전극(1107), 산화물 반도체층(1105) 상에 형성되는 게이트 절연층(1108), 게이트 절연층(1108) 상에 형성되는 제1 게이트 전극(1109), 제1 게이트 전극(1109) 상에 형성되는 내부 절연층(1110), 홀을 통한 소스 전극(1111) 및 홀을 통한 드레인 전극(1112), 패시베이션층(1113)을 포함할 수 있다.
예를 들어, 소스 전극(1106)으로부터 소스 전극(1111)이 성장될 수 있고, 드레인 전극(1107)으로부터 드레인 전극(1112)이 성장될 수 있다.
예를 들어, 소스 전극(1111) 및 드레인 전극(1112)은 카본나노튜브를 포함하여 열에의한 열화를 방지할 수 있다.
본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터의 구성요소는 전술한 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터와 동일한 기술적 구성요소를 포함할 수 있고, 중복되는 구성요소에 대해서는 중복 기재를 생략하기로 한다.
기판(1101)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 기판일 수 있다.
기판(1101) 상에 제2 게이트 전극(1103)이 형성되고, 제2 게이트 전극(1103)은 하부 게이트 전극(Bottom Gate)일 수 있다.
제2 게이트 전극(1103) 상에는 게이트 절연층(1104)이 형성되고, 실시예에 따라, 제2 게이트 전극(1103) 하부에 버퍼층(1102)이 형성되고, 제2 게이트 전극(1103)의 상부에 게이트 절연층(1104)이 형성될 수 있다. 여기서, 버퍼층(1102)은 게이트 절연막의 역할을 수행할 수 있다.
버퍼층(1102)은 기판(1101)을 통한 수분 또는 산소와 같은 외부 불순물의 침투를 방지하며, 기판(1101)의 표면을 평탄화할 수 있다. 다만, 버퍼층(1102)은 반드시 필요한 구성은 아니며, 기판(1101)의 종류에 따라 채택되거나 생략될 수 있다.
게이트 절연층(1104)이 형성된 기판(1101) 상에 산화물 반도체층(1105)이 형성될 수 있다.
또한, 게이트 절연층(1104)및 산화물 반도체층(1105) 상에 소스 전극(1106) 및 드레인 전극(1107)이 형성될 수 있다.
소스 및 드레인 전극(1106, 1107)은 게이트 절연층(1104)상에 산화물 반도체층(1105)과 각각 전기적으로 연결되도록 서로 이격 되도록 형성될 수 있다.
소스 및 드레인 전극(1106, 1107) 상에 게이트 절연층(1108)이 형성되고, 게이트 절연층(1108) 상에 제1 게이트 전극(209)이 형성될 수 있다.
제1 게이트 전극(1109)은 게이트 절연층(1108) 상에 산화물 반도체층(1105)과 대응되도록 형성될 수 있다. 제1 게이트 전극(1109)은 상부 게이트 전극(Top Gate)일 수 있다.
예를 들어, 대응되도록 형성되는 것은 단면도의 구조 상 블록 대 블록이 대응되는 것과 같이 반도체 소자들 간에 대응하는 구조로 설계되는 것 도 지칭할 수 있다.
본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조는 디스플레이 장치, 특히 플렉서블 디스플레이 장치의 화소 소자, 예를 들어 유기 발광 소자를 구동시키기 위해 사용될 수 있다.
본 발명의 다른 실시예에 따르면 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터는 제1 게이트 전극(1109)과 제2 게이트 전극(1103)을 전기적으로 연결하는 연결 전극을 더 포함할 수 도 있다.
도 12a 내지 도 13d는 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 12a는 본 발명의 일실시예에 따른 산화물반도체 트랜지스터의 코플라나 구조의 단면도를 예시한다.
도 12a를 참고하면, 소스 전극과 드레인 전극 사이에 게이트 전극이 형성되며, 소스 전극과 드레인 전극의 테두리에는 카본나노튜브가 형성되어 있다.
도 12b는 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 -15~15V 상부 스윕을 예시하는 그래프를 도시한 것이고, 도 12c는 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 산화물 반도체 박막 트랜지스터의 -15~15V 상부 스윕을 예시하는 그래프를 도시한 것이다.
또한, 도 13a는 채널 길이가 10㎛이고, 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 코플라나 구조의 산화물 반도체 박막 트랜지스터의 -20~20V 상부 스윕과 관련된 그래프를 도시하는 것이다.
또한, 도 13b는 채널 길이가 10㎛이고, 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 코플라나 구조의 산화물 반도체 박막 트랜지스터의 -20~20V 상부 스윕과 관련된 그래프를 도시하는 것이다.
또한, 도 13c는 채널 길이가 10㎛이고, 소스 및 드레인 전극을 이황화몰리브덴 전극만을 이용하여 형성한 코플라나 구조의 산화물 반도체 박막 트랜지스터의 드레인 전압 출력과 관련된 그래프를 도시하는 것이다.
또한, 도 13d는 채널 길이가 10㎛이고, 소스 및 드레인 전극을 카본나노튜브와 이황화몰리브덴 전극을 이용하여 형성한 코플라나 구조의 산화물 반도체 박막 트랜지스터의 드레인 전압 출력과 관련된 그래프를 도시하는 것이다.
도 14a 내지 도 15f는 본 발명의 일실시예에 따른 듀얼 게이트 기반 코플라나 구조의 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 14a는 채널길이 2㎛일 시, 제2 게이트 전극에 -20V~20V 스윕(sweep; 상부 스윕)하고, 제1 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이며, 도 14b는 채널길이 2㎛일 시, 제1 게이트 전극에 -20V~20V 스윕(sweep; 하부 스윕)하고, 제2 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이며, 도 14c는 채널길이 2㎛일 시, 제1 게이트 전극 및 제2 게이트 전극을 전기적 또는 물리적으로 연결하여 동시에 -20V~20V 스윕(sweep; 듀얼 스윕)하는 것으로 도시한 것이다.
도 14d는 채널길이 2㎛일 시, 제2 게이트 전극에 스윕(sweep; 상부 스윕)하고, 제1 게이트 전극이 접지(ground)될 때의 드레인 출력을 도시한 것이며, 도 14e는 채널길이 2㎛일 시, 제1 게이트 전극에 스윕(sweep; 하부 스윕)하고, 제2 게이트 전극이 접지(ground)될 때의 드레인 출력을 도시한 것이며, 도 14f는 채널길이 2㎛일 시, 제1 게이트 전극 및 제2 게이트 전극을 전기적 또는 물리적으로 연결하여 동시에 스윕(sweep; 듀얼 스윕)하는 것으로 도시한 것이다.
도 15a는 채널길이 10㎛일 시, 제2 게이트 전극에 -20V~20V 스윕(sweep; 상부 스윕)하고, 제1 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이며, 도 15b는 채널길이 10㎛일 시, 제1 게이트 전극에 -20V~20V 스윕(sweep; 하부 스윕)하고, 제2 게이트 전극이 접지(ground)될 때의 전자의 분포 및 전류 흐름을 도시한 것이며, 도 15c는 채널길이 10㎛일 시, 제1 게이트 전극 및 제2 게이트 전극을 전기적 또는 물리적으로 연결하여 동시에 -20V~20V 스윕(sweep; 듀얼 스윕)하는 것으로 도시한 것이다.
도 15d는 채널길이 10㎛일 시, 제2 게이트 전극에 스윕(sweep; 상부 스윕)하고, 제1 게이트 전극이 접지(ground)될 때의 드레인 출력을 도시한 것이며, 도 15e는 채널길이 10㎛일 시, 제1 게이트 전극에 스윕(sweep; 하부 스윕)하고, 제2 게이트 전극이 접지(ground)될 때의 드레인 출력을 도시한 것이며, 도 15f는 채널길이 10㎛일 시, 제1 게이트 전극 및 제2 게이트 전극을 전기적 또는 물리적으로 연결하여 동시에 스윕(sweep; 듀얼 스윕)하는 것으로 도시한 것이다.
도 16은 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 박막 트랜지스터의 전기적 특성을 설명하는 도면이다.
구체적으로, 도 16은 본 발명의 일실시예에 따른 코플라나 구조의 산화물 반도체 트랜지스터의 채널 길이에 따른 전기 특성을 예시한다.
도 16을 참고하면, 그래프의 가로축은 게이트 드라이빙 종류를 나타낸다. 여기서, 게이트 드라이빙 종류는 바텀 스윕, 탑 스윕, 듀얼 스윕을 포함한다.
그래프의 좌 세로축은 문턱 전압을 나타낼 수 있으며, 우 세로축은 드레인 커런트를 나타낼 수 있다. 여기서, 비교 대상은 채널 길이 2㎛와 채널 길이 10㎛이다.
본 발명은 소스 전극 및 드레인 전극을 카본 나노튜브 및 메탈 전극의 적층 구조를 사용하는 플렉서블 및 높은 열에 의해 발생되는 열화를 막아주며, 짧은 채널을 형성 시 안정적인 특성을 제공할 수 있다.
즉, 본 발명은 카본 나노튜브 및 메탈 전극의 적층 구조를 통하여 트랜지스터의 단채널 효과에 대한 문제점을 해결할 수 있다.
도 17a 및 도 17b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 오버랩 및 오프셋을 도시한 단면도이다.
구체적으로, 도 17a 및 도 17b는 제1 게이트 전극이 산화물 반도체층 상에 형성된 소스 및 드레인 전극으로부터 이격되는 구성을 예시한다.
도 17a는 제1 게이트 전극과 드레인 전극의 오버랩을 설명하는 도면이다.
예를 들어, 오프셋(Offset) 및 오버랩(Overlap)은 제1 게이트 전극(1701)의 일단과 소스 전극(1704) 사이의 폭 및 제1 게이트 전극(1701)의 타단과 드레인 전극(1705) 사이의 폭 중 적어도 하나를 의미할 수 있다.
예를 들면, 오버랩(Overlap)은 기판에서 수직한 방향으로 제1 게이트 전극(1701) 및 드레인 전극(1705)을 바라보았을 때, 제1 게이트 전극(1701)과 드레인 전극(1705)이 겹쳐지는 부분을 의미할 수 있다. 따라서, 오버랩은 0 ㎛ 내지 3 ㎛까지의 너비를 의미할 수 있다.
도 17b는 제1 게이트 전극과 드레인 전극의 오프셋을 설명하는 도면이다.
오프셋(Offset)은 기판에서 수직한 방향으로 제1 게이트 전극(1701) 및 드레인 전극(1705)을 바라보았을 때, 제1 게이트 전극(1701)과 드레인 전극(1705)이 수평방향으로 이격된 거리를 의미할 수 있다. 따라서, 오프셋은 -1 ㎛ 내지 0 ㎛까지의 너비를 의미할 수 있다.
따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 제1 게이트 전극(1701)의 오프셋은 산화물 반도체층(1703)의 하단 계면(interface)에 형성되어 있는 결함(defect) 영역을 감소시켜, PBS(Positive Bias Stress)에서의 문턱전압 변화를 감소시켜 산화물 반도체 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
지금까지 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 및 이의 제조 방법 역시 본 발명의 범위에 속할 수 있다.
구체적으로, 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
보다 구체적으로, 상술한 방법을 이용하여 산화물 반도체 박막 트랜지스터를 제조한 후, 소스 및 드레인 전극 중 어느 하나에 전기적으로 연결되는 화소 전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
예를 들어, 도 1a 내지 도 1f에 도시된 바와 같이, 본 발명의 일실시예에 따른 디스플레이 장치의 제조 방법은 소스 및 드레인 전극 덮는 패시베이션층을 형성하고, 덮는 패시베이션층의 관통홀을 통해 드레인 전극에 연결되는 화소 전극을 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 디스플레이 장치의 제조 방법은 화소 전극 상에 발광층을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 있다.
따라서, 본 발명은 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터를 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장할 수 있다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일실시예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시예들이다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 다양한 실시예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
100: 산화물 반도체 101: 기판
102: 제1 게이트 전극 103: 게이트 절연층
104: 산화물 반도체층 105: 카본나노튜브
107: 소스 전극 108: 드레인 전극
109: 패시베이션층 110: 소스 전극
111: 드레인 전극 112: 제2 게이트 전극

Claims (17)

  1. 기판;
    상기 기판 상에 형성되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 형성되는 산화물 반도체층;
    상기 형성된 산화물 반도체층 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 상기 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 형성되는 소스 및 드레인 전극; 및
    상기 형성된 소스 및 드레인 전극 상에 형성되는 패시베이션층
    을 포함하고,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지하는
    산화물 반도체 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT) 상에 상기 메탈 전극이 적층되어 형성되는
    산화물 반도체 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 소스 및 드레인 전극은 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 상기 산화물 반도체층으로 접촉(contact)할 시, 상기 카본나노튜브(carbon nano tube, CNT)에 의해 접촉(contact) 저항을 제어(control)하는
    산화물 반도체 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)가 400도 이상의 온도에서 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 산화물 반도체층으로 확산되는 것을 방지하는
    산화물 반도체 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)가 2nm 내지 150nm의 두께로 형성되는
    산화물 반도체 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 형성된 패시베이션층 상에 제2 게이트 전극을 더 포함하는
    산화물 반도체 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제2 게이트 전극은 상기 소스 및 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격 되도록 형성되는
    산화물 반도체 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함하는
    산화물 반도체 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압이 인가되는
    산화물 반도체 박막 트랜지스터.
  10. 제6항에 있어서,
    상기 제1 게이트 전극은 상기 산화물 반도체층 상에 형성된 상기 소스 및 드레인 전극으로부터 수평 방향으로 -1 ㎛ 내지 3 ㎛ 만큼 이격 되도록 형성되는
    산화물 반도체 박막 트랜지스터.
  11. 기판 상에 형성된 산화물 반도체층, 상기 산화물 반도체층 상에 형성된 제1 게이트 전극 및 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하고, 상기 적층된 나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 형성되는 소스 및 드레인 전극을 포함하는 코플라나(Coplanar)형 산화물 반도체 박막 트랜지스터에 있어서,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지하는
    산화물 반도체 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 산화물 반도체층 하부에 제2 게이트 전극을 더 포함하는
    산화물 반도체 박막 트랜지스터.
  13. 기판;
    상기 기판 상에 형성된 제1항 내지 제12항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터; 및
    상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자
    를 포함하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 디스플레이 소자는 유기 발광 소자인 것을 특징으로 하는 디스플레이 장치.
  15. 상기 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계;
    상기 형성된 산화물 반도체층 상에 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 적층하는 단계;
    상기 적층된 카본나노튜브(carbon nano tube, CNT)와 메탈 전극을 패터닝하여 소스 전극과 드레인 전극이 서로 이격 되도록 상기 소스 전극과 상기 드레인 전극을 형성하는 단계; 및
    상기 형성된 소스 및 드레인 전극 상에 패시베이션층을 형성하는 단계
    를 포함하고,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT)에 기반하여 상기 형성된 산화물 반도체층으로 상기 메탈 전극의 메탈이 확산되는 것을 방지하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
  16. 제15항에 있어서,
    상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
  17. 제15항에 있어서,
    상기 소스 및 드레인 전극은 상기 카본나노튜브(carbon nano tube, CNT) 상에 상기 메탈 전극이 적층되어 형성되고, 상기 메탈 전극을 형성하는 몰리브덴(molybdenum, Mo)이 상기 산화물 반도체층으로 접촉(contact)할 시, 상기 카본나노튜브(carbon nano tube, CNT)에 의해 접촉(contact) 저항을 제어(control)하며, 상기 카본나노튜브(carbon nano tube, CNT)가 400도 이상의 온도에서 상기 몰리브덴(molybdenum, Mo)이 산화물 반도체층으로 확산되는 것을 방지하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
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