KR20200019502A - Epitaxial wafer and method for fabricating the same - Google Patents
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- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000002019 doping agent Substances 0.000 claims abstract description 47
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 31
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 27
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000007789 gas Substances 0.000 description 95
- 235000012431 wafers Nutrition 0.000 description 36
- 230000007547 defect Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- 239000013078 crystal Substances 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- -1 silicon carbide nitride Chemical class 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- 239000003085 diluting agent Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021478 group 5 element Inorganic materials 0.000 description 3
- 230000003446 memory effect Effects 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 2
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052623 talc Inorganic materials 0.000 description 1
- 235000012222 talc Nutrition 0.000 description 1
- 239000000454 talc Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02598—Microstructure monocrystalline
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
Description
실시예는 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.Embodiments relate to epitaxial wafers and methods of manufacturing the same.
에피택셜 성장은 통상적으로 화학 기상 증착 프로세스를 포함하며, 단결정 실리콘 웨이퍼와 같은 기판은 기상/액상/고상의 실리콘 복합물이 웨이퍼 표면에 걸쳐 전달되어 열분해 또는 분해에 영향을 미치는 동안 가열된다. Epitaxial growth typically includes a chemical vapor deposition process, and substrates such as single crystal silicon wafers are heated while gaseous / liquid / solid silicon composites are transferred across the wafer surface to affect pyrolysis or decomposition.
단결정 실리콘 웨이퍼가 기판으로 사용될 때, 실리콘은 단결정 구조의 성장을 지속시키는 방식으로 적층된다. 또한 이때, 특정 극성(N-type 또는 P-type)을 갖는 기판을 제작하고자 하는 경우, 그 에피택셜 성장 과정에 소정의 도핑가스를 함께 주입하게 된다. When a single crystal silicon wafer is used as the substrate, the silicon is deposited in a manner that sustains the growth of the single crystal structure. In this case, when a substrate having a specific polarity (N-type or P-type) is to be manufactured, a predetermined doping gas is injected together in the epitaxial growth process.
에피택셜층(epitaxial layer)을 성장함에 있어서 박막 내부 및 표면의 결함은 전력 소자의 성능 저하 및 장시간 신뢰성에 많은 제약을 가지게 한다. 그러나, 에피 성장 과정에서 기판에 전위가 에피택셜층으로 전파되어 표면 결함이 발생하는 문제가 있다. 또한, 표면 결함은 소자의 특성 열화를 발생하는 문제가 존재한다.In growing an epitaxial layer, defects in the inside and the surface of the thin film have many limitations on the performance degradation and long-term reliability of the power device. However, in the epitaxial growth process, dislocations propagate to the epitaxial layer, causing surface defects. In addition, there is a problem that surface defects cause deterioration of characteristics of the device.
실시예는 기저면 전위가 감소한 에피택셜 웨이퍼를 제공한다.Embodiments provide an epitaxial wafer with reduced base surface potential.
실시예는 표면 조도가 우수한 에피택셜 웨이퍼를 제공한다.The embodiment provides an epitaxial wafer with good surface roughness.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the examples is not limited thereto, and the object or effect that can be grasped from the solution means or the embodiment described below will be included.
실시예에 따른 에피택셜 웨이퍼는 기판; 및 상기 기판 상에 배치되는 버퍼층; 및 상기 버퍼층 상에 배치되는 에피층;을 포함하고, 상기 기판, 상기 버퍼층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 버퍼층은, 복수 개의 제1 도전형 버퍼층; 및 상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층;을 포함하고, 상기 제1 도전형 버퍼층은 제1 도펀트를 포함하고, 상기 제2 도전형 버퍼층은 제2 도펀트를 포함하고, 상기 제1 도펀트와 상기 제2 도펀트는 극성이 상이하다.An epitaxial wafer according to an embodiment includes a substrate; A buffer layer disposed on the substrate; And an epitaxial layer disposed on the buffer layer, wherein the substrate, the buffer layer, and the epi layer include silicon carbide and a dopant, and the buffer layer comprises: a plurality of first conductive buffer layers; And at least one second conductive buffer layer disposed between the plurality of first conductive buffer layers, wherein the first conductive buffer layer comprises a first dopant, and the second conductive buffer layer comprises a second dopant Wherein the first dopant and the second dopant have different polarities.
제1 도전형 버퍼층은 두께가 상기 제2 도전형 버퍼층의 두께보다 클 수 있다.The first conductive buffer layer may have a thickness greater than that of the second conductive buffer layer.
제1 도전형 버퍼층은 도핑 농도가 제2 도전형 버퍼층의 도핑 농도보다 클 수 있다.The doping concentration of the first conductivity type buffer layer may be greater than that of the second conductivity type buffer layer.
상기 복수 개의 제1 도전형 버퍼층은, 상기 제2 도전형 버퍼층과 상기 기판 사이에 배치되는 제1-1 도전형 버퍼층; 및 상기 제2 도전형 버퍼층과 상기 에피층 사이에 배치되는 제1-2 도전형 버퍼층;을 포함할 수 있다.The plurality of first conductivity type buffer layers may include a first-first conductivity type buffer layer disposed between the second conductivity type buffer layer and the substrate; And a 1-2 conductive buffer layer disposed between the second conductive buffer layer and the epi layer.
상기 제1-2 도전형 버퍼층은 적어도 하나 이상일 수 있다.At least one second conductive buffer layer may be provided.
상기 복수 개의 제1 도전형 버퍼층의 제1 도펀트의 원자 반경은 상기 실리콘 카바이드의 탄소의 원자 반경 보다 작을 수 있다.An atomic radius of the first dopant of the plurality of first conductivity type buffer layers may be smaller than an atomic radius of carbon of the silicon carbide.
상기 제2 도전형 버퍼층의 제2 도펀트의 원자 반경은 상기 실리콘 카바이드의 실리콘의 원자 반경보다 클 수 있다.An atomic radius of the second dopant of the second conductivity type buffer layer may be greater than an atomic radius of silicon of the silicon carbide.
상기 제2 도전형 버퍼층의 두께와 상기 버퍼층의 전체 두께는 두께 비가 1:5 내지 1:30일 수 있다.The thickness of the second conductivity type buffer layer and the total thickness of the buffer layer may have a thickness ratio of 1: 5 to 1:30.
실시예에 따르면, 에피택셜 웨이퍼의 기저면 전위를 감소시킬 수 있다.According to the embodiment, the base surface potential of the epitaxial wafer can be reduced.
또한, 에피택셜 웨이퍼의 표면 조도를 향상시킬 수 있다.In addition, the surface roughness of the epitaxial wafer can be improved.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and advantageous advantages and effects of the present invention are not limited to the above description, and will be more readily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 2는 본 발명의 일실시예에 따른 버퍼층의 개념도이고,
도 3은 본 발명의 일실시예에 따른 버퍼층의 효과를 설명하는 도면이고,
도 4는 본 발명의 다른 실시예에 따른 버퍼층의 개념도이고,
도 5는 본 발명의 또 다른 실시예에 따른 버퍼층의 개념도이고,
도 6은 본 발명의 일실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고,
도 7은 도 6의 변형예이고,
도 8은 본 발명의 다른 실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고,
도 9는 도 8의 변형예이고,
도 10은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이고,
도 11은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이다.1 is a conceptual diagram of an epitaxial wafer according to an embodiment of the present invention,
2 is a conceptual diagram of a buffer layer according to an embodiment of the present invention,
3 is a view for explaining the effect of the buffer layer according to an embodiment of the present invention,
4 is a conceptual diagram of a buffer layer according to another embodiment of the present invention,
5 is a conceptual diagram of a buffer layer according to another embodiment of the present invention;
FIG. 6 is a timing diagram illustrating input amounts of first and second growth gases and doping gases with time in a buffer layer according to an embodiment of the present invention.
7 is a modification of FIG. 6,
FIG. 8 is a timing diagram illustrating input amounts of first and second growth gases and doping gases with time in a buffer layer according to another embodiment of the present invention.
9 is a modification of FIG. 8,
10 is a flowchart illustrating a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.
11 is a conceptual diagram of an epitaxial wafer manufacturing apparatus according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical spirit of the present invention is not limited to some embodiments described, but may be implemented in various forms, and within the technical spirit of the present invention, one or more of the components between the embodiments may be selectively selected. Can be combined and substituted.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, the terms (including technical and scientific terms) used in the embodiments of the present invention may be generally understood by those skilled in the art to which the present invention pertains, unless specifically defined and described. The terms commonly used, such as terms defined in advance, may be interpreted as meanings in consideration of the contextual meaning of the related art.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.In addition, the terms used in the embodiments of the present invention are intended to describe the embodiments and are not intended to limit the present invention.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.As used herein, the singular forms may also include the plural unless specifically stated otherwise, and may be combined as A, B, C when described as "at least one (or more than one) of A and B, C". It can include one or more of all possible combinations.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.In addition, in describing the components of the embodiment of the present invention, terms such as first, second, A, B, (a), and (b) may be used.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.These terms are only to distinguish the components from other components, and the terms are not limited to the nature, order, order, or the like of the components.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.And when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only connected, coupled or connected directly to the other component, It may also include the case of 'connected', 'coupled' or 'connected' due to another component between the other components.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when described as being formed or disposed on the "top" or "bottom" of each component, the top (bottom) or the bottom (bottom) is not only when two components are in direct contact with each other, but also one. It also includes a case where the above-described further components are formed or disposed between two components. In addition, when expressed as "up (up) or down (down)" may include the meaning of the down direction as well as the up direction based on one component.
도 1은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 개념도이다.1 is a conceptual diagram of an epitaxial wafer according to an embodiment of the present invention.
도 1을 참조하면, 일실시예에 따른 에피택셜 웨이퍼는 기판(110), 기판(110) 상에 배치되는 버퍼층(120) 및 버퍼층(120) 상에 배치되는 에피층(130)을 포함한다.Referring to FIG. 1, an epitaxial wafer according to an embodiment includes a
그리고 버퍼층(120)은 복수 개의 층으로 이루어질 수 있으며, 구체적으로 복수 개의 제1 도전형 버퍼층(120)과 복수 개의 제1 도전형 버퍼층(120) 사이에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다. 이하에서, 버퍼층(120)은 제1-1 도전형 버퍼층(121), 제1-2 도전형 버퍼층(123) 및 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123) 사이에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다.The
먼저, 기판(110)은 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)일 수 있으며, 이에 따라, 후술하는 에피층(130)도 도핑된 실리콘 카바이드 계열로 이루어질 수 있다.First, the
기판(110)이 실리콘 카바이드(SiC)인 경우, 에피층(130)은 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피층(130)은 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다. 또한, 이러한 구조에 한정되는 것은 아니며 에피층(130)은 n형, p형이 교번하여 적층된 구조일 수 있다. 예컨대, n/p, n/n/p 등 다양한 구조로 이루어질 수 이다.When the
기판(110)은 오프각이 3도 내지 10도일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 기판(110)이 기울어진 각도로 정의할 수 있다. 다만, 이에 반드시 한정되는 것은 아니다.The
기판(110)의 도핑 농도는 1×1018cm- 3내지 1×1020cm-3일 수 있으나 반드시 이에 한정하지 않는다. 기판(110)의 도핑 농도는 두께 방향으로 일정할 수 있으나 반드시 이에 한정하지 않는다, 여기서, 두께 방향은 제1 방향(X 방향)이고, 제2 방향(Y 방향)은 제1 방향에 수직한 방향일 수 있다.The doping concentration of the
버퍼층(120)은 기판(110) 상에 배치될 수 있다. 버퍼층(120)은 기판(110)과 에피층(130) 사이의 격자 상수 불일치로 인한 결정 결함을 줄일 수 있다. 먼저, 일반적으로 기판(110)에 존재하는 전위는 기저면 전위(Basal Plane Dislocation, BPD)와 칼날 전위(threading edge dislocation, TED)를 포함한다. 이 중에서 기저면 전위(BPD)는 다이오드를 장시간 통전했을 때 저항을 증가시키고 전력 소자의 신뢰성을 악화시킬 수 있다. 이에 반해 칼날 전위(TED)에 의한 전력 소자에 대한 영향이 상대적으로 적을 수 있다. 이 때, 버퍼층(120)은 기판(110)에 존재하는 전위 중 기저면 전위(BPD)를 칼날 전위(TED)로 변형하여 전력 소자의 신뢰성을 개선할 수 있다.The
그리고 버퍼층(120)은 상술한 바와 같이 복수 개의 층을 포함할 수 있다. 예컨대, 버퍼층(120)은 복수 개의 제1 도전형 버퍼층과 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층을 포함할 수 있다. 구체적으로, 버퍼층(120)은 기판(110) 상에 배치되는 제1-1 도전형 버퍼층(121), 제1-1 도전형 버퍼층(121) 상에 배치되는 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123) 상에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다.The
먼저, 제1-1 도전형 버퍼층(121)은 기판(110) 상에 배치될 수 있다. 또한, 제1-1 도전형 버퍼층(121)은 마찬가지로 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제1-1 도전형 버퍼층(121)은 제1 도펀트에 의해 도핑될 수 있다. 이에 다라, 제1-1 도전형 버퍼층(121)은 N형 반도체층일 수 있다.First, the first-first
그리고 제2 도전형 버퍼층(122)은 제1-1 도전형 버퍼층(121) 상에 배치될 수 있다. 제2 도전형 버퍼층(122)은 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제2 도전형 버퍼층(122)은 제2 도펀트에 의해 도핑될 수 있다. 제2 도펀트는 제1 도펀트와 극성이 상이할 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)이 n형 실리콘 카바이드계로 이루어진 경우, 제2 도전형 버퍼층(122)은 p형 실리콘 카바이드계로 이루어질 수 있다.The second
제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122) 상에 배치될 수 있다. 제1-2 도전형 버퍼층(123)은 제1-1 도전형 버퍼층(121)과 마찬가지로 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제1-2 도전형 버퍼층(123)은 제1 도펀트에 의해 도핑될 수 있다.The 1-2
그리고 에피층(130)은 버퍼층(120) 상에 배치될 수 있다 먼저, 에피층(130)의 도핑 농도는 1×1015cm-3 내지 5×1018cm-3일 수 있다. 에피층(130)은 두께 방향으로 도핑 농도가 변화하는 복수 개의 구간을 가질 수 있다. 또한, 에피층(130)은 예시적으로 도핑 농도가 두께 방향으로 증가할 수도 있고 감소할 수도 있다.The
또한, 에피층(130)과 버퍼층(120)의 도펀트 농도 차이가 클수록 기저면 전위가 칼날 전위로 변환되는 효율(이하 BPD 변환 효율)이 향상될 수 있다. 에피층(130)의 도펀트 농도가 낮을수록 버퍼층(120)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.In addition, as the dopant concentration difference between the
실시예에 따르면, 에피층(130)과 버퍼층(120)의 경계면에서는 도핑 농도 차이가 크므로 기저면 전위가 칼날 전위로 변환될 수 있다. 또한, 에피층(130) 내에서 도핑 농도가 변화는 계면에서는 도핑 농도차가 발생하므로 기저면 전위가 칼날 전위로 용이하게 변환될 수 있다.According to the embodiment, since the doping concentration difference is large at the interface between the
도 2는 본 발명의 일실시예에 따른 버퍼층(120)의 개념도이고, 도 3은 본 발명의 일실시예에 따른 버퍼층(120)의 효과를 설명하는 도면이다.2 is a conceptual diagram of a
도 2를 참조하면, 버퍼층(120)은 전술한 바와 같이, 제1-1 도전형 버퍼층(121), 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123)이 제1-1 방향으로 순서대로 적층될 수 있다. 여기서, 두께 방향인 제1 방향(X 방향)은 제1-1 방향(X1 방향)과 제1-2 방향(X2 방향)을 포함하며, 제1-1 방향(X1 방향)은 기판(110)에서 에피층(130)을 향한 방향이고, 제1-2 방향(X2 방향)은 에피층(130)에서 기판(110)을 향한 방향이다. 또한, 제1-1 방향은 이하에서 두께가 증가하는 방향이다.Referring to FIG. 2, as described above, the
먼저, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 도핑 농도가 제2 도전형 버퍼층(122)의 도핑 농도보다 클 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 도핑 농도가 1×1017cm-3 내지 1×1019cm-3일 수 있다. 그리고 제2 도전형 버퍼층(122)은 도핑 농도가 1×1618cm-3 내지 1×1017cm-3일 수 있다. 또한, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각각의 도핑 농도가 동일할 수 있으나, 이에 한정되는 것은 아니다.First, the doping concentration of the 1-1st conductivity
도 3을 참조하면, 버퍼층(120)은 전체 두께(Tt)가 1㎛ 내지 3㎛일 수 있다. 그리고, 제1 도전형 버퍼층(120)의 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각 두께가 0.1㎛ 내지 0.5㎛일 수 있다. 그리고 제2 도전형 버퍼층(122)은 두께가 0.1㎛ 내지 0.2㎛일 수 있다.Referring to FIG. 3, the
보다 구체적으로, 일실시예에 따른 제2 도전형 버퍼층(122)의 두께는 버퍼층(120)의 전체 두께와 두께 비가 1:5 내지 1:30일 수 있다. 상기 두께비가 1:5보다 작은 경우에 제2 도전형 버퍼층(122)의 두께가 커져 에피층(130)에서 메모리 이펙트(memory effect)가 발생하는 한계가 존재한다. 그리고 상기 두께 비가 1:30보다 큰 경우에 제2 도전형 버퍼층(122)의 두께가 작아 이를 공정상 제어하여 형성하기 어려우며 버퍼층(120)의 두께가 커지면 제조 공정이 길어지는 문제가 존재한다.More specifically, the thickness of the second conductivity
그리고 제1-1 도전형 버퍼층(121), 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123)은 각각 실리콘 카바이드를 포함할 수 있다. 이하에서 실리콘 카바이드(SiC)는 실리콘(Si, K1)과 탄소(C, K2)의 화합물로 설명한다. The first-first
이 때, 제1-1 도전형 버퍼층(121)은 제1 도펀트(P1)의 원자 반경이 카바이드의 탄소(C, K2)의 원자 반경보다 작을 수 있다. 예를 들어, 제1 도펀트(P1)는 질소(Nitrogen)일 수 있다. 그리고 제1 도펀트(P1)는 도핑에 의해 실리콘 카바이드의 탄소(C, K2)와 치환될 수 있다. 이 때, 제1 도펀트(P1)인 질소의 원자 반경이 0.071㎚이고, 실리콘 카바이드의 탄소(C, K2)의 원자 반경이 0.077㎚이다. 이에 따라, 도핑에 의해 치환된 제1 도펀트(P1)의 원자 반경에 따라 제1-1 도전형 버퍼층(121)의 전체 격자상수는 감소하여 제1-1 방향으로 인장력(tensile strain)이 작용할 수 있다(A).In this case, the first-first conductivity
그리고 제2 도전형 버퍼층(122)은 제2 도펀트(P2)의 원자 반경이 실리콘 카바이드에서 실리콘(Si, K1)의 원자 반경보다 클 수 있다. 예를 들어, 제2 도펀트(P2)는 알루미늄(Aluminum)일 수 있다. 그리고 제2 도펀트(P2)는 도핑에 의해 실리콘 카바이드의 실리콘(Si, K1)과 치환될 수 있다. 이 때, 제2 도펀트(P2)인 알루미늄의 원자 반경은 0.121㎚이고, 실리콘(Si, K1)의 원자 반경이 0.111㎚이다. 이에 따라, 도핑에 의해 치환된 제2 도펀트(P2)의 원자 반경에 다라 제2 도전형 버퍼층(122)의 전체 격자상수는 증가하여 제1-2 방향으로 인장력(tensile strain)이 작용할 수 있다(B). The second
이로써, 제1-1 도전형 버퍼층(121)과 제2 도전형 버퍼층(122) 사이에 인장력이 균형적으로 이루어져, 결정 결함이 성장 방향으로 신장하지 않을 수 있다. 특히, 이러한 구성에 의하여, 기저면 전위(BPD)가 칼날 전위(TED)로 변형되는 BPD 변형 효율이 상승할 수 있다. 또한, 에피층(130)에서 기저면 전위에 의하여 캐리어의 이동도 저하가 발생하는 정도가 감소하여 소자의 저항이 낮은 반도체 소자를 실현할 수 있다.As a result, the tensile force is balanced between the first-first
또한, 제1-2 도전형 버퍼층(123)은 제1-1 도전형 버퍼층(121)과 마찬가지로 제1 도펀트(P1)에 의해 도핑될 수 있다. 그리고 도 2에서 설명한 바와 같이, 제2 도전형 버퍼층(122)은 제2 도펀트(P2)에 의해 도핑되며, 도핑 농도가 높으면 에피층(130)에서 p 메모리 이펙트(memory effect)가 발생하는 문제가 존재한다. 이에 따라, 제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122)에 의해 p 메모리 이펙트(memory effect)가 발생하는 것을 방지할 수 있다. 또한, 제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122)의 도핑 농도보다 큰 도핑 농도를 가짐으로써, 에피층(130)과 제1-2 도전형 버퍼층(123) 간의 도핑 농도 차이를 증가시킬 수 있다(에피층(130)의 도핑 농도는 버퍼층(120)의 도핑 농도보다 작음). 이로 인해, 제1-2 도전형 버퍼층(123)과 에피층(130) 간의 계면에서 제1-2 도전형 버퍼층(123)으로 결정이 축소(압축 응력)하여 BPD 결함이 TED로 용이하게 전환될 수 있다.In addition, the first-second conductivity
즉, 실시예에 따른 에피택셜 웨이퍼에서 버퍼층(120)은 제1-1 도전형 버퍼층(121)과 제2 도전형 버퍼층(122) 간의 응력 완화로 BPD 전환 효율을 개선하고, 나아가 제2 도전형 버퍼층(122) 상에 제1-2 도전형 버퍼층(123)을 배치하여 에피층(130) 간의 도핑 농도 차이로 BPD 전환 효율을 더욱 향상시킬 수 있다.That is, in the epitaxial wafer according to the embodiment, the
도 4는 본 발명의 다른 실시예에 따른 버퍼층의 개념도이다.4 is a conceptual diagram of a buffer layer according to another embodiment of the present invention.
다른 실시예에 따른 버퍼층(120)은 각 층의 계면에서 표면(t11, t12)을 표면 처리(예컨대, 에칭(etching))하여 표면을 평탄화할 수 있다. 구체적으로, 제1-1 도전형 버퍼층(121)의 상면(t11), 제2 도전형 버퍼층(122)의 상면(t12)에는 패턴(T)이 형성되어 평탄하지 않을 수 있으나, 제1-1 도전형 버퍼층(121)의 상면, 제2 도전형 버퍼층(122)의 상면을 에칭하여 버퍼층(120)의 각층의 계면에서 표면 거칠기를 감소할 수 있다. 이로써, 버퍼층(120)은 각층의 계면에서 표면의 RMS 거칠기(roughness)가 0.01㎚ 내지 1㎚일 수 있다. 이에 따라, 기판(110)의 기저면 전위 및 칼날 전위가 전파되는 것을 억제할 수 있다.The
도 5는 본 발명의 또 다른 실시예에 따른 버퍼층의 개념도이다.5 is a conceptual diagram of a buffer layer according to another embodiment of the present invention.
도 5를 참조하면, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각각 복수 개의 층으로 분리될 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)만 복수 개로 이루어질 수도 있고, 제1-2 도전형 버퍼층(123)만 복수 개의 층으로 이루어질 수도 있다.Referring to FIG. 5, the first-first conductivity
제1-2 도전형 버퍼층(123)은 제1 서브 버퍼층(123a), 제2 서브 버퍼층(123b)을 포함할 수 있다. 그리고 제2 서브 버퍼층(123b)는 에피층(130)에서 발생하는 p 메모리 이펙트(memory effect)를 완전히 제거하기 위해 제1 서브 버퍼층(123a) 상에 배치될 수 있다.The 1-2
도 6은 본 발명의 일실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고, 도 7은 도 6의 변형예이고, 도 8은 본 발명의 다른 실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고, 도 9는 도 8의 변형예이고, 도 10은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이다.FIG. 6 is a timing diagram illustrating input amounts of first and second growth gases and doping gases with time in a buffer layer according to an embodiment of the present invention, FIG. 7 is a modification of FIG. 6, and FIG. 8 is an embodiment of the present invention. FIG. 9 is a timing diagram illustrating input amounts of the first and second growth gases and the doping gas with time in the buffer layer according to another embodiment. FIG. 9 is a modification of FIG. 8 and FIG. 10 is an epi according to an embodiment of the present invention. It is a flowchart explaining the manufacturing method of a talcum wafer.
도 6 및 도 9를 참조하면, 일실시예에 다른 에피택셜 웨이퍼의 제조 방법은 기판 배치하는 단계(S310), 제1 도펀트를 포함하는 제1 도전형 버퍼층을 배치하는 단계(S320), 제2 도펀트를 포함하는 제2 도전형 버퍼층 배치하는 단계(S330), 제1 도펀트를 포함하는 제1 도전형 버퍼층을 배치하는 단계(S340), 에피층을 배치하는 단계(S350)을 포함할 수 있다. 6 and 9, in another embodiment, a method of manufacturing an epitaxial wafer includes disposing a substrate (S310), disposing a first conductive buffer layer including a first dopant (S320), and a second method. The method may include disposing a second conductive buffer layer including a dopant (S330), disposing a first conductive buffer layer including a first dopant (S340), and disposing an epitaxial layer (S350).
구체적으로, 기판 배치하는 단계(S310)는 반응이 이루어지는 챔버 내에 기판을 마련할 수 있다. 기판은 상술한 바와 같이 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)가 예시되고 있지만, 최종 제작하고자 하는 소자, 제품에 따라 이와 상이할 수 있다.In detail, in the disposing of the substrate (S310), the substrate may be provided in a chamber in which the reaction is performed. As described above, the substrate of the silicon-carbide-based wafer (4H-SiC wafer) may be exemplified. However, the substrate may be different depending on the device and the product to be manufactured.
그리고 버퍼층을 성장시킬 수 있다. 버퍼층은 보다 상세하게, 챔버 내에 기판을 배치한 후 제1 성장가스와 제2 성장가스 및 도핑가스(희석 가스 등의 반응 가스가 추가로 주입될 수도 있음)를 투입하여 기판 상에서 성장시킬 수 있다. 여기서, 기판으로 실리콘 카바이드 계열의 웨이퍼(예를 들어, 4H-SiC 웨이퍼)가 이용되는 경우, 제1 성장가스와 제2 성장가스는 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다. 예컨대, 제1 성장가스와 제2 성장가스는 성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 그리고 제1 성장가스는 SiH4 이고, 제2 성장가스는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 성장가스는 C3H8이고, 제2 성장가스는 SiH4일 수도 있다.And the buffer layer can be grown. In more detail, the buffer layer may be grown on the substrate by placing the substrate in the chamber, and then introducing a first growth gas, a second growth gas, and a doping gas (a reaction gas such as diluent gas may be additionally injected). Here, when a silicon carbide based wafer (eg, 4H-SiC wafer) is used as the substrate, the first growth gas and the second growth gas may include a material capable of matching lattice constant with the substrate. For example, the first growth gas and the second growth gas may include a material including carbon and silicon, such as SiH 4 + C 3 H 8 , MTS (CH 3 SiCl 3 ), TCS (SiHCl 3 ), Si x C x, and the like. This can be used. The first growth gas may be SiH 4 , and the second growth gas may be C 3 H 8 , but is not limited thereto. For example, the first growth gas may be C 3 H 8 , and the second growth gas may be SiH 4 .
그리고 도핑가스는 웨이퍼 상에 적층될 버퍼층을 N 또는 P 등의 타입에 따라 상이한 도핑가스가 적용될 수 있다. 예컨대, 도핑가스는 버퍼층을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 이하에서 5족 원소의 물질을 포함하는 도핑가스를 제1 도핑가스로 설명한다.The doping gas may be a different doping gas applied to the buffer layer to be stacked on the wafer, depending on the type of N or P. For example, when the doping gas is to be doped with the N type buffer layer, a material of a Group 5 element such as nitrogen gas (N2) may be used. Hereinafter, a doping gas containing a substance of a Group 5 element will be described as a first doping gas.
또한, 도핑가스는 버퍼층을 P 타입으로 도핑시키고자 하는 경우, Al(알루미늄) 등의 3족 원소의 물질이 이용될 수 있다. 이하에서 3족 원소의 물질을 포함하는 도핑가스를 제2 도핑가스로 설명한다. In addition, when the doping gas is to be doped with a buffer layer of P type, a material of a Group 3 element such as Al (aluminum) may be used. Hereinafter, a doping gas containing a material of a Group 3 element will be described as a second doping gas.
그리고 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.In addition, hydrogen gas (H 2 ) may be used as the diluent gas (carrier gas), but is not limited thereto.
구체적으로, 도 6을 참조하면, 버퍼층은 제1 주기(t1), 제2 주기(t2) 및 제3 주기(t3)를 통해 각각 상술한 제1-1 도전형 버퍼층, 제2 도전형 버퍼층 및 제1-2 도전형 버퍼층을 제조할 수 있다. 제1 주기(t1)에서 제1 도펀트를 포함하는 제1-1 도전형 버퍼층이 배치되고, 제2 주기(t2)에서 제2 도펀트를 포함하는 제2 도전형 버퍼층이 배치되고, 제3 주기(t3)에서 제1 도펀트를 포함하는 제1-2 도전형 버퍼층이 배치될 수 있다.Specifically, referring to FIG. 6, the buffer layer may include the first-first conductivity type buffer layer, the second conductivity type buffer layer, and the first period t1, the second period t2, and the third period t3, respectively. A 1-2 conductive buffer layer can be manufactured. In the first period t1, the first-first conductivity type buffer layer including the first dopant is disposed, and in the second period t2, the second conductivity type buffer layer including the second dopant is disposed and the third period ( In t3), the 1-2 conductive buffer layer including the first dopant may be disposed.
제1 주기(t1)와 제3 주기(t3)는 동일한 시간 간격을 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 주기(t1)와 제3 주기(t3)는 서로 다른 시간 간격으로 제어할 수도 있다. 예시적으로 제1 주기(t1)는 5초이고 제2 주기(t2)는 3초일 수도 있다. 또한, 제2 주기(t2)는 제1 주기(t1) 및 제3 주기(t3)와 서로 다른 시간 간격으로 제어할 수 있다. 예컨대, 제2 주기(t2)는 제1 주기t1) 및 제3 주기(t3)보다 자은 시간 간격으로 제어될 수 있다.The first period t1 and the third period t3 may have the same time interval. However, the present invention is not limited thereto, and the first period t1 and the third period t3 may be controlled at different time intervals. For example, the first period t1 may be 5 seconds and the second period t2 may be 3 seconds. In addition, the second period t2 may be controlled at different time intervals from the first period t1 and the third period t3. For example, the second period t2 may be controlled at a time interval shorter than the first period t1 and the third period t3.
제1 성장가스와 제2 성장가스는 제1 주기(t1) 내지 제3 주기(t3)에 걸쳐 균일하게 투입할 수 있다. 즉, 제1 성장가스와 제2 성장가스는 연속적으로 동일한 양이 투입될 수 있다.The first growth gas and the second growth gas may be uniformly introduced over the first period t1 to the third period t3. That is, the same amount of the first growth gas and the second growth gas may be continuously added.
제2 성장가스는 제1 성장가스와 소정의 비율로 주입될 수 있다. 제1 성장가스와 제2 성장가스의 비율(C:Si)은 0.7:1 내지 1.5:1일 수 있다. 즉, 제1 성장가스와 제2 성장가스는 제1 주기(t1) 내지 제3 주기(t3)에서 상기 비율을 유지하도록 공급될 수 있다. 그리고 제1 주기(t1)에서 제1-1 도전형 버퍼층이 성장할 수 있으며, 제2 주기(t2)에서 제2 도전형 버퍼층이 성장할 수 있고, 제3 주기(t3)에서 제1-2 도전형 버퍼층이 성장할 수 있다.The second growth gas may be injected at a predetermined ratio with the first growth gas. The ratio (C: Si) of the first growth gas and the second growth gas may be 0.7: 1 to 1.5: 1. That is, the first growth gas and the second growth gas may be supplied to maintain the ratio in the first period t1 to the third period t3. In addition, the first-first conductivity type buffer layer may grow in the first period t1, the second conductivity-type buffer layer may grow in the second period t2, and the first-second conductivity type in the third period t3. The buffer layer can grow.
또한, 제1 주기(t1)에서는 제1 도핑가스가 투입되고, 제2 주기(t2)에서는 제2 도핑가스가 투입되고, 제3 주기(t3)에서는 제1 도핑가스가 투입될 수 있다. 제1 도핑가스(P1)의 투입량인 제1 투입량(C1)은 제2 도핑가스의 투입량인 제2 투입량(C2)보다 클 수 있다. 이로써, 제2 도전형 버퍼층에 의해 에피층에서 p 메모리 이펙트(memory effect)가 발생하는 것을 방지할 수 있다.In addition, the first doping gas may be input in the first period t1, the second doping gas may be input in the second period t2, and the first doping gas may be input in the third period t3. The first input amount C1, which is an input amount of the first doping gas P1, may be greater than the second input amount C2, which is an input amount of the second doping gas. As a result, it is possible to prevent the p-memory effect from occurring in the epi layer by the second conductivity type buffer layer.
또한, 제1 도핑가스는 제1 주기(t1) 및 제3 주기(t3)에서 1sccm 내지 10sccm로 주입될 수 있다. 다만, 이에 한정되지 않고 시간에 따라 변형될 수 있다.In addition, the first doping gas may be injected at 1 sccm to 10 sccm in the first period t1 and the third period t3. However, the present invention is not limited thereto and may be modified with time.
제2 주기(t2)에서는 제2 도전형 버퍼층이 성장할 수 있다. 제2 주기(t2)에서는 제1 주기(t1)와 마찬가지로 동일한 C/Si 비율로 제1 성장가스 및 제2 성장가스가 주입될 수 있다. 또한, 제2 도핑가스가 주입될 수 있다. 다만, 상술한 바와 같이 제2 도핑가스는 제1 주기(t1) 및 제3 주기(t3)에서 제1 도핑가스의 투입량(제1 투입량, C1)보다 작은 투입량(제2 투입량, C2)으로 주입될 수 있다.In the second period t2, the second conductivity type buffer layer may grow. In the second period t2, the first growth gas and the second growth gas may be injected at the same C / Si ratio as in the first period t1. In addition, a second doping gas may be injected. However, as described above, the second doping gas is injected at an input amount (second input amount, C2) smaller than the input amount (first input amount, C1) of the first doping gas in the first period t1 and the third period t3. Can be.
또한, 제3 주기(t3)에서는 제1 도핑가스가 주입되어 제1-2 도전형 버퍼층이 성장할 수 있다. 제3 주기(t3)에서는 제1 주기(t1)에서와 동일한 투입량으로 제1 도핑가스가 투입될 수 있으나, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층이 상이한 도핑 농도를 갖는 경우에 투입량이 서로 상이할 수도 있다.In addition, in the third period t3, the first doping gas may be injected to grow the 1-2 conductive buffer layer. In the third period t3, the first doping gas may be introduced at the same dose as in the first period t1, but the first-first conductivity type buffer layer and the first-second conductivity type buffer layer have different doping concentrations. The dosages may differ from one another.
그리고 에피층(12)을 배치할 수 있다. 에피층은 챔버 내에 기판을 배치한 후 제1 성장가스와 제2 성장가스 및 도핑가스를 투입하여 기판 상에 성장할 수 있다. 마찬가지로, 제1 성장가스와 제2 성장가스는 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다. 예컨대, 제1 성장가스와 제2 성장가스는 성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 그리고 제1 성장가스는 SiH4 이고, 제2 성장가스는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 성장가스는 C3H8 이고, 제2 성장가스는 SiH4일 수도 있다.And the
도핑가스는 웨이퍼 상에 적층될 에피층을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 즉, 제1 도핑가스가 투입될 수 있다. 그리고 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.When the doping gas is to be doped with an N type epi layer to be deposited on the wafer, a material of a Group 5 element such as nitrogen gas (N2) may be used. That is, the first doping gas may be introduced. In addition, hydrogen gas (H 2) may be used as the diluent gas (carrier gas), but is not limited thereto.
도 7을 참조하면, 제1 주기(t1) 및 제3 주기(t3)에서 제1 도핑가스(P1)는 성장시간에 따라 증가할 수 있다. 예컨대, 도시된 바와 같이 선형적으로 증가할 수 있다. 이러한 구성에 의하여, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층은 두께 방향으로 연속적으로 도핑 농도가 증가할 수 있다. 이로써, 도펀트 농도 차이로 인하여 BPD 변환 효율이 향상될 수 있다. 그리고 선형적인 증가뿐만 아니라 제1 도핑가스(P1)는 단계적으로 증가할 수도 있으나 도핑 농도의 불연속적 변화에 의해 발생하는 격자 부정합을 방지하기 위해 선형적으로 증가함이 바람직하다. 반면, 제2 주기(t4)에서 제2 도핑가스(P2)가 성장시간에 따라 유지될 수 있다. Referring to FIG. 7, in the first period t1 and the third period t3, the first doping gas P1 may increase with the growth time. For example, it may increase linearly as shown. By such a configuration, the doping concentration of the 1-1st conductivity type buffer layer and the 1-2nd conductivity type buffer layer may increase continuously in the thickness direction. As a result, the BPD conversion efficiency may be improved due to the difference in dopant concentration. In addition to the linear increase, the first doping gas P1 may increase stepwise but increase linearly to prevent lattice mismatch caused by discontinuous changes in the doping concentration. On the other hand, in the second period t4, the second doping gas P2 may be maintained according to the growth time.
도 8을 참조하면, 다른 실시예에 따른 버퍼층의 성장은 제1 주기(t1) 내지 제4 주기(t3)로 구획될 수 있다. 그리고 제4 주기(t4)는 제1 주기(t1)와 제2 주기(t2) 사이에 또는 제2 주기(t2)와 제3 주기(t3) 사이에 위치할 수 있다. 또한, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층이 복수 개의 층을 포함하는 경우에 각 층의 성장 이후에 제4 주기(t4)가 각각 수행될 수 있다.Referring to FIG. 8, the growth of the buffer layer according to another embodiment may be divided into first period t1 and fourth period t3. The fourth period t4 may be located between the first period t1 and the second period t2 or between the second period t2 and the third period t3. In addition, when the first-first conductivity type buffer layer and the first-second conductivity type buffer layer include a plurality of layers, the fourth period t4 may be performed after the growth of each layer.
제4 주기(t4)에서는 실질적으로 에피층이 성장하지 않을 수 있다. 즉, 제2 성장가스의 투입량을 줄여 C/Si 비율이 실리콘 카바이드가 형성될 수 없는 조건으로 제어한 것일 수 있다. 도면 상으로는 제1 성장가스와 제2 성장가스의 투입을 차단하여 도시하였다. In the fourth period t4, the epitaxial layer may not grow substantially. That is, by reducing the input amount of the second growth gas, the C / Si ratio may be controlled under the condition that silicon carbide cannot be formed. In the drawings, the first and second growth gases are blocked off.
그리고 제4 주기(t4)에서는 표면 처리 가스로 예를 들어 수소 가스가 투입될 수 있다. 표면 처리 가스는 수소(H2)일 수 있고, 수소 가스는 버퍼층 등의 층이 성장하지 않는 제4 주기(t4) 동안 버퍼층의 각 층 표면을 에칭하여 표면을 평탄하게 제어할 수 있다. 따라서, 기판의 기저면 전위 및 칼날 전위가 상부의 에피층으로 전파되는 것을 억제할 수 있는 장점이 있다. 또한, 별도의 에칭 가스(예를 들어, HCl) 없이 기판을 평탄하게 제어할 수 있는 장점이 있다.In the fourth period t4, for example, hydrogen gas may be introduced into the surface treatment gas. The surface treatment gas may be hydrogen (H 2 ), and the hydrogen gas may etch the surface of each layer of the buffer layer during the fourth period t4 in which a layer such as the buffer layer does not grow to control the surface smoothly. Therefore, there is an advantage that the base surface potential and the blade potential of the substrate can be suppressed from propagating to the upper epi layer. In addition, there is an advantage that the substrate can be smoothly controlled without a separate etching gas (eg, HCl).
그러나, 장시간 수소에 노출되는 경우 수소가 버퍼층의 표면에 주입되어 오히려 표면이 불량해질 수 있다. 따라서, 미량의 Si, 탄소 등을 공급하여 잔존하는 수소 가스와의 반응을 통해 예컨대 SiH를 형성하도록 제어함으로써 버퍼층의 표면이 거칠어지는 문제를 해결할 수 있다.However, when exposed to hydrogen for a long time, hydrogen may be injected into the surface of the buffer layer and the surface may be poor. Therefore, the problem of roughening the surface of the buffer layer can be solved by supplying a small amount of Si, carbon, or the like and controlling the formation of SiH, for example, through reaction with the remaining hydrogen gas.
실시예에 따르면 제4 주기(t4)를 제1 주기(t1)와 제2 주기(t2) 사이 도는 제2 주기(t2)와 제3 주기(t3) 사이에 반복하여 수행함으로써 제1-1 도전형 버퍼층과 제2 도전형 버퍼층 사이의 경계면 및 제2 도전형 버퍼층과 제1-2 도전형 버퍼층 사이의 경계면이 평탄하게 제어될 수 있다. 따라서, 기판의 전위가 상부의 에피층으로 전파되는 것을 억제할 수 있다. 또한, 도 9를 참조하면, 제1 주기(t1)와 제3 주기(t3)에서 성장 시간에 따라(즉, 두께 방향으로) 도핑 농도가 변화하므로 경계면에서 기저면 전위가 칼날 전위로 변환되는 효율을 향상시킬 수 있다.According to an embodiment, the first-first conductivity is performed by repeatedly performing the fourth period t4 between the first period t1 and the second period t2 or between the second period t2 and the third period t3. The interface between the buffer layer and the second conductive buffer layer and the interface between the second conductive buffer layer and the 1-2 conductive buffer layer may be controlled to be flat. Therefore, propagation of the potential of the substrate to the upper epitaxial layer can be suppressed. In addition, referring to FIG. 9, since the doping concentration changes in the first period t1 and the third period t3 according to the growth time (that is, in the thickness direction), the efficiency at which the base surface potential is converted to the blade potential at the interface. Can be improved.
하기 표 1은 도 1, 도 4 및 도 5와 같이 실시예에 따른 에피택셜 웨이퍼의 기저면 전위 결함 개수와 표면 결함 개수를 측정한 표이다.Table 1 below is a table measuring the number of base surface potential defects and the number of surface defects of the epitaxial wafer according to the embodiment as shown in FIGS. 1, 4 and 5.
실시예 1은 4H-SiC 기판을 서셉터에 장착하고, 챔버의 내부를 진공 분위기로 한 후, 온도가 1400℃에 도달하면 수소(H2)를 이용하여 기판의 표면을 에칭하였다. 그리고 5분이 지난 후, 온도를 1500℃ 내지 1600℃까지 상승 시킨 후 성장가스(제1, 성장가스 및 제2 성장가스)로 SiH4, C3H8를 공급하였다. 또한, 동시에 질소(N2)를 공급하여 도핑 농도가 1×1018cm- 3를 가지면서, 두께가 0.35㎛를 가지는 제1-1 도전형 버퍼층을 형성하였다. 이후에 질소(N2)의 공급을 알루미늄(Al) 가스로 치환하여 알루미늄 가스를 공급하였다. 그리고 도핑 농도가 1×1016cm-3 내지 1×1017cm- 3를 가지면서 두께가 0.15㎛를 가지는 제2 도전형 버퍼층을 형성하였다. 이후에, 제1-1 도전형 버퍼층과 동일한 성장 조건으로 제1-2 도전형 버퍼층을 형성하였다. 다만, 제1-2 도전형 버퍼층은 도핑 농도가 1.5×1018cm- 3를 가지고, 두께가 0.5㎛를 가지도록 형성하였다. 이후에, 에피층은 C/Si ratio가 1.1이며 성장가스(제1, 성장가스 및 제2 성장가스)로 SiH4, C3H8를 공급하여 1시간동안 성장하였다. 그리고 에피층은 질소가 공급되어 도핑 농도가 4.5×1015cm-3이고, 두께가 30.8㎛를 갖도록 형성하였다. 성장 종료시에는 H2 가스 이외의 모든 가스의 공급을 중지하고 냉각을 진행하였다.In Example 1, a 4H-SiC substrate was mounted on the susceptor, the inside of the chamber was placed in a vacuum atmosphere, and when the temperature reached 1400 ° C, the surface of the substrate was etched using hydrogen (H 2 ). After 5 minutes, the temperature was raised to 1500 ° C. to 1600 ° C., and SiH 4 and C 3 H 8 were supplied as growth gases (first, growth gases, and second growth gases). At the same time the dopant concentration by supplying nitrogen (N 2) 1 × 10 18 cm - while having 3 to form a first conductivity type buffer layer having a thickness of 1-1 having a 0.35㎛. Thereafter, nitrogen (N 2 ) was replaced with aluminum (Al) gas to supply aluminum gas. A second conductivity type buffer layer having a doping concentration of 1 × 10 16 cm −3 to 1 × 10 17 cm − 3 and having a thickness of 0.15 μm was formed. Thereafter, the 1-2th conductivity type buffer layer was formed under the same growth conditions as the 1-1st conductivity type buffer layer. However, the first-second conductivity type buffer layer is doped with a concentration of 1.5 × 10 18 cm - 3 have, was formed to a thickness of the 0.5㎛. Subsequently, the epi layer had a C / Si ratio of 1.1 and was grown for 1 hour by supplying SiH 4 and C 3 H 8 as growth gases (first, growth gases, and second growth gases). In addition, the epi layer was formed to have a doping concentration of 4.5 × 10 15 cm −3 and a thickness of 30.8 μm with nitrogen supplied thereto. At the end of growth, the supply of all gases other than the H 2 gas was stopped and cooling was performed.
얻어진 SiC 에피택셜 웨이퍼는 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가하였다. 그 결과 기저면 전위 결함 개수는 0.53ea/cm2임을 확인하였다. 또한, AFM으로 측정한 RMS 거칠기는 0.5㎚로 확인하였다.The obtained SiC epitaxial wafer evaluated the number of crystal defects by the crystal defect analysis equipment (CS920 of KLA-Tencor company). As a result, it was confirmed that the number of base surface potential defects was 0.53ea / cm 2 . In addition, RMS roughness measured by AFM was confirmed as 0.5 nm.
실시예 2는 제1-2 도전형 버퍼층을 형성한 이후에, 제1-2 도전형 버퍼층과 동일한 성장 조건으로 제1-3 도전형 버퍼층을 제1-2 도전형 버퍼층 상에 형성하였다. 제1-3 도전형 버퍼층은 두께가 0.60㎛이고, 질소(N2) 공급에 의한 도핑 농도가 1.5×1018cm-3를 가지도록 형성하였다. 이 경우, 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가 하였고, 그 결과 기저면 전위 결함 개수는 0.55ea/cm2임을 확인하였다. 그리고 원자현미경(AFM, Atomic Force Microscope)으로 측정한 RMS 거칠기는 0.5㎚로 확인하였다.In Example 2, after the 1-2 conductive buffer layer was formed, the 1-3 conductive buffer layer was formed on the 1-2 conductive buffer layer under the same growth conditions as the 1-2 conductive buffer layer. The 1-3 conductive buffer layer was formed to have a thickness of 0.60 μm and a doping concentration of 1.5 × 10 18 cm −3 by supplying nitrogen (N 2 ). In this case, the number of crystal defects was evaluated by a crystal defect analysis device (CS920 KLA-Tencor Co., Ltd.), and as a result, the number of base surface defect defects was 0.55ea / cm 2 . And RMS roughness measured by atomic force microscope (AFM, Atomic Force Microscope) was confirmed at 0.5nm.
실시예 3은 실시예 2와 같이 에피택셜 웨이퍼를 형성함에 있어서, 제1-1 도전형 버퍼층, 제2 도전형 버퍼층, 제1-2 도전형 버퍼층의 성장이 끝나는 시점에 제1 성장가스(SiH4)와 제2 성장가스(C3H8)의 공급을 3분 내지 10분간 중단하고, 수소 가스(H2) 상태에서 각 층의 표면을 에칭하였다. 그리고 성장이 완료된 웨이퍼를 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 측정한 결과 결정 결함인 기저면 전위는 0.1/cm3였다. 또한, 수소를 이용한 표면 처리를 진행한 경우 에피택셜 웨이퍼의 RMS 거칠기는 0.1㎚로 확인하였다. In Example 3, the epitaxial wafer is formed in the same manner as in Example 2, wherein the first growth gas (SiH4) is formed at the end of growth of the first-first conductive buffer layer, the second conductive buffer layer, and the first-second conductive buffer layer. ) And the second growth gas (C 3 H 8 ) were stopped for 3 to 10 minutes, and the surface of each layer was etched in the hydrogen gas (H 2 ) state. The grown wafers were measured with a crystal defect analysis device (CS920, KLA-Tencor), and found to have a base surface potential of 0.1 / cm 3 as a crystal defect. In addition, when the surface treatment using hydrogen was advanced, the RMS roughness of the epitaxial wafer was confirmed to be 0.1 nm.
실시예 1 내지 실시예 3은 제1-1 도전형 버퍼층만 형성된 에피택셜 웨이퍼(비교예 1) 대비 기저면 전위 결함 개수가 감소함을 알 수 있다.In Examples 1 to 3, it can be seen that the number of base surface potential defects is reduced compared to the epitaxial wafer (Comparative Example 1) in which only the first-first conductivity type buffer layer is formed.
또한, 실시예 3과 같이 표면 처리가 이루어진 경우, RMS 거칠기가 감소하여 조도가 향상되므로 이후에 전력 소자로 사용되는 경우 누설 전류(leakage current)가 개선될 수 있다.In addition, when the surface treatment is performed as in Example 3, since the roughness is improved by reducing the RMS roughness, leakage current may be improved when the power device is used later.
도 11은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이다.11 is a conceptual diagram of an epitaxial wafer manufacturing apparatus according to an embodiment of the present invention.
도 11을 참조하면, 에피택셜 웨이퍼 제조장치(1)는 반도체 기판(110)이 배치되는 수용부를 포함하는 복수 개의 회전판(12), 복수 개의 회전판(12)을 지지하는 메인 플레이트(11), 및 회전판(12)에 가스를 분사하는 가스 분배 장치(13)를 포함할 수 있다. 가스 분배 장치(13)를 통해 상술한 성장가스, 도핑가스 등이 공급될 수 있다.Referring to FIG. 11, the epitaxial
메인 플레이트(11)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(11)의 외측에는 히터(14)가 배치되어 열을 메인 플레이트(11)에 전달할 수 있다. 메인 플레이트(11)는 일반적인 서셉터의 구조가 모두 적용될 수 있다.The
복수 개의 회전판(12)은 메인 플레이트(11) 상에 배치되고 내부에 웨이퍼(10)가 배치되며 독립적으로 회전할 수 있다. 회전판(12)은 메인 플레이트(11)를 통해 히터(14)의 열을 전달받을 수 있다.The plurality of
가스 분배 장치(13)는 성장가스 및 도핑가스를 반도체 기판(110)에 분사할 수 있다. 상술한 에피택셜 웨이퍼 제조장치(1)에 의해 상술한 실시예에 따른 에피택셜 웨이퍼가 제조될 수 있다.The
Claims (8)
상기 기판 상에 배치되는 버퍼층; 및
상기 버퍼층 상에 배치되는 에피층;을 포함하고,
상기 기판, 상기 버퍼층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
상기 버퍼층은,
복수 개의 제1 도전형 버퍼층; 및
상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층;을 포함하고,
상기 제1 도전형 버퍼층은 제1 도펀트를 포함하고,
상기 제2 도전형 버퍼층은 제2 도펀트를 포함하고,
상기 제1 도펀트와 상기 제2 도펀트는 극성이 상이한 에피택셜 웨이퍼.
Board; And
A buffer layer disposed on the substrate; And
And an epitaxial layer disposed on the buffer layer.
The substrate, the buffer layer and the epi layer include silicon carbide and a dopant,
The buffer layer,
A plurality of first conductivity type buffer layers; And
And at least one second conductive buffer layer disposed between the plurality of first conductive buffer layers.
The first conductivity type buffer layer includes a first dopant,
The second conductivity type buffer layer includes a second dopant,
The epitaxial wafer of which the first dopant and the second dopant have different polarities.
제1 도전형 버퍼층은 두께가 상기 제2 도전형 버퍼층의 두께보다 큰 에피택셜 웨이퍼.
The method of claim 1,
The epitaxial wafer of which the first conductivity type buffer layer is larger than the thickness of the second conductivity type buffer layer.
제1 도전형 버퍼층은 도핑 농도가 제2 도전형 버퍼층의 도핑 농도보다 큰 에피택셜 웨이퍼.
The method of claim 1,
The epitaxial wafer of which the first conductivity type buffer layer has a doping concentration greater than that of the second conductivity type buffer layer.
상기 복수 개의 제1 도전형 버퍼층은,
상기 제2 도전형 버퍼층과 상기 기판 사이에 배치되는 제1-1 도전형 버퍼층; 및
상기 제2 도전형 버퍼층과 상기 에피층 사이에 배치되는 제1-2 도전형 버퍼층;을 포함하는 에피택셜 웨이퍼.
The method of claim 1,
The plurality of first conductivity type buffer layers,
A first-first conductivity buffer layer disposed between the second conductivity-type buffer layer and the substrate; And
And a 1-2 conductive buffer layer disposed between the second conductive buffer layer and the epitaxial layer.
상기 제1-2 도전형 버퍼층은 적어도 하나 이상인 에피택셜 웨이퍼.
The method of claim 4, wherein
The epitaxial wafer of which the at least one first-conductive buffer layer is at least one.
상기 복수 개의 제1 도전형 버퍼층의 제1 도펀트의 원자 반경은 상기 실리콘 카바이드의 탄소의 원자 반경 보다 작은 에피택셜 웨이퍼.
The method of claim 1,
And an atomic radius of the first dopant of the plurality of first conductivity type buffer layers is smaller than the atomic radius of carbon of the silicon carbide.
상기 제2 도전형 버퍼층의 제2 도펀트의 원자 반경은 상기 실리콘 카바이드의 실리콘의 원자 반경보다 큰 에피택셜 웨이퍼.
The method of claim 6,
And an atomic radius of the second dopant of the second conductivity type buffer layer is greater than an atomic radius of silicon of the silicon carbide.
상기 제2 도전형 버퍼층의 두께와 상기 버퍼층의 전체 두께는 두께 비가 1:5 내지 1:30인 에피택셜 웨이퍼.The method of claim 1,
The thickness of the second conductivity type buffer layer and the total thickness of the buffer layer is an epitaxial wafer having a thickness ratio of 1: 5 to 1:30.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180095101A KR102610826B1 (en) | 2018-08-14 | 2018-08-14 | Epitaxial wafer and method for fabricating the same |
| PCT/KR2019/009453 WO2020036340A1 (en) | 2018-08-14 | 2019-07-30 | Epitaxial wafer and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180095101A KR102610826B1 (en) | 2018-08-14 | 2018-08-14 | Epitaxial wafer and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200019502A true KR20200019502A (en) | 2020-02-24 |
| KR102610826B1 KR102610826B1 (en) | 2023-12-07 |
Family
ID=69525581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180095101A KR102610826B1 (en) | 2018-08-14 | 2018-08-14 | Epitaxial wafer and method for fabricating the same |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102610826B1 (en) |
| WO (1) | WO2020036340A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118248535B (en) * | 2024-05-30 | 2024-10-22 | 芯联越州集成电路制造（绍兴）有限公司 | Silicon carbide epitaxial wafer and preparation method thereof, and semiconductor device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000319099A (en) * | 1999-05-07 | 2000-11-21 | Hiroyuki Matsunami | SiC wafer, SiC semiconductor device, and method of manufacturing SiC wafer |
| US20060281238A1 (en) * | 2005-06-08 | 2006-12-14 | Christopher Harris | Method of manufacturing an adaptive AlGaN buffer layer |
| JP2009295728A (en) * | 2008-06-04 | 2009-12-17 | Hitachi Cable Ltd | Silicon carbide semiconductor substrate and method of manufacturing the same |
| US20130099243A1 (en) * | 2011-10-20 | 2013-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate breakdown voltage improvement for group iii-nitride on a silicon substrate |
| KR20130098954A (en) * | 2005-06-27 | 2013-09-05 | 제너럴 일렉트릭 캄파니 | Semiconductor devices and methods of making same |
| JP2016166101A (en) * | 2015-03-09 | 2016-09-15 | 新日鐵住金株式会社 | Production of silicon carbide single crystal epitaxial wafer |
| KR20180084508A (en) * | 2017-01-17 | 2018-07-25 | 엘지이노텍 주식회사 | Semiconductor device and light emitting device package having thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009035095A1 (en) * | 2007-09-12 | 2009-03-19 | Showa Denko K.K. | EPITAXIAL SiC SINGLE CRYSTAL SUBSTRATE AND METHOD FOR MANUFACTURING EPITAXIAL SiC SINGLE CRYSTAL SUBSTRATE |
| JP5430677B2 (en) * | 2010-01-08 | 2014-03-05 | 三菱電機株式会社 | Epitaxial wafer and semiconductor device |
| WO2015038309A1 (en) * | 2013-09-16 | 2015-03-19 | Applied Materials, Inc. | Method of forming strain-relaxed buffer layers |
| CN108122975A (en) * | 2016-11-29 | 2018-06-05 | 深圳尚阳通科技有限公司 | Superjunction devices |
| KR102565964B1 (en) * | 2016-12-02 | 2023-08-09 | 주식회사 엘엑스세미콘 | Epitaxial wafer and method for fabricating the same |
-
2018
- 2018-08-14 KR KR1020180095101A patent/KR102610826B1/en active IP Right Grant
-
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- 2019-07-30 WO PCT/KR2019/009453 patent/WO2020036340A1/en active Application Filing
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000319099A (en) * | 1999-05-07 | 2000-11-21 | Hiroyuki Matsunami | SiC wafer, SiC semiconductor device, and method of manufacturing SiC wafer |
| US20060281238A1 (en) * | 2005-06-08 | 2006-12-14 | Christopher Harris | Method of manufacturing an adaptive AlGaN buffer layer |
| KR20130098954A (en) * | 2005-06-27 | 2013-09-05 | 제너럴 일렉트릭 캄파니 | Semiconductor devices and methods of making same |
| JP2009295728A (en) * | 2008-06-04 | 2009-12-17 | Hitachi Cable Ltd | Silicon carbide semiconductor substrate and method of manufacturing the same |
| US20130099243A1 (en) * | 2011-10-20 | 2013-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate breakdown voltage improvement for group iii-nitride on a silicon substrate |
| JP2016166101A (en) * | 2015-03-09 | 2016-09-15 | 新日鐵住金株式会社 | Production of silicon carbide single crystal epitaxial wafer |
| KR20180084508A (en) * | 2017-01-17 | 2018-07-25 | 엘지이노텍 주식회사 | Semiconductor device and light emitting device package having thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020036340A1 (en) | 2020-02-20 |
| KR102610826B1 (en) | 2023-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20180814 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210504 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20180814 Comment text: Patent Application |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20211014 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230417 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20231023 |
|
| PG1601 | Publication of registration |