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KR20190085587A - High thermal conductivity semiconductor package - Google Patents

High thermal conductivity semiconductor package Download PDF

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KR20190085587A
KR20190085587A KR1020180003627A KR20180003627A KR20190085587A KR 20190085587 A KR20190085587 A KR 20190085587A KR 1020180003627 A KR1020180003627 A KR 1020180003627A KR 20180003627 A KR20180003627 A KR 20180003627A KR 20190085587 A KR20190085587 A KR 20190085587A
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pcb substrate
metal
semiconductor chip
pcb
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최윤화
최순성
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제엠제코(주)
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Abstract

The present invention relates to a high thermally-conductive semiconductor package, and more specifically, to a technology for improving an electrical connection between a semiconductor chip and a PCB and the thermal conductivity of the PCB itself to efficiently discharge all heat generated from upper and lower portions of the semiconductor chip to the outside of the package, thereby improving a heat dissipation effect of the semiconductor package. That is, the present invention comprises: a PCB substrate including four external signal terminals and having a structure of first, second, third, and fourth metal pattern layers wherein each layer is electrically connected through a via hole; a semiconductor chip mounted on an upper portion of the PCB substrate, having a cathode terminal and a gate terminal formed on a lower surface thereof to be directly connected to the PCB substrate, and having an anode terminal formed on an upper surface thereof; a metal clip connecting the anode terminal of the semiconductor chip and the terminals of the PCB substrate; and an encapsulant encapsulating the semiconductor chip on top of the PCB substrate. The metal thickness of the first metal pattern layer of the PCB is formed to be greater than the metal thickness of the second, third, and fourth metal pattern layers.

Description

고열전도성 반도체 패키지{High thermal conductivity semiconductor package}[0001] The present invention relates to a high thermal conductivity semiconductor package,

본 발명은 고열전도성 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체칩과 PCB기판의 전기적 연결 및 PCB기판 자체의 열전도 특성을 개선함으로써 반도체칩의 하부뿐만 아니라 상부에서 발생하는 모든 열을 효율적으로 패키지의 외부로 배출시킬 수 있도록 구성하여 반도체 패키지의 방열효과를 높이고자 한 기술이다.The present invention relates to a high thermal conductivity semiconductor package, and more particularly, to a high thermal conductivity semiconductor package, and more particularly, to a semiconductor package which improves the electrical connection between a semiconductor chip and a PCB substrate and the thermal conductivity of the PCB substrate, And it is a technology to enhance the heat radiation effect of the semiconductor package by being configured to be discharged to the outside.

일반적으로 반도체 칩 패키지는 기판에 반도체 칩을 실장하고, 클립 또는 본딩 와이어로 반도체 칩과 리드 프레임을 연결한다. 또한 반도체 칩을 EMC(Epoxy molding compound)와 같은 열경화성 소재로 몰딩하여 패키지 바디를 형성한다.In general, a semiconductor chip package mounts a semiconductor chip on a substrate, and connects the semiconductor chip and the lead frame with a clip or a bonding wire. In addition, the semiconductor chip is molded with a thermosetting material such as EMC (epoxy molding compound) to form a package body.

한편, 위와 같은 반도체 칩 패키지에 전류가 공급되면 열이 발생한다. 특히 전력용 반도체의 경우에는 더욱 많은 열이 발생하므로 히트 싱크(heat sink)나 히트 슬러그(heat slug)를 이용한 방열 수단이 필수적으로 요구된다.On the other hand, when electric current is supplied to the semiconductor chip package, heat is generated. Particularly, in the case of a power semiconductor, since more heat is generated, a heat dissipation means using a heat sink or a heat slug is indispensably required.

또한 종래의 반도체 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 게다가 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 불필요하게 높아지는 문제점이 있엇다.In addition, since the conventional semiconductor package performs electrical signal exchange through a metal wire, the speed is slow and a large number of wires are used to cause electrical characteristics deterioration in each chip. In addition, an additional area is required for the substrate to form the metal wire, which increases the size of the package and requires a gap for wire bonding to the bonding pads of each chip, thereby increasing the overall height of the package unnecessarily .

그리고 종래의 반도체 패키지를 구성하는 기판은 구조적으로 반도체칩에서 발생하는 열을 효율적으로 전달받지 못하여, 기판을 통한 열배출이 용이하지 못한 문제점이 있었다.In addition, since the substrate of the conventional semiconductor package can not efficiently receive heat generated from the semiconductor chip structurally, it is not easy to discharge heat through the substrate.

관련 선행기술로서, 등록특허 제10-1301782호(반도체 패키지 및 그 제조 방법)에는 다이 패드와 리드로 이루어진 리드 프레임; 상기 다이 패드에 위치하며, 상기 리드와 전기적으로 연결된 반도체 다이; 상기 반도체 다이의 상부에 위치하며, 상기 리드와 전기적으로 연결된 더미 다이; 상기 반도체 다이 및 더미 다이를 몰드하며, 적어도 하나의 관통홀이 형성된 인캡슐란트; 및 상기 인캡슐란트의 상부에 위치하는 방열판을 포함하고, 상기 관통홀에는 도전성 물질로 이루어진 관통 전극이 형성된 구성이 개시되어 있다.As a related art, Japanese Patent No. 10-1301782 (a semiconductor package and a manufacturing method thereof) includes a lead frame made of a die pad and a lead; A semiconductor die located on the die pad and electrically connected to the leads; A dummy die located on top of the semiconductor die and electrically connected to the lead; An encapsulant molding the semiconductor die and the dummy die, wherein at least one through hole is formed; And a heat dissipating plate disposed on the encapsulant, wherein a through electrode made of a conductive material is formed in the through hole.

그러나 상기 선행기술은 기판의 금속패턴을 일부 노출시킨 다음 금속 와이어로 연결된 구조로서, 금속패턴과 금속 와이어의 열전도가 취약하여 반도체칩에서 발생하는 열을 즉각적으로 배출하기 어려운 구조로 되어 있다.However, the prior art has a structure in which a metal pattern of a substrate is partially exposed and then connected with a metal wire, and the heat generated from the semiconductor chip is difficult to be discharged immediately due to the poor thermal conductivity of the metal pattern and the metal wire.

공개특허 10-2014-0136268Patent Document 10-2014-0136268 공개특허 10-2016-0056378≪ RTI ID = 0.0 >

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 반도체 패키지의 방열구성을 복잡한 형태로 하지 않고 반도체칩과 PCB기판의 전기적 연결구성과 PCB기판의 자체적인 구성을 개선하여 반도체칩에서 발생하는 열을 효율적으로 배출하여 내구성을 높이고자 한 고열전도성 반도체 패키지를 제공함에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a semiconductor package which does not have a complex heat dissipation structure, but which improves the electrical connection between the semiconductor chip and the PCB substrate and the self- The present invention provides a high thermal conductive semiconductor package for efficiently discharging heat to enhance durability.

본 발명은 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판과, 상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩과, 상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립과, 상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고, 상기 PCB기판의 제1금속패턴층의 금속 두께는 제2,3,4금속패턴층의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.According to the present invention, there is provided a semiconductor device comprising: a PCB substrate composed of four external signal terminals and having a structure of first, second, third, and fourth metal pattern layers and each layer being electrically connected via a via hole; A semiconductor chip having a cathode terminal and a gate terminal formed directly on the PCB substrate and having an anode terminal formed on an upper surface thereof, a metal clip connecting the anode terminal of the semiconductor chip and the terminal of the PCB substrate, Wherein the metal layer of the first metal pattern layer of the PCB substrate is thicker than the metal layers of the second, third, and fourth metal pattern layers.

또한 상기 제1금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 한다.And the metal thickness of the first metal pattern layer is 0.1 to 0.2 mm.

또한 상기 제1금속패턴층은 제1,2,3신호단자로 구성되고, 제2,3,4금속패턴층은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층의 제1신호단자는 제2,3,4금속패턴층의 2군데 신호단자로 분할 연결되는 것을 특징으로 한다.The first metal pattern layer may include first, second, and third signal terminals, and the second, third, and fourth metal pattern layers may include four signal terminals. Second, third, and fourth metal pattern layers, respectively.

또한 상기 제1,2,3,4금속패턴층을 전기적으로 연결하는 비아홀은 각 층의 연결지점마다 중복되지 않는 위치에 형성되는 것을 특징으로 한다.Also, the via holes for electrically connecting the first, second, third, and fourth metal pattern layers are formed at positions which are not overlapped with each other at connection points of the layers.

본 발명은 PCB기판을 구성하는 4개의 금속패턴층 중에서 반도체칩과 연결되는 최상층의 금속 두께를 더 두껍게 구성하여 반도체칩의 하부단자에서 발생하는 열의 전도성을 높여 열배출에 최적화된 반도체 패키지를 구성할 수 있고, 반도체칩의 상부는 와이어가 아닌 일정두께의 금속클립을 통해 PCB기판의 단자와 연결될 수 있도록 하여 전기적 연결특성과 열전도성이 우수한 효과가 있다.In the present invention, among the four metal pattern layers constituting the PCB substrate, the thickness of the uppermost layer connected to the semiconductor chip is made thicker so as to increase the conductivity of heat generated at the lower terminals of the semiconductor chip to constitute a semiconductor package optimized for heat discharge And the upper part of the semiconductor chip can be connected to the terminal of the PCB substrate through a metal clip having a certain thickness, not by a wire, so that the electrical connection property and the thermal conductivity are excellent.

도 1은 본 발명에 따른 고열전도성 반도체 패키지의 구성을 나타낸 단면도
도 2는 본 발명의 PCB기판을 구성하는 4개의 금속패턴층과 그 사이를 연결하는 비아홀의 구성을 나타낸 도면
도 3은 본 발명에 따른 고열전도성 반도체 패키지의 또 다른 실시예를 나타낸 도면1 is a cross-sectional view showing a structure of a high thermal conductivity semiconductor package according to the present invention;
2 is a view showing a configuration of four metal pattern layers constituting a PCB substrate of the present invention and a via hole connecting the four metal pattern layers;
3 shows another embodiment of a high thermal conductivity semiconductor package according to the present invention.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 그리고 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 고열전도성 반도체 패키지는 반도체칩과 PCB기판의 전기적 연결 및 PCB기판 자체의 열전도 특성을 개선함으로써 반도체칩의 하부뿐만 아니라 상부에서 발생하는 모든 열을 효율적으로 패키지의 외부로 배출시킬 수 있도록 한 기술이다.The high thermal conductivity semiconductor package of the present invention improves the electrical connection between the semiconductor chip and the PCB substrate and the heat conduction characteristics of the PCB substrate itself so that all the heat generated from the upper part as well as the upper part of the semiconductor chip can be efficiently discharged to the outside of the package Technology.

이러한 본 발명의 고열전도성 반도체 패키지는 도 1에 도시한 바와 같이, 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층(110),(120),(130),(140)의 구조로 이루어져 각 층은 비아홀(155)을 통해 전기적으로 연결되는 PCB기판(100)과, 상기 PCB기판(100)의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩(200)과, 상기 반도체칩(200)의 애노드 단자와 PCB기판(100)의 단자를 연결하는 금속클립(300)과, 상기 PCB기판(100)의 상부에서 반도체칩(200)을 밀봉하는 봉지재(400);를 포함하고, 상기 PCB기판(100)의 제1금속패턴층(110)의 금속 두께는 제2,3,4금속패턴층(120),(130),(140)의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.As shown in FIG. 1, the high thermal conductive semiconductor package of the present invention includes four external signal terminals and includes first, second, third, and fourth metal pattern layers 110, 120, 130, and 140 Each of the layers is electrically connected to the PCB substrate 100 through a via hole 155. The PCB substrate 100 is mounted on the PCB substrate 100 and the cathode and gate terminals are formed on the PCB substrate 100, A metal clip 300 connecting the anode terminal of the semiconductor chip 200 to the terminal of the PCB substrate 100 and the PCB 300 connected directly to the PCB 100, And an encapsulant 400 sealing the semiconductor chip 200 at an upper portion of the substrate 100. The metal thickness of the first metal pattern layer 110 of the PCB substrate 100 is 2, The metal pattern layers 120, 130, and 140 are formed to be thicker than the metal layers.

본 발명의 PCB기판(100)은 총 4개의 금속패턴층으로 구성되어 있다. PCB기판(100)의 최상단은 반도체칩(200)의 단자와 직접 연결되어 있는 제1금속패턴층(110)이 위치하고, 상기 제1금속패턴층(110)의 하부로는 제2,3,4금속패턴층(120),(130),(140)이 순서대로 위치하고 있다. The PCB substrate 100 of the present invention is composed of a total of four metal pattern layers. A first metal pattern layer 110 directly connected to a terminal of the semiconductor chip 200 is located at the uppermost end of the PCB substrate 100 and a second metal pattern layer 110 is formed below the first metal pattern layer 110, The metal pattern layers 120, 130, and 140 are disposed in order.

여기서 상기 제2,3,4금속패턴층(120),(130),(140)의 금속 두께는 10 내지 35 ㎛(마이크로 미터)로 종래의 기판에 적용되었던 금속 두께와 동일하지만, 제1금속패턴층(110)의 금속 두께는 0.1 내지 0.2 mm(밀리미터)로 형성되어 높은 열전도를 갖도록 구성된다. 즉, 반도체칩(200)의 단자와 1차적으로 연결되는 제1금속패턴층(110)의 금속 두께를 더 두껍게 구성함으로써 반도체칩(200)에서 발생하는 열을 효과적으로 배출할 수 있는 구조가 되는 것이다.The metal thicknesses of the second, third, and fourth metal pattern layers 120, 130, and 140 are the same as those of the conventional metal substrate 10 to 35 micrometers, The metal layer of the pattern layer 110 is formed to have a thickness of 0.1 to 0.2 mm (millimeters) to have a high thermal conductivity. That is, the first metal pattern layer 110, which is primarily connected to the terminals of the semiconductor chip 200, has a thicker metal thickness, so that the heat generated from the semiconductor chip 200 can be effectively discharged .

도 2는 상기 PCB기판(100)의 각 금속패턴층의 구조와 금속패턴층 사이를 연결하는 비아홀(155)의 위치를 나타낸 것으로, 제1,2,3,4금속패턴층(110),(120),(130),(140)은 각각 (a),(b),(c),(d) 순서로 표시하였으며 비아홀(155)의 구성은 각 금속패턴층의 사이에 해당하는 (a-b),(b-c),(c-d)로 표시하였다.FIG. 2 shows the positions of the via holes 155 connecting the metal pattern layers of the PCB substrate 100 and the first, second, third, and fourth metal pattern layers 110, 120, 130 and 140 are shown in the order of (a), (b), (c) and (d), respectively. , (bc), and (cd).

본 발명의 PCB기판(100)은 도 2에 도시한 바와 같이 제1금속패턴층(110)에 제1,2,3신호단자(111),(112),(113)와 같이 총 3개의 신호단자로 구성되어 있다. 상기 제1금속패턴층(110)의 제1신호단자(111)는 반도체칩(200)의 캐소드 단자와 연결되고 제2신호단자(112)는 게이트 단자와 연결되며 제3신호단자(113)는 애노드 단자와 연결되는 것이다. 그리고 제2,3,4,금속패턴층(120),(130),(140)은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층(110)의 제1신호단자(111)는 제2,3,4금속패턴층(120),(130),(140)의 2군데 신호단자로 분할 연결함으로써 열배출에 효율적인 디바이스 특성을 갖게 된다. 즉, 상기 제1신호단자(111)는 제1금속패턴층(110)과 제2금속패턴층(120) 사이에 마련된 비아홀(155)을 통해 캐소드와 게이트리턴 신호단자로 분할 연결되는 것이다.2, the PCB 100 of the present invention includes three signal terminals 111, 112, and 113, which are connected to the first metal pattern layer 110, Terminal. The first signal terminal 111 of the first metal pattern layer 110 is connected to the cathode terminal of the semiconductor chip 200. The second signal terminal 112 is connected to the gate terminal, And is connected to the anode terminal. The first, second, third, and fourth metal pattern layers 120, 130, and 140 are respectively formed of four signal terminals, and the first signal terminal 111 of the first metal pattern layer 110 is formed of 2, 3, and 4 metal pattern layers 120, 130, and 140, thereby achieving efficient device characteristics for heat dissipation. That is, the first signal terminal 111 is divided and connected to the cathode and the gate return signal terminal through a via hole 155 provided between the first metal pattern layer 110 and the second metal pattern layer 120.

상기 비아홀(155)은 도전성 물질이 채워지는 형태로 각각의 제1,2,3,4금속패턴층(110),(120),(130),(140)을 전기적으로 연결하는 구성으로서, 상기 비아홀(155)은 도면에 도시한 바와 같이 각 층을 연결하는 지점마다 중복되지 않는 위치에 형성하여 방열성능을 좀 더 높이는 것이 바람직하다.The via hole 155 is electrically connected to each of the first, second, third, and fourth metal pattern layers 110, 120, 130, and 140 in a form filled with a conductive material, It is preferable that the via holes 155 are formed at positions that do not overlap each other at the points connecting the layers as shown in the drawing, thereby further increasing the heat radiation performance.

본 발명의 반도체칩(200)은 하부면에 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되어 금속클립(300)을 통해 PCB기판(100)에 간접적으로 연결되는 구성이다. 이와 같이 반도체칩(200)의 상,하부에 각각 형성된 단자를 통해 열배출이 용이한 구조가 될 수 있다.The semiconductor chip 200 of the present invention has a cathode terminal and a gate terminal formed on the lower surface thereof and is directly connected to the PCB substrate 100 and an anode terminal formed on the upper surface thereof to be connected to the PCB substrate 100 through the metal clip 300 It is indirectly connected. As described above, the heat dissipation can be facilitated through the terminals formed on the upper and lower portions of the semiconductor chip 200.

본 발명은 반도체칩(200)의 상부 단자 즉, 애노드 단자는 전도성 재질의 금속클립(300)을 통해 PCB기판(100)의 신호단자로 연결하도록 되어 있다. 도면에 도시한 바와 같이 "ㄱ" 자 형태로 절곡된 금속클립(300)으로 단자가 연결될 경우, 종래의 금속 와이어에 의한 연결에 비해 전기적 연결 특성이 우수하고 열전도가 우수하여 반도체칩(200)의 내구성을 향상시킬 수 있는 이점을 갖는다.The upper terminal of the semiconductor chip 200, that is, the anode terminal, is connected to the signal terminal of the PCB substrate 100 through the metal clip 300 of a conductive material. As shown in the figure, when the terminals are connected to the metal clips 300 bent in the shape of the letter "A", the electrical connection property is excellent and the heat conduction is excellent compared with the connection by the conventional metal wire, And the durability can be improved.

그리고 본 발명은 상기 반도체칩(200)의 단자와 연결되는 금속클립(300)과 PCB기판(100)은 솔더와 같은 전도성 접착제(500)에 의해 접합이 이루어진다.In the present invention, the metal clip 300 connected to the terminals of the semiconductor chip 200 and the PCB substrate 100 are bonded by a conductive adhesive agent 500 such as solder.

도 3은 본 발명의 또 다른 실시예를 나타낸 것으로, 4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층(110),(120),(130),(140)의 구조로 이루어져 각 층은 비아홀(155)을 통해 전기적으로 연결되는 PCB기판(100)과, 상기 PCB기판(100)의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판(100)에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩(200)과, 상기 반도체칩(200)의 애노드 단자와 PCB기판(100)의 단자를 연결하는 금속클립(300)과, 상기 PCB기판(100)의 상부에서 반도체칩(200)을 밀봉하는 봉지재(400);를 포함하는 형태로서 상기 실시예와 동일하며,FIG. 3 illustrates another embodiment of the present invention. In FIG. 3, the structure of the first, second, third, and fourth metal pattern layers 110, 120, 130, Each layer is electrically connected to the PCB substrate 100 through a via hole 155. The PCB substrate 100 is mounted on the upper part of the PCB substrate 100. The cathode terminal and the gate terminal are formed on the lower surface of the PCB substrate 100, A metal clip 300 connecting the anode terminal of the semiconductor chip 200 and the terminal of the PCB substrate 100 and the PCB 300 connected to the PCB substrate 100, And an encapsulating material 400 for sealing the semiconductor chip 200 on the upper portion of the semiconductor chip 200. In this embodiment,

상기 PCB기판(100)의 제1금속패턴층(110)과 제4금속패턴층(140)의 금속 두께는 제2,3금속패턴층(120),(130)의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 한다.The metal thickness of the first metal pattern layer 110 and the fourth metal pattern layer 140 of the PCB substrate 100 is formed to be thicker than the metal thickness of the second and third metal pattern layers 120 and 130 .

상기 실시예는 반도체칩(200)과 1차적으로 연결되는 제1금속패턴층(110) 뿐만 아니라 PCB기판(100)의 바닥부분에 해당하는 제4금속패턴층(140)의 금속 두께까지 더 두껍게 구성하여 방열효과를 더욱 높일 수 있고 외부에 노출되는 단자가 좀 더 견고한 형태가 될 수 있도록 한 것이다. 따라서, 상기 실시예의 제1금속패턴층(110)과 제4금속패턴층(140)의 금속 두께는 0.1 내지 0.2 mm로 형성하고, 제2,3금속패턴층(120),(130)의 금속 두께는 종래의 기판에 적용되었던 0 내지 35 ㎛(마이크로 미터)로 구성되는 것이다.The embodiment is not limited to the first metal pattern layer 110 that is primarily connected to the semiconductor chip 200 but also to the metal thickness of the fourth metal pattern layer 140 corresponding to the bottom portion of the PCB substrate 100 So that the heat radiation effect can be further enhanced and the exposed terminals can be made more rigid. Therefore, the first metal pattern layer 110 and the fourth metal pattern layer 140 of the above embodiment have a metal thickness of 0.1 to 0.2 mm, and the metal of the second and third metal pattern layers 120 and 130 The thickness is comprised of 0 to 35 micrometers (micrometers), which was applied to conventional substrates.

아울러 상기 제4금속패턴층(140)의 금속은 PCB기판(100)의 바닥면보다 좀 더 돌출되는 형태로 구성될 경우, 돌출된 부분에 의해 방열 효과를 더욱 높일 수 있는 구조가 된다.In addition, when the metal of the fourth metal pattern layer 140 is formed to protrude more than the bottom surface of the PCB 100, the heat dissipation effect can be further enhanced by the protruding portions.

이상에서 본 발명은 상기 실시예를 참고하여 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형실시가 가능함은 물론이다.While the present invention has been described with reference to the exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments.

100 : PCB기판 110 : 제1금속패턴층
111 : 제1신호단자 112 : 제2신호단자
113 : 제3신호단자 120 : 제2금속패턴층
130 : 제3금속패턴층 140 : 제4금속패턴층
155 : 비아홀 200 : 반도체칩
300 : 금속클립 400 : 봉지재
500 : 전도성 접착제100: PCB substrate 110: first metal pattern layer
111: first signal terminal 112: second signal terminal
113: third signal terminal 120: second metal pattern layer
130: third metal pattern layer 140: fourth metal pattern layer
155: via hole 200: semiconductor chip
300: metal clip 400: sealing material
500: Conductive adhesive

Claims (6)

4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판;
상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩;
상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립;
상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고,
상기 PCB기판의 제1금속패턴층의 금속 두께는 제2,3,4금속패턴층의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지
A PCB substrate composed of four external signal terminals and having first, second, third, and fourth metal pattern layers, and each layer being electrically connected through a via hole;
A semiconductor chip mounted on the PCB substrate and having a cathode terminal and a gate terminal formed on a lower surface thereof and directly connected to the PCB substrate and having an anode terminal formed on an upper surface thereof;
A metal clip connecting the anode terminal of the semiconductor chip and the terminal of the PCB substrate;
And an encapsulating material sealing the semiconductor chip on the PCB substrate,
Wherein a metal thickness of the first metal pattern layer of the PCB substrate is greater than a metal thickness of the second, third and fourth metal pattern layers.
제 1항에 있어서,
상기 제1금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지
The method according to claim 1,
Wherein the first metal pattern layer has a metal thickness of 0.1 to 0.2 mm.
제 1항에 있어서,
상기 제1금속패턴층은 제1,2,3신호단자로 구성되고, 제2,3,4금속패턴층은 각각 4개의 신호단자로 이루어져, 상기 제1금속패턴층의 제1신호단자는 제2,3,4금속패턴층의 2군데 신호단자로 분할 연결되는 것을 특징으로 하는 고열전도성 반도체 패키지
The method according to claim 1,
Wherein the first metal pattern layer is composed of first, second and third signal terminals, and the second, third and fourth metal pattern layers are each composed of four signal terminals, And the signal terminals are connected to two signal terminals of the first, second, third and fourth metal pattern layers.
제 1항에 있어서,
상기 제1,2,3,4금속패턴층을 전기적으로 연결하는 비아홀은 각 층의 연결지점마다 중복되지 않는 위치에 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지
The method according to claim 1,
And the via holes for electrically connecting the first, second, third, and fourth metal pattern layers are formed at positions that are not overlapped with each other at connection points of the respective layers.
4개의 외부신호 단자로 구성되며 제1,2,3,4금속패턴층의 구조로 이루어져 각 층은 비아홀을 통해 전기적으로 연결되는 PCB기판;
상기 PCB기판의 상부에 실장되며 하부면에는 캐소드 단자와 게이트 단자가 형성되어 PCB기판에 직접 연결되고 상부면에는 애노드 단자가 형성되는 반도체칩;
상기 반도체칩의 애노드 단자와 PCB기판의 단자를 연결하는 금속클립;
상기 PCB기판의 상부에서 반도체칩을 밀봉하는 봉지재;를 포함하고,
상기 PCB기판의 제1금속패턴층과 제4금속패턴층의 금속 두께는 제2,3금속패턴층의 금속 두께보다 더 두껍게 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지
A PCB substrate composed of four external signal terminals and having first, second, third, and fourth metal pattern layers, and each layer being electrically connected through a via hole;
A semiconductor chip mounted on the PCB substrate and having a cathode terminal and a gate terminal formed on a lower surface thereof and directly connected to the PCB substrate and having an anode terminal formed on an upper surface thereof;
A metal clip connecting the anode terminal of the semiconductor chip and the terminal of the PCB substrate;
And an encapsulating material sealing the semiconductor chip on the PCB substrate,
Wherein a metal thickness of the first metal pattern layer and the fourth metal pattern layer of the PCB substrate is greater than a metal thickness of the second and third metal pattern layers.
제 5항에 있어서,
상기 제1금속패턴층과 제4금속패턴층의 금속 두께는 0.1 내지 0.2 mm로 형성되는 것을 특징으로 하는 고열전도성 반도체 패키지
6. The method of claim 5,
Wherein the first metal pattern layer and the fourth metal pattern layer have metal thicknesses of 0.1 to 0.2 mm.
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